TWI400792B - 非揮發性半導體儲存裝置 - Google Patents

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Ryota Katsumata
Masaru Kito
Masaru Kidoh
Hiroyasu Tanaka
Megumi Ishiduki
Yosuke Komori
Hideaki Aochi
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Toshiba Kk
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Description

非揮發性半導體儲存裝置
本發明係關於一種電可重寫非揮發性半導體儲存裝置。
本申請案係基於2008年8月12日申請之先前日本專利申請案第2008-207655號並主張其優先權的權利，該案之全部內容以引用之方式併入本文中。
習知地，LSI係藉由將若干裝置在二維平面中整合於矽基板上而形成。雖然針對增加之記憶體儲存容量而減小(改進)每一裝置之尺寸係普遍的，但自成本及技術之觀點而言，近年來正面臨此改進之挑戰。此改進需要光微影技術之進一步改良。然而，微影製程之成本日益增加。另外，若實現此改進，則假定：除非可按比例調整驅動電壓，否則將達到實體改良極限(諸如，在裝置之間的崩潰電壓方面)。亦即，可能將在裝置操作自身中遇到困難。
因此，最近已提議大量半導體儲存裝置，其中記憶體單元以三維方式配置以達成記憶體裝置之改良之整合(例如，見日本專利特許公開案第2007-266143號；美國專利第5599724號；及美國專利第5707885號)。
記憶體單元以三維方式配置的習知半導體儲存裝置中之一者使用具有圓柱型結構之電晶體。使用具有圓柱型結構之電晶體的彼等半導體儲存裝置具備對應於閘電極及柱狀柱形半導體的多個導電層。該等柱形半導體中之每一者充當該等電晶體中之每一者的通道(主體)部分。記憶體閘極絕緣層提供於柱形半導體周圍。將包括此等導電層、柱形半導體及記憶體閘極絕緣層之此組態稱作「記憶體串」。
對於如在上文提及之專利文獻中所揭示的具有柱狀柱形半導體之三維記憶體而言，舉例而言，雖然位元線可形成於層壓結構之頂表面上，但源極線應形成於該層壓結構之底表面上，且其接點亦應藉由被下挖至該層壓結構之底表面的渠溝而形成。通常，源極線高度摻雜有雜質以用於降低電阻。為減輕雜質自源極線之熱擴散同時保持與此等源極線之良好接觸電阻，需要將敏感界面控制用於不同熱製程。
在此方面，已在(例如)日本專利特許公開案第2007-317874號中揭示此三維型非揮發性半導體儲存裝置，其中記憶體串形成為U形狀，從而使位元線與源極線兩者能夠形成於層壓結構之表面上。
然而，日本專利特許公開案第2007-317874號需要針對每一記憶體串獨立形成字線，此造成字線之佈線電阻無法減小的問題。
本發明之一項態樣提供一種非揮發性半導體儲存裝置，其包含複數個記憶體串，該複數個記憶體串各自具有串聯連接之複數個電可重寫記憶體單元及選擇電晶體，該等記憶體串中之每一者包含：一半導體層，其具有複數個柱形部分及一接合部分，該複數個柱形部分相對於一基板在一垂直方向上延伸，該接合部分經形成以接合該複數個柱形部分之下端，其中一第一方向被視作縱向方向；一電荷儲存層，其經形成以圍繞該等柱形部分之側表面；複數個第一導電層，其以一層壓方式形成以圍繞該等柱形部分及該電荷儲存層之側表面，該等第一導電層充當記憶體單元之控制電極；一第二導電層，其經由一閘極絕緣膜而形成於在第一方向上對準之該複數個柱形部分周圍，其中該第一方向被視作縱向方向，該第二導電層充當該等選擇電晶體之控制電極；及位元線，其經形成以分別連接至該複數個柱形部分，其中一與第一方向正交之第二方向被視作縱向方向。
現將在下文參看隨附圖式來描述根據本發明之非揮發性半導體儲存裝置的實施例。
[第一實施例] (第一實施例中之非揮發性半導體儲存裝置100的組態)
圖1示意性地說明根據本發明之第一實施例之非揮發性半導體儲存裝置100。如圖1中所說明，根據第一實施例之非揮發性半導體儲存裝置100主要包含：記憶體電晶體區域12；字線驅動電路13；選擇閘極線驅動電路15；感測放大器16；及背閘極電晶體驅動電路18。
記憶體電晶體區域12具有用於儲存資料之記憶體電晶體。該等記憶體電晶體串聯連接以提供記憶體串，如下文所論述。另外，選擇電晶體連接至記憶體串之相對末端。字線驅動電路13控制施加至字線WL之電壓。選擇閘極線驅動電路15控制施加至選擇閘極線SG之電壓。
感測放大器16放大自一記憶體電晶體讀取之電位。背閘極電晶體驅動電路18控制施加至下文所描述之背閘極線BG的電壓。除此之外，根據第一實施例之非揮發性半導體儲存裝置100包含一用於控制施加至位元線BL之電壓的位元線驅動電路(未說明)。
圖2係示意性地說明根據第一實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12之一部分的透視圖。根據第一實施例，記憶體電晶體區域12具有以m×n矩陣之形式配置於基板Ba上的記憶體串MS(其中m與n為自然數)，每一記憶體串包括複數個記憶體電晶體MC及選擇電晶體ST。在圖2中，假定m=3，n=2。
在根據第一實施例之非揮發性半導體儲存裝置100中，複數個記憶體串MS提供於記憶體電晶體區域12中。如下文所詳細描述，在非揮發性半導體儲存裝置100中，每一記憶體串MS具有串聯且並聯連接(以便形成W形狀)之複數個電可重寫記憶體電晶體MC。如圖1及圖2中所說明，一記憶體串MS中所包括之記憶體電晶體MC係藉由層壓多個半導體層而以三維方式形成且配置於基板Ba上。
每一記憶體串MS具有一W形狀之半導體層SCmn 、字線WL1至WL4及一選擇閘極線SG。另外，記憶體串MS具有一背閘極線BG。
如自列方向所觀察，每一W形狀之半導體層SCmn 係以W形狀之形式(側向E形狀或梳狀形式)形成。每一W形狀之半導體層SCmn 具有：複數個(在此狀況下為三個)柱形部分CLmn ，其相對於半導體基板Ba而大體上在垂直方向上延伸；及一接合部分JPmn ，其經形成以接合各別柱形部分CLmn 之下端。形成該接合部分JPmn ，其中圖2中所說明之行方向被視作縱向方向。一個記憶體串MS中所包括之三個柱形部分CLmn 亦沿行方向成一列地形成。
雖然圖2中未說明，但一電荷儲存層(其為記憶體單元之一部分)經由如下文所描述之穿隧絕緣膜而形成於複數個柱形部分CLmn 周圍，且一區塊絕緣膜進一步形成於該電荷儲存層周圍。另外，字線WL1至WL4經由穿隧絕緣膜、電荷儲存層及區塊絕緣膜而形成於複數個柱形部分CLmn 周圍。
藉由經由層間絕緣膜(圖2中未說明)將多個導電膜層層壓於基板Ba上形成字線WL1至WL4。該等字線WL1至WL4形成為板狀電極，其共同連接至以二維方式且以柵格圖案配置於基板Ba上的m×n記憶體串MS。由於該等板狀形狀共同連接至以矩陣形式配置之記憶體串，而非根據成一列地配置的記憶體串形成為細長條紋圖案(形成為條紋)，所以如與形成為細長條紋圖案相比，字線WL1至WL4可提供較低佈線電阻。
選擇閘極線SG共同連接至在行方向上對準之複數個柱形部分CLmn ，以使得其在柱形部分CLmn 之尖端側上提供條紋圖案，其中行方向被視作縱向方向。亦即，在列方向上對準之複數個記憶體串MS各自連接至不同選擇閘極線SG1、SG2及SG3。
背閘極線BG經由閘極絕緣膜(未說明)與接合部分JPmn 接觸。每一接合部分JPmn 具有形成於其中之兩個背閘極電晶體BT，其中該等背閘極電晶體BT之閘電極包括於背閘極線BG中。
另外，沿在列方向上對準之柱形部分CLmn 而形成位元線BL，其中列方向被視作縱向方向。一個記憶體串MS中所包括之三個柱形部分CLmn1至CLmn3各自連接至不同位元線BL0至BL2。
圖3係一個記憶體串MS之等效電路圖。此記憶體串MS針對每一柱形部分CLmn 具有形成於其中之四個記憶體單元MC，且針對三個柱形部分CLmn1至CLmn3具有總計12(4×3)個記憶體單元MC。左側柱形部分CLmn 1具有形成於其中之記憶體電晶體MC1至MC4。中間柱形部分CLmn 2具有形成於其中之記憶體電晶體MC5至MC8。右側柱形部分CLmn 3具有形成於其中之記憶體電晶體MC9至MC12。
記憶體電晶體MC1、MC5及MC9在最接近基板Ba之最低層中共同連接至字線WL1。記憶體電晶體MC2、MC6及MC10在第二低之層中共同連接至字線WL2。記憶體電晶體MC3、MC7及MC11在第三低之層中共同連接至字線WL3。記憶體電晶體MC4、MC8及MC12在最高層中共同連接至字線WL4。
另外，接合部分JPmn 具有兩個背閘極電晶體BT1及BT2，其形成於在三個柱形部分CLmn 1至CLmn 3之間的各別位置處，其中該等背閘極電晶體BT1及BT2之閘極包括於背閘極層BG中。
在此實施例中，沿三個柱形部分CLmn 中之至少一者形成的彼等記憶體電晶體MC藉由寫入/抹除控制電路(未說明)而始終保持處於抹除狀態(其中資料「1」被留存)(本文中，「抹除狀態」意謂記憶體單元MC通常保持處於導電狀態而不管可能施加至其控制電極的電壓)。具體言之，「抹除狀態」表示記憶體電晶體MC具有低臨限電壓(例如，負值)且當將預定讀取電壓(例如，接地電壓Vss=0V)施加至其控制閘極時可導電。亦即，若干組四個記憶體電晶體中之至少一組(每一組沿一個柱形部分CLmn 形成)將始終保持處於抹除狀態。具體言之，在若干組記憶體電晶體MC1至MC4、MC5至MC8及MC9至MC12當中，至少一組(四個記憶體電晶體)將保持處於抹除狀態。採取此措施係因為當如上文所描述利用具有板狀結構之字線WL時可能仍執行寫入及讀取操作，此將在下文予以詳細論述。作為一實例，以下描述係基於連接至中間柱形部分CLmn2之記憶體電晶體MC5至MC8始終保持處於抹除狀態的假定。
另外，選擇電晶體ST1至ST3形成於該複數個柱形部分CLmn 之上端上。該等選擇電晶體ST1至ST3共同連接至一條選擇閘極線SG且同時變得導電。此等記憶體串MS以二維矩陣之形式配置於基板Ba上，其中字線WL1至WL4被共同連接。注意，柱形部分CLmn 之形狀可為柱形或稜形。柱形部分CLmn 亦可為梯台式柱形形狀。此外，如圖1中所說明，字線WL1至WL4出於接觸之目的而使其行方向末端相對於彼此以逐步方式形成。
參看圖4至圖7，將在下文描述根據第一實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12之特定形狀。圖4係記憶體電晶體區域12之平面圖；圖5係沿圖4之線A-A'截取的橫截面圖；圖6係其部分放大圖；及圖7係沿圖4之線B-B'截取的橫截面圖。
如圖4中所說明，位元線BL形成於記憶體單元電晶體區域12中，其中列方向被視作縱向方向，且該等位元線BL具有2F之佈線寬度及3F之佈線間距(其中F表示最小解析寬度)。選擇閘極線CG亦形成於其中，其中行方向被視作縱向方向，且該等選擇閘極線CG亦具有2F之佈線寬度及3F之佈線間距。上文所提及之柱形部分CLmn1至CLmn3形成於在位元線BL與選擇閘極線CG之間的各別相交處以便在其相交位置之中心附近穿透。
如圖5中所說明，記憶體單元電晶體區域12(一個記憶體串MS)按自半導體基板Ba至層壓方向之次序具有一背閘極電晶體層20、一記憶體電晶體層30、一選擇電晶體層40及一佈線層50。
背閘極電晶體層20充當上文所提及之背閘極電晶體BT，且具有一表面，W形狀之半導體層SCmn 之接合部分JPmn 在該表面上形成。記憶體電晶體層30充當上文所提及之記憶體電晶體MC。選擇電晶體層40充當上文所提及之選擇電晶體ST。佈線層50具有形成於其中之位元線BL。
背閘極電晶體層20具有背閘極層間絕緣層21及對應於背閘極線BG之背閘極導電層22，該等層順序地層壓於半導體基板Ba上。背閘極層間絕緣層21及背閘極導電層22經形成以在列方向及行方向上擴展至記憶體電晶體區域12之末端。
背閘極導電層22經形成以覆蓋接合部分JPmn 之底表面及側表面，並高達其頂表面。
背閘極層間絕緣層21由氧化矽(SiO2 )構成。背閘極導電層22由多晶矽(p-Si)構成。
記憶體電晶體層30具有：位於字線之間的第一至第五絕緣層31a至31e及交替地層壓於背閘極導電層22上的第一至第四字線導電層32a至32d。第一至第四字線導電層32a至32d為對應於上文所提及之字線WL1至WL4的導電層，而位於字線之間的第一至第五絕緣層31a至31e為沈積於字線WL1至WL4之間的層間絕緣膜。記憶體電晶體層30亦具有沈積於位於字線之間的第五絕緣層31e上的記憶體保護絕緣層34。
位於字線之間的第一至第五絕緣層31a至31e由氧化矽(SiO2 )構成。第一至第四字線導電層32a至32d由多晶矽(p-Si)構成。記憶體保護絕緣層34由氮化矽(SiN)構成。
雖然圖5中未說明，但位於字線之間的第一至第五絕緣層31a至31e以及第一至第四字線導電層32a至32d相對於彼此以逐步方式處理以在其行方向末端處連接至接點，如圖1中所說明。記憶體保護絕緣層34經形成以覆蓋位於字線之間的第一至第五絕緣層31a至31e以及第一至第四字線導電層32a至32d的列方向末端及行方向末端。
上文所提及之柱形部分CLmn1至CLmn3形成於三個記憶體孔35a內，提供該等記憶體孔35a以穿透位於字線之間的第一至第五絕緣層31a至31e以及第一至第四字線導電層32a至32d。上文所提及之接合部分JPmn 進一步形成於背閘極孔24內，該背閘極孔24形成於位於記憶體孔35a下的背閘極電晶體層20之表面上。結果，形成W形狀之半導體層SCmn 。
ONO膜62形成於背閘極孔24及記憶體孔35a之各別壁上。如圖6之放大圖中所說明，如自字線側所觀察，每一ONO膜62包括按所陳述之次序的沈積於其中之區塊絕緣層BI、電荷儲存層EC及穿隧絕緣層TI。每一區塊絕緣層BI由氧化矽(SiO2 )構成。每一電荷儲存層EC由氮化矽(SiN)構成並積聚電荷以用於留存資料。每一穿隧絕緣層TI由氧化矽(SiO2 )構成。此意謂記憶體閘極絕緣層62由ONO層構成且充當用於積聚電荷之電荷儲存層。
導電膜63經由ONO膜62而形成於背閘極孔24及記憶體孔35a內。導電膜63具有位於其中之中空部，且一內部絕緣層64經形成以填充該中空部。W形狀之半導體層SCmn 形成有導電膜63及內部絕緣層64。
選擇電晶體層40具有形成於記憶體保護絕緣層34上的選擇閘極線導電層41及層間絕緣層44。選擇閘極線導電層41充當上文所提及之選擇閘極線SG。選擇閘極線導電層41及層間絕緣層44成重複若干列地形成以使得其在作為縱向方向之行方向上延伸且在列方向上具有預定間隔F。選擇閘極線導電層41由多晶矽(p-Si)構成。層間絕緣層44由氧化矽(SiO2 )構成。
另外，選擇電晶體層40具有選擇電晶體側孔45，該等選擇電晶體側孔45經形成以穿透層間絕緣層44及選擇閘極線導電層41。選擇電晶體側孔45形成於匹配記憶體孔35a之位置處。
在此組態中，閘極絕緣層65形成於面對選擇電晶體側孔45之側壁上。導電膜67經形成以經由閘極絕緣層65來填充孔45。閘極絕緣層65由氧化矽(SiO2 )構成，且導電膜67由多晶矽形成。閘極絕緣層65充當選擇電晶體ST之閘極絕緣膜。導電膜67充當選擇電晶體ST之通道部分且構成各別柱形部分CLmn 之部分。
佈線層50具有順序地層壓於選擇電晶體絕緣層44上的第一佈線絕緣層51、第二佈線絕緣層52、接觸層53及位元線導電層55。第一佈線絕緣層51及第二佈線絕緣層52由氧化矽(SiO2 )構成。
另外，接觸層53嵌入於經形成以挖入至第一佈線絕緣層51中的渠溝中。此外，位元線導電層55嵌入於經形成以挖入至第二佈線絕緣層52中的渠溝中。位元線導電層55由(例如)鉭(Ta)-氮化鉭(TaN)-銅(Cu)構成。如圖5及圖7中所說明，為每一柱形部分CLmn 提供一個位元線導電層55，其中列方向被視作縱向方向。
注意，柱形部分CLmn 在列方向上並未由接合部分JPmn 連接，如圖7中所說明，且其分別屬於獨立之記憶體串MS。
(第一實施例中之非揮發性半導體儲存裝置100的製造方法)
現參看圖8至圖14，將在下文描述一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法。雖然同時形成記憶體電晶體區域12及周邊電路區域(未說明)，但為了簡單起見，以下描述僅著重於關於此實施例之特徵之記憶體電晶體區域12的製程。
如圖8中所說明，首先將氧化矽(SiO2 )及多晶矽(p-Si)沈積於半導體基板上，且接著使用微影方法、RIE(反應式離子蝕刻)方法、離子注入方法及其類似方法在記憶體電晶體區域12中形成背閘極層間絕緣層21及背閘極導電層22。
接著，如圖9中所說明，將背閘極導電層22下挖至記憶體電晶體區域12中之一深度以形成背閘極孔24。背閘極孔24係以使得其在列方向上具有寬度方向且在行方向上具有縱向方向且具有用於每一記憶體串MS之島形孔隙的方式形成。此等背閘極孔24在列方向與行方向上以預定間隔形成。
接著，沈積氮化矽(SiN)以填充背閘極孔24從而作為犧牲膜。隨後，藉由化學機械拋光(CMP)或RIE方法來移除位於背閘極導電層22之上部部分上的氮化矽(SiN)以在背閘極孔24中形成犧牲層91。
注意，雖然將背閘極孔24形成至不會穿透背閘極導電層22之深度(如圖9中所說明)，但其可經形成以穿透背閘極導電層22。
接著，如圖10中所說明，將氧化矽(SiO2 )及多晶矽(p-Si)交替地層壓於背閘極導電層22及犧牲層91上以形成位於字線之間的第一至第五絕緣層31a'至31e'以及第一至第四多晶矽導電層32a'至32d'。隨後，形成記憶體孔35a以穿透位於字線之間的第一至第五絕緣層31a'至31e'以及第一至第四多晶矽導電層32a'至32d'。
分別在行方向上位於相對末端附近以及背閘極孔24之中心附近的各別位置處形成記憶體孔35a。亦即，三個記憶體孔35a及背閘極孔24一起形成W形狀。
接著，如圖11中所說明，移除犧牲層91。舉例而言，在熱磷酸溶液中執行犧牲層91之移除。隨後，執行稀氫氟酸處理以分別清潔背閘極導電層22與第一至第四多晶矽層32a'至32d'的暴露表面並自其移除任何天然氧化物膜。
接著，如圖12中所說明，形成記憶體閘極絕緣層62以覆蓋面對背閘極孔24及記憶體孔35a之各別側壁。具體言之，藉由順序地沈積氧化矽(SiO2 )、氮化矽(SiN)及氧化矽(SiO2 )而在該等側壁上形成記憶體閘極絕緣層62從而作為ONO膜。
接著，如圖13中所說明，將單晶矽(a-Si)沈積於包括記憶體孔35a及背閘極孔24的W形狀之空隙中以形成單晶矽層93。該單晶矽層93經形成以具有中空部93a。換言之，單晶矽層93係以使得其將不完全填充背閘極孔24及記憶體孔35a的方式形成。
接著，如圖14中所說明，熱氧化單晶矽層93之面對中空部93a的側壁以形成氧化矽(SiO2 )。另外，使單晶矽層93之剩餘部分結晶以形成多晶矽(p-Si)，藉此形成W形狀之導電膜63。
另外，藉由CVD(化學氣相沈積)方法而將氧化矽(SiO2 )進一步沈積於形成在W形狀之半導體層63之中空部93a中的氧化矽(SiO2 )上，且形成內部絕緣層64以填充中空部93a。
此外，藉由CMP製程來移除記憶體閘極絕緣層62、導電層63及內部絕緣層64之沈積於在字線之間的絕緣層31e'上的彼等部分。
此後，根據如(例如)由同一申請人申請之較早的日本專利特許公開申請案第2007-266143號中所揭示的方法來產生選擇電晶體層40、佈線層50、周邊電路區域及接觸區域，藉此製造如圖1中所說明之非揮發性半導體儲存裝置100。
(第一實施例中之非揮發性半導體儲存裝置100的操作)
再次參看圖1至圖3，現將在下文描述根據第一實施例之非揮發性半導體儲存裝置100的操作。給予記憶體電晶體MC之「寫入操作」、「抹除操作」及「讀取操作」的描述。注意，藉由實例，以下描述解釋圖3中所說明之記憶體電晶體MC2為寫入操作及讀取操作之目標的狀況。
(寫入操作)
首先參看圖15，例如，將在下文描述對記憶體串MS中之記憶體電晶體MC2進行的寫入操作。起初，作為初始操作，將所有位元線BL0至BL2之電壓設定至接地電位VSS，且將背閘極線BG之電壓設定至接地電位Vss，藉此使背閘極電晶體BT1及BT2保持處於非導電狀態。亦將選擇閘極SG之電壓設定至接地電壓Vss，且因此亦使選擇電晶體ST1至ST3保持處於非導電狀態。
接著，將預定電壓Vg施加至連接至定位有記憶體電晶體MC2之記憶體串MS的選擇閘極SG，藉此將選擇電晶體ST1至ST3設定至導電狀態。注意，並未將電壓Vg施加至連接至未寫入之非選定之記憶體串MS的其他選擇閘極SG，且因此使非選定之記憶體串MS之主體電位(通道電位：柱形部分CLmn 之電位)保持處於浮動狀態。
接著，當連接至待寫入之記憶體電晶體MC2的位元線BL1保持處於接地電位Vss時，將剩餘位元線BL0及BL2提高至預定位元線電壓VB 。結果，未寫入之記憶體單元MC5至MC12的主體電位與位元線BL隔離並設定至浮動狀態，從而防止對此等記憶體單元之任何寫入。經由此操作，僅定位有待寫入之記憶體電晶體MC2的柱形部分CLmn1的主體電位將固定至接地電壓VSS。
自此狀態，將每一字線WL1至WL4之電壓提高至高達電壓Vpass(約8V)，該電壓Vpass使記憶體電晶體MC在不寫入的情況下變得導電，且接著將連接待寫入之記憶體電晶體MC2的字線WL2的電壓進一步提高至寫入電壓Vpgm(20V或更多)。以此方式，將資料寫入至所要記憶體電晶體MC2。
如可自上文所見，在寫入操作期間，可藉由將背閘極電晶體BT1及BT2設定至非導電狀態(關斷)並使沿柱形部分CLmn1之記憶體電晶體MC1至MC4與沿柱形部分CLmn2之記憶體電晶體MC9至MC12隔離來達成對記憶體電晶體之個別寫入控制。亦即，即使將用於寫入操作之位元線電壓施加至記憶體電晶體中之若干者，其他記憶體電晶體仍將不受影響，因為彼電壓將未施加至其他記憶體電晶體。
注意，雖然在對沿柱形部分CLmn1之記憶體電晶體MC2執行之寫入操作的上下文中描述上文所提及之狀況，但亦可以類似方式對沿柱形部分CLmn3之記憶體電晶體執行寫入操作。此僅需要將位元線BL2設定至接地電壓Vss並將位元線BL1設定至預定電壓VB 。
(抹除操作)
第二，將在下文描述對記憶體串MS中之記憶體電晶體進行的抹除操作。
起初，將所有位元線BL0至BL2、選擇閘極線SG、字線WL1至WL4及背閘極線BG的電壓一次降低至接地電壓Vss，且該電位接著開始增加以朝抹除電壓Verase來提高位元線BL0至BL2的電壓。在此之後，將選擇閘極線SG之電位自接地電壓Vss提高至預定電壓VG 。此導致歸因於強電場而在記憶體電晶體MC之擴散層的末端處產生電洞，從而提高主體電位。在此狀況下，出於防止選擇電晶體ST之閘極絕緣層65達到介電崩潰電壓的目的，將選擇閘極線SG之電位自接地電壓Vss提高至預定電壓VG 。主體電位最終提高至接近抹除電壓Verase。藉由由主體電位及字線WL之電壓Vss產生之電場，將資料自包括記憶體串MS之區塊中的全部記憶體電晶體抹除。
注意，可藉由將抹除電壓Verase僅施加至連接至一個記憶體串MS之三條位元線BL0至BL2中的某條位元線同時將其他位元線與感測放大器電路隔離並使其保持處於浮動狀態來執行抹除操作。再次，雖然可使背閘極電晶體BT1及BT2保持處於非導電狀態，但經由該等背閘極電晶體BT1及BT2產生之電洞應注入至記憶體串MS之通道部分(主體)中。
(讀取操作)
第三，現參看圖16，例如，將在下文描述對記憶體串MS中之記憶體電晶體MC2進行的讀取操作。
起初，將所有位元線BL0至BL2設定至接地電壓Vss且將背閘極線BG之電壓設定至預定電壓VBG ，藉此將背閘極電晶體BT1及BT2設定至導電狀態(接通)。
接著，將選擇閘極線SG之電壓設定至接地電壓Vss，且接著關斷選擇電晶體ST1至ST3。隨後，將位元線BL0及BL2(而非連接至待讀取之記憶體電晶體MC2的位元線BL1)臨時設定至電壓Vdread。
此後，將連接至待讀取之記憶體電晶體MC2之控制閘極的字線WL2的電壓設定至接地電壓Vss，而將其他字線WL1、WL3及WL4之電壓設定至讀取電壓Vread。在將資料寫入至記憶體電晶體MC之後，該讀取電壓Vread具有大於該記憶體電晶體MC之臨限電壓的值。因此，待讀取之記憶體電晶體MC2針對資料「1」而變得導電且針對資料「0」而變得非導電。另一方面，將未讀取之其他記憶體電晶體MC設定至導電狀態，而不管留存資料是「0」還是「1」。
如上文所描述，沿柱形部分CLmn2之記憶體單元MC5至MC8始終處於抹除狀態，且因此每當將電壓Vdread施加至位元線BL0及BL2、將接地電壓Vss施加至位元線BL1及將此等電壓進一步施加至字線WL1至WL4時，至少記憶體電晶體MC5至MC8變成導電。因此，亦可經由選擇電晶體ST2、記憶體電晶體MC5至MC8及背閘極電晶體BT1而將用於資料讀取之電壓供應至記憶體單元MC1至MC4(可將背閘極線BG之電壓提高至接近電壓Vdread)。在此狀態期間，可藉由在感測放大器處感測位元線BL1之電位來讀取記憶體單元MC2中之資料。
注意，雖然在記憶體單元MC9至MC12處將電壓Vdread施加至位元線BL2且將通道電位提高至接近電壓Vdread，但在位元線BL0與BL2之間無直通電流流動，因為位元線BL0亦涉及大體上相同之電位，藉此最小化對讀取操作的影響。
(第一實施例中之非揮發性半導體儲存裝置100的優勢)
現將在下文描述根據第一實施例之非揮發性半導體儲存裝置100的優勢。如可自上文之層壓結構所見，根據第一實施例之非揮發性半導體儲存裝置100可達成較高整合。另外，如在非揮發性半導體儲存裝置100之上述製程中所描述，可在預定數目之微影步驟中製造對應於各別記憶體電晶體MC及選擇電晶體層ST的每一層，而不管層壓之字線WL的數目。亦即，可以較低成本製造非揮發性半導體儲存裝置100。
另外，根據第一實施例之非揮發性半導體儲存裝置100具有與W形狀之半導體層SCmn 之接合部分JPmn 接觸的背閘極線BG。此外，背閘極線BG充當用於在接合部分JPmn 中形成通道的背閘極電晶體BT。因此，可在幾乎非摻雜之狀態下在W形狀之半導體層SCmn 處提供具有良好導電特性的記憶體串MS。
另外，因為此實施例利用形成為W形狀之記憶體串MS，所以將不需要在記憶體電晶體層30下形成任何接點。因此，可簡化製程且可針對記憶體電晶體層之設計而獲得改良之自由度，此可產生較可靠之非揮發性半導體儲存裝置。另外，此實施例不需要任何源極線佈線且因此涉及較小數目之佈線層，此可減少製造成本。若存在源極線，且當同時自複數條位元線讀取大量單元時，源極線佈線需要提供對應於待同時讀取之單元的數目的此等電流，且因此如與位元線相比將需要尤其低電阻之佈線。就此而言，此實施例使用連接至一個記憶體串MS之三條位元線BL0至BL2中的一者，如同其為源極線一樣，此允許各別位元線BL0至BL2具有相同電阻且形成於同一佈線層中。又，就此而言，可達成減少之製造成本及改良之可靠性。
[第二實施例]
圖17示意性地說明根據本發明之第二實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12。圖18係其平面圖。注意，相同參考數字表示與第一實施例相同之組件且將在下文省略其描述。
雖然此實施例涉及選擇閘極線SG1至SG8，但在此等選擇閘極線SG1至SG8中，奇數選擇閘極線SG1、SG3、SG5及SG7形成於下層中，且偶數選擇閘極線SG2、SG4、SG6及SG8形成於位於各別奇數選擇閘極線之間及之上的位置處。
如上文所提及之兩層交替型選擇閘極線結構允許每一柱形部分CLmn 的面積為4F2 。
注意，一個記憶體串MS中所包括之柱形部分CLmn 的數目並不限於三個，而是可為不小於二之任何數目。此處，一個記憶體串MS中所包括之柱形部分CLmn 的數目與形成有記憶體電晶體的柱形部分之有效面積之間的關係如下：
2個柱形部分CLmn →8F2
3個柱形部分CLmn →6F2
4個柱形部分CLmn →5F2
9個柱形部分CLmn →4.5F2
亦即，隨著一個記憶體串MS中所包括之柱形部分CLmn 的數目增加時，柱形部分CLmn 的有效面積可較小，此可促成較高記憶體密度。
[其他]
雖然已描述本發明之實施例，但本發明並不意欲限於所揭示之實施例且可在不背離本發明之精神的情況下對其作出各種其他改變、增添、刪除、替代或其類似物。舉例而言，已在由多晶矽材料形成之一個記憶體串中所包括的所有三個柱形部分CLmn 的上下文中描述上文所提及之實施例。然而，代替多晶矽，可將含有金屬元素(諸如，矽層或金屬膜(諸如，鋁))之此化合物(其中其表面經由與金屬(諸如，鈷)反應而矽化)用於(例如)沿資料始終保持處於抹除狀態之記憶體電晶體MC5至MC8的柱形部分CLmn 2。或者，可僅將高濃度雜質(諸如，磷)注入至柱形部分CLmn 2中以用於降低電阻。此措施可減小電壓降，從而確保較可靠之讀取操作。
另外，雖然已在假定一個記憶體串MS中之至少一列記憶體電晶體MC較佳始終處於抹除狀態的上述實施例中作出描述，但本發明並不限於此組態且可能不提供始終處於抹除狀態之此等記憶體電晶體MC。在此狀況下，雖然需要將選定之字線WL之電位設定成高於接地電位Vss，且可將讀取電流之量可能減小至(在最壞狀況下)第一實施例中之讀取電流之量的約一半，但可使用具有充分敏感性及對抗雜訊之適當措施的感測放大器來讀取資料。此允許較有效地使用單元陣列，且可使柱形部分之面積為4F2 ，而不管一個記憶體串MS中所包括之柱形部分的數目，從而促成半導體記憶體裝置之較高密度。
12．．．記憶體電晶體區域
13．．．字線驅動電路
15．．．選擇閘極線驅動電路
16．．．感測放大器
18．．．背閘極電晶體驅動電路
20．．．背閘極電晶體層
21．．．背閘極層間絕緣層
22．．．背閘極導電層
24．．．背閘極孔
30．．．記憶體電晶體層
31a．．．第一絕緣層
31a'．．．第一絕緣層
31b．．．第二絕緣層
31b'．．．第二絕緣層
31c．．．第三絕緣層
31c'．．．第三絕緣層
31d．．．第四絕緣層
31d'．．．第四絕緣層
31e．．．第五絕緣層
31e'．．．第五絕緣層
32a．．．第一字線導電層
32a'．．．第一多晶矽導電層
32b．．．第二字線導電層
32b'．．．第二多晶矽導電層
32c．．．第三字線導電層
32c'．．．第三多晶矽導電層
32d．．．第四字線導電層
32d'．．．第四多晶矽導電層
34．．．記憶體保護絕緣層
35a．．．記憶體孔
40．．．選擇電晶體層
41．．．選擇閘極線導電層
44．．．層間絕緣層
45．．．選擇電晶體側孔
50．．．佈線層
51．．．第一佈線絕緣層
52．．．第二佈線絕緣層
53．．．接觸層
55．．．位元線導電層
62．．．記憶體閘極絕緣層
63．．．W形狀之導電膜
64．．．內部絕緣層
65．．．閘極絕緣層
67．．．導電膜
91．．．犧牲層
93．．．單晶矽層
93a．．．中空部
100．．．非揮發性半導體儲存裝置
Ba．．．半導體基板
BG．．．背閘極線
BI．．．區塊絕緣層
BL．．．位元線
BL0．．．位元線
BL1．．．位元線
BL2．．．位元線
BT．．．背閘極電晶體
BT1．．．背閘極電晶體
BT2．．．背閘極電晶體
CG．．．選擇閘極線
CLmn1．．．柱狀部分
CLmn2．．．柱狀部分
CLmn3．．．柱狀部分
EC．．．電荷儲存層
JPmn ．．．接合部分
MC．．．記憶體電晶體
MC1．．．記憶體電晶體
MC10．．．記憶體電晶體
MC11．．．記憶體電晶體
MC12．．．記憶體電晶體
MC2．．．記憶體電晶體
MC3．．．記憶體電晶體
MC4．．．記憶體電晶體
MC5．．．記憶體電晶體
MC6．．．記憶體電晶體
MC7．．．記憶體電晶體
MC8．．．記憶體電晶體
MC9．．．記憶體電晶體
MS．．．記憶體串
SCmn ．．．W形狀之半導體層
SG．．．選擇閘極線/選擇閘極
SG1．．．選擇閘極線
SG2．．．選擇閘極線
SG3．．．選擇閘極線
SG4．．．選擇閘極線
SG5．．．選擇閘極線
SG6．．．選擇閘極線
SG7．．．選擇閘極線
SG8．．．選擇閘極線
ST1．．．選擇電晶體
ST2．．．選擇電晶體
ST3．．．選擇電晶體
TI．．．穿隧絕緣層
WL．．．字線
WL1．．．字線
WL2．．．字線
WL3．．．字線
WL4．．．字線
圖1係根據本發明之第一實施例之非揮發性半導體儲存裝置100的示意圖；
圖2係示意性地說明根據第一實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12之一部分的透視圖；
圖3係一個記憶體串MS之等效電路圖；
圖4係記憶體電晶體區域12之平面圖；
圖5係沿圖4之線A-A'截取的橫截面圖；
圖6係圖5之一部分的放大圖；
圖7係沿圖4之線B-B'截取的橫截面圖；
圖8係說明一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法的程序圖；
圖9係說明一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法的程序圖；
圖10係說明一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法的程序圖；
圖11係說明一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法的程序圖；
圖12係說明一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法的程序圖；
圖13係說明一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法的程序圖；
圖14係說明一種製造根據第一實施例之非揮發性半導體儲存裝置100的方法的程序圖；
圖15係說明根據第一實施例之非揮發性半導體儲存裝置100的寫入操作的等效電路圖；
圖16係說明根據第一實施例之非揮發性半導體儲存裝置100的讀取操作的等效電路圖；
圖17係根據本發明之第二實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12的示意圖；及
圖18係根據本發明之第二實施例之非揮發性半導體儲存裝置100中的記憶體電晶體區域12的平面圖。
12．．．記憶體電晶體區域
13．．．字線驅動電路
15．．．選擇閘極線驅動電路
16．．．感測放大器
18．．．背閘極電晶體驅動電路
100．．．非揮發性半導體儲存裝置

Claims (20)

  1. 一種非揮發性半導體儲存裝置，其包含複數個記憶體串，該複數個記憶體串各自包括串聯連接之複數個電可重寫記憶體單元及選擇電晶體，該等記憶體串中之每一者包含：一半導體層，其包括複數個柱形部分及一接合部分，該複數個柱形部分相對於一基板在一垂直方向上延伸，該接合部分經形成以接合該複數個柱形部分之下端，並以一第一方向作為一縱向方向；一電荷儲存層，其經形成以圍繞該等柱形部分之側表面；複數個第一導電層，其包括複數個堆疊層，該等堆疊層經形成以圍繞該等柱形部分及該電荷儲存層之側表面，該等第一導電層充當該等記憶體單元之控制電極；一第二導電層，其經由一閘極絕緣膜而形成於在該第一方向上對準之該複數個柱形部分周圍，並以該第一方向作為一縱向方向，該第二導電層充當該等選擇電晶體之控制電極；及位元線，其經形成以分別連接至該複數個柱形部分，並以與該第一方向正交之一第二方向作為一縱向方向。
  2. 如請求項1之半導體儲存裝置，其進一步包含：一背閘極層，其形成為經由一絕緣膜而與該接合部分 接觸，且充當形成於該接合部分中之一背閘極電晶體的一控制電極。
  3. 如請求項1之半導體儲存裝置，其中：該等第一導電層係板狀電極，其共同連接至以一二維方式配置於該基板上的該複數個記憶體串。
  4. 如請求項3之半導體儲存裝置，其中：該第二導電層形成為一條紋圖案，並以該第一方向作為一縱向方向。
  5. 如請求項1之半導體儲存裝置，其中：沿該等記憶體串中之一者中所包括的該複數個柱形部分中之至少一者形成的該等記憶體單元始終保持處於抹除狀態。
  6. 如請求項5之半導體儲存裝置，其進一步包含：一背閘極層，其形成為經由一絕緣膜而與該接合部分接觸，且充當形成於該接合部分中之一背閘極電晶體的一控制電極。
  7. 如請求項5之半導體儲存裝置，其中：該等第一導電層係板狀電極，其共同連接至以一二維方式配置於該基板上的該複數個記憶體串。
  8. 如請求項5之半導體儲存裝置，其中：該第二導電層形成為一條紋圖案，並以該第一方向作為一縱向方向。
  9. 如請求項1之半導體儲存裝置，其中：該等記憶體串中之一者中所包括的該複數個柱形部分 中之至少一者係含有一金屬元素之一化合物。
  10. 如請求項1之半導體儲存裝置，其中：該半導體層包括位於其中之一中空部，且包括經形成以填充該中空部之一內部絕緣層。
  11. 一種非揮發性半導體儲存裝置，其包含複數個記憶體串，該複數個記憶體串各自包括串聯連接之複數個電可重寫記憶體單元及選擇電晶體，該等記憶體串中之每一者包含：一半導體層，其包括至少三個柱形部分及一接合部分，該等柱形部分相對於一基板在一垂直方向上延伸，該接合部分經形成以接合該等柱形部分之下端，並以一第一方向作為一縱向方向；一電荷儲存層，其經形成以圍繞該等柱形部分之側表面；複數個第一導電層，其以一層壓方式形成以圍繞該等柱形部分及該電荷儲存層之側表面，該等第一導電層充當該等記憶體單元之控制電極；一第二導電層，其經由一閘極絕緣膜而形成於在該第一方向上對準之該至少三個柱形部分周圍，並以該第一方向作為一縱向方向，該第二導電層充當該等選擇電晶體之控制電極；及位元線，其經形成以分別連接至該至少三個柱形部分，並以與該第一方向正交之一第二方向作為一縱向方向。
  12. 如請求項11之半導體儲存裝置，其進一步包含：一背閘極層，其形成為經由一絕緣膜而與該接合部分接觸，且充當形成於該接合部分中之一背閘極電晶體的一控制電極。
  13. 如請求項11之半導體儲存裝置，其中：該等第一導電層係板狀電極，其共同連接至以一二維方式配置於該基板上的該複數個記憶體串。
  14. 如請求項13之半導體儲存裝置，其中：該第二導電層形成為一條紋圖案，並以該第一方向作為一縱向方向。
  15. 如請求項11之半導體儲存裝置，其中：沿該等記憶體串中之一者中所包括的該至少三個柱形部分中之至少一者形成的該等記憶體單元始終保持處於抹除狀態。
  16. 如請求項15之半導體儲存裝置，其進一步包含：一背閘極層，其形成為經由一絕緣膜而與該接合部分接觸，且充當形成於該接合部分中之一背閘極電晶體的一控制電極。
  17. 如請求項15之半導體儲存裝置，其中：該等第一導電層係板狀電極，其共同連接至以一二維方式配置於該基板上的該複數個記憶體串。
  18. 如請求項15之半導體儲存裝置，其中：該第二導電層形成為一條紋圖案，並以該第一方向作為一縱向方向。
  19. 如請求項11之半導體儲存裝置，其中：該等記憶體串中之一者中所包括的該至少三個柱形部分中之至少一者係含有一金屬元素之一化合物。
  20. 如請求項11之半導體儲存裝置，其中：該半導體層包括位於其中之一中空部，且包括經形成以填充該中空部的一內部絕緣層。
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