CN104766863B - 三维存储器及其制造方法 - Google Patents

Abstract

本发明公开了一种三维存储器及其制造方法。该三维存储器的制造方法包括：图案化叠层结构以形成梳状结构；该梳状结构包括在第一方向延伸的位线接垫与在第二方向延伸的梳部；在梳状结构的上表面与侧壁上形成电荷储存层；在电荷储存层上形成在第一方向延伸的字线以及在第一方向延伸的辅助栅极；各字线覆盖第一区的部分梳部的上表面与侧壁，而辅助栅极覆盖位线接垫的边缘区的上表面与侧壁；移除位线接垫的上表面的电荷储存层，并图案化位线接垫之叠层结构，以形成梯状结构；对梯状结构进行离子注入工艺，以在梯状结构的各梯面下方的半导体层中形成掺杂区。

Description

三维存储器及其制造方法

技术领域

本发明是有关于一种半导体元件及其制造方法，且特别是有关于一种三维存储器及其制造方法。

背景技术

随着消费性产品对储存子系统的要求愈来愈高，对产品的读写速度或容量的标准也愈来愈高，因此高容量化相关商品已经成为业界的主流。有鉴于此，在存储器(特别是NAND闪存)的开发方面也必须因应此需求。

然而，目前平面NAND闪存受限于集成电路(integrated circuits)中元件的关键尺寸，面临储存存储单元微缩瓶颈。所以设计者正在寻求具有多平面的三维NAND闪存，以达成较大的储存容量以及较低的单位比特成本的技术。

发明内容

本发明提供一种三维存储器及其制造方法，其可以提升元件的均匀度与可靠度。

本发明提供一种三维存储器及其制造方法，其可以建立低阻值的电流路径，以增加导通电流。

本发明提供一种三维存储器及其制造方法，降低导通电阻值，增加导通电流。

本发明提出一种三维存储器的制造方法，包括在衬底上形成叠层结构。所述叠层结构包括相互交替的多个半导体层与多个绝缘层。图案化所述叠层结构并在所述衬底中形成多个沟道，以形成第一梳状结构。所述第一梳状结构包括位线接垫与多个梳部。所述位线接垫在第一方向延伸。每一梳部的第一端与所述位线接垫连接，所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。在所述第一梳状结构的上表面以及侧壁上形成电荷储存层。在所述电荷储存层上形成多条字线以及两个第一辅助栅极。每一字线在所述第一方向延伸，覆盖第一区的部分所述梳部的上表面与侧壁，而每一第一辅助栅极在所述第一方向延伸，分别覆盖所述位线接垫的边缘区的上表面与侧壁。移除所述位线接垫的上表面的所述电荷储存层，并图案化所述位线接垫的所述叠层结构，以形成梯状结构。对所述梯状结构进行离子注入工艺，以在所述梯状结构的各梯面下方的所述半导体层中形成掺杂区。形成多个接触窗，所述接触窗分别与所述掺杂区接触。

本发明又提出一种三维存储器的制造方法，包括在衬底上形成叠层结构。所述叠层结构包括相互交替的多个半导体层与多个绝缘层。图案化所述叠层结构以形成第一梳状结构，并在所述衬底中形成多个沟道。所述第一梳状结构包括位线接垫与多个梳部。所述位线接垫在第一方向延伸，每一梳部的第一端与所述位线接垫连接，且所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。在所述第一梳状结构的上表面以及侧壁上形成电荷储存层。在所述电荷储存层上形成多条字线以及多个岛状栅极。每一字线在所述第一方向延伸，且覆盖第一区的部分所述梳部的上表面与侧壁，而所述岛状栅极彼此分离，沿着所述第一方向排列，且覆盖第二区的所述梳部的上表面与侧壁的所述电荷储存层。

本发明还提出一种三维存储器，包括具有多个沟道的衬底、多个叠层结构、多个掺杂区、电荷储存层、多条字线、两个第一辅助栅极以及多个接触插塞。多个叠层结构位于所述沟道之间的所述衬底上。每一叠层结构包括相互交替的多个半导体层与多个绝缘层。所述叠层结构与所述衬底架构成第一梳状结构。第一梳状结构包括位线接垫以及多个梳部。所述位线接垫在第一方向延伸，所述位线接垫的所述叠层结构呈梯状结构。每一梳部的第一端与所述位线接垫连接。所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。多个掺杂区位于所述梯状结构的多个梯面下方的所述半导体层中。电荷储存层覆盖在所述第一梳状结构的上表面以及侧壁上。每一字线在所述第一方向延伸，覆盖第一区的部分所述梳部的上表面与侧壁上的所述电荷储存层。每一第一辅助栅极在所述第一方向延伸，分别覆盖所述位线接垫的边缘区的上表面与侧壁上的所述电荷储存层。多个接触窗分别与所述掺杂区接触。

本发明还提出一种三维存储器，包括：具有多个沟道的衬底、多个叠层结构、多个掺杂区、电荷储存层、多条字线、多个岛状栅极、多个辅助栅极以及多个接触插塞。多个叠层结构位于所述沟道之间的所述衬底上，每一叠层结构包括相互交替的多个半导体层与多个绝缘层，所述叠层结构与所述衬底架构成一第一梳状结构。所述第一梳状结构包括位线接垫以及多个梳部。所述位线接垫在第一方向延伸，所述位线接垫的所述叠层结构呈梯状结构。每一梳部的第一端与所述位线接垫连接。所述梳部在第二方向延伸，且所述第一方向与所述第二方向不同。多个掺杂区位于所述梯状结构的多个梯面下方的所述半导体层中，所述掺杂区的接面深度实质上相同。电荷储存层覆盖在所述第一梳状结构的上表面以及侧壁上。每一字线在所述第一方向延伸，覆盖第一区的部分所述梳部的上表面与侧壁上的所述电荷储存层。所述岛状栅极彼此分离，所述岛状栅极沿着所述第一方向排列，且覆盖所述位线接垫与所述字线之间的第二区的所述梳部的上表面与侧壁的所述电荷储存层。所述辅助栅极位于所述岛状栅极与所述字线之间的第三区的所述梳部之间的所述电荷储存层上，所述辅助栅极的表面低于所述第三区的所述梳部的上表面，且两个辅助栅极与一个岛状栅极连接。每一接触插塞位于所述第一梳状结构的每一梳部的一第二端，电性连接所对应的所述梳部的所述叠层结构的所述半导体层与所述衬底。

本发明的三维存储器的位线接垫呈阶梯状，且在每一个梯面下方的半导体层表面形成掺杂区。由于掺杂区是在阶梯结构形成之后，在介电层形成之前，以离子注入工艺的方式形成，而且半导体层上方的绝缘层的厚度相同，因此，多个掺杂区的接面深度与掺杂浓度实质上相同，故可以提升元件的均匀度与可靠度。

再者，本发明还在三维存储器的位线接垫的边缘的上表面与侧壁上形成第一辅助栅极，在施加电压之后，可以在半导体层中形成通道，建立低阻值的电流路径，以增加导通电流。

另外，在接地选择线GSL1、GSL2与位线接垫之间的电荷储存层上还设置岛状栅极以及第二辅助栅极。第二辅助栅极位于梳部的两侧，与岛状栅极电性连接。当电压施加在岛状栅极时，岛状栅极以及第二辅助栅极所覆盖的梳部的叠层结构中的半导体层可产生空乏区，以降低导通电阻值，增加导通电流。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1至图8是依照本发明实施例的一种三维存储器的制造方法的流程的上视图。

图1A至图8A是图1至图8的A-A切线的剖面图。

图1B至图8B是图1至图8的B-B切线的剖面图。

图1C至图8C是图1至图8的C-C切线的剖面图。

图1D至图8D是图1至图8的D-D切线的剖面图。

图9是依照本发明实施例的一种三维存储器的位线接垫的阶梯状结构的各阶层的上视图。

【符号说明】

10：衬底

12：叠层结构

12a：图案化的叠层结构

14：绝缘层

16：半导体层

18、20：顶盖层

22：接触窗孔

26：沟道

28：电荷储存层

30：导体层

32、34：图案化的光刻胶层

36、37、38、46、47、48：开口

100：存储单元阵列区域

102、104、105、106、108、202、204、205、206、208：区域

122、222：第一接触插塞

124、224：第一隔离插塞

132、232：位线接垫

134、234：梳部

136、236：第一图案化的导体层

136a、236a：岛状栅极

136b、236b：第二辅助栅极

138、138c、138d、238、238c、238d：第二图案化的导体层

138a、138b、238a、238b：第一辅助栅极

140、240：梯状结构

142a～142h、242a～242h：掺杂区

144、144a～144h、244、244a～244h、146、246、148、248：接触

WL1、WL2、WL3、WL4：字线

GSL1、GSL2：接地选择线

具体实施方式

图1至图8是依照本发明实施例的一种三维存储器的制造方法的流程的上视图。图1A至图8A是图1至图8的A-A切线的剖面图。图1B至图8B是图1至图8的B-B切线的剖面图。图1C至图8C是图1至图8的C-C切线的剖面图。图1D至图8D是图1至图8的D-D切线的剖面图。

请参照图1至图1D，在衬底10上形成叠层结构12。叠层结构12包括相互交替的多个绝缘层14与多个半导体层16。绝缘层14的材料可以是介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。绝缘层14彼此之间的厚度可以相同或相异，其厚度例如是(但不限于)200埃至500埃。半导体层16的材料例如是未掺杂多晶硅或掺杂多晶硅。半导体层16彼此之间的厚度可以相同或相异，其厚度例如是(但不限于)200埃至500埃。绝缘层14以及半导体层16的厚度以及层数不以上述以及图示为限，可以依照实际的需要调整。

接着，在叠层结构12中形成多个第一接触插塞122、多个第二接触插塞222、多个第一隔离插塞124以及多个第二隔离插塞224。第一接触插塞122、第二接触插塞222、第一隔离插塞124以及第二隔离插塞224的形成顺序并无特别限制。

在一实施例中，可以先形成第一隔离插塞124以及第二隔离插塞224，再形成第一接触插塞122与第二接触插塞222。第一隔离插塞124以及第二隔离插塞224的形成方法，可以在叠层结构12中形成开口24，再于开口24中形成绝缘材料层，之后再利用化学机械研磨法或回刻蚀法移除叠层结构12表面上的绝缘材料层。绝缘材料层的材料例如是氧化硅、氮化硅、氮氧化硅或其组合。之后，在叠层结构12的表面上以及第一隔离插塞124与第二隔离插塞224的表面上形成顶盖层18。顶盖层18的材料可以是介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合，但顶盖层18的材料可与绝缘层14的材料不同。顶盖层18的厚度可以大于绝缘层14的厚度。第一接触插塞122与第二接触插塞222的形成方法可以先在顶盖层18以及叠层结构12中形成多个接触窗孔22，之后在叠层结构12上以及接触窗孔22中形成导体材料层，之后再利用化学机械研磨法或回刻蚀法移除顶盖层18的表面上的导体材料层。导体材料层的材料例如是掺杂多晶硅或掺杂多晶硅。之后，在顶盖层18的表面上以及第一接触插塞122与第二接触插塞222的表面上形成顶盖层20。顶盖层20的材料可以是介电材料，例如是氧化硅、氮化硅、氮氧化硅或其组合。顶盖层20的材料可与绝缘层14的材料相同或不同。

在另一实施例中，也可以先形成第一接触插塞122与第二接触插塞222，再形成第一隔离插塞124以及第二隔离插塞224。为清楚起见，图1至图8的上视图均未绘示出顶盖层18、20。

请参照图2至2D，将叠层结构12、顶盖层18以及顶盖层20图案化成多个图案化的叠层结构12a，以形成第一梳状结构130以及第二梳状结构230，并在衬底10中形成多个沟道26。第一梳状结构130包括位线接垫(Bit Line Pad)132与多个梳部134。位线接垫132在第一方向延伸。每一梳部134在第二方向延伸，第一方向与第二方向不同。在一实施例中，第一方向例如是X方向；第二方向例如是Y方向。每一梳部134的第一端134a与位线接垫132连接；第二端134b与第一接触插塞122接触，以电性连接所对应的第一梳状结构130的梳部134的叠层结构12a的多层半导体层16与衬底10。具体言之，第一接触插塞122垂直连接叠层结构12a的多层半导体层16与衬底10，又称为第一源极接触插塞。

同样地，第二梳状结构230包括位线接垫232与多个梳部234。第二梳状结构230的位线接垫232在第一方向延伸，与第一梳状结构130的位线接垫232相对应设置。第二梳状结构230的每一梳部234在第二方向延伸，与第一梳状结构130的梳部134交替设置。每一梳部234的第一端234a与位线接垫232连接；第二端234b与第二接触插塞222接触，以电性连接所对应的第二梳状结构230的梳部234的叠层结构12a的半导体层16与衬底10。第二接触插塞222垂直连接半导体层16与衬底10，又称为第二源极接触插塞。

再者，每一第一接触插塞122与第二梳状结构230的位线接垫232之间，以第一隔离插塞124电性隔绝。每一第二接触插塞222与第一梳状结构130的位线接垫132之间，以第二隔离插塞224电性隔绝。

请参照图3至3D，在第一梳状结构130以及第二梳状结构230的上表面以及侧壁上形成电荷储存层28。电荷储存层28可以单层材料层或是多层材料层。电荷储存层28的材料包括氮化硅。在一实施例中，电荷储存层28包括氧化硅层、氮化硅层以及氧化硅层之叠层结构。在电荷储存层28上形成导体层30。导体层30的材料例如是未掺杂多晶硅或掺杂多晶硅。电荷储存层28与导体层30可以分别透过化学气相法来形成。

之后，在导体层30上形成图案化的光刻胶层32。图案化的光刻胶层32覆盖存储单元阵列区域100、区域102、202、105、205、108、208。区域102与202分别位于存储单元阵列区域100的两侧。区域108与208分别为涵盖位线接垫138及其周围的区域与位线接垫238及其周围的区域。区域105位于区域108以及区域102之间。区域105包括区域104以及区域106。其中区域104接近区域102；区域106接近区域108。区域205位于区域208以及区域202之间。区域205包括区域204以及区域206。其中区域204接近区域202；区域206接近区域208。

请参照图4至图4D，以图案化的光刻胶层32为罩幕，对导体层30进行刻蚀工艺，以图案化导体层30，形成在第一方向延伸的多条字线WL1、WL2、WL3、WL4、接地选择线GSL1、GSL2、第一图案化的导体层136、236以及第二图案化的导体层138、238。字线WL1、WL2、WL3、WL4位于存储单元阵列区域100内。图式中，仅以字线WL1、WL2、WL3、WL4来表示，然而，字线的数目并不以此为限。请参照图4与4A，接地选择线GSL1、GSL2分别位于区域102与202内。请参照图4、4B与4C，第一图案化的导体层136、236分别位于区域105与205内。请参照图4与4D，第二图案化的导体层138、238分别位于区域108与208内。之后，将图案化的光刻胶层32移除。

请参照图5至图5D，在衬底10上形成图案化的光刻胶层34。图案化的光刻胶层34具有开口36、37、38、46、47、48。开口36裸露出区域104的第一图案化的导体层136。开口37裸露出区域105中位于第二隔离插塞224上方的第一图案化的导体层136。开口38裸露出区域108的中心区域的第二图案化的导体层138。开口46裸露出区域204的第一图案化的导体层236。开口47裸露出区域205中位于第一隔离插塞124上方的第一图案化的导体层236。开口48裸露出区域208的中心区域的第二图案化的导体层238。

请参照图5至5D以及图6至图6D，以图案化光刻胶层34为罩幕，移除开口38、48所裸露出的第二图案化的导体层138、238，留下位于位线接垫132、232的边缘区上的第二图案化的导体层138、238，可做为第一辅助栅极138a、138b、238a、238b。在相同的移除步骤中，留在相邻两个位线接垫132之间的第二图案化的导体层138c、138d可连接第一辅助栅极138a、138b；留在相邻两个位线接垫232之间的第二图案化的导体层238c、238d可连接第一辅助栅极238a、238b。

同时，以图案化光刻胶层34为罩幕，移除开口36、37所裸露出的第一图案化的导体层136以及开口46、47所裸露出的第一图案化的导体层236。更具体地说，请参照图6与图6C，将区域106内位于第二隔离插塞224上方被开口37裸露的第一图案化的导体层136完全移除，留下的第一图案化的导体层136彼此分离，可做为岛状栅极136a。岛状栅极136a覆盖区域106的梳部134上的电荷储存层28，并且延伸覆盖梳部134两侧的电荷储存层28。在区域104内，开口36所裸露的第一图案化的导体层136会被移除至低于第二接触插塞222的表面，留下来的第一图案化的导体层136可做为第二辅助栅极136b。在区域105中，一个岛状栅极136a与相邻的两个第二辅助栅极136b接触。当电压施加在岛状栅极136a时，梳部134的叠层结构12a中的半导体层16可产生空乏区，以降低导通电阻值。

同样地，请参照图6与图6C，在区域206内，位于第一隔离插塞124上方，将开口47所裸露的第一图案化的导体层236完全移除，留下的第一图案化的导体层236彼此分离，可做为岛状栅极236a。岛状栅极236a覆盖区域206的梳部234上的电荷储存层28，并且延伸覆盖梳部234两侧的电荷储存层28。在区域204内，开口46所裸露的第一图案化的导体层236会被移除至低于第二接触插塞122的表面，留下来的第一图案化的导体层236可做为第二辅助栅极236b。在区域205中，一个岛状栅极236a与相邻的两个第二辅助栅极236b接触。当电压施加在岛状栅极236a时，梳部234的叠层结构12a中的半导体体层16可产生空乏区，以降低导通电阻值。之后，将图案化的光刻胶层34移除。

其后，请参照图6至图6D以及图7至7D，移除覆盖在位线接垫132、232的上表面的电荷储存层28。之后，可以透过多阶段光刻与刻蚀的方式，将顶盖层18、20以及位线接垫132、232的叠层结构12a图案化，以形成梯状结构140、240。梯状结构140、240的梯面为绝缘层14。之后对梯状结构140、240进行离子注入工艺，以在梯状结构140、240的梯面(绝缘层14)下方的最顶层的半导体层16中分别形成掺杂区142a～142h以及242a～242h。由于掺杂区142a～142h以及242a～242h是在形成梯状结构140、240之后，形成介电层40(图8至图8D)之前形成，而梯状结构140、240的最顶层的半导体层16上方所覆盖的绝缘层14的厚度实质上相同，因此，掺杂区142a～142h以及242a～242h具有大致相同的接面深度与浓度，可以提升元件的均匀度与可靠度。

其后，请参照图8至图8D，在衬底10上形成介电层40，并在介电层40中形成多个接触窗144、244、146、246、148、248。接触窗144包括接触窗144a～144h，分别与位线接垫132的掺杂区142a～142h电性连接。接触窗244包括接触窗244a～244h，分别与位线接垫232的掺杂区242a～242h电性连接。接触窗146和246分别与岛状栅极136a和236a电性连接。接触窗148和248分别与第一接触插塞122和第二接触插塞222电性连接。

图9绘示位线接垫132的阶梯状结构140的各阶层的上视图。

请参照图9，各层半导体层16中，在对应接触窗144a～144h的底面处，均具有掺杂区142a～142h。掺杂区142a～142h具有大致相同的接面深度与浓度，可以降低接面电阻，提升元件的均匀度与可靠度。在位线接垫的边缘区的上表面与侧壁上有第一辅助栅138a与138b，且第一辅助栅138a与138b覆盖电荷储存层28。第一辅助栅极138a与138b可以在施加电压时，于半导体层16中形成通道，建立低阻值的路径。

本发明的三维存储器将参照图8至图8D说明如下。此存储器可以是一种垂直与非门闪存(Vertical NAND Flash)。

本发明的三维存储器包括具有多个沟道26的衬底10、多个叠层结构12a、多个掺杂区142a～142h、电荷储存层28、多条字线WL1～WL4、两个第一辅助栅极138a、138b、多个接触插塞124、多个岛状栅极136a、多个第二辅助栅极136b以及多个接触窗144a～144h。多个叠层结构12a位于沟道26之间的衬底10上。每一叠层结构12a包括相互交替的多个半导体层16与多个绝缘层14。叠层结构12a与衬底10架构成第一梳状结构130与第二梳状结构230。第一梳状结构130包括位线接垫132以及多个梳部134。位线接垫132在第一方向延伸。梳部134的半导体层16做为位线。位线接垫132之叠层结构12a呈梯状结构140。每一梳部134的第一端134a与位线接垫132连接，每一梳部134在第二方向延伸，且第一方向与第二方向不同。掺杂区142a～142h位于梯状结构140的多个梯面下方的半导体层16中。电荷储存层28覆盖在第一梳状结构130的上表面以及侧壁上。字线WL1～WL4在第一方向延伸，覆盖第一区的部分梳部134的上表面与侧壁上的电荷储存层28。第一辅助栅极138a、138b在第一方向延伸，分别覆盖位线接垫132的边缘区的上表面与侧壁上的电荷储存层28。多个接触窗144a～144h分别与掺杂区接触142a～142h。岛状栅极136a彼此分离，沿着第一方向排列，覆盖位线接垫132与接地选择线GSL1之间的第二区的梳部134的上表面与侧壁的电荷储存层28。多个第二辅助栅极136b位于岛状栅极136a与接地选择线GSL1之间的第三区的梳部134之间的电荷储存层28上。第二辅助栅极136b的表面低于梳部的134上表面，且两个第二辅助栅极136b与一个岛状栅极136a连接。第二梳状结构230及其相关构件与第一梳状结构130及其对应的构件类似，于此不再赘述。

综合以上所述，本发明的三维存储器的位线接垫呈阶梯状，且在每一个梯面下方的半导体层表面形成掺杂区。由于掺杂区是在阶梯结构形成之后，在介电层形成之前，以离子注入工艺的方式形成，而且梯状结构的最顶层的半导体层上方所覆盖的绝缘层的厚度实质上相同，因此，多个掺杂区的接面深度与掺杂浓度实质上相同，故可以提升元件的均匀度与可靠度。

再者，本发明还在位线接垫的边缘的上表面与侧壁上形成第一辅助栅极，在施加电压时，可以在半导体层中形成通道，建立低阻值的电流路径，以增加导通电流。

另外，在接地选择线GSL1、GSL2与位线接垫之间的电荷储存层上还设置岛状栅极以及第二辅助栅极。两个第二辅助栅极位于各梳部的两侧，与一个岛状栅极电性连接。当电压施加在岛状栅极时，岛状栅极以及第二辅助栅极所覆盖的梳部的叠层结构中的半导体层可产生空乏区，以降低导通电阻值，增加导通电流。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (9)

1.一种三维存储器的制造方法，包括：

在一衬底上形成一叠层结构，该叠层结构包括相互交替的多个半导体层与多个绝缘层；

图案化该叠层结构以形成一第一梳状结构并在该衬底中形成多个沟道，该第一梳状结构包括一位线接垫与多个梳部，该位线接垫在第一方向延伸，每一梳部的一第一端与该位线接垫连接，这些梳部在一第二方向延伸，且该第一方向与该第二方向不同；

在该第一梳状结构的上表面以及侧壁上形成一电荷储存层；

在该电荷储存层上形成多条字线以及两个第一辅助栅极，其中每一字线在该第一方向延伸且覆盖一第一区的部分这些梳部的上表面与侧壁，而这些第一辅助栅极在该第一方向延伸且分别覆盖该位线接垫的二边缘区的上表面与侧壁；

移除该位线接垫的上表面的该电荷储存层，并图案化该位线接垫的该叠层结构，以形成一梯状结构；

对该梯状结构进行离子注入工艺，以在该梯状结构的各梯面下方的该半导体层中形成一掺杂区；以及

形成多个接触窗，这些接触窗分别与这些掺杂区接触。

2.根据权利要求1所述的三维存储器的制造方法，其中形成这些字线与这些第一辅助栅极的步骤包括：

在该电荷储存层上形成一导体层；

图案化该导体层，以形成一第一图案化的导体层、一第二图案化的导体层以及这些字线，其中该第二图案化的导体层在该第一方向延伸，覆盖该位线接垫的上表面与侧壁，而该第一图案化的导体层在该第一方向延伸，与该第二图案化的导体层相邻，覆盖一第二区与一第三区的这些梳部的上表面与侧壁；

移除覆盖该位线接垫的一中心区上的该第二图案化导体层，留下该位线接垫的边缘区上的该第二图案化导体层，以做为这些第一辅助栅极；

移除该位线接垫与这些字线之间的一第二区的部分该第一图案化导体层，以形成多个岛状栅极，这些岛状栅极彼此分离，沿着该第一方向排列，且覆盖该第二区的这些梳部的上表面与侧壁的该电荷储存层；以及

移除在这些岛状栅极与这些字线之间的一第三区的部分该第一图案化导体层，以形成多个第二辅助栅极，这些第二辅助栅极覆盖该第三区的这些梳部之间的该电荷储存层，这些第二辅助栅极的表面低于该第三区的这些梳部的上表面，且两个第二辅助栅极与一个岛状栅极连接。

3.根据权利要求1所述的三维存储器的制造方法，更包括：

在进行该图案化该叠层结构的步骤时，更形成一第二梳状结构，该第二梳状结构的一位线接垫与该第一梳状结构的该位线接垫相对应，该第二梳状结构的多个梳部与该第一梳状结构的这些梳部交替设置；

在该第一梳状结构的每一梳部的一第二端形成一第一接触插塞，以电性连接所对应的该第一梳状结构的该梳部的该叠层结构的这些半导体层与该衬底；

在该第二梳状结构的每一梳部的一端形成一第二接触插塞，以电性连接所对应的该第二梳状结构的该梳部的该叠层结构的这些半导体层与该衬底；

在每一第一接触插塞与该第二梳状结构的该位线接垫之间形成一第一隔离插塞；以及

在每一第二接触插塞与该第一梳状结构的该位线接垫之间形成一第二隔离插塞。

4.一种三维存储器的制造方法，包括：

在一衬底上形成一叠层结构，该叠层结构包括相互交替的多个半导体层与多个绝缘层；

图案化该叠层结构以形成一第一梳状结构并在该衬底中形成多个沟道，该第一梳状结构包括一位线接垫与多个梳部，该位线接垫在一第一方向延伸，每一梳部的一第一端与该位线接垫连接，且这些梳部在一第二方向延伸，且该第一方向与该第二方向不同；

在该第一梳状结构的上表面以及侧壁上形成一电荷储存层；以及

在该电荷储存层上形成多条字线以及多个岛状栅极，其中，每一字线在该第一方向延伸，且覆盖一第一区的部分这些梳部的上表面与侧壁，而这些岛状栅极彼此分离，沿着该第一方向排列，且覆盖一第二区的这些梳部的上表面与侧壁的该电荷储存层；

其中，所述在该电荷储存层上形成多条字线以及多个岛状栅极的步骤包括：

在该电荷储存层上形成一导体层；

图案化该导体层，以形成一图案化的导体层以及这些字线，其中该图案化的导体层在该第一方向延伸，覆盖该第二区与一第三区的这些梳部的上表面与侧壁；

移除该第二区的部分该图案化导体层，以形成这些岛状栅极；以及

移除在这些岛状栅极与这些字线之间的一第三区的部分该图案化导体层，以形成多个辅助栅极，这些辅助栅极覆盖该第三区的这些梳部之间的该电荷储存层，这些辅助栅极的表面低于该第三区的这些梳部的上表面，且两个辅助电极与一个岛状栅极连接。

5.根据权利要求4所述的三维存储器的制造方法，更包括在该第一梳状结构的每一梳部的一第二端形成一接触插塞，以电性连接所对应的该第一梳状结构的该梳部的该叠层结构的这些半导体层与该衬底。

6.一种三维存储器，包括：

具有多个沟道的一衬底；

多个叠层结构，位于这些沟道之间的该衬底上，每一叠层结构包括相互交替的多个半导体层与多个绝缘层，这些叠层结构与该衬底架构成一第一梳状结构，其中该第一梳状结构包括：

一位线接垫，该位线接垫在一第一方向延伸，该位线接垫的该叠层结构呈一梯状结构；以及

多个梳部，每一梳部的一第一端与该位线接垫连接，这些梳部在一第二方向延伸，且该第一方向与该第二方向不同；

多个掺杂区，分别位于该梯状结构的多个梯面下方的这些半导体层中；

一电荷储存层，覆盖在该第一梳状结构的上表面以及侧壁上；

多条字线，每一字线在该第一方向延伸，覆盖一第一区的部分这些梳部的上表面与侧壁上的该电荷储存层；

两个第一辅助栅极，每一第一辅助栅极在该第一方向延伸，分别覆盖该位线接垫的二边缘区的上表面与侧壁上的该电荷储存层；以及

多个接触窗，分别与这些掺杂区接触。

7.根据权利要求6所述的三维存储器，更包括：

多个岛状栅极，这些岛状栅极彼此分离，沿着该第一方向排列，且覆盖该位线接垫与这些字线之间的一第二区的这些梳部的上表面与侧壁的该电荷储存层；以及

多个第二辅助栅极，位于这些岛状栅极与这些字线之间的一第三区的这些梳部之间的该电荷储存层上，这些第二辅助栅极的表面低于该第三区的这些梳部的上表面，且两个第二辅助栅极与一个岛状栅极连接，

其中这些掺杂区的接面深度相同。

8.根据权利要求6所述的三维存储器，更包括：

一第二梳状结构，该第二梳状结构的一位线接垫与该第一梳状结构的该位线接垫相对应，该第二梳状结构的多个梳部与该第一梳状结构的这些梳部交替设置；

多个第一接触插塞，每一第一接触插塞位于该第一梳状结构的每一梳部的一第二端，电性连接所对应的该第一梳状结构的该梳部的该叠层结构的这些半导体层与该衬底；

多个第二接触插塞，每一第二接触插塞位于该第二梳状结构的每一梳部的一端，电性连接所对应的该第二梳状结构的该梳部的该叠层结构的这些半导体层与该衬底；

多个第一隔离插塞，位于这些第一接触插塞与该第二梳状结构的该位线接垫之间；以及

多个第二隔离插塞，位于这些第二接触插塞与该第一梳状结构的该位线接垫之间。

9.一种三维存储器，包括：

具有多个沟道的一衬底；

多个叠层结构，位于这些沟道之间的该衬底上，每一叠层结构包括相互交替的多个半导体层与多个绝缘层，这些叠层结构与该衬底架构成一第一梳状结构，其中该第一梳状结构包括：

一位线接垫，该位线接垫在一第一方向延伸，该位线接垫的该叠层结构呈一梯状结构；以及

多个梳部，每一梳部的一第一端与该位线接垫连接，这些梳部在一第二方向延伸，且该第一方向与该第二方向不同；

多个掺杂区，分别位于该梯状结构的多个梯面下方的这些半导体层中，这些掺杂区的接面深度相同；

一电荷储存层，覆盖在该第一梳状结构的上表面以及侧壁上；

多条字线，每一字线在该第一方向延伸，覆盖一第一区的部分这些梳部的上表面与侧壁上的该电荷储存层；

多个岛状栅极，这些岛状栅极彼此分离，沿着该第一方向排列，且覆盖该位线接垫与这些字线之间的一第二区的这些梳部的上表面与侧壁的该电荷储存层；

多个辅助栅极，位于这些岛状栅极与这些字线之间的一第三区的这些梳部之间的该电荷储存层上，这些辅助栅极的表面低于该第三区的这些梳部的上表面，且两个辅助栅极与一个岛状栅极连接；以及

多个接触插塞，每一接触插塞位于该第一梳状结构的每一梳部的一第二端，电性连接所对应的该梳部的该叠层结构的这些半导体层与该衬底。