CN102569248B - 具有掩埋栅的半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及一种半导体器件，包括：掩埋栅，所述掩埋栅形成在衬底之上；存储节点接触插塞，所述存储节点接触插塞形成在衬底之上并包括柱图案和布置在柱图案之上的线图案；以及位线结构，所述位线结构形成在衬底之上并使存储节点接触插塞中相邻的存储节点接触插塞彼此隔离。
Description
相关申请的交叉引用
本申请要求2010年12月15日提交的韩国专利申请No.10-2010-0128045的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例涉及制造半导体器件的技术，更具体而言涉及具有掩埋栅(buried gate，BG)的半导体器件及其制造方法。
背景技术
随着半导体器件的尺寸缩小，满足多样化的器件特性并设计合适的制造工艺变得愈加困难。例如，在使用40nm设计规则时，栅、位线和接触的结构的形成正在接近极限。即使能够形成这样小的结构，仍可能无法获得期望的器件特性。为了解决这样的问题，使用具有掩埋在衬底中的栅极的掩埋栅(BG，burried gate)结构。
图1A和图1B图示了现有的具有掩埋栅的半导体器件。图1A是平面图，图1B是图1A的半导体器件沿线A-A’的截面图。
参照图1A和图1B，在具有被隔离层12限定的有源区13的衬底11之上形成有多个掩埋栅，在掩埋栅和隔离层12之间的有源区13之上形成有着落插塞(landing plug)14。每个掩埋栅都包括形成在衬底11之上的沟槽15、在沟槽15表面上的栅绝缘层(未示出)、将沟槽15的一部分填充的栅电极16以及将沟槽15的其它部分填充的栅密封层17。在形成有掩埋栅的衬底11之上形成层间电介质层18。在层间电介质层18之上形成存储节点接触插塞20和位线23。此处，附图标记“19”表示存储节点接触孔，附图标记“21”表示镶嵌图案(damascenepattern)。附图标记“22”表示位线间隔件，附图标记“24”表示位线密封层。
根据现有技术，在形成位线23之后形成存储节点接触插塞20。在此，使用现有技术，形成存储节点接触插塞20的工艺的工艺余量可能会因位线23的存在而减少。为了解决这种问题，曾经提出过首先形成存储节点接触插塞20然后形成位线23这样一种方法。在这种方法中，在存储节点接触插塞20与位线23下方的着落插塞14之间可能容易发生短路。
另外根据现有技术，由于存储节点接触孔19是通过刻蚀层间电介质层18而一步形成的而例如不考虑存储节点接触插塞20的形成方式，在这种情况下存储节点接触孔19的侧壁由于刻蚀特性的缘故被形成为倾斜的，因此着落插塞14与存储节点接触插塞20之间的接触面积可能减小。
发明内容
本发明的实施例涉及可以提高存储节点接触插塞形成工艺的工艺余量的包括掩埋栅的半导体器件及其制造方法。
本发明的另一个实施例涉及可以防止在存储节点接触插塞与位线下方的着落插塞之间形成短路的包括掩埋栅的半导体器件及其制造方法。
本发明的另一个实施例涉及可以提高存储节点接触插塞的接触余量的包括掩埋栅的半导体器件及其制造方法。
根据本发明的实施例，一种半导体器件包括：掩埋栅，所述掩埋栅形成在衬底之上；存储节点接触插塞，所述存储节点接触插塞形成在衬底之上并包括柱图案和布置在柱图案之上的线图案；以及位线结构，所述位线结构形成在衬底之上并将存储节点接触插塞中相邻的存储节点接触插塞彼此隔离。
根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤：在衬底之上形成第一层；选择性地刻蚀第一层来形成暴露出衬底的第一图案；形成第二层以覆盖衬底；选择性地刻蚀第二层来形成与第一图案相耦接的线型第二图案；形成导电层以填充第一图案和第二图案；以及选择性地刻蚀导电层来形成接触插塞。
根据本发明的又一个实施例，一种制造半导体器件的方法包括以下步骤：在衬底之上形成掩埋栅；在衬底之上形成第一层；选择性刻蚀第一层来形成第一图案；在包括第一图案的衬底之上形成第二层；选择性刻蚀第二层来形成与第一图案相耦接的线型第二图案；形成将包括第一图案和第二图案的存储节点接触孔填充的导电层；以及选择性地刻蚀导电层、第二层和第一层来形成存储节点接触插塞，以同时地形成镶嵌图案。
附图说明
图1A和图1B图示了现有的具有掩埋栅的半导体器件。
图2是说明根据本发明的实施例的包括掩埋栅的半导体器件的俯视图。
图3是图2的半导体器件沿着线A-A’和线B-B’的截面图。
图4A至图4K是说明根据本发明的一个实施例的制造包括掩埋栅的半导体器件的方法的截面图。
图5A至图5D是说明根据本发明的一个实施例的存储节点接触孔的俯视图。
具体实施方式
下面将参照附图更加详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式来实施，而不应解释为受到本文所列实施例的限制。确切地说，提供这些实施例是为了使本说明书将是清楚且完整的，并充分地向本领域技术人员转达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部分。
附图并非按比例绘制，并且在某些情况下为了清楚地图示实施例的特征，对比例做了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或在衬底上的情况，还表示在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
下面描述一种制造包括掩埋栅的半导体器件的方法，所述方法可以提高存储节点接触插塞形成工艺的工艺余量，防止在与位线相耦接的着落插塞与存储节点接触插塞之间形成短路，并且增大着落插塞与存储节点接触插塞之间的接触面积(即，减小接触电阻)。
图2是说明根据本发明的一个实施例的包括掩埋栅的半导体器件的平面图。图3是图2的半导体器件沿线A-A’和线B-B’的截面图。
参照图2和图3，根据本发明的所述实施例而制造的半导体器件包括：形成在衬底61之上的掩埋栅68；穿透层间电介质层69且包括柱图案70A和柱图案70A之上的线图案70B的存储节点接触插塞70；以及形成在衬底61之上并使相邻的存储节点接触插塞70彼此电隔离的位线结构75，其中线图案70B如下面描述那样用至少两个刻蚀步骤来形成，并且在形成存储节点接触插塞的线图案时减少了倾斜。形成在衬底61之上的掩埋栅68的每个都包括：同时与有源区63和隔离层62交叉的沟槽65；形成在沟槽65的表面上的栅绝缘层(未示出)；将沟槽65的一部分填充的栅电极66；以及在栅电极66之上的将沟槽65的其它部分填充的栅密封层67。
在有源区63之上形成有被掩埋栅68和隔离层62限定的着落插塞64。布置在有源区63边缘处的着落插塞64与存储节点接触插塞70相耦接，而布置在有源区63的中央部分中的着落插塞64与位线73相耦接。
每个存储节点接触插塞70的柱图案70A被布置为与每个存储节点接触插塞70的预定区域的着落插塞64相对应。柱图案70A保证了着落插塞64与存储节点接触插塞70之间的接触面积，并且同时简化了用于形成存储节点接触插塞70的工艺。在此，防止了在与位线73相耦接的着落插塞64与存储节点接触插塞70之间形成短路。
每个存储节点接触插塞70的线图案70B具有沿着与掩埋栅68平行的方向在掩埋栅68之间延伸的形状。更具体而言，线图案70B在被位线结构75隔离的同时覆盖每个存储节点接触插塞70的区域。线图案70B用来通过增加穿透层间电介质层69的存储节点接触插塞70的体积来提高存储节点接触插塞70的工艺余量和稳定性并同时减小存储节点接触插塞70的电阻。此外，线图案70B用来通过使存储节点接触插塞70在层间电介质层69的表面上所暴露的面积最大化/增大来提高存储节点(未示出)与存储节点接触插塞70之间的接触余量。
使相邻的存储节点接触插塞70彼此电断开的位线结构75包括：镶嵌图案71，所述镶嵌图案71穿透层间电介质层69并且沿着所述镶嵌图案71与掩埋栅68相交叉的方向延伸；形成在镶嵌图案71的侧壁上的位线间隔件72；将镶嵌图案71的一部分填充的位线73；以及将镶嵌图案71的处于位线73之上的其余部分填充的位线密封层74。
由于具有上述结构的半导体器件包括存储节点接触插塞70，所述存储节点接触插塞70每个都由柱图案70A和线图案70B形成，因此所述半导体器件可以防止在存储节点接触插塞70与位线73下方的着落插塞64之间形成短路，并防止存储节点接触插塞70的接触余量的减少和接触电阻及自身电阻的增加。所述半导体器件还具有提高在形成存储节点接触插塞70和位线结构75的工艺中的工艺余量的优点，稍后将在下文描述根据本发明的实施例的制造半导体器件的方法的同时详细地描述这些工艺。
图4A至图4K是说明根据本发明的一个实施例的制造包括掩埋栅的半导体器件的方法的截面图。图5A和图5D是说明根据本发明的一个实施例的存储节点接触孔的平面图。
参照图4A，在具有单元区和外围区的衬底31之上形成顺序地层叠有衬垫氧化物层32A和硬掩模多晶硅层32B的第一硬掩模图案32。考虑到隔离沟槽的深度和随后要形成的着落插塞的高度，可以将第一硬掩模图案32形成为具有在约至约范围内的厚度。
然后，使用第一硬掩模图案32作为刻蚀阻挡层并刻蚀衬底31以由此形成隔离沟槽并用绝缘材料填充隔离沟槽，来形成限定有源区34的隔离层33。
然后通过选择性地去除单元区中的第一硬掩模图案32来形成暴露出有源区34的凹槽35。凹槽35提供了要形成着落插塞的空间。
参照图4B，在衬底31之上形成用于形成着落插塞的导电层36以填充凹槽35，并执行平坦化工艺直到暴露出隔离层33为止。供着落插塞形成用的导电层36可以是多晶硅层，而平坦化工艺可以是化学机械抛光(CMP)工艺。
然后，在已经形成了供着落插塞形成用的导电层36的衬底31之上形成第二硬掩模图案37以便在单元区中形成掩埋栅。第二硬掩模图案37在单元区中被图案化并且覆盖外围区。第二硬掩模图案37可以是氮化物层。
参照图4C，通过使用第二硬掩模图案37作为刻蚀阻挡层并刻蚀供着落插塞形成用的导电层36、有源区34和隔离层33来形成与有源区34和隔离层33相交叉的线型沟槽38。在形成线型沟槽38之后，供着落插塞形成用的导电层36成为着落插塞36A。布置在每个有源区34两侧的边缘上的着落插塞36A通过后续工艺而与存储节点接触插塞相耦接，而布置在每个有源区34的中央部分中的着落插塞36A与随后形成的位线相耦接。
然后，在线型沟槽38的表面上形成栅绝缘层(未示出)。栅绝缘层可以是通过热氧化工艺而形成的二氧化硅(SiO2)层。
然后，形成栅电极39以填充每个线型沟槽38的一部分。栅电极39可以是包括金属层、金属氧化物层、金属氮化物层和金属硅化物层的金属性层。
然后，在栅电极39之上形成将每个线型沟槽38的其它部分填充的栅密封层40。栅密封层40可以是氮化物层。
通过上述工艺可以在衬底31的单元区中形成多个掩埋栅，并且形成在外围区中的第二硬掩模图案37可以在掩埋栅形成工艺期间保护衬底31的外围区免受损伤或损失。
参照图4D，在衬底31之上形成第一刻蚀停止层41(例如绝缘层)。在随后执行用于形成位线的镶嵌图案形成工艺和存储节点接触孔形成工艺时，第一刻蚀停止层41保护下面的层免受不期望的损伤，因而第一刻蚀停止层41提供刻蚀停止点。
然后，在第一刻蚀停止层41之上形成覆盖层42以覆盖单元区而使外围区开放。覆盖层42是从氧化物层、氮化物层和氧氮化物层中选择的单层或者是层叠了前述层中的两种以上的叠层。
然后，通过使用覆盖层42作为刻蚀阻挡层并去除形成在外围区中的第一刻蚀停止层41、第二硬掩模图案37和第一硬掩模图案32，来使外围区的有源区34暴露出来。在去除第一硬掩模图案32的同时，可能会损失一部分隔离层33，为了给后续的工艺提供便利，可以使外围区中的有源区34的表面和隔离层33的表面具有相同的高度(例如，通过刻蚀)。
参照图4E，在衬底31的外围区中形成外围栅46。外围栅46可以是顺序地层叠了外围栅绝缘层43、外围栅电极44和外围栅硬掩模层45的层叠结构。在此，可以在形成外围栅46的过程中将单元区的覆盖层42全部去除。
根据一个实例，可以将外围栅46的高度形成得低，以提高用于形成层间电介质层的后续工艺的稳定性。在此，可以将外围栅46的高度形成在与单元区中要形成的存储节点接触插塞的上表面相同的平面上。例如，在外围栅形成工艺完成之后，外围栅硬掩模层45可以具有约至约的厚度。根据另一个实例，外围栅硬掩模层45可以视情况而定具有约至约的厚度。
然后，在每个外围栅46的两个侧壁上都形成间隔件47。间隔件47可以由氮化物形成。
然后，沿着包括外围栅46的结构的表面形成具有期望厚度的密封层48。密封层48用来在形成存储节点接触孔的后续工艺期间保护外围栅46，并可以被形成为具有约至约范围内的厚度。密封层48可以由相对于第一刻蚀停止层41具有刻蚀选择性的材料形成。例如，密封层48可以是氧化物层。
参照图4F，通过选择性地刻蚀单元区的密封层48、第一刻蚀停止层41、隔离层33和栅密封层40来形成第一图案49，所述第一图案49使要形成存储节点接触插塞的区域的着落插塞36A暴露出来。第一图案49用作存储节点接触孔的一部分，并且第一图案49被形成为使布置在要形成存储节点接触插塞的区域中的着落插塞36A的上表面尽可能多地暴露出来。
可以将第一图案49形成为使要形成存储节点接触插塞的全部区域暴露出来的孔型(参见图5A)，或者可以将第一图案49形成为使要形成存储节点接触插塞的区域和相邻区域同时暴露出来的条型(参见图5B)。
根据另一个实例，通过在密封层48之上形成覆盖要形成位线的区域的光致抗蚀剂层图案、通过使用所述光致抗蚀剂层图案作为刻蚀阻挡层并执行全面刻蚀工艺(blanketetch process)，可以将第一图案49形成为使除了要形成位线的区域之外的区域中的着落插塞36A暴露出来的形状。在此，光致抗蚀剂层图案可以具有覆盖要形成位线的区域的形状。通过上述方法形成第一图案49要比将第一图案49形成为孔型或条型更为有利，因为用上述方法可以简化图案形成工艺。
在此，根据本发明的所述实施例，由于第一图案49是通过选择性刻蚀密封层48、第一刻蚀停止层41、隔离层33和栅密封层40来形成的，因此可以垂直地形成第一图案49的侧壁，并且可以使在要形成存储节点接触插塞的区域中的着落插塞36A的上表面开放以便提供充分的接触面积。另外，由于可以简化形成第一图案49的工艺，因此可以防止要与位线相耦接的着落插塞36A在用于形成存储节点接触孔的工艺期间由于诸如发生未对准的原因而被暴露出来。换言之，防止了在与位线相耦接的着落插塞36A与存储节点接触插塞之间形成短路。
参照图4G，沿着包括第一图案49的所得结构的表面形成具有均匀厚度的第二刻蚀停止层50(例如，绝缘层)。第二刻蚀停止层50保护下方的结构在后续的存储节点接触孔形成工艺期间免受损伤，并且起刻蚀停止层的作用。可以将第二刻蚀停止层50形成为具有约至约范围内的厚度，并且第二刻蚀停止层50可以由相对于密封层48具有刻蚀选择性的材料形成。例如，第二刻蚀停止层50可以是氮化物层。
然后，在包括第一图案49的衬底31之上形成第一层间电介质层51使得第一层间电介质层51覆盖外围栅46，并执行平坦化工艺直到暴露出外围栅硬掩模层45为止。第一层间电介质层51可以是氧化物层或者第一层间电介质层51可以由硼磷硅酸盐玻璃(BPSG)或具有优异的流动特性的旋涂电介质(SOD)物质形成。平坦化工艺可以是化学机械抛光(CMP)工艺。
然后，在第一层间电介质层51之上形成第二层间电介质层52。第二层间电介质层52为单元区提供充分的高度以允许形成位线。第二层间电介质层52可以由与第一层间电介质层51相同的材料形成，以便为后续工艺提供便利。另外，第二层间电介质层52可以由层密度比第一层间电介质层51的层密度高的材料形成，以有效地防止侧壁的轮廓变形并防止在形成存储节点接触孔的后续工艺和形成位线的镶嵌图案的后续工艺期间在侧壁之间形成短路。例如，第二层间电介质层52可以是氧化物层，诸如高密度等离子体(HDP)氧化物层或正硅酸四乙酯(TEOS)层。
如上所述当外围栅46的高度低时，可以通过形成第一层间电介质层51、然后执行平坦化工艺以增强第一层间电介质层51的厚度稳定性、和形成第二层间电介质层52这样一系列的工艺来形成层间电介质层(51和52)。当外围栅46的高度充分高时，可以通过仅执行一次形成电介质层的工艺并执行平坦化工艺来形成层间电介质层(51和52)。
参照图4H，通过选择性地刻蚀第一层间电介质层51和第二层间电介质层52直到暴露出第二刻蚀停止层50为止来形成沿着与掩埋栅平行的方向延伸并且与第一图案49相耦接的线型第二图案53(例如，先前由在第一图案的形成期间被去除之前的、图4中的第二硬掩模图案37所形成的接触孔的轮廓)。结果，形成了由第一图案49和第二图案53形成的存储节点接触孔(参见图5C和图5D)，其中第二刻蚀停止层50也将随后被去除。
在通过刻蚀第一层间电介质层51和第二层间电介质层52来形成线型的第二图案53时，可以改善工艺余量和稳定性，其中存储节点接触插塞70的空间用两个刻蚀步骤来形成(即，针对第一图案的一个刻蚀步骤和针对第二图案的一个刻蚀步骤)，并可以减少在形成存储节点接触插塞70时的倾斜。
然后，通过选择性地去除被线型的第二图案53暴露出的第二刻蚀停止层50，来使要形成存储节点接触插塞的区域中的着落插塞36A暴露出来。布置在要形成位线的区域中的线型的第二图案53具有停止在第一刻蚀停止层41处的刻蚀过程。这是为了保护布置在要形成位线的区域中的着落插塞36A在存储节点接触孔形成工艺期间免受损伤或防止在着落插塞36A与存储节点接触孔之间形成短路。
根据本发明的实施例，即使在形成线型第二图案53的工艺期间线型第二图案53的侧壁可能由于刻蚀特性的原因而轻微地倾斜，但是由于第一图案49的存在，仍可以保证在存储节点接触插塞与着落插塞36A之间具有充分的接触面积。
参照图4I，形成填充存储节点接触孔并用于存储节点接触插塞的导电层54，所述存储节点接触孔的每个都由第一图案49和线型第二图案53形成。供存储节点接触插塞形成用的导电层54可以是多晶硅层。
在此，由于在布置于要形成位线的区域中的线型第二图案53的下部保留有第一刻蚀停止层41，因此可以防止在供存储节点接触插塞形成用的导电层54与着落插塞36A之间形成短路。
参照图4J，通过选择性地刻蚀供存储节点接触插塞形成用的导电层54、第二层间电介质层52、第一层间电介质层51、第二刻蚀停止层50、密封层48、第一刻蚀停止层41、第二硬掩模图案37和栅密封层40来选择性地暴露出着落插塞36A。据此，形成了沿着与掩埋栅的延伸方向相交叉的方向延伸的线型镶嵌图案55。在此，线型镶嵌图案55的一部分形成了存储节点接触插塞54A。
参照图4K，在线型镶嵌图案55的侧壁上形成位线间隔件56。位线间隔件56可以是从氧化物层、氮化物层和氧氮化物层中选择的单层或者是包括前述层中的两种以上的叠层。
与此同时，在形成线型镶嵌图案55的工艺期间执行刻蚀工艺直到暴露出第一刻蚀停止层41为止，并且可以通过在形成位线间隔件56时同时去除密封层48和第二硬掩模图案37，来使第二硬掩模图案37下方的着落插塞36A暴露出来。
然后，形成将线型镶嵌图案55的一部分填充的位线57。位线57可以由金属性层形成。在此，可以在位线57与着落插塞36A之间形成欧姆接触层(未示出)。
然后，在位线57之上形成将线型镶嵌图案55的其它部分填充的位线密封层58。位线密封层58可以是从氧化物层、氮化物层和氧氮化物层中选择的单层或者是包括前述层中的两种以上的叠层。
根据本发明的实施例的半导体器件制造方法可以提高存储节点接触插塞54A形成工艺的工艺余量，防止在与位线57相耦接的着落插塞36A与存储节点接触插塞54A之间形成短路，并通过由第一图案49和线型第二图案53形成存储节点接触孔来保证着落插塞36A与存储节点接触插塞54A之间具有充分的接触面积。另外，根据本发明的实施例的半导体器件制造方法可以增加后续工艺要形成的存储节点与存储节点接触插塞54A之间的接触余量。
根据本发明的实施例的半导体器件制造方法，通过将存储节点接触孔分为第一图案和第二图案并提供包括柱图案和线图案的存储节点接触插塞，可以防止在与位线相耦接的着落插塞与存储节点接触插塞之间形成短路。另外，可以改善存储节点接触插塞的接触余量。
虽然已经以具体实施例的方式描述了本发明，但是对于本领域技术人员而言明显的是，在不脱离所附权利要求书限定的本发明的精神和范围的情况下可以进行各种变化和修改。
Claims (21)
1.一种半导体器件，包括：
掩埋栅，所述掩埋栅形成在衬底之上；
存储节点接触插塞，所述存储节点接触插塞形成在所述衬底之上并包括柱图案和布置在所述柱图案之上的线图案；以及
位线结构，所述位线结构形成在所述衬底之上并使所述存储节点接触插塞中相邻的存储节点接触插塞彼此隔离,
其中，从俯视所述半导体器件的方向看，所述线图案的横截面积大于所述柱图案的横截面积。
2.如权利要求1所述的半导体器件，其中，所述柱图案与要形成所述存储节点接触插塞的区域相对应，并且所述线图案被位线结构隔离。
3.如权利要求1所述的半导体器件，其中，所述线图案的线中的每个都沿着与所述掩埋栅的延伸方向平行的方向在所述掩埋栅之间延伸。
4.如权利要求1所述的半导体器件，其中，所述位线结构包括：
线型的镶嵌图案，所述镶嵌图案穿透形成在所述衬底之上的层间电介质层；
位线间隔件，所述位线间隔件形成在所述镶嵌图案的侧壁上；
位线，所述位线将所述镶嵌图案的一部分填充；以及
位线密封层，所述位线密封层将所述镶嵌图案的其余部分填充。
5.如权利要求4所述的半导体器件，其中，所述线型的镶嵌图案与所述掩埋栅相交叉。
6.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成第一层；
选择性地刻蚀所述第一层来形成暴露出所述衬底的第一图案；
形成第二层以覆盖所述衬底；
选择性地刻蚀所述第二层来形成与所述第一图案相耦接的线型的第二图案；
形成导电层以填充所述第一图案和所述第二图案；以及
通过选择性地刻蚀所述导电层使得要形成位线的区域中的所述导电层被刻蚀来形成接触插塞，其中存储节点接触孔由所述第一图案和所述第二图案形成，使得所述接触插塞包括填充在所述第一图案中的柱图案以及布置在所述柱图案之上的填充在所述第二图案中的线图案，
其中，从俯视所述半导体器件的方向看，所述线图案的横截面积大于所述柱图案的横截面积。
7.如权利要求6所述的方法，其中，将所述第一图案形成为使所述衬底中要形成所述接触插塞的区域开放的孔型。
8.如权利要求6所述的方法，其中，将所述第一图案形成为使所述衬底中要形成所述接触插塞的区域和相应的相邻区域开放的条型。
9.如权利要求6所述的方法，其中，形成接触插塞的步骤包括以下步骤：
选择性地刻蚀所述第一层、所述第二层和所述导电层以在要形成位线结构的区域中形成线型图案。
10.如权利要求9所述的方法，其中，所述线型图案与所述第二图案相交叉。
11.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成掩埋栅；
在所述衬底之上形成第一层；
选择性地刻蚀所述第一层来形成第一图案；
在包括所述第一图案的所述衬底之上形成第二层；
选择性地刻蚀所述第二层来形成与所述第一图案相耦接的线型的第二图案；
形成将包括所述第一图案和所述第二图案的存储节点接触孔填充的导电层；以及
选择性地刻蚀所述导电层、所述第二层和所述第一层来形成存储节点接触插塞，以同时地在要形成位线结构的区域中形成镶嵌图案，使得所述存储节点接触插塞包括填充在所述第一图案中的柱图案以及布置在所述柱图案之上的填充在所述第二图案中的线图案，
其中，从俯视所述半导体器件的方向看，所述线图案的横截面积大于所述柱图案的横截面积。
12.如权利要求11所述的方法，还包括以下步骤：
在所述镶嵌图案的侧壁上形成位线间隔件；
形成将所述镶嵌图案的一部分填充的位线；以及
在所述位线之上形成位线密封层以将所述镶嵌图案的其余部分填充。
13.如权利要求11所述的方法，其中，将所述第一图案形成为使所述衬底中要形成所述存储节点接触插塞的区域暴露出来的孔型。
14.如权利要求11所述的方法，其中，将所述第一图案形成为使所述衬底中要形成所述存储节点接触插塞的区域和相应的相邻区域开放的条型。
15.如权利要求11所述的方法，其中，形成第一图案的步骤包括以下步骤：
在所述第一层之上形成光致抗蚀剂层图案以覆盖要形成位线的区域；以及使用所述光致抗蚀剂层图案来执行全面刻蚀工艺，直到暴露出所述衬底为止。
16.如权利要求11所述的方法，其中，将所述第二图案的线形成为每个都沿着与所述掩埋栅的延伸方向平行的方向延伸。
17.如权利要求11所述的方法，其中，所述第一层包括氮化物层，所述第二层包括氧化物层。
18.如权利要求11所述的方法，其中，将所述镶嵌图案形成为沿着与所述掩埋栅和所述第二图案相交叉的方向延伸的线型图案。
19.如权利要求11所述的方法，还包括以下步骤：在所述镶嵌图案中形成包括位线的位线结构，其中在选择性地刻蚀第一层的步骤之后，所述第一层保留在所述衬底中要形成所述位线结构的区域中。
20.如权利要求11所述的方法，还包括以下步骤：形成分别位于所述存储节点接触插塞下方的着落插塞，其中所述着落插塞的每个都具有比相应的存储节点接触插塞的宽度窄的宽度。
21.如权利要求11所述的方法，还包括以下步骤：在所述第二层之上形成附加层以填充所述第一图案并在高度上延伸高出在形成了所述第一图案之后所获得的所述衬底，其中形成线型的第二图案的步骤包括以下步骤：刻蚀所述附加层以使所述第二图案和所述第一图案一起形成整体图案，所述整体图案的深度比在选择性地刻蚀所述第一层时的衬底的刻蚀深度深。
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