KR20120128517A - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 셀 영역에 층간절연막을 형성하고, 주변회로 영역에 게이트 적층구조물을 형성하는 단계와, 상기 층간절연막을 식각하여 상기 셀 영역에 비트라인 예정영역을 형성하고, 상기 주변회로 영역에 상기 게이트 적층구조물을 식각하여 게이트를 형성하는 단계와, 상기 비트라인 예정영역 상부 및 상기 게이트 상부에 캡핑 절연막 및 분리막을 형성하는 단계와, 상기 셀 영역의 상기 분리막을 제거하고 상기 캡핑 절연막에 에치백 공정을 수행하는 단계와, 상기 비트라인 예정영역에 비트라인을 형성하는 단계를 포함하여, 반도체 소자의 고집적화에도 주변회로 영역에서 미세한 선폭을 갖는 패턴을 형성할 수 있어 반도체 소자의 수율을 상승시킬 수 있는 효과를 제공한다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 주변회로 영역에서의 반도체 소자의 형성 방법에 관한 것이다.
최근 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 상기 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 반도체 소자들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 점점 더 고집적화될 필요가 있다. 반도체 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
이와 같은 단위 셀 면적의 감소에 대응하여, 수 내지 수 십 nm 수준의 보다 작은 나노 스케일의 CD (Critical Dimension)의 디자인 룰(design rule)이 적용되고, 이에 따라 나노 스케일의 개구 사이즈(opening size)를 가지는 미세 콘택홀 패턴 또는 나노 스케일의 폭을 가지는 미세 라인 패턴과 같은 미세 패턴을 형성하기 위한 새로운 기술이 요구되고 있다. 전계 효과 트랜지스터(FET; field effect transistor)에서의 게이트와 같은 구조의 사이즈를 감소시킬 수 있는 능력은 포토 리소그래피(lithographic) 기술에 의해 이루어진다.
포토 리소그래피 공정은 어떤 특정한 화학물질(포토레지스트)이 빛을 받으면 화학 반응을 일으켜서 성질이 변화하는 원리를 이용하되, 얻고자 하는 패턴의 마스크를 사용하여 빛을 선택적으로 포토레지스트에 주사하여 마스크 패턴과 동일한 패턴으로 형성시키는 공정이다. 포토 리소그래피 공정은 일반사진의 필름에 해당하는 포토레지스트를 도포하는 도포공정, 마스크를 이용하여 선택적으로 빛을 주사하는 노광공정 및 현상액을 이용하여 빛을 받은 부분을 제거하거나 남겨지도록 하여 패턴을 형성시키는 현상공정을 포함한다. 포토레지스트는 포지티브(positive)이거나 네가티브(negative) 포토레지스트일 수 있고, 실리콘 함유 건식 현상형(dry-developed) 레지스트일 수 있다. 포지티브 포토레지스트의 경우, 광으로 인해 포토레지스트에서의 광화학 반응을 일으킨다.
포토 리소그래피 공정은 광의 파장에 따라 좌우되는데 현재 상용화되고 있는 포토 리소그래피 공정은 KrF 및 ArF와 같은 단파장 광원을 사용하는 노광 장비를 이용하는데 이러한 단파장 광원으로부터 얻어지는 패턴의 해상도는 0.1㎛ 내외로 한정되어 있기 때문에 이보다 작은 크기의 패턴으로 이루어진 고집적화된 반도체 소자를 제조하기 위한 한계가 있다. 예를 들어, 광원의 사용에 있어서의 수차(aberration), 초점 및 근접 효과에 의해 감소된 선폭을 갖는 피쳐를 제조할 수 있는 능력은 제한되는 한계가 있다.
도 1은 종래 기술에 따른 주변회로 영역의 게이트를 나타낸 것으로, (ⅰ)은 설계 레이아웃이고, (ⅱ)는 광학 근접 효과가 보정된 레이아웃이고, (ⅲ)은 현상 후 감광막 패턴의 도면이다.
도 1에 도시된 바와 같이, 종래 기술에 따라 주변회로 영역에 게이트를 형성하는 경우 광학 근접 효과의 영향으로 설계 레이아웃(ⅰ)과 같이 구현되기 어렵기 때문에 광학 근접 효과를 보상하기 위한 보조패턴들을 설계 레이아웃의 주변에 삽입하여 광학 근접 효과가 보정된 레이아웃(ⅱ)을 설계한다.
그러나, 광학 근접 효과가 보정된 레이아웃(ⅱ)을 마스크로 노광 및 현상하여 감광막 패턴(ⅲ)을 형성하는 경우에도 마스크에 구현된 레이아웃과 동일하게 구현되지 못하고 원형점선으로 표시된 부분과 같이 서로 이웃하는 게이트의 폭이 설계 레이아웃(ⅰ)의 폭과 상이하게 구현되는 문제가 발생한다. 즉, 상술한 게이트의 형상은 광학 근접 효과를 보정하더라도 레이아웃 그대로 구현되기 어려운 문제가 있다.
본 발명은 반도체 소자의 고집적화로 인해 주변회로 영역에서 미세한 선폭을 갖는 최종패턴의 CD를 정확하게 구현하기 어려운 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역의 반도체 기판 상부에 에 층간절연막을 형성하고, 주변회로 영역의 반도체 기판 상부에 게이트 구조물을 형성하는 단계와, 상기 층간절연막을 식각하여 상기 셀 영역에 비트라인 예정영역을 형성하고, 상기 주변회로 영역에 상기 게이트 구조물을 식각하여 게이트를 형성하는 단계와, 상기 비트라인 예정영역 상부 및 상기 게이트 상부에 캡핑 절연막 및 분리막을 형성하는 단계와, 상기 셀 영역의 상기 분리막을 제거하고 상기 캡핑 절연막에 에치백 공정을 수행하는 단계와, 상기 비트라인 예정영역에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 층간절연막을 형성하는 단계 이전 상기 셀 영역에 매립된 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 구조물은 콘택홀 패턴을 포함하는 라인 패턴인 것을 특징으로 한다.
그리고, 상기 게이트 구조물은 라인 앤 스페이스 패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 비트라인 예정영역을 형성하는 단계는 상기 셀 영역의 층간절연막 상부에 제 1 마스크 패턴을 형성하는 단계와, 상기 제 1 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트를 형성하는 단계는 상기 제 1 마스크 패턴을 형성함과 동시에 상기 게이트 구조물 상부에 제 2 마스크 패턴을 형성하는 단계와, 상기 제 2 마스크 패턴을 식각마스크로 상기 게이트 구조물을 식각하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 구조물이 콘택홀 패턴을 포함하는 라인 패턴인 경우 상기 제 2 마스크 패턴은 상기 라인 패턴과 수직하고, 상기 콘택홀 패턴과 오버랩되는 라인 앤 스페이스 패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 게이트 구조물이 라인 앤 스페이스 패턴을 포함하는 경우 상기 제 2 마스크 패턴은 홀 패턴, 상기 홀 패턴의 중앙부와 오버랩되는 제 1 스페이스 패턴 및 상기 제 1 스페이스 패턴과 이격되는 제 2 스페이스 패턴을 포함하는 것을 특징으로 한다.
그리고, 상기 라인 앤 스페이스 패턴의 장축 방향은 상기 제 1 스페이스 패턴의 장축 방향과 수직한 것을 특징으로 한다.
그리고, 상기 게이트는 'ㄷ'형태를 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자의 고집적화에도 주변회로 영역에서 미세한 선폭을 갖는 패턴을 형성할 수 있어 반도체 소자의 수율을 상승시킬 수 있는 효과를 제공한다.
도 1은 종래 기술에 따른 주변회로 영역의 게이트를 나타낸 것으로, (ⅰ)은 설계 레이아웃, (ⅱ)는 광학 근접 효과가 보정된 레이아웃, (ⅲ)은 현상 후 감광막 패턴의 도면.
도 2은 본 발명에 따른 셀 영역의 반도체 소자의 평면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 2의 y-y'를 자른 단면도이고, (ⅱ)는 도 2의 x-x'를 자른 단면도이고, (ⅲ)은 주변회로 영역의 평면도이고, (ⅳ)는 (ⅲ)의 x-x'를 자른 단면도.
도 3c 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 2의 y-y'를 자른 단면도이고, (ⅱ)는 도 2의 x-x'를 자른 단면도이고, (ⅲ)은 도 3a 및 도 3b의 (ⅲ)의 x-x'를 자른 단면도.
도 4a 내지 도 4c는 본 발명에 따른 주변회로 영역의 반도체 소자의 형성 방법을 나타낸 사시도.
도 5 및 도 6는 본 발명에 따른 주변회로 영역의 반도체 소자를 나타낸 평면도.
도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 2은 본 발명에 따른 셀 영역의 반도체 소자의 평면도이다. 도 1에 도시된 바와 같이, 사선 방향으로 연장되며 이격되는 활성영역(104)과, 활성영역(104)을 가로지르는 게이트(106)와, 게이트(106)와 수직한 비트라인(134a)을 포함한다.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 2의 y-y'를 자른 단면도이고, (ⅱ)는 도 2의 x-x'를 자른 단면도이며, (ⅲ)은 주변회로 영역의 평면도, 그리고 (ⅳ)는 (ⅲ)의 x-x'를 자른 단면도이다. 그리고, 도 3c 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 2의 y-y'를 자른 단면도이고, (ⅱ)는 도 2의 x-x'를 자른 단면도이고, (ⅲ)은 도 3a 및 도 3b의 (ⅲ)의 x-x'를 자른 단면도이다.
도 3a의 (ⅰ) 및 (ⅱ)에 도시된 바와 같이, 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100) 내에 매립되는 게이트 전극(106)을 형성하고, 게이트 전극(106) 상부에 절연막(108)을 형성한다. 이어서, 활성영역(104)의 표면에 이온주입영역(110)을 형성하고, 반도체 기판(100) 상부에 층간절연막(112)을 형성한 후, 층간절연막(112)을 관통하며 이온주입영역(110)과 연결되는 저장전극 콘택플러그(114)를 형성한다.
또한, 도 3a의 (ⅲ) 및 (ⅳ)에 도시된 바와 같이, 주변회로 영역 내 제 1 패턴(120)을 반도체 기판(100) 상에 형성한다. 제 1 패턴(120)은 게이트 산화막(116), 게이트 전극(118) 및 하드마스크층(119)이 적층되어 형성된 게이트 구조물을 포함한다. 참고로, 주변회로 영역 내 제 1 패턴(120)은 도 4a에 도시된 바와 같은 형상을 갖는 것이 바람직하다.
도 3b의 (ⅰ) 및 (ⅱ)에 도시된 바와 같이, 활성영역(104)의 중앙부의 이온주입 영역(110)이 노출되도록 층간절연막(112) 상부에 제 1 마스크 패턴(122)을 형성하고, 이를 식각마스크로 층간절연막(112)을 식각하여 비트라인 예정영역(124)을 형성한다. 이와 동시에 도 3b의 (ⅲ) 및 (ⅳ)에 도시된 바와 같이, 하드마스크층(119), 게이트 전극(118) 및 게이트 산화막(116)을 식각하여 게이트 산화막( 패턴(116a), 게이트 전극 패턴(116a) 및 하드마스크 패턴(119a)의 구조물을 포함하는 게이트(126)를 형성한다. 즉, 셀 영역의 비트라인 예정영역(124)과 주변회로 영역의 게이트(126)는 동시에 형성된다. 참고로, 이 게이트(126)의 형성 방법은 보다 구체적으로 도 4a 내지 도 4c를 참조하여 설명한다. 도 4a 내지 도 4c는 본 발명에 따른 주변회로 영역의 반도체 소자의 형성 방법을 나타낸 사시도이고, 도 5 및 도 6은 본 발명에 따른 주변회로 영역의 반도체 소자를 나타낸 평면도이다.
도 4a에 도시된 바와 같이 주변회로 영역에 제 1 패턴(120)을 형성한다. 이때, 제 1 패턴(120)은 홀 패턴(H1)을 포함하는 라인 패턴인 것이 바람직하다. 여기서, 제 1 패턴(120)은 도 5에 도시된 바와 같은 형상을 갖는 것이 바람직하다.
도 4b에 도시된 바와 같이, 홀 패턴(H1)과 오버랩되도록 제 1 패턴(120)의 장축방향과 수직한 방향으로 라인 앤 스페이스 타입의 제 2 마스크 패턴(128)을 형성한다. 여기서, 제 2 마스크 패턴(128)은 도 6에서 붉은 색을 표현된 라인패턴의 형상을 갖는 것이 바람직하다. 이때, 제 2 마스크 패턴(128)은 도 2b의 (ⅰ) 및 (ⅱ)의 제 1 마스크 패턴(122)과 동시에 형성되는 것이 바람직하다.
도 4c에 도시된 바와 같이, 라인 타입의 마스크 패턴(128)을 식각마스크로 제 1 패턴(120)을 식각하여 게이트(126)를 형성한다. 이 식각공정 후 서로 이웃하는 게이트(126)는 'A'의 폭으로 이격되는데, 'A'의 폭으로 이격되며 'ㄷ'형상을 갖는 게이트 패턴은 한번에 구현되기 어렵기 때문에 도 3a 내지 도 3c의 공정으로 나누어 형성되는 것이 바람직하다. 그리고 주변회로 영역의 게이트를 구현하기 위한 도 3a 내지 도 3c의 공정은 셀 영역의 비트라인 예정영역을 형성하는 공정과 동시에 이루어지기 때문에 추가적인 공정에 소요되는 비용 및 시간을 절감할 수 있다.
본 발명에 따른 주변회로 영역에 게이트를 구현하는 방법은 상술한 도 4a 내지 도 4c의 방법에 한정되지 않고 변경가능하다. 보다 구체적으로 도 7a 내지 도 7c에 도시된 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 평면도를 참조한다. 도 7a 내지 도 7c는 본 발명의 또 다른 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도이다.
도 7a에 도시된 바와 같이, 주변회로 영역에 제 2 패턴(120')을 형성한다. 여기서, 제 2 패턴(120')은 라인 패턴을 포함하는 것이 바람직하다.
도 7b에 도시된 바와 같이, 홀 패턴(H2) 및 홀 패턴(H2)의 중앙부와 오버랩되는 제 1 스페이스 패턴(S1) 및 제 1 스페이스 패턴(S1)과 이격되는 제 2 스페이스 패턴(S2)을 포함하는 제 2 마스크 패턴(128')을 제 2 패턴(120'; 도 7a 참조) 상부에 형성한다. 이때, 제 2 마스크 패턴(128')의 장축은 제 2 패턴(120')의 장축과 수직한 것이 바람직하다.
도 7c에 도시된 바와 같이, 제 2 마스크 패턴(128')을 식각마스크로 제 2 패턴(120')을 식각하여 게이트(126)를 형성한다. 이 공정은 상술한 바와 같이 게이트(126)를 한번에 구현하는 것이 어렵기 때문에 도 7a 내지 7c로 나누어 형성되는 것이 바람직하며, 이 공정은 비트라인 예정영역을 형성하는 공정과 동시에 이루어지기 때문에 추가적인 공정에 소요되는 비용 및 시간을 절감할 수 있다. 이때, 제 2 마스크 패턴(128')은 도 3b의 (ⅰ) 및 (ⅱ)의 제 1 마스크 패턴(122)과 동시에 형성되는 것이 바람직하다.
이상에서는 주변회로 영역의 'ㄷ'형상을 갖는 게이트 패턴의 형성 방법을 살펴보았다. 이하에서는 이후 공정에 대해 설명한다. 도 3c 내지 도 3g는 본 발명에 따른 반도체 소자의 형성 방법을 나타낸 것으로, (ⅰ)은 도 2의 y-y'를 자른 단면도이고, (ⅱ)는 도 2의 x-x'를 자른 단면도이고, (ⅲ)은 도 3a 및 도 3b의 (ⅲ)의 x-x'를 자른 단면도이다.
도 3c에 도시된 바와 같이, 비트라인 예정영역(124) 및 게이트(126) 상부에 캡핑 절연막(130)을 형성한다. 여기서, 캡핑 절연막(130)은 질화막 또는 산화막을 포함할 수 있다.
도 3d에 도시된 바와 같이, 캡핑 절연막(130) 상부에 분리막(132)을 형성한다. 여기서 분리막(132)은 후속 공정에서 셀 영역에 형성되는 비트라인과 주변회로 영역의 게이트가 쇼트되는 것을 방지하기 위한 것으로, 질화막 또는 산화막을 포함하는 것이 바람직하다.
도 3e에 도시된 바와 같이, 셀 영역(도 3e의 (ⅰ) 및 도 3e의 (ⅱ)참조)을 오픈시키는 마스크(미도시)를 주변회로 영역(도 3e의 (ⅲ)참조) 상부에 형성한 후, 마스크(미도시)를 식각마스크로 셀 영역의 분리막(132)을 제거한다. 이 후, 캡핑 절연막(130)에 에치백 공정을 수행하여 활성영역(104)의 이온주입영역(110)을 노출시킨다.
도 3f에 도시된 바와 같이, 이온주입영역(110) 및 마스크 패턴(122) 상부에 도전층(134)을 형성한다. 여기서, 도전층(134)은 비트라인용 도전층을 형성하기 위하여 형성하는 것이 바람직하고 텅스텐을 포함하는 것이 바람직하다. 도전층(134)은 주변회로 영역(도 3f의 (ⅲ)참조)에서 분리막(132) 상부에 형성되므로 주변회로 영역(도 3f의 (ⅲ)참조)의 게이트(126)와 전기적으로 절연된다.
도 3g에 도시된 바와 같이, 도전층(134)에 에치백 공정을 수행하여 비트라인 예정영역(124, 도 3b)의 저부에 비트라인(134a)을 형성한 후 비트라인(134a) 상부에 하드마스크층(136)을 형성한다. 이때, 도전층(134)의 에치백 공정에 의해서 주변회로 영역(도 3g의 (ⅲ)참조)의 분리막(132) 상부에 도전층(134)은 제거된다. 이 과정에서 분리막(132)만이 게이트(126) 상부에 남아있게 된다. 즉, 셀 영역에 비트라인 형성 공정에서 주변회로 영역의 게이트에는 전기적으로 영향을 주지 않으면서 도 3b의 (ⅳ)와 같은 패턴을 용이하게 형성할 수 있다.
상술한 바와 같이, 본 발명은 주변회로 영역에 형성되는 게이트가 셀 영역의 비트라인 패터닝 공정과 동시에 패터닝되도록 함으로써 구현되기 어려운 패턴도 추가적인 비용 및 시간의 소요없이 용이하게 구현할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (10)

  1. 셀 영역의 반도체 기판 상부에 에 층간절연막을 형성하고, 주변회로 영역의 반도체 기판 상부에 게이트 구조물을 형성하는 단계;
    상기 층간절연막을 식각하여 상기 셀 영역에 비트라인 예정영역을 형성하고, 상기 주변회로 영역에 상기 게이트 구조물을 식각하여 게이트를 형성하는 단계;
    상기 비트라인 예정영역 상부 및 상기 게이트 상부에 캡핑 절연막 및 분리막을 형성하는 단계;
    상기 셀 영역의 상기 분리막을 제거하고 상기 캡핑 절연막에 에치백 공정을 수행하는 단계; 및
    상기 비트라인 예정영역에 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 청구항 1에 있어서,
    상기 층간절연막을 형성하는 단계 이전
    상기 셀 영역에 매립된 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 청구항 1에 있어서,
    상기 게이트 구조물은
    콘택홀 패턴을 포함하는 라인 패턴인 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 1에 있어서,
    상기 게이트 구조물은
    라인 앤 스페이스 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 3 또는 청구항 4에 있어서,
    상기 비트라인 예정영역을 형성하는 단계는
    상기 셀 영역의 층간절연막 상부에 제 1 마스크 패턴을 형성하는 단계; 및
    상기 제 1 마스크 패턴을 식각마스크로 상기 층간절연막을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 청구항 5에 있어서,
    상기 게이트를 형성하는 단계는
    상기 제 1 마스크 패턴을 형성함과 동시에 상기 게이트 구조물 상부에 제 2 마스크 패턴을 형성하는 단계; 및
    상기 제 2 마스크 패턴을 식각마스크로 상기 게이트 구조물을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 청구항 6에 있어서,
    상기 게이트 구조물이 콘택홀 패턴을 포함하는 라인 패턴인 경우
    상기 제 2 마스크 패턴은
    상기 라인 패턴과 수직하고, 상기 콘택홀 패턴과 오버랩되는 라인 앤 스페이스 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 청구항 6에 있어서,
    상기 게이트 구조물이 라인 앤 스페이스 패턴을 포함하는 경우
    상기 제 2 마스크 패턴은
    홀 패턴, 상기 홀 패턴의 중앙부와 오버랩되는 제 1 스페이스 패턴 및 상기 제 1 스페이스 패턴과 이격되는 제 2 스페이스 패턴을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 8에 있어서,
    상기 라인 앤 스페이스 패턴의 장축 방향은 상기 제 1 스페이스 패턴의 장축 방향과 수직한 것을 특징으로 하는 반도체 소자의 형성 방법.
  10. 청구항 1에 있어서,
    상기 게이트는 'ㄷ'형태를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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