JP3754378B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の製造工程における露光技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の露光工程は、露光光源から放射された光をマスクを介してウエハ上のフォトレジスト膜に照射することにより、フォトレジスト膜に所望の集積回路パターンを転写する工程である。この露光工程で使用される通常のマスクには、遮光パターンと透明パターンとにより集積回路パターンの原画が形成されている。通常のマスクの遮光パターンは、例えばクロム（Ｃｒ）等のような金属膜により形成されている。ところで、近年、半導体集積回路装置においては、パターンの微細化が進められ、ウエハ上のフォトレジスト膜におけるパターンの解像度の向上が求められており、位相シフトマスクやＯＰＣ（Optical Proximity Correction）マスク等のような超解像マスクを使用せざるを得ない状況にある。位相シフトマスクは、透過光の位相を変調するとで解像度を向上させるために工夫されたマスクである。位相シフトマスクの１つであるハーフトーン型の位相シフトマスクは、マスク基板上に光透過率が４〜６％程度の半透明膜（または半遮光膜）を形成し、位相を１８０度反転させるようにしてパターンの解像度を向上させたマスクである。
【０００３】
なお、マスクについては、例えば特開平９−２１１８３７号公報に記載があり、ハーフトーン位相シフタ上に、炭化して遮光性を高めたフォトレジスト膜のパターンを設けたマスクについて開示されている。また、例えば特開平６−３４７９９４号公報には、ハーフトーン方式位相シフトマスクにおいて、半遮光領域に設けられた光透過領域に隣接する欠陥領域に遮光体を選択的に設ける技術について開示されている。また、例えば特開平９−８０７４１号公報には、ハーフトーン位相シフトマスクの白抜き欠陥領域に遮光体を設ける技術について開示されている。また、例えば特開平５−２８９３０７号公報には、通常の電子線感応レジスト膜や光感応レジスト膜がＡｒＦエキシマレーザに対して透過率を０％にできることを利用して、マスク基板上の遮光パターンをレジスト膜で構成する技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、近年、半導体集積回路装置においては、回路性能の向上要求に伴い１つの半導体集積回路装置を製造するのに必要なマスクの総数が増える傾向にあることや集積回路パターンの微細化要求に伴い上記超解像マスクを使用せざるを得ない状況にあること等から、半導体集積回路装置の製造時間に占めるマスクの製造時間が増大しつつあり、半導体集積回路装置の納期短縮を阻害する問題がある。特に、ハーフトーン型の位相シフトマスクにおいては、通常のマスクに比べてマスク製造（検査工程を含む）に時間がかかる、という問題がある。
【０００５】
本発明の目的は、半導体集積回路装置のＴＡＴ（Turn Around Time）を短縮することのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、透過光の位相を反転させるハーフトーン膜に開口形成された複数の開口パターンのうちの所望の開口パターンを、露光光に対して遮光性を有するレジスト膜からなるパターンにより選択的に残すことで作成されたマスクを用いた縮小投影露光処理によって、所望の半導体集積回路装置のパターンを形成する工程を有するものである。
【０００９】
また、本発明は、マスク基板上に堆積された所定領域のハーフトーン膜において、配線チャネルの格子交点の全てにホールパターン形成用の複数の開口パターンを配置する第１マスクを用意する工程、前記第１マスク上に、露光光に対して遮光性を有するレジスト膜からなるパターンを形成することにより、前記複数の開口パターンのうちの回路形成に使用する開口パターンが選択された第２マスクを作製するる工程、前記第２マスクを用いた縮小投影露光処理によってウエハ上のフォトレジスト膜に所望のホールパターンを転写する工程を有するものである。
【００１０】
【発明の実施の形態】
本願実施の形態を説明する前に、用語の意味を説明すると次の通りである。
【００１１】
１．ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（半導体ウエハまたは半導体集積回路ウエハ；一般にほぼ平面円形状）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。
【００１２】
２．デバイス面とは、ウエハの主面であってその面にフォトリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面を言う。
【００１３】
３．マスク：パターン原画が描かれた基板の総称で、パターンの原寸法の数倍のパターンが形成されるレチクルを含む。可視、紫外光等を用いた露光装置に用いられる。マスクには、通常のマスク、位相シフトマスクおよびレジストマスクがある。
【００１４】
４．通常のマスク（メタルマスクまたはクロムマスク）：透明なマスク基板上に、例えばクロム（Ｃｒ）等のようなメタルからなる遮光パターンと、光透過パターンとでマスクパターンを形成した一般的なマスクのことを言う。
【００１５】
５．ハーフトーン型の位相シフトマスク：位相シフトマスクの一種でシフタと遮光膜を兼用するハーフトーン膜の透過率が１％以上、４０％未満で、それが無い部分と比較したときの位相シフト量が光の位相を反転させるハーフトーンシフタを有するものである。
【００１６】
６．レジストマスクまたはレジスト遮光体マスク：本願でレジストマスクというのは、一般に感光性レジストをベースとした膜を電子線（イオンビーム）や光（真空紫外、遠紫外、近紫外等の紫外線、可視光）等のエネルギービームリソグラフィーやフォトリソグラフィーの手法で感光してマスク基板上にパターニングしたものを言う。遮光膜としては真空紫外、遠紫外、近紫外等の紫外線、可視光の全部または一部を遮蔽する。感光性は上記樹脂自体の属性であり（但し、必要があれば光吸収剤や光散乱物質を添加する場合もある）、ハロゲン化銀等の添加組成物が感光性の主体をなすエマルジョンマスク等は原則として、ここで言うレジストマスクに対応しないものとする。すなわち、現像して初めて所望の遮光性を発揮するものではなく、現像前から、又はマスク基板上に塗布等した時点ですでに遮光性を有するものである。ただし、それらを含めて各種の添加物を含むことを許容することは言うまでもない。レジストは一般に有機樹脂を主要な樹脂成分とするものであるが、無機物を添加することを許容する。
【００１７】
７．半導体の分野では紫外線は以下のように分類する。波長が４００ｎｍ程度未満で、５０ｎｍ程度以上を紫外線、３００ｎｍ以上を近紫外線、３００ｎｍ未満、２００ｎｍ以上を遠紫外線、２００ｎｍ未満を真空紫外線。なお、本願の主な実施の形態は、２５０ｎｍ未満、２００ｎｍ以上のＫｒＦエキシマレーザによる遠紫外域でも可能であることは言うまでもない。また、１００ｎｍ未満、５０ｎｍ以上の紫外線の短波長端領域及び４００ｎｍ程度から５００ｎｍ程度の可視短波長短領域でも本発明の原理を適用することは同様に可能である。
【００１８】
８．「遮光（遮光領域、遮光膜、遮光パターン等）」と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示す。一般に数％から３０％未満のものが使われる。特に従来のクロムマスクの代替として使用されるバイナリマスク（またはバイナリ遮光パターン）では、その遮光領域の透過率がほぼ０、すなわち、１％未満、望ましくは０．５％未満、更に実際的には０．１％未満である。一方、「透明（透明膜、透明領域）」と言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示す。透明領域の透過率は、ほぼ１００％、すなわち、９０％以上、望ましくは９９％以上である。
【００１９】
９．マスク遮光材料に関して「メタル」と言うときは、クロム、酸化クロム、その他の金属の同様な化合物を指し、広くは金属元素を含む単体、化合物、複合体等で遮光作用のあるものを含む。
【００２０】
１０．レジスト膜とは、一般に有機溶剤、ベース樹脂および感光剤を主成分とし、その他の成分も加わって構成されている。紫外線または電子線等のような露光光により感光剤は、光化学反応を起こし、その光化学反応による生成物が、あるいはその光化学反応による生成物が触媒となる反応により、ベース樹脂の現像液への溶解速度を大きく変化させ、露光および露光後に行われる現像処理によりパターンを形成するものを言う。露光部でのベース樹脂の現像液への溶解速度が小から大に変化するものをポジ型のレジストといい、露光部でのベース樹脂の現像液への溶解速度が大から小に変化するものをネガ型のレジストという。一般的なレジスト膜では、主成分中に無機材料は含まれないが、例外としてＳｉを含有するレジスト膜もこのレジスト膜に含まれるものとする。一般的なレジスト膜と感光性ＳＯＧ（Spin On Glass）との違いは、感光性ＳＯＧでは、主成分中にＳｉ−ＯやＳｉ−Ｎ等が含まれ、この部分が無機材料である点である。感光性ＳＯＧの主骨格は、ＳｉＯ2である。有機か無機かの違いは、終端部分にＣＨ3等が結合しているか否で決まる。一般に有機で終端させた方が安定であり、広く使われているが、感光性ＳＯＧの主要部とは関係無く、有機または無機のいずれでも可能である。
【００２１】
１１．半導体集積回路装置というときは、シリコンウエハやサファイア基板等のような半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor ）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等のような他の絶縁基板上に作られるもの等も含むものとする。
【００２２】
１２．ホールパターン：ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、ビアホール（スルーホール）等の微細パターンである。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
【００２３】
１３．ラインパターン：ウエハ上で配線等を形成する帯状のパターンを言う。
【００２４】
１４．セルベース型集積回路：セルベース設計方式を用いた集積回路を言う。回路セルを適宜ライブラリから抽出することで、回路セルレイアウト領域を設計するセミカスタムＩＣで、スタンダードセルにブロック（高機能化したマクロセル等）を混在可能とし、階層設計概念を取り入れた方式によるＩＣを言う。
【００２５】
１５．ＩＰ（Intellectual Property）：既に設計され、動作が確認されている回路機能ブロックを、設計資産として再利用が可能な回路ブロックまたは機能ブロックのことを言う。具体的には、マクロセル(Macro Cell)がある。
【００２６】
１６．マクロセル：基本セルよりも高機能で、大規模な特定用途の回路ブロックまたは機能ブロックを言う。マスクパターンが確定しているハードマクロと、ライブラリ情報はネットリスト表現までで、設計のたびにマスクパターンを生成するソフトマクロに分類される。マクロセルには、小規模な論理ゲートを表し高さ一定の標準セル（ポリセル）、規則的なレイアウト構造を持ちモジュールジェネレータにより入力パラメータに応じて自動生成されるＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory），ＰＬＡ(Programmable Logic Array)、乗算器、加算機またはデータパスなどのようなモジュールセル、ＣＰＵ（Central Processing Unit）やアナログセル、入出力（Ｉ／Ｏ：Input／Output)セル等がある。マクロセルは、マスクパターン情報以外に、自動配置配線のためのセル枠および端子情報、シミュレーションのための機能モデル、論理モデルおよび遅延パラメータ等のような情報がセルライブラリとして設計システム（コンピュータ等）に登録されており、シミュレーションのとき等、セルライブラリから簡単に呼び出して使用できる。上記ＲＡＭの例としては、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）またはＦＲＡＭ（Ferroelectric RAM）等がある。また、ＲＯＭの例としては、マスクＲＯＭ（ＭＲＯＭ）、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable ROM）等がある。
【００２７】
１７．配線格子とは、配線を配置する経路（配線チャネル）を示す線であって、互いに直交する複数の配線格子線によって構成されている。なお、配線格子とマクロセルの境界とが一致するタイプと、一致しないタイプがある。前者は、マクロセルの境界に配線を配置できるので、配線容易性を向上できる。後者は、セルサイズを小さくできるので、半導体チップのサイズ縮小が可能となる。
【００２８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３２】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す図もある。
【００３４】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３６】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、例えばＣＭＩＳゲートアレイである。図１は、その半導体集積回路装置を構成する半導体チップ（以下、単にチップという）１Ｃの全体平面図を示している。このチップ１Ｃは、例えば平面四角形状のシリコン単結晶の小片を素子形成基板として構成され、その主面（デバイス面）中央の内部回路領域（論理回路領域、第１論理回路領域）ＣＡには複数個の基本セル２がＸ方向およびこれに直交するＹ方向に沿って等間隔に並んで敷き詰められている。すなわち、本実施の形態１のゲートアレイは、いわゆる全面敷き詰め型（ＳＯＧ：Sea Of Gate）あるいはチャネルレス型と称するゲートアレイである。ただし、本発明はＳＯＧ型に限定されるものではなく種々適用可能であり、例えば基本セル列（複数の基本セル２がＸ方向に沿って並んで配置されてなる）と配線チャネル領域とをＹ方向に沿って交互に内部回路領域に配置する一般的なゲートアレイや基本セル２の他にＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等をも内部回路領域に配置する、いわゆる複合型のゲートアレイ（あるいはセルベース型集積回路）に適用することも可能である。各基本セル２は、基本的な論理回路（例えばＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路またはインバータ回路）を構成することが可能な１個または複数個の素子を有する単位領域である。
【００３７】
チップ１Ｃの主面において内部回路領域ＣＡの四辺外周には、周辺回路領域Ｉ／Ｏが配置されている。各周辺回路領域Ｉ／Ｏには、内部回路領域ＣＡの四辺に沿って複数の入出力セル３および外部端子４が配置されている。この入出力セル３は、例えば入力回路、出力回路または入出力双方向回路等のような入出力回路や保護ダイオードまたは保護抵抗等のような静電破壊防止回路を構成するための素子を含む単位領域である。この入力回路は、チップ１Ｃの外部からの電源電圧や電気信号をチップ１Ｃの内部回路に見合った状態にする機能を有し、出力回路はチップ１Ｃの内部で形成された電気信号をチップ１Ｃの外部の目的とする電子装置に減衰させないように伝送する機能を有している。また、外部端子４は、ボンディングワイヤまたはバンプ電極が接合される部分で、ここを通じてチップ１Ｃの内外間での電源電圧および電気信号の授受が行われる。なお、外部端子４は、例えば平面四角形状の導体膜からなり、各入出力セル３毎に配置されている。
【００３８】
図２は内部回路領域ＣＡの要部拡大平面図の一例を示し、図３は図２のＸ１−Ｘ１線の断面図を示している。ここには、基本セル２が、２つのｐＭＩＳＱｐおよび２つのｎＭＩＳＱｎを有する構成が例示されている。このｐＭＩＳＱｐとｎＭＩＳＱｎとによりＣＭＩＳ（Complementary MIS）回路を形成できる。基本セル２内のｐＭＩＳＱｐおよびｎＭＩＳＱｐのそれぞれは、活性領域Ｌと、これに対して交差するように配置された帯状の２本のゲート電極Ｇとのパターンを有している。このようなパターンを有する基本セル２がＸ，Ｙ方向に沿って繰り返し配置されている。図１の内部回路領域ＣＡには、Ｘ方向に沿って延在するｎウエルＮＷＬおよびｐウエルＰＷＬの帯状のパターンが、Ｙ方向に沿って交互に配置されている。そして、上記ｐＭＩＳＱｐはｎウエルＮＷＬの領域内に配置され、上記ｎＭＩＳＱｎはｐウエルＰＷＬの領域内に配置されている。ｎウエルＮＷＬおよびｐウエルＰＷＬは、チップ１Ｃを構成する素子形成基板（以下、単に基板という）１Ｓの主面から所望の深さに渡って所望の不純物が含有されることで形成されている。ｎウエルＮＷＬには、例えばリンまたはヒ素が含有され、ｐウエルＰＷＬには、例えばホウ素が含有されている。基板１Ｓは、例えばｐ型のシリコン単結晶からなり、その主面には、溝型の分離部（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）５が形成されている。この分離部５は、基板１Ｓの厚さ方向に掘られた溝内に、例えばシリコン酸化膜（ＳｉＯ2等）からなる絶縁膜が埋め込まれてなり、平面的には上記活性領域Ｌを規定している。なお、この分離部は溝型のものに限定されるものではなく、例えば選択酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）法によって形成されるフィールド絶縁膜によって構成することもできる。
【００３９】
上記基本セル２の２個のｐＭＩＳＱｐ，Ｑｐは、ソースおよびドレイン用のｐ型の半導体領域６Ｐと、ゲート絶縁膜７と、ゲート電極Ｇとを有している。半導体領域６Ｐには、例えばホウ素が含有されている。半導体領域６Ｐのうち、互いに平行に隣接するゲート電極Ｇ，Ｇの間の中央の半導体領域６Ｐは、２個のｐＭＩＳＱｐ，Ｑｐに共有の領域となっている。なお、ホットキャリアを抑制すべく、半導体領域６Ｐを、そのＭＩＳのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に形成された高不純物濃度領域とで構成する、いわゆるＬＤＤ（Lightly Doped Drain）構造としても良い。また、ソース・ドレイン間のパンチスルーを抑制すべく、半導体領域６Ｐのチャネル側端部近傍において基板１Ｓの主面から所定の深さ位置に半導体領域６Ｐとは導電型の異なる半導体領域を設けても良い。
【００４０】
上記基本セル２の２個のｎＭＩＳＱｎ，Ｑｎは、ソースおよびドレイン用のｎ型の半導体領域６Ｎと、ゲート絶縁膜７と、ゲート電極Ｇとを有している。半導体領域６Ｎには、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有されている。ｐＭＩＳＱｐと同様に、基本セル２の中央の半導体領域６Ｎは、２個のｎＭＩＳＱｎ，Ｑｎに共有の領域となっている。なお、ｎＭＩＳＱｎの場合もｐＭＩＳＱｐと同様に、ＬＤＤ構造としても良いし、パンチスルーを抑制するためのｐ型の半導体領域を設ける構造としても良い。
【００４１】
ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート絶縁膜７は、例えばシリコン酸化膜からなる。また、このゲート絶縁膜７を酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜７中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜７中の電子トラップも低減することができるので、ホットキャリア耐性を向上させることが可能となる。これにより、ｐＭＩＳＱｐおよびｎＭＩＳＱｎの動作信頼性を向上させることが可能となる。
【００４２】
ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極Ｇは、例えばｎ形の低抵抗ポリシリコン膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜が下層から順に堆積されて形成されている（いわゆるポリメタル構造）。このバリア金属膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等の機能を有している。ポリメタル構造とすることによりゲート電極Ｇの抵抗を低減させることができ、ゲートアレイの動作速度を向上させることができる。ただし、ゲート電極Ｇはポリメタル構造に限定されるものではなく、例えば低抵抗ポリシリコンの単体膜で形成しても良いし、低抵抗ポリシリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させてなる、いわゆるポリサイド構造としても良い。ゲート電極Ｇの長手方向両端部（活性領域Ｌの外周の分離領域と重なる位置）には幅広部が形成されており、ここに上層配線とのコンタクトホールが配置される。また、ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極Ｇは、互いに等しい寸法で同一のフォトリソグラフィ技術およびドライエッチング技術によるパターニング工程で形成されている。特に限定されるものではないが、ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極Ｇのゲート長は、例えば０．１４μｍ程度である。ただし、基本セル２の構成は上記したものに限定されるものではなく種々変更可能である。例えば１個の基本セル２内に相対的にゲート幅の小さいＭＩＳと相対的にゲート幅の大きいＭＩＳとを配置する等、１個の基本セル２内にゲート電極寸法の異なるＭＩＳを配置しても良い。これにより、例えば駆動電流の大きなＭＩＳ（ゲート幅が相対的に大きなＭＩＳ）で構成される論理回路の入力に駆動電流の小さなＭＩＳ（ゲート幅が相対的に小さなＭＩＳ）を接続したい場合に、それを短い配線経路で実現できる。このようなゲート電極Ｇは、基板１Ｓの主面上の絶縁膜８ａによって覆われている。
【００４３】
図４はコンタクトホールＣＮＴの配置の一例を示し、図５は図４のＸ２−Ｘ２線の断面図を示している。絶縁膜８ａには、コンタクトホール（ホールパターン）ＣＮＴが形成されている。コンタクトホールＣＮＴは、ゲート電極Ｇの幅広部および半導体領域６Ｐ，６Ｎに重なるように配置されている。ここには基本セル２に接続可能な全てのコンタクトホールＣＮＴを例示している。実際には製品毎にコンタクトホールＣＮＴの配置が異なる場合がある。各コンタクトホールＣＮＴの底部からは、ゲート電極Ｇの幅広部や半導体領域６Ｐ，６Ｎの一部が露出されている。ゲートアレイでは、上記のように複数の基本セル２のパターンが共通パターンとして基板１Ｓに作り込まれている。そして、この複数の基本セル２間をホールパターン（コンタクトホールＣＮＴやビアホール）および配線によって接続することにより所望の論理回路を形成する。すなわち、ホールパターンと配線とのレイアウトの仕方によって種々の論理回路を形成することが可能になっている。ホールパターンおよび配線は、レイアウト設計上においてグリッド線上に配置される。
【００４４】
図６はレイアウト設計上の配線チャネルを示すグリッド線ＧＬｘ，ＧＬｙの説明図を示している。グリッド線ＧＬｘは、Ｘ方向に延在する配線チャネルを示し、Ｙ方向に沿って等ピッチに並んで複数配置されている。グリッド線ＧＬｙは、グリッド線ＧＬｘに対して直交するＹ方向に延在する配線チャネルを示し、Ｘ方向に沿って等ピッチに並んで複数配置されている。上記のように基本セル２は等間隔に繰り返し配置されているため、それらを接続するホールパターンおよび配線も、上記等ピッチに並んだグリッド線ＧＬｘ、ＧＬｙ上に配置する。図７は図６の配線チャネルにホールパターン（コンタクトホールＣＮＴ、ビアホールＶｉａ１，Ｖｉａ２）および配線Ｍ１，Ｍ２，Ｍ３を配置した場合の一例を示している。配線Ｍ１，Ｍ２，Ｍ３は、グリッド線ＧＬｘ，ＧＬｙに沿って配置され、コンタクトホールＣＮＴおよびビアホールＶｉａ１，Ｖｉａ２は、配線Ｍ１，Ｍ２，Ｍ３が交差する点（すなわち、グリッド線ＧＬｘ，ＧＬｙの交点）に配置される。ビアホールＶｉａ１，Ｖｉａ２は、スルーホールとも呼ばれ、異なる配線層の配線間を電気的に接続するホールパターンである。ビアホールＶｉａ１は、配線Ｍ１，Ｍ２を接続するホールパターンである。また、ビアホールＶｉａ２は、配線Ｍ２，Ｍ３を接続するホールパターンである。図８は、基本セル２の一群に、配線チャネルを示すグリッドＧＬｘ，ＧＬｙを重ねて示した図である。コンタクトホールＣＮＴは、グリッド線ＧＬｘ，ＧＬｙの交点のうち、基本セル２と接続可能な箇所に配置されている。
【００４５】
次に、このようなゲートアレイの製造工程（露光工程）時に用いる本実施の形態１のマスクの製造方法を図９のマスク製造フローに沿って図１０〜図３４により説明する。
【００４６】
まず、標準マスクの作成工程（図９の工程１００〜１０５）を説明する。図１０は本実施の形態１のマスクの製造工程中における標準マスク（第１マスク）ＭＨの全体平面図、図１１は図１０のＸ３−Ｘ３線の断面図、図１２は図１０の標準マスクＭＨの内部回路領域を転写するための領域の要部拡大平面図、図１３は図１２のＸ４−Ｘ４線の断面図をそれぞれ示している。
【００４７】
本実施の形態１においては、上記コンタクトホールＣＮＴをウエハに転写する際に用いるマスクを例として説明する。まず、平面四角形の平板状のマスク基板１０を用意する（図９の工程１００）。マスク基板１０は、例えば露光光に対して透明な合成石英ガラス板からなり、第１主面とその反対面（裏面）側の第２主面とを有している。続いて、このマスク基板１０の第１主面上に、例えばハーフトーン膜１１を堆積する（図９の工程１０１）。ハーフトーン膜１１は、半透明膜または半遮光膜とも呼ばれ、露光光の透過率を１％以上、４０％未満に低減する機能を有し、かつ、ハーフトーン膜１１を透過した光の位相をハーフトーン膜１１の無い光透過領域を透過した光の位相に対して１８０°反転させる機能を有している。本実施の形態１では、ハーフトーン膜１１として、露光光（例えばＫｒＦ）の透過率が、例えば１〜６％程度、厚さが、例えば５０〜１００ｎｍ程度のモリブデンシリサイド（ＭｏＳｉ）等をスパッタリング法等によって堆積した。ただし、ハーフトーン膜１１の材料は、これに限定されるものではなく種々変更可能であり、例えば酸窒化クロム（ＣｒＯＮ）またはクロム（Ｃｒ）を用いることができる。この場合、露光光の透過率が上記のように低減するように厚さ等の調整を行う。その後、ハーフトーン膜１１上に感電子線レジスト膜を塗布法等によって堆積し、これに開口パターンを描画した後、現像等を経て感電子線レジストパターンを形成する。続いて、その感電子線レジストパターンをエッチングマスクとして、そこから露出するハーフトーン膜１１をエッチングすることにより、開口パターン１２ａ〜１２ｃを形成する。その後、感電子線レジストパターンを除去して標準マスクＭＨを作成する（図９の工程１０２）。続いて、この標準マスクＭＨに対して、例えば黒欠陥および白欠陥の有無、透過光の位相差の良否等について検査する（図９の工程１０３）。検査の結果、修正可能な欠陥が見出された場合は修正処理を行い（図９の工程１０４ａ）、修正後に再度検査を行う。検査工程で合格した標準マスクＭＨは運搬されてストックされる（図９の工程１０４ｂ，１０５）。
【００４８】
このように作成された標準マスクＭＨは、種々の製品のホールパターンの形成に共通して使用可能な共通マスクであり、その基本構成は、ハーフトーン型の位相シフトマスクである。標準マスクＭＨの第１主面は、例えば４つの領域Ａ１，Ａ２，Ａ３，Ａ４を有している。最外周の枠線で囲まれる四角形状の領域Ａ１は、上記チップ１Ｃのパターンの転写領域を示している。この領域Ａ１内の中央の四角形状の領域（第１領域）Ａ２は、上記内部回路領域ＣＡのホールパターンの転写領域を示している。この領域Ａ２には、平面四角形状の複数の開口パターン１２ａが規則的に敷き詰められるように並んで配置されている。この開口パターン１２ａは、上記内部回路領域ＣＡ内のコンタクトホールＣＮＴを転写するパターンであり、本実施の形態１においては、上記複数の配線チャネルのグリッド線ＧＬｘ，ＧＬｙの全ての交点に対応する位置に、開口パターン１２ａが配置されている。ここでは、標準マスクＭＨの第１主面において、グリッド線ＧＬｘ，ＧＬｙの交点のうちのコンタクトホールＣＮＴを配置しない交点に対応する位置にも開口パターン１２ａが設けられている。このように開口パターン１２ａをグリッド線ＧＬｘ，ＧＬｙの全ての交点に配置することにより、開口パターン１２ａの配置の連続性を維持することができ、面内ばらつき精度や疎密補正精度を緩和できるので、微細な開口パターン１２ａの形状や寸法等の精度を向上できる。また、グリッド線ＧＬｘ，ＧＬｙの全ての交点に開口パターン１２ａを形成するので間違いも生じ難く、標準マスクＭＨの歩留まりを向上させることができる。ただし、グリッド線ＧＬｘ，ＧＬｙの交点のうちの上記分離領域に位置する交点に対応する位置には開口パターン１２ａを配置しないようにしても良い。
【００４９】
上記領域Ａ１内であって領域Ａ２の外周の枠状の領域（第２領域）Ａ３は、上記周辺回路領域Ｉ／Ｏのホールパターンの転写領域を示している。この領域Ａ３には、平面四角形状の複数の開口パターン１２ｂが規則的に配置されている。この開口パターン１２ｂは、上記周辺回路領域Ｉ／Ｏ内のコンタクトホールＣＮＴを転写するパターンである。開口パターン１２ｂも上記複数の配線チャネルのグリッド線ＧＬｘ，ＧＬｙの交点に対応する位置に配置されているが、開口パターン１２ｂはグリッド線ＧＬｘ，ＧＬｙの全ての交点に配置されておらず、周辺回路を形成するのに必要な箇所のみに配置されている。
【００５０】
上記領域Ａ１の外周の領域（第３領域）Ａ４は、上記チップ１Ｃの外周に相当する標準マスクＭＨ自体の周辺領域である。この領域Ａ４には集積回路パターン自体を転写するパターンは形成されていないが、マークパターン用の開口パターン１２ｃ〜１２ｅが形成されている。領域Ａ１の互いに対向する角部近傍に配置された開口パターン１２ｃは、マスクとウエハとの位置合わせに用いるマークパターンをウエハ上に転写するためのパターンである。また、開口パターン１２ｄ，１２ｅは、他の位置合わせ、計測用あるいは識別用のマークパターンをウエハに転写するためのパターンである。また、標準マスクＭＨのハーフトーン膜１１に、標準マスクＭＨと、後述の露光光に対して遮光性を有するレジスト膜のパターンを形成する際に用いる電子線描画装置との位置合わせマーク用の開口パターンを形成しておくことも有効である。
【００５１】
次に、マスクの作成依頼を受注した後、露光光に対して遮光性を有するレジスト膜にパターンを転写するまでの工程（図９の工程１０６〜１０８）を説明する。図１４は図１０に続くマスクの製造工程中の標準マスクＭＨの全体平面図、図１５は図１４のＸ５−Ｘ５線の断面図、図１６は図１４の標準マスクＭＨの内部回路領域を転写するための領域の要部拡大平面図、図１７は図１６のＸ６−Ｘ６線の断面図、図１８は図１７の変形例、図１９は図１８のＸ７−Ｘ７線の断面図、図２０および図２１は領域Ａ２内に必要とされる開口パターン１２ａの配置の一例の説明図、図２２は標準製品のホール利用率の一例の説明図をそれぞれ示している。
【００５２】
まず、上記標準マスクＭＨの第１主面上に感電子線レジスト膜１３ａを塗布法によって堆積する。この感電子線レジスト膜１３ａは、ウエハに対する露光処理時における露光光に対して遮光性を有するもので、その厚さは、例えば５００〜６００ｎｍ程度である（図９の工程１０７）。図１５〜図１７では、ポジ形の感電子線レジスト膜１３ａを塗布した場合を示し、図１８および図１９では、ネガ形の感電子線レジスト膜１３ａを塗布した場合を示している。続いて、その感電子線レジスト膜１３ａの所望の位置に電子線ＥＢを照射することにより、その感電子線レジスト膜１３ａに所望のパターンを描画する（図９の工程１０８）。この時、領域Ａ２内では、最終的に、必要な開口パターン１２ａのみが露出され、必要のない開口パターン１２ａは感電子線レジスト膜１３ａで覆われるようにする。すなわち、必要な開口パターン１２ａを選択する。また、領域Ａ３，Ａ４では、最終的に感電子線レジスト膜１３ａが残されないようにする。これは、周辺回路のホールパターンを転写するためのの領域Ａ３では必要とされる開口パターン１２ｂの配置が一般的に決まっているので、レジスト膜によって開口パターンを選択する必要性が乏しいからである。また、領域Ａ４の一部には、露光装置およびマスク検査装置等のマスク支持部またはペリクルが接触されるため、この領域Ａ４に感電子線レジスト膜１３ａが残されていると異物発生やペリクル剥離等の原因となるからである。この描画処理では開口パターン１２ａに比べてはるかに大きなパターンの形成であるため、微細加工などを気にする必要が少ない。
【００５３】
図１６および図１８では電子線ＥＢが照射された露光領域に細い斜めのハッチングを付している。ここでは、図１６と図１８とで同一形状の感電子線レジスト膜１３ａのパターンが残される場合を示している。図１５〜図１７では、ポジ形の感電子線レジスト膜１３ａを使用しているので、電子線ＥＢの描画領域が現像処理により除去される。一方、図１８および図１９では、ネガ形の感電子線レジスト膜１３ａを使用しているので、電子線ＥＢの描画領域が残され、電子線ＥＢが照射されなかった領域が現像処理により除去される。本実施の形態１においては、いずれのタイプの感電子線レジスト膜１３ａを用いる場合でも、最終的に領域Ａ３，Ａ４に感電子線レジスト膜１３ａが残されないようにするので、ポジ形を用いた場合は、領域Ａ３，Ａ４の感電子線レジスト膜１３ａに電子線ＥＢを照射し全て露光する。また、ネガ形を用いた場合は、領域Ａ３，Ａ４に電子線ＥＢを照射しない。
【００５４】
この感電子線レジスト膜１３ａとしてポジ形を用いるかネガ形を用いるかは、開口パターン１２ａの使用率に応じて使い分けることが好ましい。図２０および図２１は、領域Ａ２内における必要な開口パターン１２ａの配置の一例を示している。図２０は、必要な開口パターン１２ａの割合が図２１に対して相対的に少ない場合を例示している。この場合は、上記感電子線レジスト膜１３ａとしてポジ形を使用した方が、描画面積を小さくできるので、描画スループットを向上させることができる。一方、図２１の場合は、必要な開口パターン１２ａの割合が相対的に多いので、上記感電子線レジスト膜１３ａとしてネガ形を使用した方が、描画面積を小さくでき、描画スループットを向上させることができる。開口パターン１２ａ（すなわち、ホールパターン）の使用率は、各製品、用途、実装率等により大きく異なる、本実施の形態１では、感電子線レジスト膜１３ａとしてポジ形を使用するか、ネガ形を使用するかを開口パターン１２ａ（ホールパターン）の使用率等に応じて選択できるので、その使用率にかかわらず短いＴＡＴでマスクを作製できる。図２２は、例えば０．１４μｍのＣＭＩＳ回路を有する半導体集積回路装置のホールパターン（コンタクトホールＣＮＴおよびビアホールＶｉａ１〜Ｖｉａ６）のホール利用率を示している。ホール利用率は、標準マスクＭＨの領域Ａ２内の配線チャネル交点の全部にホールパターンを配置した場合に対して、製品形成に必要な使用されるホールパターンが占める割合を示したもので、ここではホールパターンの隣接ピッチと直径との比を２：１として計算した。この標準的な製品のホール利用率は、チップ全体の１／４程度であることから、マスク作成上、ポジ型の感電子線レジスト膜１３ａを使用する方が有利である。
【００５５】
上記工程１０８での電子線描画処理においては、ハーフトーン膜１１の一部（標準マスクＭＨの最外周の一部）を接地電位ＧＮＤに電気的に接続しておく。ハーフトーン膜１１は導電性を有し、また、マスク基板１０の第１主面内において全体的につながって形成されているので、電子線照射により発生した電荷を接地電位ＧＮＤに逃がすことができ、電荷の蓄積を抑制または防止できるので、チャージアップによる位置ずれ不良等の発生率を低減または防止できる。この時の電子線描画方法としては、例えば一般的な可変矩形ビームのベクタ走査方式を採用した。ただし、これに限定されるものではなく種々変更可能であり、例えば一般的な電子線描画方法における円形ビームのラスタ走査またはベクタ走査方式を採用しても良い。また、部分一括露光方式（セルプロジェクション方式）を用いても良い。すなわち、描画されることが分かっているパターン（複数の開口パターン１２ａまたは開口パターン１２ｂを内包するような比較的大きめのパターン）を予め電子線描画装置の成形絞りに形成しておき、そのパターンを使って標準マスクＭＨ上の所定の領域を一括して電子線露光するようにしても良い。これにより、描画スループットを向上させることができる。また、ポジ形のレジスト膜を用いる場合において領域Ａ３，Ａ４を露光する際に、次のようにしても良い。まず、領域Ａ２を遮光するようなマスクを用いて領域Ａ３，Ａ４を一括して紫外線露光する。続いて、領域Ａ２のレジスト膜に対して上記の電子線描画方式で所望の箇所に電子線ＥＢを照射して所望のパターンを転写する。これにより、面積の大きな領域Ａ３，Ａ４を一括して露光できるので、スループットを向上させることができる。また、ポジ形の感電子線レジスト膜１３ａの塗布の段階でスキャン塗布法を用い、感電子線レジスト膜１３ａを標準マスクＭＨの領域Ａ２のみに部分的に塗布しても良い。スキャン塗布法は、レジスト塗布ノズルをレジスト塗布面に対してスキャンさせながら、感電子線レジスト膜１３ａを塗布することが要求される領域のみレジスト塗布ノズルから感電子線レジスト膜１３ａを噴射して感電子線レジスト膜１３ａを選択的に塗布する方法である。この方法はネガ形の感電子線レジスト膜１３ａの塗布にも使用できる。
【００５６】
次に、現像処理からマスク完成までの工程（図９の工程１０９〜１１２ｂ）を説明する。図２３は完成したマスクＭＨＲ（第２マスク）の一例の全体平面図、図２４は図２３のＸ８−Ｘ８線の断面図、図２５は図２３の領域Ａ２の要部拡大平面図、図２６は図２５のＸ９−Ｘ９線の断面図、図２７〜図２９は露光光の位相調整効果の説明図、図３０は露光光に対して遮光性を有するレジストパターンの配置の説明図をそれぞれ示している。
【００５７】
ここでは、電子線描画処理後の標準マスクＭＨに対して現像処理を施すことにより、感電子線レジスト膜１３ａからなるパターンを形成することにより、マスクＭＨＲを作成する（図９の工程１０９）。本実施の形態１のマスクＭＨＲは、ハーフトーン型の位相シフトマスクを基本構成（または複数製品に対して共通構成）とするレジストマスクである。すなわち、マスクＭＨＲの領域Ａ２において、不要な開口パターン１２ａの配置領域は感電子線レジスト膜１３ａのパターンが配置されて遮光領域とされている。一方、領域Ａ２の必要な開口パターン１２ａの配置領域は感電子線レジスト膜１３ａが除去されて開口パターン１４が形成されており、その開口パターン１４からは必要な開口パターン１２ａの全体およびその周辺一部のハーフトーン膜１１が露出されている。これにより、製造しようとしているゲートアレイにとって必要な開口パターン１２ａが選択されている。開口パターン１４からは複数の開口パターン１２ａが露出される場合もあるし、１つの開口パターン１２ａが露出される場合もある。また、開口パターン１４からは開口パターン１２ａの周辺のハーフトーン膜１１も露出されている。これにより、図２５〜図２８に示すように、ウエハに対する露光処理時に開口パターン１２ａを透過した露光光Ｌ１に対して、その周囲のハーフトーン膜１１を透過した露光光Ｌ２の位相が１８０°反転するようになっている。図２７はウエハに対する露光処理時のマスクＭＨＲの要部断面図を模式的に示している。露光光Ｌは、マスクＭＨＲの第２主面から照射される。マスクＭＨＲの開口パターン１２ａを透過した露光光Ｌ１と、その開口パターン１２ａに近接するハーフトーン膜１１を透過した露光光Ｌ２との間には１８０°の位相差が生じている。図２８は図２７のマスクＭＨＲを透過した直後の露光光の強度分布を示し、図２９は、ウエハ上での上記露光光の強度分布を示している。上記のように露光光Ｌ１，Ｌ２の位相を反転させることにより、ウエハ上のフォトレジスト膜に転写されるホールパターンのエッジ付近における光強度のコントラストを向上させることができ、ホールパターンの解像性および焦点深度を向上させることができる。
【００５８】
また、図３０に示すように、開口パターン１２ａを覆う感電子線レジスト膜１３ａのパターンは、開口パターン１２ａの面積の５０％程度を覆っていれば良い。開口パターン１２ａの面積の５０％程度を覆われていればウエハ上に転写されないからである。したがって、開口パターン１２ａと感電子線レジスト膜１３ａのパターンとの位置合わせ精度（すなわち、電子線描画時の位置合わせ精度）に高い精度を必要としない。寸法Ｗ１は、開口パターン１２ａと感電子線レジスト膜１３ａのパターンとの位置合わせずれ量を示している。また、感電子線レジスト膜１３ａのパターンの一辺の寸法Ｗ２は、開口パターン１２ａの一辺の寸法Ｗ３よりも大きければ良く、電子線レジスト膜１３ａのパターンの寸法精度（すなわち、電子線描画時の寸法精度）にも高い精度を必要としない。一方、マスクＭＨＲの領域Ａ３，Ａ４においては感電子線レジスト膜１３ａは除去されて、全ての開口パターン１２ｂ、全てのマーク用の開口パターン１２ｃ〜１２ｅおよびハーフトーン膜１１が露出されている。なお、レジストマスクにつては、例えば特願平１１−１８５２２１号（平成１１年６月３０日出願）、特願２０００−２４６４６６号（平成１２年８月１５日出願）、特願２０００−２４６５０６号（平成１２年８月１５日出願）、特願２０００−３０８３２０号（平成１２年１０月６日出願）、特願２０００−３１６９６５号（平成１２年１０月１７日出願）、特願２０００−３２８１５９号（平成１２年１０月２７日出願）、特願２０００−２０６７２８号（平成１２年７月７日出願）または特願２０００−２０６７２９号（平成１２年７月７日出願）等に記載がある。
【００５９】
続いて、このように作成されたマスクＭＨＲを用いて、ダミーウエハ上のフォトレジスト膜に対して通常の縮小投影露光処理を施すことにより、ウエハ上に所望のコンタクトホールパターンを転写し、現像処理等を経てコンタクトホールパターンが開口されるようなフォトレジストパターンを形成する（図９の工程１１０）。その後、そのダミーウエハのフォトレジストパターンを検査することにより、マスクＭＨＲの良否を検査する（図９の工程１１１）。もちろんマスクＭＨＲ自体を検査しても良い。この時の検査は開口パターン１４も開口パターン１２ａに比べて大きいので比較的簡単に検査が可能である。検査に不合格であった場合には、マスクＭＨＲ上の感電子線レジスト膜１３ａのパターンをアッシング処理等によって除去し、工程１０７からやり直す。一般的なハーフトーン型の位相シフトマスクの場合はマスクの再作成はマスク基板１０の品質低下の観点から不可能である。したがって、ハーフトーン型の位相シフトマスクに修正不可能な欠陥が存在する場合には、新しいマスク基板１０を用意してハーフトーン膜の堆積工程から作成し直さなければならないので、マスクの作成に時間がかかる上、一度使用したマスク基板１０は破棄しなければならない等、材料の無駄が多くマスクのコストが高くなる。これに対して、本実施の形態１のマスクＭＨＲにおいては、感電子線レジスト膜１３ａを現像液等により簡単に除去できる。このため、マスクＭＨＲを容易に、短時間で、しかも標準マスクＭＨに損傷を生じさせることなく、再作成することができる。また、標準マスクＭＨを再度使用できるので、材料の無駄を無くすことができ、マスクＭＨＲのコストを低減することができる。（図９の工程１１２ａ）。一方、上記検査工程１１１で合格した場合は、マスクＭＨＲの完成となる（図９の工程１１２ｂ）。
【００６０】
次に、論理の変更の対応例について図９および図３１〜図３４により説明する。図３１は図９のパターン転写工程１０８時におけるマスクＭＨの領域Ａ２の前記図１６と同一箇所における平面図、図３２は図３１のＸ１０−Ｘ１０線の断面図、図３３は図９の現像工程１０９後のマスクＭＨＲの領域Ａ２の前記図２５と同一箇所における平面図、図３４は図３３のＸ１１−Ｘ１１線の断面図をそれぞれ示している。ゲートアレイ等のようなＡＳＩＣ（Application Specific IC）では、論理が変更される場合がある。その場合、本実施の形態１では、図９の工程１０７からマスク製造を開始する。すなわち、まず、図３１および図３２に示すように、標準マスクＭＨの第１主面上に上記と同様に、例えばポジ形の感電子線レジスト膜１３ａを塗布した後、その感電子線レジスト膜１３ａに対して、新しい論理に対応するパターンデータに基づいて、前記と同様の電子線描画方法によって電子線ＥＢを描画する（図９の工程１０７，１０８）。ここでは、電子線描画領域が図１６とは異なる場合が例示されている。続いて、現像、露光、検査工程を経て（図９の工程１０９〜１１１）、図３３および図３４に示すように、マスクＭＨＲを作成する。ここでは、図２５とは異なるように開口パターン１４が形成されている。このようにして論理変更に対応できる。
【００６１】
このように本実施の形態１のマスクＭＨＲの製造方法（マスク作成依頼を受注してからマスク完成までの工程）においては、一般的なハーフトーン型の位相シフトマスクに比べて、例えば以下のような効果を得ることができる。
【００６２】
まず、電子線描画処理によるパターン転写という観点では、レジスト遮光体を有しない一般的なハーフトーン型の位相シフトマスクの場合、電子線描画工程（ハーフトーン膜にパターンを転写する工程）において、面内ばらつき精度、疎密補正および寸法精度に高い精度が必要であり、描画処理が難しく、描画歩留まりも低くなり易い。これに対して、本実施の形態１では、上記したように電子線描画工程（レジスト膜にパターンを転写する工程１０８）の描画精度に高い精度が要求されない。このため、描画が容易にできる。また、描画歩留まりを向上できる。加工精度や品質という観点では、一般的なハーフトーン型の位相シフトマスクの場合、描画処理、エッチング処理、洗浄などのような多工程を経るため異物の付着率が高く、完成精度が劣化する。これに対して、本実施の形態１では、加工、洗浄プロセスおよびドライエッチング工程の削減により異物発生を低減でき、また、精度を向上できるので、マスクＭＨＲの信頼性および歩留まりを向上できる。マスクの製造ＴＡＴという観点では、一般的なハーフトーン型の位相シフトマスクの場合、複雑な製造プロセスが必要な上、ハーフトーン膜１１の透過率や位相差の検査などの時間のかかる検査工程やマスク製造後の運搬工程が必要であり、マスクの納期が遅延する。これはウエハに転写されるパターンの微細化に伴い益々問題となる。これに対して、本実施の形態１では、既に上記検査に合格しストックされている標準マスクＭＨを出発材料としてマスクＭＨＲを製造するので、上記透過率や位相差等の検査工程および運搬工程等のさまざまな工程を削減できる。また、マスクＭＨＲの検査は比較的簡単にできる。このため、マスクＭＨＲの納期を短縮できる。したがって、ゲートアレイの納期を短縮できる。マスクコストの観点では、一般的なハーフトーン型の位相シフトマスクの場合、複雑な製造プロセスが必要な上、高精度が要求される高度な検査工程やマスク製造後の運搬工程が必要であり、マスクのコストが高くなる。これに対して本実施の形態１においては、上記のように複雑な製造プロセス、高度な検査工程および運搬工程等のさまざまな工程を削減できるので、マスクＭＨＲのコストを大幅に削減できる。さらに、標準マスクの作成には製品毎による開口パターンの密度差が無く安定した大量生産が可能であり、さらなるコスト低減を推進できる。また、論理変更という観点では、次の効果が得られる。ゲートアレイ等のようなＡＳＩＣでは、高機能化するほど製品開発に要する工数や期間がかかる反面、製品の陳腐化も速く製品寿命が短いことから納期の短縮が益々望まれている。また、ＡＳＩＣでは、ユーザの要求仕様に従い設計された製品をユーザの要求数だけ製造するので、品種は増えるが生産数がメモリ製品等に比べると少ないのが一般的であり、量産効果によるコストダウンは見込めない場合が多い。このため、マスク作成において如何にして無駄を少なくしてコストを抑えるかが望まれている。しかし、一般的なハーフトーン型の位相シフトマスクでは、論理変更に際して、新しいマスク基板を用意して、ハーフトーン膜を堆積し、ハーフトーン膜に開口パターンをエッチング法によって形成し、さらにハーフトーン膜１１の透過率や位相差の検査等のような高度で時間のかかる検査を行う必要があるので、マスクの完成に多大な時間とコストがかかる。これに対して、本実施の形態１では、上記標準マスクＭＨを出発材料としてマスクＭＨＲを作成するので、論理変更に対して容易に、短時間で、しかも高い品質を維持したまま対応できる。したがって、ゲートアレイの納期の短縮およびコストの低減を実現できる。全体的な観点では、一般のハーフトーン型の位相シフトマスクの場合、微細な開口パターンの形成とハーフトーン仕様のために工数が増大する傾向にある。これに対して、本実施の形態１においては、必要な開口パターン１２ａを、レジスト膜のパターンの形成により選択するだけなので、工数を大幅に低減できる。
【００６３】
次に、上記マスクＭＨＲを用いた露光方法によりウエハにホールパターンを転写する方法の一例を図３５〜図３８により説明する。図３５は露光装置ＥＸＰの一例の説明図、図３６は露光処理の説明図、図３７は図３６時のウエハ１５の要部拡大断面図、図３７は現像処理後のウエハ１５の要部断面図をそれぞれ示している。なお、図３５においては、露光装置の機能を説明するために必要な部分のみを示したが、その他の通常の露光装置（スキャナやステッパ）に必要な部分は通常の範囲で同様である。
【００６４】
露光装置ＥＸＰは、例えば縮小比４：１の走査型縮小投影露光装置（スキャナ）である。露光装置ＥＸＰの露光条件は、例えば次の通りである。すなわち、露光光Ｌには、例えば露光波長２４８ｎｍのＫｒＦエキシマレーザ光を用い、光学レンズの開口数ＮＡ＝０．６５、照明の形状は円形であり、コヒーレンシ（σ：sigma）値＝０．７である。マスクとしては、前記マスクＭＨＲ等のようなレジストマスクの他、通常のマスクを用いる。ただし、露光光Ｌは、上記のものに限定されるものではなく種々変更可能であり、例えばｇ線（波長４３６ｎｍ）、ｉ線（波長３６５ｎｍ）、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）、Ｆ2ガスレーザ光（波長１５７ｎｍ）または超紫外線（波長〜１３ｎｍ）を用いても良い。
【００６５】
露光光源Ｅ１から発する露光光Ｌは、フライアイレンズＥ２、アパーチャＥ３、コンデンサレンズＥ４、Ｅ５及びミラーＥ６を介してマスクＭＨＲ（ここではレチクル）を照明する。光学条件のうち、コヒーレンシはアパーチャＥ３の開口部の大きさを変化させることにより調整した。マスクＭＨＲ上には異物付着によるパターン転写不良等を防止するための上記ペリクルＰＥが設けられている。マスクＭＨＲ上に描かれたマスクパターンは、投影レンズＥ７を介して処理基板であるウエハ１５上に投影される。なお、マスクＭＨＲは、マスク位置制御手段Ｅ８およびミラーＥ９で制御されたステージＥｓｔ上に載置され、その中心と投影レンズＥ７の光軸とは正確に位置合わせがなされている。マスクＭＨＲは、その第１主面がウエハ１５の主面（デバイス面）に向けられ、マスクＭＨＲの第２主面がコンデンサレンズＥ５に向けられた状態でステージＥｓｔ上に置かれている。したがって、露光光Ｌは、マスクＭＨＲの第２主面側から照射され、マスクＭＨＲを透過して、マスクＭＨＲの第１主面側から投影レンズＥ７に照射される。
【００６６】
ウエハ１５は、その主面を投影レンズＥ７側に向けた状態で試料台Ｅ１１上に真空吸着されている。ウエハ１５は、上記素子形成基板１Ｓを基本構成要素とする平面略円形状の薄板からなり、その主面上には、図３６および図３７に示すように、露光光Ｌに感光するフォトレジスト膜１６が塗布されている。試料台Ｅ１１は、投影レンズＥ７の光軸方向、すなわち、試料台Ｅ１１の基板載置面に垂直な方向（Ｚ方向）に移動可能なＺステージＥ１２上に載置され、さらに試料台Ｅ１１の基板載置面に平行な方向に移動可能なＸＹステージＥ１３上に搭載されている。ＺステージＥ１２及びＸＹステージＥ１３は、主制御系Ｅ１４からの制御命令に応じてそれぞれの駆動手段Ｅ１５，Ｅ１６により駆動されるので、所望の露光位置に移動可能である。その位置はＺステージＥ１３に固定されたミラーＥ１７の位置としてレーザ測長機Ｅ１８で正確にモニタされている。また、ウエハ１５の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージＥ１２を駆動させることにより、ウエハ１５の主面は常に投影レンズＥ７の結像面と一致させることができる。
【００６７】
マスクＭＨＲとウエハ１５とは、縮小比に応じて同期して駆動され、露光領域がマスクＭＨＲ上を走査しながらマスクパターンをウエハ１５上に縮小転写する。このとき、ウエハ１５の表面位置も上述の手段によりウエハ１５の走査に対して動的に駆動制御される。ウエハ１５上に形成された回路パターンに対してマスクＭＨＲ上の回路パターンを重ね合わせ露光する場合、ウエハ１５上に形成されたマークパターンの位置をアライメント検出光学系を用いて検出し、その検出結果からウエハ１５を位置決めして重ね合わせ転写する。主制御系Ｅ１４はネットワーク装置と電気的に接続されており、露光装置ＥＸＰの状態の遠隔監視等が可能となっている。上記の説明では、露光装置として走査型縮小投影露光装置（スキャナ）を用いた場合について説明したが、これに限定されるものではなく、例えばマスク上の回路パターンの投影像に対してウエハを繰り返しステップすることで、マスク上の回路パターンをウエハ上の所望の部分に転写する縮小投影露光装置（ステッパ）を用いても良い。
【００６８】
このような露光装置ＥＸＰを用いた露光処理後、ウエハ１５に対して現像処理を施すことにより、ウエハ１５の主面上（絶縁膜８ａ上）にフォトレジスト膜１６からなるレジストパターン１６ａを形成する。レジストパターン１６ａは、コンタクトホール形成領域が露出され、それ以外を覆うようなパターンに形成されている。コンタクトホール形成領域に形成された開口パターン１７は、平面がほぼ円形状の微細な孔パターンであり、その底面からは絶縁膜８ａの上面が露出されている。この工程後、レジストパターン１６ａをエッチングマスクとして、そこから露出する絶縁膜８ａをエッチングすることにより、前記図４および図５に示したコンタクトホールＣＮＴを形成する。このようにしてウエハ１５に、微細なコンタクトホールＣＮＴを高い寸法精度で形成することができる。
【００６９】
（実施の形態２）
本実施の形態２の半導体集積回路装置は、例えばエンベデッドアレイ（ＥＣＡ：Embedded Cell Array）等のようなセルベース型集積回路装置である。図３９は本実施の形態２の半導体集積回路装置を構成するチップ１Ｃの一例の全体平面図を示している。本実施の形態２のチップ１Ｃにおいては、内部回路領域ＣＡにマクロセル部（第２論理回路領域）２０ａ，２０ｂが配置されている。このマクロセル部２０ａ，２０ｂには、前記したようにＲＡＭやＲＯＭあるいはＰＬＬ（Phase-locked Loop）回路等のような特殊な回路が形成されている。それ以外の構成は、前記実施の形態１と同じである。
【００７０】
図４０は図３９のチップ１Ｃにおけるホールパターンをウエハに転写する際に用いるマスクＭＨＲの一例の全体平面図、図４１は図４０のマスクＭＨＲの標準マスクＭＨの一例の全体平面図をそれぞれ示している。マスクＭＨＲにおいて領域（第４領域）Ａ５，Ａ６は、それぞれ図３９のマクロセル部２０ａ、２０ｂのコンタクトホールのパターン転写領域を示している。領域Ａ５には、マクロセル部２０ａのコンタクトホールを転写するための相対的に面積の異なる２種類の開口パターン１２ｆ，１２ｇが複数形成され、領域Ａ６には、マクロセル２０ｂのコンタクトホールを転写するための同一面積の開口パターン１２ｈが複数形成されている。この領域Ａ５，Ａ６は、感電子線レジスト膜１３ａが被覆されておらず、露出されている。また、領域Ａ５，Ａ６には、マクロセル部２０ａ、２０ｂの回路を形成するのに必要なコンタクトホールを転写するための開口パターン１２ｆ，１２ｇ，１２ｈのみが配置されている。すなわち、領域Ａ５．Ａ６は、周辺回路領域Ｉ／Ｏを転写するための領域Ａ３と同様の構成とされている。これは、マクロセル部２０ａ，２０ｂを構成するソースおよびドレイン用の半導体領域（活性領域Ｌ）やコンタクトホール等のような各種構成部の配置がほとんど決まっており、あまり変更を要しないからである。すなわち、マクロセル部２０ａ，２０ｂは、その設計データ中にソースおよびドレイン用の半導体領域（活性領域Ｌ）やコンタクトホールの最適な配置や寸法等のデータを有しており、その配置や寸法等であれば安定した動作が可能であることが確認されている。このため、ソースおよびドレイン用の半導体領域（活性領域Ｌ）やコンタクトホール等のような各種構成部の配置や寸法等を変更しない方が、安定した回路動作のマクロセル部２０ａ，２０ｂを得る上で有利だからである。このようなセルベース型集積回路装置では、マクロセル間やマクロセルと他の論理回路とを電気的に接続するビアホールの配置変更の方が、マクロセル内のコンタクトホールの配置よりも多いので、そのビアホールの形成時に用いるマスクに対しては、前記実施の形態１で説明した構成を採用することが好ましい。このような構成以外は、前記実施の形態１のマスクＭＨＲと同じである。すなわち、論理の変更が行われる領域Ａ２には、図４１に示すように、配線チャネルのグリッド線の全部の交点に開口パターン１２ａが配置され、そのうちの回路形成に必要とされる開口パターン１２ａおよびその周辺のハーフトーン膜１１が図４０に示すように感電子線レジスト膜１３ａのパターンから露出されている。
【００７１】
このように本実施の形態２によれば、安定動作が見込まれる信頼性の高いマクロセル部２０ａ，２０ｂを有する半導体集積回路装置を短期間で、また、低コストで製造することができる。
【００７２】
（実施の形態３）
本実施の形態３においては、マスク上のレジスト膜がポジ形の場合におけるＯＰＣ（Optical Proximity Correction）の適用例について説明する。図４２はその一例のマスクＭＨＲにおける領域Ａ２の要部拡大平面図、図４３および図４４はそれぞれ図４２のＸ１２−Ｘ１２線およびＸ１３−Ｘ１３線の断面図を示している。開口パターン１２ａ１は、ウエハ上に孤立したホールパターンを転写するためのパターンを例示し、また、開口パターン１２ａ２は、ウエハ上に密集する複数のホールパターンを転写するためのパターンを例示している。本実施の形態３においては、ウエハ上に形成しようとしているホールパターンの周辺のパターンの疎密に応じて、マスクＭＨＲのポジ型の感電子線レジスト膜１３の開口パターン１４の大きさを変えて、開口パターン１２ａ１，１２ａ２の周辺の露出されているハーフトーン膜１１の幅Ｗ４，Ｗ５を変える。これにより、ホールパターンの状況に最適な光強度補正を行い、ＯＰＣ効果を得ることができる。
【００７３】
図４５は、ホールパターンの微細加工時のＯＰＣルールの説明図である。寸法Ｗ６は開口パターン１２の開口寸法、寸法Ｗ７は感電子光レジスト膜の開口パターン１４の開口寸法、寸法Ｄ１は、マスクサイジング量（開口パターン１２ａから開口パターン１４の開口端までの距離）、寸法Ｄ２は、対象の開口パターン１２ａに最も近く隣接している開口パターン１２ａまでの距離を示している。図４５に示すように、開口パターン１２ａの各辺毎に最隣接する開口パターン１２ａとの距離Ｄ２を測定し、その値に応じてバイアス（寸法Ｄ１）をかける。この効果により、ホールパターンの疎密による寸法相違を低減することができる。
【００７４】
（実施の形態４）
本実施の形態４においては、マスク上のレジスト膜がネガ形の場合におけるＯＰＣの適用例について説明する。図４６はその一例のマスクＭＨＲにおける領域Ａ２の要部拡大平面図、図４７は図４６のＸ１４−Ｘ１４線の断面図をそれぞれ示している。開口パターン１２ａ３は、ウエハ上にホールパターンを転写するためのパターンを示している。本実施の形態４においては、マスクＭＨＲ上において開口パターン１４から所望の開口パターン１２ａ３と、それを取り囲むの複数の開口パターン１２ａ４とが露出されている。ただし、所望の開口パターン１２ａ３の周囲の開口パターン１２ａ４には、開口パターン１２ａ４よりも小さな平面寸法の感電子線レジスト膜１３ａ１のパターンが配置されており、その開口パターン１２ａ４自体が露光処理によってウエハ上のフォトレジスト膜に転写（感光）されないように設定されている。すなわち、この複数の開口パターン１２ａ４は、所望の開口パターン１２ａ３を透過した光の不足分を補うことにより開口パターン１２ａ３により転写されるホールパターンの寸法精度を向上させるための補助開口パターンとしての機能を有するものである。このような構成とすることにより、ウエハ上に形成される所望のホールパターンの寸法精度を向上させることが可能となる。
【００７５】
（実施の形態５）
本実施の形態５においては、前記標準マスクの変形例を図４８および図４９により説明する。図４８は標準マスクＭＨの要部平面図、図４９は図４８の標準マスクＭＨの要部拡大平面図を示している。本実施の形態５においては、例えば標準マスクＭＨの領域Ａ２の外周にダミーの開口パターン１２ａｄが配置されている。このような開口パターン１２ａｄを配置することにより、領域Ａ２内の最外周に配置された開口パターン１２ａの寸法精度を向上させることができる。また、開口パターン２ａｄを前記実施の形態３，４で説明したようにＯＰＣ効果を生じさせるような領域として使用することにより、領域Ａ２内の最外周の開口パターン１２ａによりウエハ上のフォトレジスト膜に転写されるホールパターンの寸法精度を向上させることが可能となる。
【００７６】
（実施の形態６）
本実施の形態６においては、ハーフトーン膜の表面に保護膜を形成するマスク構造について説明する。図５０は、そのマスクＭＨＲの要部拡大断面図を示している。本実施の形態６においては、マスクＭＨＲの第１主面側に、ハーフトーン膜１１のパターンおよびそこから露出するマスク基板１０の第１主面を覆うように保護膜２１が形成されている。保護膜２１は、例えばスパッタリング法によって形成された酸化シリコン膜またはＳＯＧ（Spin On Glass）膜等のような透明な材料からなり、光透過率や透過光の位相が変動しないように形成されている。保護膜２１を設けたことにより、図９の標準マスクストック工程１０５の後の機械的衝撃から標準マスクＭＨを保護することができる。特に本実施の形態６のマスクＭＨＲでは、保護膜２１を形成することにより、標準マスクＭＨの耐性を向上させることができるので、標準マスクＭＨの再利用回数を増加させることが可能となる。
【００７７】
（実施の形態７）
本実施の形態７においては、標準マスクの所望の開口パターンを選択すべく標準マスクの第１主面上に形成したレジストパターンをハーフトーン膜とする場合について説明する。図５１は、本実施の形態７のマスクＭＨＲの領域Ａ２の要部拡大断面図を示している。マスクＭＨＲには、前記実施の形態１〜６と同様に感電子線レジスト膜１３ａのパターンが形成されている。ただし、本実施の形態７においては、感電子線レジスト膜１３ａがハーフトーン膜として機能するようにその厚さが調整されている。したがって、マスクＭＨＲのハーフトーン膜１１を透過した露光光Ｌ２と、感電子線レジスト膜１３ａのパターンを透過した露光光Ｌ３とでは位相および光強度がほぼ同等とされている。この場合にもウエハ上に転写されるホールパターンの寸法精度を向上させることができる。
【００７８】
（実施の形態８）
本実施の形態８においては、標準マスクの周辺領域にメタル枠を設けた構造について説明する。図５２は本実施の形態８の標準マスクＭＨの一例の全体平面図、図５３は図５２のＸ１５−Ｘ１５線の断面図を示している。本実施の形態８においては、標準マスクＭＨの第１主面における領域Ａ４に、チップ転写用の領域Ａ１の外周を縁取るように平面枠状の遮光枠２２が形成されている。遮光枠２２は、例えばクロム（Ｃｒ）等のようなメタルからなり、マスク基板１０の第１主面に接して形成されている。遮光枠２２の一部は除去されて開口パターン１２ｃ〜１２ｅが形成されている。ここでは、遮光枠２２が領域Ａ１の外周から標準マスクＭＨの外周端までにわたって形成されている場合が例示されているが、これに限定されるものではなく、例えば図５２の場合よりも幅の狭い枠形状としても良い。
【００７９】
（実施の形態９）
本実施の形態９においては、標準マスクが前記バイナリマスクの場合について説明する。この場合は、前記標準マスクＭＨのハーフトーン膜１１に代えて遮光膜を形成し、その遮光膜の一部を開口することで前記実施の形態１〜８と同様に複数の開口パターン１２ａ〜１２ｅを形成する。この遮光膜は、例えばクロム等のような金属膜でも良いし、また、露光光に対して遮光性を有するレジスト膜を用いる。この場合の所望の開口パターン１２ａの選択については、前記実施の形態１〜８と同様に、露光光に対して遮光性を有するレジスト膜を標準マスクＭＨの第１主面上に堆積し、これを所望形状にパターニングすることによって行う。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８１】
例えば前記実施の形態１〜９においては、論理回路の変更に適用した場合について説明したが、これに限定されるものではなく、例えばＲＯＭを有する半導体集積回路装置においてメモリセル領域内におけるコンタクトホールの配置の仕方でＲＯＭのメモリデータを設定（または変更）するような製品にも前記実施の形態で説明した方法を適用できる。この場合、ニーズに合わせてＲＯＭのデータを素早く変更できるので、様々なメモリデータ種類のＲＯＭを有する半導体集積回路装置を短期間のうちに納品できる。
【００８２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳゲートアレイに適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体集積回路装置等の他の半導体集積回路装置の製造方法にも適用できる。また、マイクロマシンや液晶装置の製造方法に適用することもできる。特に回路変更が頻繁に行われるような構成を有するものに適用して有効である。
【００８３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８４】
すなわち、ハーフトーン膜に開口形成された複数の開口パターンのうちの所望の開口パターンを、露光光に対して遮光性を有するレジスト膜からなるパターンにより選択的に残すことで作成されたハーフトーン型の位相シフトマスクを用いた縮小投影露光処理によって所望の半導体集積回路装置のパターンを形成することにより、半導体集積回路装置のＴＡＴを短縮できるので、半導体集積回路装置の納期を短縮させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置が形成された半導体チップの全体平面図である。
【図２】図１における内部回路領域の一例の要部拡大平面図である。
【図３】図２のＸ１−Ｘ１線の断面図である。
【図４】図１における内部回路領域の一例の要部拡大平面図である。
【図５】図４のＸ２−Ｘ２線の断面図である。
【図６】レイアウト設計上の配線チャネルを示すグリッド線の説明図である。
【図７】図６の配線チャネルにホールパターンおよび配線を配置した場合の一例の説明図である。
【図８】図４の基本セルの一群に、配線チャネルを示すグリッドを重ねて示した説明図である。
【図９】本発明の一実施の形態におけるマスクの製造フロー図である。
【図１０】本発明の一実施の形態におけるマスクの製造工程中の標準マスクの全体平面図である。
【図１１】図１０のＸ３−Ｘ３線の断面図である。
【図１２】図１０の標準マスクの内部回路領域を転写するための領域の要部拡大平面図である。
【図１３】図１２のＸ４−Ｘ４線の断面図である。
【図１４】図１０に続くマスクの製造工程中の標準マスクの全体平面図である。
【図１５】図１４のＸ５−Ｘ５線の断面図である。
【図１６】図１４の標準マスクの内部回路領域を転写するための領域の要部拡大平面図である。
【図１７】図１６のＸ６−Ｘ６線の断面図である。
【図１８】図１７の変形例を示す標準マスクの要部拡大平面図である。
【図１９】図１８のＸ７−Ｘ７線の断面図である。
【図２０】マスクにおいて内部回路領域のホールパターンを転写する領域内に必要とされる開口パターンの配置例の説明図である。
【図２１】マスクにおいて内部回路領域のホールパターンを転写する領域内に必要とされる開口パターンの配置例の説明図である。
【図２２】標準製品におけるホール利用率の一例の説明図である。
【図２３】本発明の一実施の形態におけるマスクの一例の全体平面図である。
【図２４】図２３のＸ８−Ｘ８線の断面図である。
【図２５】図２３の内部回路領域のホールパターンを転写する領域の要部拡大平面図である。
【図２６】図２５のＸ９−Ｘ９線の断面図である。
【図２７】図２３のマスクにおける露光光の位相調整効果の説明図である。
【図２８】図２３のマスクにおける露光光の位相調整効果による光強度分布の説明図である。
【図２９】図２３のマスクにおける露光光の位相調整効果による光強度分布の説明図である。
【図３０】図２３のマスクにおける露光光に対して遮光性を有するレジストパターンの配置の説明図である。
【図３１】図９のパターン転写工程時における標準マスクの領域の前記図１６と同一箇所における平面図である。
【図３２】図３１のＸ１０−Ｘ１０線の断面図である。
【図３３】図９の現像工程後のマスクの領域の前記図２５と同一箇所における平面図である。
【図３４】図３３のＸ１１−Ｘ１１線の断面図である。
【図３５】本発明の一実施の形態である半導体装置の製造方法で用いる露光装置の一例の説明図である。
【図３６】図３５の露光処理の説明図である。
【図３７】図３６の処理時におけるウエハの要部拡大断面図である。
【図３８】図３７に続く現像処理工程後のウエハの要部断面図である。
【図３９】本発明の他の実施の形態における半導体集積回路装置を構成する半導体チップの一例の全体平面図である。
【図４０】図３９の半導体チップにおけるホールパターンをウエハに転写する際に用いるマスクの一例の全体平面図である。
【図４１】図４０のマスクを構成する標準マスクの一例の全体平面図である。
【図４２】本発明のさらに他の実施の形態におけるマスクの要部拡大平面図である。
【図４３】図４２のＸ１２−Ｘ１２線の断面図である。
【図４４】図４２のＸ１３−Ｘ１３線の断面図である。
【図４５】ホールパターンの微細加工時のＯＰＣルールの説明図である。
【図４６】本発明の他の実施の形態であるマスクの要部拡大平面図、
【図４７】図４６のＸ１４−Ｘ１４線の断面図である。
【図４８】本発明の他の実施の形態である標準マスクの要部平面図である。
【図４９】図４８の標準マスクの要部拡大平面図である。
【図５０】本発明の他の実施の形態であるマスクの要部拡大断面図である。
【図５１】本発明のさらに他の実施の形態であるマスクの要部拡大断面図である。
【図５２】本発明の他の実施の形態である標準マスクの一例の全体平面図である。
【図５３】図５２のＸ１５−Ｘ１５線の断面図である。
【符号の説明】
１Ｃ 半導体チップ
１Ｓ 素子形成基板
２ 基本セル
３ 入出力セル
４ 外部端子
５ 分離部
６Ｐ 半導体領域
６Ｎ 半導体領域
７ ゲート絶縁膜
８ａ 絶縁膜
１０ マスク基板
１１ ハーフトーン膜
１２ａ 開口パターン
１２ａ１，１２ａ２ 開口パターン
１２ａ３ 開口パターン
１２ａ４ 開口パターン
１２ａｄ 開口パターン
１２ｂ 開口パターン
１２ｃ〜１２ｅ 開口パターン
１２ｆ，１２ｇ，１２ｈ 開口パターン
１３ａ 感電子線レジスト膜
１３ａ１ 感電子線レジスト膜
１４ 開口パターン
１５ ウエハ
１６ フォトレジスト膜
１６ａ レジストパターン
１７ 開口パターン
２０ａ，２０ｂ マクロセル部
２１ 保護膜
２２ 遮光枠
ＣＡ 内部回路領域（論理回路領域、第１論理回路領域）
Ｉ／Ｏ 周辺回路領域（周辺回路領域）
Ｑｐ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｌ 活性領域
Ｇ ゲート電極
ＣＮＴ コンタクトホール
Ｖｉａ１〜Ｖｉａ７ ビアホール
ＭＨ 標準マスク（第１マスク）
ＭＨＲ マスク（第２マスク）
Ａ１ 領域
Ａ２ 領域（第１領域）
Ａ３ 領域（第２領域）
Ａ４ 領域（第３領域）
Ａ５，Ａ６ 領域（第４領域）
ＥＸＰ 露光装置
Ｅ１ 露光光源
Ｅ２ フライアイレンズ
Ｅ３ アパーチャ
Ｅ４、Ｅ５ コンデンサレンズ
Ｅ６ ミラー
Ｅ７ 投影レンズ
Ｅ８ マスク位置制御手段
Ｅ９ミラー
Ｅｓｔ ステージ
Ｅ１１ 試料台
Ｅ１２ Ｚステージ
Ｅ１３ ＸＹステージ
Ｅ１４ 主制御系
Ｅ１５，Ｅ１６ 駆動手段
Ｅ１７ ミラー
Ｅ１８ レーザ測長機
Ｌ，Ｌ１〜Ｌ３ 露光光
ＰＥ ペリクル
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、半導体集積回路装置の製造工程における露光技術に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路装置の露光工程は、露光光源から放射された光をマスクを介してウエハ上のフォトレジスト膜に照射することにより、フォトレジスト膜に所望の集積回路パターンを転写する工程である。この露光工程で使用される通常のマスクには、遮光パターンと透明パターンとにより集積回路パターンの原画が形成されている。通常のマスクの遮光パターンは、例えばクロム（Ｃｒ）等のような金属膜により形成されている。ところで、近年、半導体集積回路装置においては、パターンの微細化が進められ、ウエハ上のフォトレジスト膜におけるパターンの解像度の向上が求められており、位相シフトマスクやＯＰＣ（Optical Proximity Correction）マスク等のような超解像マスクを使用せざるを得ない状況にある。位相シフトマスクは、透過光の位相を変調するとで解像度を向上させるために工夫されたマスクである。位相シフトマスクの１つであるハーフトーン型の位相シフトマスクは、マスク基板上に光透過率が４〜６％程度の半透明膜（または半遮光膜）を形成し、位相を１８０度反転させるようにしてパターンの解像度を向上させたマスクである。
【０００３】
なお、マスクについては、例えば特開平９−２１１８３７号公報に記載があり、ハーフトーン位相シフタ上に、炭化して遮光性を高めたフォトレジスト膜のパターンを設けたマスクについて開示されている。また、例えば特開平６−３４７９９４号公報には、ハーフトーン方式位相シフトマスクにおいて、半遮光領域に設けられた光透過領域に隣接する欠陥領域に遮光体を選択的に設ける技術について開示されている。また、例えば特開平９−８０７４１号公報には、ハーフトーン位相シフトマスクの白抜き欠陥領域に遮光体を設ける技術について開示されている。また、例えば特開平５−２８９３０７号公報には、通常の電子線感応レジスト膜や光感応レジスト膜がＡｒＦエキシマレーザに対して透過率を０％にできることを利用して、マスク基板上の遮光パターンをレジスト膜で構成する技術が開示されている。
【０００４】
【発明が解決しようとする課題】
ところが、近年、半導体集積回路装置においては、回路性能の向上要求に伴い１つの半導体集積回路装置を製造するのに必要なマスクの総数が増える傾向にあることや集積回路パターンの微細化要求に伴い上記超解像マスクを使用せざるを得ない状況にあること等から、半導体集積回路装置の製造時間に占めるマスクの製造時間が増大しつつあり、半導体集積回路装置の納期短縮を阻害する問題がある。特に、ハーフトーン型の位相シフトマスクにおいては、通常のマスクに比べてマスク製造（検査工程を含む）に時間がかかる、という問題がある。
【０００５】
本発明の目的は、半導体集積回路装置のＴＡＴ（Turn Around Time）を短縮することのできる技術を提供することにある。
【０００６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００８】
すなわち、本発明は、透過光の位相を反転させるハーフトーン膜に開口形成された複数の開口パターンのうちの所望の開口パターンを、露光光に対して遮光性を有するレジスト膜からなるパターンにより選択的に残すことで作成されたマスクを用いた縮小投影露光処理によって、所望の半導体集積回路装置のパターンを形成する工程を有するものである。
【０００９】
また、本発明は、マスク基板上に堆積された所定領域のハーフトーン膜において、配線チャネルの格子交点の全てにホールパターン形成用の複数の開口パターンを配置する第１マスクを用意する工程、前記第１マスク上に、露光光に対して遮光性を有するレジスト膜からなるパターンを形成することにより、前記複数の開口パターンのうちの回路形成に使用する開口パターンが選択された第２マスクを作製するる工程、前記第２マスクを用いた縮小投影露光処理によってウエハ上のフォトレジスト膜に所望のホールパターンを転写する工程を有するものである。
【００１０】
【発明の実施の形態】
本願実施の形態を説明する前に、用語の意味を説明すると次の通りである。
【００１１】
１．ウエハとは、半導体集積回路の製造に用いるシリコン単結晶基板（半導体ウエハまたは半導体集積回路ウエハ；一般にほぼ平面円形状）、サファイア基板、ガラス基板その他の絶縁、反絶縁または半導体基板等並びにそれらの複合的基板を言う。
【００１２】
２．デバイス面とは、ウエハの主面であってその面にフォトリソグラフィにより、複数のチップ領域に対応するデバイスパターンが形成される面を言う。
【００１３】
３．マスク：パターン原画が描かれた基板の総称で、パターンの原寸法の数倍のパターンが形成されるレチクルを含む。可視、紫外光等を用いた露光装置に用いられる。マスクには、通常のマスク、位相シフトマスクおよびレジストマスクがある。
【００１４】
４．通常のマスク（メタルマスクまたはクロムマスク）：透明なマスク基板上に、例えばクロム（Ｃｒ）等のようなメタルからなる遮光パターンと、光透過パターンとでマスクパターンを形成した一般的なマスクのことを言う。
【００１５】
５．ハーフトーン型の位相シフトマスク：位相シフトマスクの一種でシフタと遮光膜を兼用するハーフトーン膜の透過率が１％以上、４０％未満で、それが無い部分と比較したときの位相シフト量が光の位相を反転させるハーフトーンシフタを有するものである。
【００１６】
６．レジストマスクまたはレジスト遮光体マスク：本願でレジストマスクというのは、一般に感光性レジストをベースとした膜を電子線（イオンビーム）や光（真空紫外、遠紫外、近紫外等の紫外線、可視光）等のエネルギービームリソグラフィーやフォトリソグラフィーの手法で感光してマスク基板上にパターニングしたものを言う。遮光膜としては真空紫外、遠紫外、近紫外等の紫外線、可視光の全部または一部を遮蔽する。感光性は上記樹脂自体の属性であり（但し、必要があれば光吸収剤や光散乱物質を添加する場合もある）、ハロゲン化銀等の添加組成物が感光性の主体をなすエマルジョンマスク等は原則として、ここで言うレジストマスクに対応しないものとする。すなわち、現像して初めて所望の遮光性を発揮するものではなく、現像前から、又はマスク基板上に塗布等した時点ですでに遮光性を有するものである。ただし、それらを含めて各種の添加物を含むことを許容することは言うまでもない。レジストは一般に有機樹脂を主要な樹脂成分とするものであるが、無機物を添加することを許容する。
【００１７】
７．半導体の分野では紫外線は以下のように分類する。波長が４００ｎｍ程度未満で、５０ｎｍ程度以上を紫外線、３００ｎｍ以上を近紫外線、３００ｎｍ未満、２００ｎｍ以上を遠紫外線、２００ｎｍ未満を真空紫外線。なお、本願の主な実施の形態は、２５０ｎｍ未満、２００ｎｍ以上のＫｒＦエキシマレーザによる遠紫外域でも可能であることは言うまでもない。また、１００ｎｍ未満、５０ｎｍ以上の紫外線の短波長端領域及び４００ｎｍ程度から５００ｎｍ程度の可視短波長短領域でも本発明の原理を適用することは同様に可能である。
【００１８】
８．「遮光（遮光領域、遮光膜、遮光パターン等）」と言うときは、その領域に照射される露光光のうち、４０％未満を透過させる光学特性を有することを示す。一般に数％から３０％未満のものが使われる。特に従来のクロムマスクの代替として使用されるバイナリマスク（またはバイナリ遮光パターン）では、その遮光領域の透過率がほぼ０、すなわち、１％未満、望ましくは０．５％未満、更に実際的には０．１％未満である。一方、「透明（透明膜、透明領域）」と言うときは、その領域に照射される露光光のうち、６０％以上を透過させる光学特性を有することを示す。透明領域の透過率は、ほぼ１００％、すなわち、９０％以上、望ましくは９９％以上である。
【００１９】
９．マスク遮光材料に関して「メタル」と言うときは、クロム、酸化クロム、その他の金属の同様な化合物を指し、広くは金属元素を含む単体、化合物、複合体等で遮光作用のあるものを含む。
【００２０】
１０．レジスト膜とは、一般に有機溶剤、ベース樹脂および感光剤を主成分とし、その他の成分も加わって構成されている。紫外線または電子線等のような露光光により感光剤は、光化学反応を起こし、その光化学反応による生成物が、あるいはその光化学反応による生成物が触媒となる反応により、ベース樹脂の現像液への溶解速度を大きく変化させ、露光および露光後に行われる現像処理によりパターンを形成するものを言う。露光部でのベース樹脂の現像液への溶解速度が小から大に変化するものをポジ型のレジストといい、露光部でのベース樹脂の現像液への溶解速度が大から小に変化するものをネガ型のレジストという。一般的なレジスト膜では、主成分中に無機材料は含まれないが、例外としてＳｉを含有するレジスト膜もこのレジスト膜に含まれるものとする。一般的なレジスト膜と感光性ＳＯＧ（Spin On Glass）との違いは、感光性ＳＯＧでは、主成分中にＳｉ−ＯやＳｉ−Ｎ等が含まれ、この部分が無機材料である点である。感光性ＳＯＧの主骨格は、ＳｉＯ2である。有機か無機かの違いは、終端部分にＣＨ3等が結合しているか否で決まる。一般に有機で終端させた方が安定であり、広く使われているが、感光性ＳＯＧの主要部とは関係無く、有機または無機のいずれでも可能である。
【００２１】
１１．半導体集積回路装置というときは、シリコンウエハやサファイア基板等のような半導体または絶縁体基板上に作られるものだけでなく、特に、そうでない旨明示された場合を除き、ＴＦＴ（Thin-Film-Transistor ）およびＳＴＮ（Super-Twisted-Nematic）液晶等のようなガラス等のような他の絶縁基板上に作られるもの等も含むものとする。
【００２２】
１２．ホールパターン：ウエハ上で露光波長と同程度又はそれ以下の二次元的寸法を有するコンタクトホール、ビアホール（スルーホール）等の微細パターンである。一般には、マスク上では正方形またはそれに近い長方形あるいは八角形等の形状であるが、ウエハ上では円形に近くなることが多い。
【００２３】
１３．ラインパターン：ウエハ上で配線等を形成する帯状のパターンを言う。
【００２４】
１４．セルベース型集積回路：セルベース設計方式を用いた集積回路を言う。回路セルを適宜ライブラリから抽出することで、回路セルレイアウト領域を設計するセミカスタムＩＣで、スタンダードセルにブロック（高機能化したマクロセル等）を混在可能とし、階層設計概念を取り入れた方式によるＩＣを言う。
【００２５】
１５．ＩＰ（Intellectual Property）：既に設計され、動作が確認されている回路機能ブロックを、設計資産として再利用が可能な回路ブロックまたは機能ブロックのことを言う。具体的には、マクロセル(Macro Cell)がある。
【００２６】
１６．マクロセル：基本セルよりも高機能で、大規模な特定用途の回路ブロックまたは機能ブロックを言う。マスクパターンが確定しているハードマクロと、ライブラリ情報はネットリスト表現までで、設計のたびにマスクパターンを生成するソフトマクロに分類される。マクロセルには、小規模な論理ゲートを表し高さ一定の標準セル（ポリセル）、規則的なレイアウト構造を持ちモジュールジェネレータにより入力パラメータに応じて自動生成されるＲＡＭ（Random Access Memory）、ＲＯＭ（Read Only Memory），ＰＬＡ(Programmable Logic Array)、乗算器、加算機またはデータパスなどのようなモジュールセル、ＣＰＵ（Central Processing Unit）やアナログセル、入出力（Ｉ／Ｏ：Input／Output)セル等がある。マクロセルは、マスクパターン情報以外に、自動配置配線のためのセル枠および端子情報、シミュレーションのための機能モデル、論理モデルおよび遅延パラメータ等のような情報がセルライブラリとして設計システム（コンピュータ等）に登録されており、シミュレーションのとき等、セルライブラリから簡単に呼び出して使用できる。上記ＲＡＭの例としては、ＤＲＡＭ（Dynamic RAM）、ＳＲＡＭ（Static RAM）またはＦＲＡＭ（Ferroelectric RAM）等がある。また、ＲＯＭの例としては、マスクＲＯＭ（ＭＲＯＭ）、フラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable ROM）等がある。
【００２７】
１７．配線格子とは、配線を配置する経路（配線チャネル）を示す線であって、互いに直交する複数の配線格子線によって構成されている。なお、配線格子とマクロセルの境界とが一致するタイプと、一致しないタイプがある。前者は、マクロセルの境界に配線を配置できるので、配線容易性を向上できる。後者は、セルサイズを小さくできるので、半導体チップのサイズ縮小が可能となる。
【００２８】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２９】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
【００３０】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００３１】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００３２】
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【００３３】
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す図もある。
【００３４】
また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳ・ＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）をＭＩＳと略し、ｐチャネル型のＭＩＳ・ＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳ・ＦＥＴをｎＭＩＳと略す。
【００３５】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００３６】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、例えばＣＭＩＳゲートアレイである。図１は、その半導体集積回路装置を構成する半導体チップ（以下、単にチップという）１Ｃの全体平面図を示している。このチップ１Ｃは、例えば平面四角形状のシリコン単結晶の小片を素子形成基板として構成され、その主面（デバイス面）中央の内部回路領域（論理回路領域、第１論理回路領域）ＣＡには複数個の基本セル２がＸ方向およびこれに直交するＹ方向に沿って等間隔に並んで敷き詰められている。すなわち、本実施の形態１のゲートアレイは、いわゆる全面敷き詰め型（ＳＯＧ：Sea Of Gate）あるいはチャネルレス型と称するゲートアレイである。ただし、本発明はＳＯＧ型に限定されるものではなく種々適用可能であり、例えば基本セル列（複数の基本セル２がＸ方向に沿って並んで配置されてなる）と配線チャネル領域とをＹ方向に沿って交互に内部回路領域に配置する一般的なゲートアレイや基本セル２の他にＲＯＭ（Read Only Memory）やＲＡＭ（Random Access Memory）等をも内部回路領域に配置する、いわゆる複合型のゲートアレイ（あるいはセルベース型集積回路）に適用することも可能である。各基本セル２は、基本的な論理回路（例えばＯＲ回路、ＮＯＲ回路、ＡＮＤ回路、ＮＡＮＤ回路、Ｅｘｃｌｕｓｉｖｅ−ＯＲ回路またはインバータ回路）を構成することが可能な１個または複数個の素子を有する単位領域である。
【００３７】
チップ１Ｃの主面において内部回路領域ＣＡの四辺外周には、周辺回路領域Ｉ／Ｏが配置されている。各周辺回路領域Ｉ／Ｏには、内部回路領域ＣＡの四辺に沿って複数の入出力セル３および外部端子４が配置されている。この入出力セル３は、例えば入力回路、出力回路または入出力双方向回路等のような入出力回路や保護ダイオードまたは保護抵抗等のような静電破壊防止回路を構成するための素子を含む単位領域である。この入力回路は、チップ１Ｃの外部からの電源電圧や電気信号をチップ１Ｃの内部回路に見合った状態にする機能を有し、出力回路はチップ１Ｃの内部で形成された電気信号をチップ１Ｃの外部の目的とする電子装置に減衰させないように伝送する機能を有している。また、外部端子４は、ボンディングワイヤまたはバンプ電極が接合される部分で、ここを通じてチップ１Ｃの内外間での電源電圧および電気信号の授受が行われる。なお、外部端子４は、例えば平面四角形状の導体膜からなり、各入出力セル３毎に配置されている。
【００３８】
図２は内部回路領域ＣＡの要部拡大平面図の一例を示し、図３は図２のＸ１−Ｘ１線の断面図を示している。ここには、基本セル２が、２つのｐＭＩＳＱｐおよび２つのｎＭＩＳＱｎを有する構成が例示されている。このｐＭＩＳＱｐとｎＭＩＳＱｎとによりＣＭＩＳ（Complementary MIS）回路を形成できる。基本セル２内のｐＭＩＳＱｐおよびｎＭＩＳＱｐのそれぞれは、活性領域Ｌと、これに対して交差するように配置された帯状の２本のゲート電極Ｇとのパターンを有している。このようなパターンを有する基本セル２がＸ，Ｙ方向に沿って繰り返し配置されている。図１の内部回路領域ＣＡには、Ｘ方向に沿って延在するｎウエルＮＷＬおよびｐウエルＰＷＬの帯状のパターンが、Ｙ方向に沿って交互に配置されている。そして、上記ｐＭＩＳＱｐはｎウエルＮＷＬの領域内に配置され、上記ｎＭＩＳＱｎはｐウエルＰＷＬの領域内に配置されている。ｎウエルＮＷＬおよびｐウエルＰＷＬは、チップ１Ｃを構成する素子形成基板（以下、単に基板という）１Ｓの主面から所望の深さに渡って所望の不純物が含有されることで形成されている。ｎウエルＮＷＬには、例えばリンまたはヒ素が含有され、ｐウエルＰＷＬには、例えばホウ素が含有されている。基板１Ｓは、例えばｐ型のシリコン単結晶からなり、その主面には、溝型の分離部（ＳＧＩ：Shallow Groove IsolationまたはＳＴＩ：Shallow Trench Isolation）５が形成されている。この分離部５は、基板１Ｓの厚さ方向に掘られた溝内に、例えばシリコン酸化膜（ＳｉＯ2等）からなる絶縁膜が埋め込まれてなり、平面的には上記活性領域Ｌを規定している。なお、この分離部は溝型のものに限定されるものではなく、例えば選択酸化（ＬＯＣＯＳ：Local Oxidation of Silicon）法によって形成されるフィールド絶縁膜によって構成することもできる。
【００３９】
上記基本セル２の２個のｐＭＩＳＱｐ，Ｑｐは、ソースおよびドレイン用のｐ型の半導体領域６Ｐと、ゲート絶縁膜７と、ゲート電極Ｇとを有している。半導体領域６Ｐには、例えばホウ素が含有されている。半導体領域６Ｐのうち、互いに平行に隣接するゲート電極Ｇ，Ｇの間の中央の半導体領域６Ｐは、２個のｐＭＩＳＱｐ，Ｑｐに共有の領域となっている。なお、ホットキャリアを抑制すべく、半導体領域６Ｐを、そのＭＩＳのチャネル側に配置された低不純物濃度領域と、それに電気的に接続されチャネルから低不純物濃度領域分だけ離間した位置に形成された高不純物濃度領域とで構成する、いわゆるＬＤＤ（Lightly Doped Drain）構造としても良い。また、ソース・ドレイン間のパンチスルーを抑制すべく、半導体領域６Ｐのチャネル側端部近傍において基板１Ｓの主面から所定の深さ位置に半導体領域６Ｐとは導電型の異なる半導体領域を設けても良い。
【００４０】
上記基本セル２の２個のｎＭＩＳＱｎ，Ｑｎは、ソースおよびドレイン用のｎ型の半導体領域６Ｎと、ゲート絶縁膜７と、ゲート電極Ｇとを有している。半導体領域６Ｎには、例えばリン（Ｐ）またはヒ素（Ａｓ）が含有されている。ｐＭＩＳＱｐと同様に、基本セル２の中央の半導体領域６Ｎは、２個のｎＭＩＳＱｎ，Ｑｎに共有の領域となっている。なお、ｎＭＩＳＱｎの場合もｐＭＩＳＱｐと同様に、ＬＤＤ構造としても良いし、パンチスルーを抑制するためのｐ型の半導体領域を設ける構造としても良い。
【００４１】
ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート絶縁膜７は、例えばシリコン酸化膜からなる。また、このゲート絶縁膜７を酸窒化膜（ＳｉＯＮ膜）によって形成しても良い。これにより、ゲート絶縁膜７中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜７中の電子トラップも低減することができるので、ホットキャリア耐性を向上させることが可能となる。これにより、ｐＭＩＳＱｐおよびｎＭＩＳＱｎの動作信頼性を向上させることが可能となる。
【００４２】
ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極Ｇは、例えばｎ形の低抵抗ポリシリコン膜上に、窒化チタン（ＴｉＮ）や窒化タングステン（ＷＮ）等のようなバリア金属膜を介してタングステン（Ｗ）等のような金属膜が下層から順に堆積されて形成されている（いわゆるポリメタル構造）。このバリア金属膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等の機能を有している。ポリメタル構造とすることによりゲート電極Ｇの抵抗を低減させることができ、ゲートアレイの動作速度を向上させることができる。ただし、ゲート電極Ｇはポリメタル構造に限定されるものではなく、例えば低抵抗ポリシリコンの単体膜で形成しても良いし、低抵抗ポリシリコン膜上にタングステンシリサイド等のようなシリサイド膜を堆積させてなる、いわゆるポリサイド構造としても良い。ゲート電極Ｇの長手方向両端部（活性領域Ｌの外周の分離領域と重なる位置）には幅広部が形成されており、ここに上層配線とのコンタクトホールが配置される。また、ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極Ｇは、互いに等しい寸法で同一のフォトリソグラフィ技術およびドライエッチング技術によるパターニング工程で形成されている。特に限定されるものではないが、ｐＭＩＳＱｐおよびｎＭＩＳＱｎのゲート電極Ｇのゲート長は、例えば０．１４μｍ程度である。ただし、基本セル２の構成は上記したものに限定されるものではなく種々変更可能である。例えば１個の基本セル２内に相対的にゲート幅の小さいＭＩＳと相対的にゲート幅の大きいＭＩＳとを配置する等、１個の基本セル２内にゲート電極寸法の異なるＭＩＳを配置しても良い。これにより、例えば駆動電流の大きなＭＩＳ（ゲート幅が相対的に大きなＭＩＳ）で構成される論理回路の入力に駆動電流の小さなＭＩＳ（ゲート幅が相対的に小さなＭＩＳ）を接続したい場合に、それを短い配線経路で実現できる。このようなゲート電極Ｇは、基板１Ｓの主面上の絶縁膜８ａによって覆われている。
【００４３】
図４はコンタクトホールＣＮＴの配置の一例を示し、図５は図４のＸ２−Ｘ２線の断面図を示している。絶縁膜８ａには、コンタクトホール（ホールパターン）ＣＮＴが形成されている。コンタクトホールＣＮＴは、ゲート電極Ｇの幅広部および半導体領域６Ｐ，６Ｎに重なるように配置されている。ここには基本セル２に接続可能な全てのコンタクトホールＣＮＴを例示している。実際には製品毎にコンタクトホールＣＮＴの配置が異なる場合がある。各コンタクトホールＣＮＴの底部からは、ゲート電極Ｇの幅広部や半導体領域６Ｐ，６Ｎの一部が露出されている。ゲートアレイでは、上記のように複数の基本セル２のパターンが共通パターンとして基板１Ｓに作り込まれている。そして、この複数の基本セル２間をホールパターン（コンタクトホールＣＮＴやビアホール）および配線によって接続することにより所望の論理回路を形成する。すなわち、ホールパターンと配線とのレイアウトの仕方によって種々の論理回路を形成することが可能になっている。ホールパターンおよび配線は、レイアウト設計上においてグリッド線上に配置される。
【００４４】
図６はレイアウト設計上の配線チャネルを示すグリッド線ＧＬｘ，ＧＬｙの説明図を示している。グリッド線ＧＬｘは、Ｘ方向に延在する配線チャネルを示し、Ｙ方向に沿って等ピッチに並んで複数配置されている。グリッド線ＧＬｙは、グリッド線ＧＬｘに対して直交するＹ方向に延在する配線チャネルを示し、Ｘ方向に沿って等ピッチに並んで複数配置されている。上記のように基本セル２は等間隔に繰り返し配置されているため、それらを接続するホールパターンおよび配線も、上記等ピッチに並んだグリッド線ＧＬｘ、ＧＬｙ上に配置する。図７は図６の配線チャネルにホールパターン（コンタクトホールＣＮＴ、ビアホールＶｉａ１，Ｖｉａ２）および配線Ｍ１，Ｍ２，Ｍ３を配置した場合の一例を示している。配線Ｍ１，Ｍ２，Ｍ３は、グリッド線ＧＬｘ，ＧＬｙに沿って配置され、コンタクトホールＣＮＴおよびビアホールＶｉａ１，Ｖｉａ２は、配線Ｍ１，Ｍ２，Ｍ３が交差する点（すなわち、グリッド線ＧＬｘ，ＧＬｙの交点）に配置される。ビアホールＶｉａ１，Ｖｉａ２は、スルーホールとも呼ばれ、異なる配線層の配線間を電気的に接続するホールパターンである。ビアホールＶｉａ１は、配線Ｍ１，Ｍ２を接続するホールパターンである。また、ビアホールＶｉａ２は、配線Ｍ２，Ｍ３を接続するホールパターンである。図８は、基本セル２の一群に、配線チャネルを示すグリッドＧＬｘ，ＧＬｙを重ねて示した図である。コンタクトホールＣＮＴは、グリッド線ＧＬｘ，ＧＬｙの交点のうち、基本セル２と接続可能な箇所に配置されている。
【００４５】
次に、このようなゲートアレイの製造工程（露光工程）時に用いる本実施の形態１のマスクの製造方法を図９のマスク製造フローに沿って図１０〜図３４により説明する。
【００４６】
まず、標準マスクの作成工程（図９の工程１００〜１０５）を説明する。図１０は本実施の形態１のマスクの製造工程中における標準マスク（第１マスク）ＭＨの全体平面図、図１１は図１０のＸ３−Ｘ３線の断面図、図１２は図１０の標準マスクＭＨの内部回路領域を転写するための領域の要部拡大平面図、図１３は図１２のＸ４−Ｘ４線の断面図をそれぞれ示している。
【００４７】
本実施の形態１においては、上記コンタクトホールＣＮＴをウエハに転写する際に用いるマスクを例として説明する。まず、平面四角形の平板状のマスク基板１０を用意する（図９の工程１００）。マスク基板１０は、例えば露光光に対して透明な合成石英ガラス板からなり、第１主面とその反対面（裏面）側の第２主面とを有している。続いて、このマスク基板１０の第１主面上に、例えばハーフトーン膜１１を堆積する（図９の工程１０１）。ハーフトーン膜１１は、半透明膜または半遮光膜とも呼ばれ、露光光の透過率を１％以上、４０％未満に低減する機能を有し、かつ、ハーフトーン膜１１を透過した光の位相をハーフトーン膜１１の無い光透過領域を透過した光の位相に対して１８０°反転させる機能を有している。本実施の形態１では、ハーフトーン膜１１として、露光光（例えばＫｒＦ）の透過率が、例えば１〜６％程度、厚さが、例えば５０〜１００ｎｍ程度のモリブデンシリサイド（ＭｏＳｉ）等をスパッタリング法等によって堆積した。ただし、ハーフトーン膜１１の材料は、これに限定されるものではなく種々変更可能であり、例えば酸窒化クロム（ＣｒＯＮ）またはクロム（Ｃｒ）を用いることができる。この場合、露光光の透過率が上記のように低減するように厚さ等の調整を行う。その後、ハーフトーン膜１１上に感電子線レジスト膜を塗布法等によって堆積し、これに開口パターンを描画した後、現像等を経て感電子線レジストパターンを形成する。続いて、その感電子線レジストパターンをエッチングマスクとして、そこから露出するハーフトーン膜１１をエッチングすることにより、開口パターン１２ａ〜１２ｃを形成する。その後、感電子線レジストパターンを除去して標準マスクＭＨを作成する（図９の工程１０２）。続いて、この標準マスクＭＨに対して、例えば黒欠陥および白欠陥の有無、透過光の位相差の良否等について検査する（図９の工程１０３）。検査の結果、修正可能な欠陥が見出された場合は修正処理を行い（図９の工程１０４ａ）、修正後に再度検査を行う。検査工程で合格した標準マスクＭＨは運搬されてストックされる（図９の工程１０４ｂ，１０５）。
【００４８】
このように作成された標準マスクＭＨは、種々の製品のホールパターンの形成に共通して使用可能な共通マスクであり、その基本構成は、ハーフトーン型の位相シフトマスクである。標準マスクＭＨの第１主面は、例えば４つの領域Ａ１，Ａ２，Ａ３，Ａ４を有している。最外周の枠線で囲まれる四角形状の領域Ａ１は、上記チップ１Ｃのパターンの転写領域を示している。この領域Ａ１内の中央の四角形状の領域（第１領域）Ａ２は、上記内部回路領域ＣＡのホールパターンの転写領域を示している。この領域Ａ２には、平面四角形状の複数の開口パターン１２ａが規則的に敷き詰められるように並んで配置されている。この開口パターン１２ａは、上記内部回路領域ＣＡ内のコンタクトホールＣＮＴを転写するパターンであり、本実施の形態１においては、上記複数の配線チャネルのグリッド線ＧＬｘ，ＧＬｙの全ての交点に対応する位置に、開口パターン１２ａが配置されている。ここでは、標準マスクＭＨの第１主面において、グリッド線ＧＬｘ，ＧＬｙの交点のうちのコンタクトホールＣＮＴを配置しない交点に対応する位置にも開口パターン１２ａが設けられている。このように開口パターン１２ａをグリッド線ＧＬｘ，ＧＬｙの全ての交点に配置することにより、開口パターン１２ａの配置の連続性を維持することができ、面内ばらつき精度や疎密補正精度を緩和できるので、微細な開口パターン１２ａの形状や寸法等の精度を向上できる。また、グリッド線ＧＬｘ，ＧＬｙの全ての交点に開口パターン１２ａを形成するので間違いも生じ難く、標準マスクＭＨの歩留まりを向上させることができる。ただし、グリッド線ＧＬｘ，ＧＬｙの交点のうちの上記分離領域に位置する交点に対応する位置には開口パターン１２ａを配置しないようにしても良い。
【００４９】
上記領域Ａ１内であって領域Ａ２の外周の枠状の領域（第２領域）Ａ３は、上記周辺回路領域Ｉ／Ｏのホールパターンの転写領域を示している。この領域Ａ３には、平面四角形状の複数の開口パターン１２ｂが規則的に配置されている。この開口パターン１２ｂは、上記周辺回路領域Ｉ／Ｏ内のコンタクトホールＣＮＴを転写するパターンである。開口パターン１２ｂも上記複数の配線チャネルのグリッド線ＧＬｘ，ＧＬｙの交点に対応する位置に配置されているが、開口パターン１２ｂはグリッド線ＧＬｘ，ＧＬｙの全ての交点に配置されておらず、周辺回路を形成するのに必要な箇所のみに配置されている。
【００５０】
上記領域Ａ１の外周の領域（第３領域）Ａ４は、上記チップ１Ｃの外周に相当する標準マスクＭＨ自体の周辺領域である。この領域Ａ４には集積回路パターン自体を転写するパターンは形成されていないが、マークパターン用の開口パターン１２ｃ〜１２ｅが形成されている。領域Ａ１の互いに対向する角部近傍に配置された開口パターン１２ｃは、マスクとウエハとの位置合わせに用いるマークパターンをウエハ上に転写するためのパターンである。また、開口パターン１２ｄ，１２ｅは、他の位置合わせ、計測用あるいは識別用のマークパターンをウエハに転写するためのパターンである。また、標準マスクＭＨのハーフトーン膜１１に、標準マスクＭＨと、後述の露光光に対して遮光性を有するレジスト膜のパターンを形成する際に用いる電子線描画装置との位置合わせマーク用の開口パターンを形成しておくことも有効である。
【００５１】
次に、マスクの作成依頼を受注した後、露光光に対して遮光性を有するレジスト膜にパターンを転写するまでの工程（図９の工程１０６〜１０８）を説明する。図１４は図１０に続くマスクの製造工程中の標準マスクＭＨの全体平面図、図１５は図１４のＸ５−Ｘ５線の断面図、図１６は図１４の標準マスクＭＨの内部回路領域を転写するための領域の要部拡大平面図、図１７は図１６のＸ６−Ｘ６線の断面図、図１８は図１７の変形例、図１９は図１８のＸ７−Ｘ７線の断面図、図２０および図２１は領域Ａ２内に必要とされる開口パターン１２ａの配置の一例の説明図、図２２は標準製品のホール利用率の一例の説明図をそれぞれ示している。
【００５２】
まず、上記標準マスクＭＨの第１主面上に感電子線レジスト膜１３ａを塗布法によって堆積する。この感電子線レジスト膜１３ａは、ウエハに対する露光処理時における露光光に対して遮光性を有するもので、その厚さは、例えば５００〜６００ｎｍ程度である（図９の工程１０７）。図１５〜図１７では、ポジ形の感電子線レジスト膜１３ａを塗布した場合を示し、図１８および図１９では、ネガ形の感電子線レジスト膜１３ａを塗布した場合を示している。続いて、その感電子線レジスト膜１３ａの所望の位置に電子線ＥＢを照射することにより、その感電子線レジスト膜１３ａに所望のパターンを描画する（図９の工程１０８）。この時、領域Ａ２内では、最終的に、必要な開口パターン１２ａのみが露出され、必要のない開口パターン１２ａは感電子線レジスト膜１３ａで覆われるようにする。すなわち、必要な開口パターン１２ａを選択する。また、領域Ａ３，Ａ４では、最終的に感電子線レジスト膜１３ａが残されないようにする。これは、周辺回路のホールパターンを転写するためのの領域Ａ３では必要とされる開口パターン１２ｂの配置が一般的に決まっているので、レジスト膜によって開口パターンを選択する必要性が乏しいからである。また、領域Ａ４の一部には、露光装置およびマスク検査装置等のマスク支持部またはペリクルが接触されるため、この領域Ａ４に感電子線レジスト膜１３ａが残されていると異物発生やペリクル剥離等の原因となるからである。この描画処理では開口パターン１２ａに比べてはるかに大きなパターンの形成であるため、微細加工などを気にする必要が少ない。
【００５３】
図１６および図１８では電子線ＥＢが照射された露光領域に細い斜めのハッチングを付している。ここでは、図１６と図１８とで同一形状の感電子線レジスト膜１３ａのパターンが残される場合を示している。図１５〜図１７では、ポジ形の感電子線レジスト膜１３ａを使用しているので、電子線ＥＢの描画領域が現像処理により除去される。一方、図１８および図１９では、ネガ形の感電子線レジスト膜１３ａを使用しているので、電子線ＥＢの描画領域が残され、電子線ＥＢが照射されなかった領域が現像処理により除去される。本実施の形態１においては、いずれのタイプの感電子線レジスト膜１３ａを用いる場合でも、最終的に領域Ａ３，Ａ４に感電子線レジスト膜１３ａが残されないようにするので、ポジ形を用いた場合は、領域Ａ３，Ａ４の感電子線レジスト膜１３ａに電子線ＥＢを照射し全て露光する。また、ネガ形を用いた場合は、領域Ａ３，Ａ４に電子線ＥＢを照射しない。
【００５４】
この感電子線レジスト膜１３ａとしてポジ形を用いるかネガ形を用いるかは、開口パターン１２ａの使用率に応じて使い分けることが好ましい。図２０および図２１は、領域Ａ２内における必要な開口パターン１２ａの配置の一例を示している。図２０は、必要な開口パターン１２ａの割合が図２１に対して相対的に少ない場合を例示している。この場合は、上記感電子線レジスト膜１３ａとしてポジ形を使用した方が、描画面積を小さくできるので、描画スループットを向上させることができる。一方、図２１の場合は、必要な開口パターン１２ａの割合が相対的に多いので、上記感電子線レジスト膜１３ａとしてネガ形を使用した方が、描画面積を小さくでき、描画スループットを向上させることができる。開口パターン１２ａ（すなわち、ホールパターン）の使用率は、各製品、用途、実装率等により大きく異なる、本実施の形態１では、感電子線レジスト膜１３ａとしてポジ形を使用するか、ネガ形を使用するかを開口パターン１２ａ（ホールパターン）の使用率等に応じて選択できるので、その使用率にかかわらず短いＴＡＴでマスクを作製できる。図２２は、例えば０．１４μｍのＣＭＩＳ回路を有する半導体集積回路装置のホールパターン（コンタクトホールＣＮＴおよびビアホールＶｉａ１〜Ｖｉａ６）のホール利用率を示している。ホール利用率は、標準マスクＭＨの領域Ａ２内の配線チャネル交点の全部にホールパターンを配置した場合に対して、製品形成に必要な使用されるホールパターンが占める割合を示したもので、ここではホールパターンの隣接ピッチと直径との比を２：１として計算した。この標準的な製品のホール利用率は、チップ全体の１／４程度であることから、マスク作成上、ポジ型の感電子線レジスト膜１３ａを使用する方が有利である。
【００５５】
上記工程１０８での電子線描画処理においては、ハーフトーン膜１１の一部（標準マスクＭＨの最外周の一部）を接地電位ＧＮＤに電気的に接続しておく。ハーフトーン膜１１は導電性を有し、また、マスク基板１０の第１主面内において全体的につながって形成されているので、電子線照射により発生した電荷を接地電位ＧＮＤに逃がすことができ、電荷の蓄積を抑制または防止できるので、チャージアップによる位置ずれ不良等の発生率を低減または防止できる。この時の電子線描画方法としては、例えば一般的な可変矩形ビームのベクタ走査方式を採用した。ただし、これに限定されるものではなく種々変更可能であり、例えば一般的な電子線描画方法における円形ビームのラスタ走査またはベクタ走査方式を採用しても良い。また、部分一括露光方式（セルプロジェクション方式）を用いても良い。すなわち、描画されることが分かっているパターン（複数の開口パターン１２ａまたは開口パターン１２ｂを内包するような比較的大きめのパターン）を予め電子線描画装置の成形絞りに形成しておき、そのパターンを使って標準マスクＭＨ上の所定の領域を一括して電子線露光するようにしても良い。これにより、描画スループットを向上させることができる。また、ポジ形のレジスト膜を用いる場合において領域Ａ３，Ａ４を露光する際に、次のようにしても良い。まず、領域Ａ２を遮光するようなマスクを用いて領域Ａ３，Ａ４を一括して紫外線露光する。続いて、領域Ａ２のレジスト膜に対して上記の電子線描画方式で所望の箇所に電子線ＥＢを照射して所望のパターンを転写する。これにより、面積の大きな領域Ａ３，Ａ４を一括して露光できるので、スループットを向上させることができる。また、ポジ形の感電子線レジスト膜１３ａの塗布の段階でスキャン塗布法を用い、感電子線レジスト膜１３ａを標準マスクＭＨの領域Ａ２のみに部分的に塗布しても良い。スキャン塗布法は、レジスト塗布ノズルをレジスト塗布面に対してスキャンさせながら、感電子線レジスト膜１３ａを塗布することが要求される領域のみレジスト塗布ノズルから感電子線レジスト膜１３ａを噴射して感電子線レジスト膜１３ａを選択的に塗布する方法である。この方法はネガ形の感電子線レジスト膜１３ａの塗布にも使用できる。
【００５６】
次に、現像処理からマスク完成までの工程（図９の工程１０９〜１１２ｂ）を説明する。図２３は完成したマスクＭＨＲ（第２マスク）の一例の全体平面図、図２４は図２３のＸ８−Ｘ８線の断面図、図２５は図２３の領域Ａ２の要部拡大平面図、図２６は図２５のＸ９−Ｘ９線の断面図、図２７〜図２９は露光光の位相調整効果の説明図、図３０は露光光に対して遮光性を有するレジストパターンの配置の説明図をそれぞれ示している。
【００５７】
ここでは、電子線描画処理後の標準マスクＭＨに対して現像処理を施すことにより、感電子線レジスト膜１３ａからなるパターンを形成することにより、マスクＭＨＲを作成する（図９の工程１０９）。本実施の形態１のマスクＭＨＲは、ハーフトーン型の位相シフトマスクを基本構成（または複数製品に対して共通構成）とするレジストマスクである。すなわち、マスクＭＨＲの領域Ａ２において、不要な開口パターン１２ａの配置領域は感電子線レジスト膜１３ａのパターンが配置されて遮光領域とされている。一方、領域Ａ２の必要な開口パターン１２ａの配置領域は感電子線レジスト膜１３ａが除去されて開口パターン１４が形成されており、その開口パターン１４からは必要な開口パターン１２ａの全体およびその周辺一部のハーフトーン膜１１が露出されている。これにより、製造しようとしているゲートアレイにとって必要な開口パターン１２ａが選択されている。開口パターン１４からは複数の開口パターン１２ａが露出される場合もあるし、１つの開口パターン１２ａが露出される場合もある。また、開口パターン１４からは開口パターン１２ａの周辺のハーフトーン膜１１も露出されている。これにより、図２５〜図２８に示すように、ウエハに対する露光処理時に開口パターン１２ａを透過した露光光Ｌ１に対して、その周囲のハーフトーン膜１１を透過した露光光Ｌ２の位相が１８０°反転するようになっている。図２７はウエハに対する露光処理時のマスクＭＨＲの要部断面図を模式的に示している。露光光Ｌは、マスクＭＨＲの第２主面から照射される。マスクＭＨＲの開口パターン１２ａを透過した露光光Ｌ１と、その開口パターン１２ａに近接するハーフトーン膜１１を透過した露光光Ｌ２との間には１８０°の位相差が生じている。図２８は図２７のマスクＭＨＲを透過した直後の露光光の強度分布を示し、図２９は、ウエハ上での上記露光光の強度分布を示している。上記のように露光光Ｌ１，Ｌ２の位相を反転させることにより、ウエハ上のフォトレジスト膜に転写されるホールパターンのエッジ付近における光強度のコントラストを向上させることができ、ホールパターンの解像性および焦点深度を向上させることができる。
【００５８】
また、図３０に示すように、開口パターン１２ａを覆う感電子線レジスト膜１３ａのパターンは、開口パターン１２ａの面積の５０％程度を覆っていれば良い。開口パターン１２ａの面積の５０％程度を覆われていればウエハ上に転写されないからである。したがって、開口パターン１２ａと感電子線レジスト膜１３ａのパターンとの位置合わせ精度（すなわち、電子線描画時の位置合わせ精度）に高い精度を必要としない。寸法Ｗ１は、開口パターン１２ａと感電子線レジスト膜１３ａのパターンとの位置合わせずれ量を示している。また、感電子線レジスト膜１３ａのパターンの一辺の寸法Ｗ２は、開口パターン１２ａの一辺の寸法Ｗ３よりも大きければ良く、電子線レジスト膜１３ａのパターンの寸法精度（すなわち、電子線描画時の寸法精度）にも高い精度を必要としない。一方、マスクＭＨＲの領域Ａ３，Ａ４においては感電子線レジスト膜１３ａは除去されて、全ての開口パターン１２ｂ、全てのマーク用の開口パターン１２ｃ〜１２ｅおよびハーフトーン膜１１が露出されている。なお、レジストマスクにつては、例えば特願平１１−１８５２２１号（平成１１年６月３０日出願）、特願２０００−２４６４６６号（平成１２年８月１５日出願）、特願２０００−２４６５０６号（平成１２年８月１５日出願）、特願２０００−３０８３２０号（平成１２年１０月６日出願）、特願２０００−３１６９６５号（平成１２年１０月１７日出願）、特願２０００−３２８１５９号（平成１２年１０月２７日出願）、特願２０００−２０６７２８号（平成１２年７月７日出願）または特願２０００−２０６７２９号（平成１２年７月７日出願）等に記載がある。
【００５９】
続いて、このように作成されたマスクＭＨＲを用いて、ダミーウエハ上のフォトレジスト膜に対して通常の縮小投影露光処理を施すことにより、ウエハ上に所望のコンタクトホールパターンを転写し、現像処理等を経てコンタクトホールパターンが開口されるようなフォトレジストパターンを形成する（図９の工程１１０）。その後、そのダミーウエハのフォトレジストパターンを検査することにより、マスクＭＨＲの良否を検査する（図９の工程１１１）。もちろんマスクＭＨＲ自体を検査しても良い。この時の検査は開口パターン１４も開口パターン１２ａに比べて大きいので比較的簡単に検査が可能である。検査に不合格であった場合には、マスクＭＨＲ上の感電子線レジスト膜１３ａのパターンをアッシング処理等によって除去し、工程１０７からやり直す。一般的なハーフトーン型の位相シフトマスクの場合はマスクの再作成はマスク基板１０の品質低下の観点から不可能である。したがって、ハーフトーン型の位相シフトマスクに修正不可能な欠陥が存在する場合には、新しいマスク基板１０を用意してハーフトーン膜の堆積工程から作成し直さなければならないので、マスクの作成に時間がかかる上、一度使用したマスク基板１０は破棄しなければならない等、材料の無駄が多くマスクのコストが高くなる。これに対して、本実施の形態１のマスクＭＨＲにおいては、感電子線レジスト膜１３ａを現像液等により簡単に除去できる。このため、マスクＭＨＲを容易に、短時間で、しかも標準マスクＭＨに損傷を生じさせることなく、再作成することができる。また、標準マスクＭＨを再度使用できるので、材料の無駄を無くすことができ、マスクＭＨＲのコストを低減することができる。（図９の工程１１２ａ）。一方、上記検査工程１１１で合格した場合は、マスクＭＨＲの完成となる（図９の工程１１２ｂ）。
【００６０】
次に、論理の変更の対応例について図９および図３１〜図３４により説明する。図３１は図９のパターン転写工程１０８時におけるマスクＭＨの領域Ａ２の前記図１６と同一箇所における平面図、図３２は図３１のＸ１０−Ｘ１０線の断面図、図３３は図９の現像工程１０９後のマスクＭＨＲの領域Ａ２の前記図２５と同一箇所における平面図、図３４は図３３のＸ１１−Ｘ１１線の断面図をそれぞれ示している。ゲートアレイ等のようなＡＳＩＣ（Application Specific IC）では、論理が変更される場合がある。その場合、本実施の形態１では、図９の工程１０７からマスク製造を開始する。すなわち、まず、図３１および図３２に示すように、標準マスクＭＨの第１主面上に上記と同様に、例えばポジ形の感電子線レジスト膜１３ａを塗布した後、その感電子線レジスト膜１３ａに対して、新しい論理に対応するパターンデータに基づいて、前記と同様の電子線描画方法によって電子線ＥＢを描画する（図９の工程１０７，１０８）。ここでは、電子線描画領域が図１６とは異なる場合が例示されている。続いて、現像、露光、検査工程を経て（図９の工程１０９〜１１１）、図３３および図３４に示すように、マスクＭＨＲを作成する。ここでは、図２５とは異なるように開口パターン１４が形成されている。このようにして論理変更に対応できる。
【００６１】
このように本実施の形態１のマスクＭＨＲの製造方法（マスク作成依頼を受注してからマスク完成までの工程）においては、一般的なハーフトーン型の位相シフトマスクに比べて、例えば以下のような効果を得ることができる。
【００６２】
まず、電子線描画処理によるパターン転写という観点では、レジスト遮光体を有しない一般的なハーフトーン型の位相シフトマスクの場合、電子線描画工程（ハーフトーン膜にパターンを転写する工程）において、面内ばらつき精度、疎密補正および寸法精度に高い精度が必要であり、描画処理が難しく、描画歩留まりも低くなり易い。これに対して、本実施の形態１では、上記したように電子線描画工程（レジスト膜にパターンを転写する工程１０８）の描画精度に高い精度が要求されない。このため、描画が容易にできる。また、描画歩留まりを向上できる。加工精度や品質という観点では、一般的なハーフトーン型の位相シフトマスクの場合、描画処理、エッチング処理、洗浄などのような多工程を経るため異物の付着率が高く、完成精度が劣化する。これに対して、本実施の形態１では、加工、洗浄プロセスおよびドライエッチング工程の削減により異物発生を低減でき、また、精度を向上できるので、マスクＭＨＲの信頼性および歩留まりを向上できる。マスクの製造ＴＡＴという観点では、一般的なハーフトーン型の位相シフトマスクの場合、複雑な製造プロセスが必要な上、ハーフトーン膜１１の透過率や位相差の検査などの時間のかかる検査工程やマスク製造後の運搬工程が必要であり、マスクの納期が遅延する。これはウエハに転写されるパターンの微細化に伴い益々問題となる。これに対して、本実施の形態１では、既に上記検査に合格しストックされている標準マスクＭＨを出発材料としてマスクＭＨＲを製造するので、上記透過率や位相差等の検査工程および運搬工程等のさまざまな工程を削減できる。また、マスクＭＨＲの検査は比較的簡単にできる。このため、マスクＭＨＲの納期を短縮できる。したがって、ゲートアレイの納期を短縮できる。マスクコストの観点では、一般的なハーフトーン型の位相シフトマスクの場合、複雑な製造プロセスが必要な上、高精度が要求される高度な検査工程やマスク製造後の運搬工程が必要であり、マスクのコストが高くなる。これに対して本実施の形態１においては、上記のように複雑な製造プロセス、高度な検査工程および運搬工程等のさまざまな工程を削減できるので、マスクＭＨＲのコストを大幅に削減できる。さらに、標準マスクの作成には製品毎による開口パターンの密度差が無く安定した大量生産が可能であり、さらなるコスト低減を推進できる。また、論理変更という観点では、次の効果が得られる。ゲートアレイ等のようなＡＳＩＣでは、高機能化するほど製品開発に要する工数や期間がかかる反面、製品の陳腐化も速く製品寿命が短いことから納期の短縮が益々望まれている。また、ＡＳＩＣでは、ユーザの要求仕様に従い設計された製品をユーザの要求数だけ製造するので、品種は増えるが生産数がメモリ製品等に比べると少ないのが一般的であり、量産効果によるコストダウンは見込めない場合が多い。このため、マスク作成において如何にして無駄を少なくしてコストを抑えるかが望まれている。しかし、一般的なハーフトーン型の位相シフトマスクでは、論理変更に際して、新しいマスク基板を用意して、ハーフトーン膜を堆積し、ハーフトーン膜に開口パターンをエッチング法によって形成し、さらにハーフトーン膜１１の透過率や位相差の検査等のような高度で時間のかかる検査を行う必要があるので、マスクの完成に多大な時間とコストがかかる。これに対して、本実施の形態１では、上記標準マスクＭＨを出発材料としてマスクＭＨＲを作成するので、論理変更に対して容易に、短時間で、しかも高い品質を維持したまま対応できる。したがって、ゲートアレイの納期の短縮およびコストの低減を実現できる。全体的な観点では、一般のハーフトーン型の位相シフトマスクの場合、微細な開口パターンの形成とハーフトーン仕様のために工数が増大する傾向にある。これに対して、本実施の形態１においては、必要な開口パターン１２ａを、レジスト膜のパターンの形成により選択するだけなので、工数を大幅に低減できる。
【００６３】
次に、上記マスクＭＨＲを用いた露光方法によりウエハにホールパターンを転写する方法の一例を図３５〜図３８により説明する。図３５は露光装置ＥＸＰの一例の説明図、図３６は露光処理の説明図、図３７は図３６時のウエハ１５の要部拡大断面図、図３７は現像処理後のウエハ１５の要部断面図をそれぞれ示している。なお、図３５においては、露光装置の機能を説明するために必要な部分のみを示したが、その他の通常の露光装置（スキャナやステッパ）に必要な部分は通常の範囲で同様である。
【００６４】
露光装置ＥＸＰは、例えば縮小比４：１の走査型縮小投影露光装置（スキャナ）である。露光装置ＥＸＰの露光条件は、例えば次の通りである。すなわち、露光光Ｌには、例えば露光波長２４８ｎｍのＫｒＦエキシマレーザ光を用い、光学レンズの開口数ＮＡ＝０．６５、照明の形状は円形であり、コヒーレンシ（σ：sigma）値＝０．７である。マスクとしては、前記マスクＭＨＲ等のようなレジストマスクの他、通常のマスクを用いる。ただし、露光光Ｌは、上記のものに限定されるものではなく種々変更可能であり、例えばｇ線（波長４３６ｎｍ）、ｉ線（波長３６５ｎｍ）、ＡｒＦエキシマレーザ光（波長１９３ｎｍ）、Ｆ2ガスレーザ光（波長１５７ｎｍ）または超紫外線（波長〜１３ｎｍ）を用いても良い。
【００６５】
露光光源Ｅ１から発する露光光Ｌは、フライアイレンズＥ２、アパーチャＥ３、コンデンサレンズＥ４、Ｅ５及びミラーＥ６を介してマスクＭＨＲ（ここではレチクル）を照明する。光学条件のうち、コヒーレンシはアパーチャＥ３の開口部の大きさを変化させることにより調整した。マスクＭＨＲ上には異物付着によるパターン転写不良等を防止するための上記ペリクルＰＥが設けられている。マスクＭＨＲ上に描かれたマスクパターンは、投影レンズＥ７を介して処理基板であるウエハ１５上に投影される。なお、マスクＭＨＲは、マスク位置制御手段Ｅ８およびミラーＥ９で制御されたステージＥｓｔ上に載置され、その中心と投影レンズＥ７の光軸とは正確に位置合わせがなされている。マスクＭＨＲは、その第１主面がウエハ１５の主面（デバイス面）に向けられ、マスクＭＨＲの第２主面がコンデンサレンズＥ５に向けられた状態でステージＥｓｔ上に置かれている。したがって、露光光Ｌは、マスクＭＨＲの第２主面側から照射され、マスクＭＨＲを透過して、マスクＭＨＲの第１主面側から投影レンズＥ７に照射される。
【００６６】
ウエハ１５は、その主面を投影レンズＥ７側に向けた状態で試料台Ｅ１１上に真空吸着されている。ウエハ１５は、上記素子形成基板１Ｓを基本構成要素とする平面略円形状の薄板からなり、その主面上には、図３６および図３７に示すように、露光光Ｌに感光するフォトレジスト膜１６が塗布されている。試料台Ｅ１１は、投影レンズＥ７の光軸方向、すなわち、試料台Ｅ１１の基板載置面に垂直な方向（Ｚ方向）に移動可能なＺステージＥ１２上に載置され、さらに試料台Ｅ１１の基板載置面に平行な方向に移動可能なＸＹステージＥ１３上に搭載されている。ＺステージＥ１２及びＸＹステージＥ１３は、主制御系Ｅ１４からの制御命令に応じてそれぞれの駆動手段Ｅ１５，Ｅ１６により駆動されるので、所望の露光位置に移動可能である。その位置はＺステージＥ１３に固定されたミラーＥ１７の位置としてレーザ測長機Ｅ１８で正確にモニタされている。また、ウエハ１５の表面位置は、通常の露光装置が有する焦点位置検出手段で計測される。計測結果に応じてＺステージＥ１２を駆動させることにより、ウエハ１５の主面は常に投影レンズＥ７の結像面と一致させることができる。
【００６７】
マスクＭＨＲとウエハ１５とは、縮小比に応じて同期して駆動され、露光領域がマスクＭＨＲ上を走査しながらマスクパターンをウエハ１５上に縮小転写する。このとき、ウエハ１５の表面位置も上述の手段によりウエハ１５の走査に対して動的に駆動制御される。ウエハ１５上に形成された回路パターンに対してマスクＭＨＲ上の回路パターンを重ね合わせ露光する場合、ウエハ１５上に形成されたマークパターンの位置をアライメント検出光学系を用いて検出し、その検出結果からウエハ１５を位置決めして重ね合わせ転写する。主制御系Ｅ１４はネットワーク装置と電気的に接続されており、露光装置ＥＸＰの状態の遠隔監視等が可能となっている。上記の説明では、露光装置として走査型縮小投影露光装置（スキャナ）を用いた場合について説明したが、これに限定されるものではなく、例えばマスク上の回路パターンの投影像に対してウエハを繰り返しステップすることで、マスク上の回路パターンをウエハ上の所望の部分に転写する縮小投影露光装置（ステッパ）を用いても良い。
【００６８】
このような露光装置ＥＸＰを用いた露光処理後、ウエハ１５に対して現像処理を施すことにより、ウエハ１５の主面上（絶縁膜８ａ上）にフォトレジスト膜１６からなるレジストパターン１６ａを形成する。レジストパターン１６ａは、コンタクトホール形成領域が露出され、それ以外を覆うようなパターンに形成されている。コンタクトホール形成領域に形成された開口パターン１７は、平面がほぼ円形状の微細な孔パターンであり、その底面からは絶縁膜８ａの上面が露出されている。この工程後、レジストパターン１６ａをエッチングマスクとして、そこから露出する絶縁膜８ａをエッチングすることにより、前記図４および図５に示したコンタクトホールＣＮＴを形成する。このようにしてウエハ１５に、微細なコンタクトホールＣＮＴを高い寸法精度で形成することができる。
【００６９】
（実施の形態２）
本実施の形態２の半導体集積回路装置は、例えばエンベデッドアレイ（ＥＣＡ：Embedded Cell Array）等のようなセルベース型集積回路装置である。図３９は本実施の形態２の半導体集積回路装置を構成するチップ１Ｃの一例の全体平面図を示している。本実施の形態２のチップ１Ｃにおいては、内部回路領域ＣＡにマクロセル部（第２論理回路領域）２０ａ，２０ｂが配置されている。このマクロセル部２０ａ，２０ｂには、前記したようにＲＡＭやＲＯＭあるいはＰＬＬ（Phase-locked Loop）回路等のような特殊な回路が形成されている。それ以外の構成は、前記実施の形態１と同じである。
【００７０】
図４０は図３９のチップ１Ｃにおけるホールパターンをウエハに転写する際に用いるマスクＭＨＲの一例の全体平面図、図４１は図４０のマスクＭＨＲの標準マスクＭＨの一例の全体平面図をそれぞれ示している。マスクＭＨＲにおいて領域（第４領域）Ａ５，Ａ６は、それぞれ図３９のマクロセル部２０ａ、２０ｂのコンタクトホールのパターン転写領域を示している。領域Ａ５には、マクロセル部２０ａのコンタクトホールを転写するための相対的に面積の異なる２種類の開口パターン１２ｆ，１２ｇが複数形成され、領域Ａ６には、マクロセル２０ｂのコンタクトホールを転写するための同一面積の開口パターン１２ｈが複数形成されている。この領域Ａ５，Ａ６は、感電子線レジスト膜１３ａが被覆されておらず、露出されている。また、領域Ａ５，Ａ６には、マクロセル部２０ａ、２０ｂの回路を形成するのに必要なコンタクトホールを転写するための開口パターン１２ｆ，１２ｇ，１２ｈのみが配置されている。すなわち、領域Ａ５．Ａ６は、周辺回路領域Ｉ／Ｏを転写するための領域Ａ３と同様の構成とされている。これは、マクロセル部２０ａ，２０ｂを構成するソースおよびドレイン用の半導体領域（活性領域Ｌ）やコンタクトホール等のような各種構成部の配置がほとんど決まっており、あまり変更を要しないからである。すなわち、マクロセル部２０ａ，２０ｂは、その設計データ中にソースおよびドレイン用の半導体領域（活性領域Ｌ）やコンタクトホールの最適な配置や寸法等のデータを有しており、その配置や寸法等であれば安定した動作が可能であることが確認されている。このため、ソースおよびドレイン用の半導体領域（活性領域Ｌ）やコンタクトホール等のような各種構成部の配置や寸法等を変更しない方が、安定した回路動作のマクロセル部２０ａ，２０ｂを得る上で有利だからである。このようなセルベース型集積回路装置では、マクロセル間やマクロセルと他の論理回路とを電気的に接続するビアホールの配置変更の方が、マクロセル内のコンタクトホールの配置よりも多いので、そのビアホールの形成時に用いるマスクに対しては、前記実施の形態１で説明した構成を採用することが好ましい。このような構成以外は、前記実施の形態１のマスクＭＨＲと同じである。すなわち、論理の変更が行われる領域Ａ２には、図４１に示すように、配線チャネルのグリッド線の全部の交点に開口パターン１２ａが配置され、そのうちの回路形成に必要とされる開口パターン１２ａおよびその周辺のハーフトーン膜１１が図４０に示すように感電子線レジスト膜１３ａのパターンから露出されている。
【００７１】
このように本実施の形態２によれば、安定動作が見込まれる信頼性の高いマクロセル部２０ａ，２０ｂを有する半導体集積回路装置を短期間で、また、低コストで製造することができる。
【００７２】
（実施の形態３）
本実施の形態３においては、マスク上のレジスト膜がポジ形の場合におけるＯＰＣ（Optical Proximity Correction）の適用例について説明する。図４２はその一例のマスクＭＨＲにおける領域Ａ２の要部拡大平面図、図４３および図４４はそれぞれ図４２のＸ１２−Ｘ１２線およびＸ１３−Ｘ１３線の断面図を示している。開口パターン１２ａ１は、ウエハ上に孤立したホールパターンを転写するためのパターンを例示し、また、開口パターン１２ａ２は、ウエハ上に密集する複数のホールパターンを転写するためのパターンを例示している。本実施の形態３においては、ウエハ上に形成しようとしているホールパターンの周辺のパターンの疎密に応じて、マスクＭＨＲのポジ型の感電子線レジスト膜１３の開口パターン１４の大きさを変えて、開口パターン１２ａ１，１２ａ２の周辺の露出されているハーフトーン膜１１の幅Ｗ４，Ｗ５を変える。これにより、ホールパターンの状況に最適な光強度補正を行い、ＯＰＣ効果を得ることができる。
【００７３】
図４５は、ホールパターンの微細加工時のＯＰＣルールの説明図である。寸法Ｗ６は開口パターン１２の開口寸法、寸法Ｗ７は感電子光レジスト膜の開口パターン１４の開口寸法、寸法Ｄ１は、マスクサイジング量（開口パターン１２ａから開口パターン１４の開口端までの距離）、寸法Ｄ２は、対象の開口パターン１２ａに最も近く隣接している開口パターン１２ａまでの距離を示している。図４５に示すように、開口パターン１２ａの各辺毎に最隣接する開口パターン１２ａとの距離Ｄ２を測定し、その値に応じてバイアス（寸法Ｄ１）をかける。この効果により、ホールパターンの疎密による寸法相違を低減することができる。
【００７４】
（実施の形態４）
本実施の形態４においては、マスク上のレジスト膜がネガ形の場合におけるＯＰＣの適用例について説明する。図４６はその一例のマスクＭＨＲにおける領域Ａ２の要部拡大平面図、図４７は図４６のＸ１４−Ｘ１４線の断面図をそれぞれ示している。開口パターン１２ａ３は、ウエハ上にホールパターンを転写するためのパターンを示している。本実施の形態４においては、マスクＭＨＲ上において開口パターン１４から所望の開口パターン１２ａ３と、それを取り囲むの複数の開口パターン１２ａ４とが露出されている。ただし、所望の開口パターン１２ａ３の周囲の開口パターン１２ａ４には、開口パターン１２ａ４よりも小さな平面寸法の感電子線レジスト膜１３ａ１のパターンが配置されており、その開口パターン１２ａ４自体が露光処理によってウエハ上のフォトレジスト膜に転写（感光）されないように設定されている。すなわち、この複数の開口パターン１２ａ４は、所望の開口パターン１２ａ３を透過した光の不足分を補うことにより開口パターン１２ａ３により転写されるホールパターンの寸法精度を向上させるための補助開口パターンとしての機能を有するものである。このような構成とすることにより、ウエハ上に形成される所望のホールパターンの寸法精度を向上させることが可能となる。
【００７５】
（実施の形態５）
本実施の形態５においては、前記標準マスクの変形例を図４８および図４９により説明する。図４８は標準マスクＭＨの要部平面図、図４９は図４８の標準マスクＭＨの要部拡大平面図を示している。本実施の形態５においては、例えば標準マスクＭＨの領域Ａ２の外周にダミーの開口パターン１２ａｄが配置されている。このような開口パターン１２ａｄを配置することにより、領域Ａ２内の最外周に配置された開口パターン１２ａの寸法精度を向上させることができる。また、開口パターン２ａｄを前記実施の形態３，４で説明したようにＯＰＣ効果を生じさせるような領域として使用することにより、領域Ａ２内の最外周の開口パターン１２ａによりウエハ上のフォトレジスト膜に転写されるホールパターンの寸法精度を向上させることが可能となる。
【００７６】
（実施の形態６）
本実施の形態６においては、ハーフトーン膜の表面に保護膜を形成するマスク構造について説明する。図５０は、そのマスクＭＨＲの要部拡大断面図を示している。本実施の形態６においては、マスクＭＨＲの第１主面側に、ハーフトーン膜１１のパターンおよびそこから露出するマスク基板１０の第１主面を覆うように保護膜２１が形成されている。保護膜２１は、例えばスパッタリング法によって形成された酸化シリコン膜またはＳＯＧ（Spin On Glass）膜等のような透明な材料からなり、光透過率や透過光の位相が変動しないように形成されている。保護膜２１を設けたことにより、図９の標準マスクストック工程１０５の後の機械的衝撃から標準マスクＭＨを保護することができる。特に本実施の形態６のマスクＭＨＲでは、保護膜２１を形成することにより、標準マスクＭＨの耐性を向上させることができるので、標準マスクＭＨの再利用回数を増加させることが可能となる。
【００７７】
（実施の形態７）
本実施の形態７においては、標準マスクの所望の開口パターンを選択すべく標準マスクの第１主面上に形成したレジストパターンをハーフトーン膜とする場合について説明する。図５１は、本実施の形態７のマスクＭＨＲの領域Ａ２の要部拡大断面図を示している。マスクＭＨＲには、前記実施の形態１〜６と同様に感電子線レジスト膜１３ａのパターンが形成されている。ただし、本実施の形態７においては、感電子線レジスト膜１３ａがハーフトーン膜として機能するようにその厚さが調整されている。したがって、マスクＭＨＲのハーフトーン膜１１を透過した露光光Ｌ２と、感電子線レジスト膜１３ａのパターンを透過した露光光Ｌ３とでは位相および光強度がほぼ同等とされている。この場合にもウエハ上に転写されるホールパターンの寸法精度を向上させることができる。
【００７８】
（実施の形態８）
本実施の形態８においては、標準マスクの周辺領域にメタル枠を設けた構造について説明する。図５２は本実施の形態８の標準マスクＭＨの一例の全体平面図、図５３は図５２のＸ１５−Ｘ１５線の断面図を示している。本実施の形態８においては、標準マスクＭＨの第１主面における領域Ａ４に、チップ転写用の領域Ａ１の外周を縁取るように平面枠状の遮光枠２２が形成されている。遮光枠２２は、例えばクロム（Ｃｒ）等のようなメタルからなり、マスク基板１０の第１主面に接して形成されている。遮光枠２２の一部は除去されて開口パターン１２ｃ〜１２ｅが形成されている。ここでは、遮光枠２２が領域Ａ１の外周から標準マスクＭＨの外周端までにわたって形成されている場合が例示されているが、これに限定されるものではなく、例えば図５２の場合よりも幅の狭い枠形状としても良い。
【００７９】
（実施の形態９）
本実施の形態９においては、標準マスクが前記バイナリマスクの場合について説明する。この場合は、前記標準マスクＭＨのハーフトーン膜１１に代えて遮光膜を形成し、その遮光膜の一部を開口することで前記実施の形態１〜８と同様に複数の開口パターン１２ａ〜１２ｅを形成する。この遮光膜は、例えばクロム等のような金属膜でも良いし、また、露光光に対して遮光性を有するレジスト膜を用いる。この場合の所望の開口パターン１２ａの選択については、前記実施の形態１〜８と同様に、露光光に対して遮光性を有するレジスト膜を標準マスクＭＨの第１主面上に堆積し、これを所望形状にパターニングすることによって行う。
【００８０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８１】
例えば前記実施の形態１〜９においては、論理回路の変更に適用した場合について説明したが、これに限定されるものではなく、例えばＲＯＭを有する半導体集積回路装置においてメモリセル領域内におけるコンタクトホールの配置の仕方でＲＯＭのメモリデータを設定（または変更）するような製品にも前記実施の形態で説明した方法を適用できる。この場合、ニーズに合わせてＲＯＭのデータを素早く変更できるので、様々なメモリデータ種類のＲＯＭを有する半導体集積回路装置を短期間のうちに納品できる。
【００８２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＭＩＳゲートアレイに適用した場合について説明したが、それに限定されるものではなく、例えばＤＲＡＭ（Dynamic Random Access Memory）、ＳＲＡＭ（Static Random Access Memory）またはフラッシュメモリ（ＥＥＰＲＯＭ；Electric Erasable Programmable Read Only Memory）等のようなメモリ回路を有する半導体集積回路装置等の他の半導体集積回路装置の製造方法にも適用できる。また、マイクロマシンや液晶装置の製造方法に適用することもできる。特に回路変更が頻繁に行われるような構成を有するものに適用して有効である。
【００８３】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【００８４】
すなわち、ハーフトーン膜に開口形成された複数の開口パターンのうちの所望の開口パターンを、露光光に対して遮光性を有するレジスト膜からなるパターンにより選択的に残すことで作成されたハーフトーン型の位相シフトマスクを用いた縮小投影露光処理によって所望の半導体集積回路装置のパターンを形成することにより、半導体集積回路装置のＴＡＴを短縮できるので、半導体集積回路装置の納期を短縮させることが可能となる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体集積回路装置が形成された半導体チップの全体平面図である。
【図２】図１における内部回路領域の一例の要部拡大平面図である。
【図３】図２のＸ１−Ｘ１線の断面図である。
【図４】図１における内部回路領域の一例の要部拡大平面図である。
【図５】図４のＸ２−Ｘ２線の断面図である。
【図６】レイアウト設計上の配線チャネルを示すグリッド線の説明図である。
【図７】図６の配線チャネルにホールパターンおよび配線を配置した場合の一例の説明図である。
【図８】図４の基本セルの一群に、配線チャネルを示すグリッドを重ねて示した説明図である。
【図９】本発明の一実施の形態におけるマスクの製造フロー図である。
【図１０】本発明の一実施の形態におけるマスクの製造工程中の標準マスクの全体平面図である。
【図１１】図１０のＸ３−Ｘ３線の断面図である。
【図１２】図１０の標準マスクの内部回路領域を転写するための領域の要部拡大平面図である。
【図１３】図１２のＸ４−Ｘ４線の断面図である。
【図１４】図１０に続くマスクの製造工程中の標準マスクの全体平面図である。
【図１５】図１４のＸ５−Ｘ５線の断面図である。
【図１６】図１４の標準マスクの内部回路領域を転写するための領域の要部拡大平面図である。
【図１７】図１６のＸ６−Ｘ６線の断面図である。
【図１８】図１７の変形例を示す標準マスクの要部拡大平面図である。
【図１９】図１８のＸ７−Ｘ７線の断面図である。
【図２０】マスクにおいて内部回路領域のホールパターンを転写する領域内に必要とされる開口パターンの配置例の説明図である。
【図２１】マスクにおいて内部回路領域のホールパターンを転写する領域内に必要とされる開口パターンの配置例の説明図である。
【図２２】標準製品におけるホール利用率の一例の説明図である。
【図２３】本発明の一実施の形態におけるマスクの一例の全体平面図である。
【図２４】図２３のＸ８−Ｘ８線の断面図である。
【図２５】図２３の内部回路領域のホールパターンを転写する領域の要部拡大平面図である。
【図２６】図２５のＸ９−Ｘ９線の断面図である。
【図２７】図２３のマスクにおける露光光の位相調整効果の説明図である。
【図２８】図２３のマスクにおける露光光の位相調整効果による光強度分布の説明図である。
【図２９】図２３のマスクにおける露光光の位相調整効果による光強度分布の説明図である。
【図３０】図２３のマスクにおける露光光に対して遮光性を有するレジストパターンの配置の説明図である。
【図３１】図９のパターン転写工程時における標準マスクの領域の前記図１６と同一箇所における平面図である。
【図３２】図３１のＸ１０−Ｘ１０線の断面図である。
【図３３】図９の現像工程後のマスクの領域の前記図２５と同一箇所における平面図である。
【図３４】図３３のＸ１１−Ｘ１１線の断面図である。
【図３５】本発明の一実施の形態である半導体装置の製造方法で用いる露光装置の一例の説明図である。
【図３６】図３５の露光処理の説明図である。
【図３７】図３６の処理時におけるウエハの要部拡大断面図である。
【図３８】図３７に続く現像処理工程後のウエハの要部断面図である。
【図３９】本発明の他の実施の形態における半導体集積回路装置を構成する半導体チップの一例の全体平面図である。
【図４０】図３９の半導体チップにおけるホールパターンをウエハに転写する際に用いるマスクの一例の全体平面図である。
【図４１】図４０のマスクを構成する標準マスクの一例の全体平面図である。
【図４２】本発明のさらに他の実施の形態におけるマスクの要部拡大平面図である。
【図４３】図４２のＸ１２−Ｘ１２線の断面図である。
【図４４】図４２のＸ１３−Ｘ１３線の断面図である。
【図４５】ホールパターンの微細加工時のＯＰＣルールの説明図である。
【図４６】本発明の他の実施の形態であるマスクの要部拡大平面図、
【図４７】図４６のＸ１４−Ｘ１４線の断面図である。
【図４８】本発明の他の実施の形態である標準マスクの要部平面図である。
【図４９】図４８の標準マスクの要部拡大平面図である。
【図５０】本発明の他の実施の形態であるマスクの要部拡大断面図である。
【図５１】本発明のさらに他の実施の形態であるマスクの要部拡大断面図である。
【図５２】本発明の他の実施の形態である標準マスクの一例の全体平面図である。
【図５３】図５２のＸ１５−Ｘ１５線の断面図である。
【符号の説明】
１Ｃ 半導体チップ
１Ｓ 素子形成基板
２ 基本セル
３ 入出力セル
４ 外部端子
５ 分離部
６Ｐ 半導体領域
６Ｎ 半導体領域
７ ゲート絶縁膜
８ａ 絶縁膜
１０ マスク基板
１１ ハーフトーン膜
１２ａ 開口パターン
１２ａ１，１２ａ２ 開口パターン
１２ａ３ 開口パターン
１２ａ４ 開口パターン
１２ａｄ 開口パターン
１２ｂ 開口パターン
１２ｃ〜１２ｅ 開口パターン
１２ｆ，１２ｇ，１２ｈ 開口パターン
１３ａ 感電子線レジスト膜
１３ａ１ 感電子線レジスト膜
１４ 開口パターン
１５ ウエハ
１６ フォトレジスト膜
１６ａ レジストパターン
１７ 開口パターン
２０ａ，２０ｂ マクロセル部
２１ 保護膜
２２ 遮光枠
ＣＡ 内部回路領域（論理回路領域、第１論理回路領域）
Ｉ／Ｏ 周辺回路領域（周辺回路領域）
Ｑｐ ｐチャネル型のＭＩＳ・ＦＥＴ
Ｑｎ ｎチャネル型のＭＩＳ・ＦＥＴ
Ｌ 活性領域
Ｇ ゲート電極
ＣＮＴ コンタクトホール
Ｖｉａ１〜Ｖｉａ７ ビアホール
ＭＨ 標準マスク（第１マスク）
ＭＨＲ マスク（第２マスク）
Ａ１ 領域
Ａ２ 領域（第１領域）
Ａ３ 領域（第２領域）
Ａ４ 領域（第３領域）
Ａ５，Ａ６ 領域（第４領域）
ＥＸＰ 露光装置
Ｅ１ 露光光源
Ｅ２ フライアイレンズ
Ｅ３ アパーチャ
Ｅ４、Ｅ５ コンデンサレンズ
Ｅ６ ミラー
Ｅ７ 投影レンズ
Ｅ８ マスク位置制御手段
Ｅ９ミラー
Ｅｓｔ ステージ
Ｅ１１ 試料台
Ｅ１２ Ｚステージ
Ｅ１３ ＸＹステージ
Ｅ１４ 主制御系
Ｅ１５，Ｅ１６ 駆動手段
Ｅ１７ ミラー
Ｅ１８ レーザ測長機
Ｌ，Ｌ１〜Ｌ３ 露光光
ＰＥ ペリクル
Claims (22)
- 以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）マスク基板上に堆積され透過光の位相を反転させる機能を有するハーフトーン膜に複数の開口パターンが形成された第１マスクを用意する工程、
（ｂ）前記第１マスク上に、露光光に対して遮光性を有するレジスト膜からなり、前記第１マスクの複数の開口パターンのうちの所望の開口パターンおよびその周辺一部の前記ハーフトーン膜が露出され、それ以外の開口パターンが覆われるように形成されたレジストパターンを有する第２マスクを作製する工程、
（ｃ）前記第２マスクを用いた縮小投影露光処理によってウエハ上のフォトレジスト膜に所望のパターンを転写する工程。 - 請求項１記載の半導体集積回路装置の製造方法において、前記所望の開口パターンは、ウエハ上のフォトレジスト膜にホールパターンを転写するためのパターンであることを特徴とする半導体集積回路装置の製造方法。
- 請求項２記載の半導体集積回路装置の製造方法において、前記複数の開口パターンは、前記半導体集積回路装置の論理回路の形成領域に対応する前記第１マスクの第１領域内において、前記論理回路の配線チャネルの格子交点における全ての交点に対応する位置に配置されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項３記載の半導体集積回路装置の製造方法において、前記論理回路の形成領域には複数の基本セルが規則的に並んで配置されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がポジ形であることを特徴とする半導体集積回路装置の製造方法。
- 請求項１記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がハーフトーン膜であることを特徴とする半導体集積回路装置の製造方法。
- 以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）マスク基板の第１主面に、前記半導体集積回路装置の論理回路の形成領域におけるホールパターンを転写する第１領域、その周囲に前記論理回路の周辺回路の形成領域におけるホールパターンを転写する第２領域およびその外周に前記半導体集積回路装置のパターン転写には寄与しない第３領域を備え、前記マスク基板の第１主面上に堆積され透過光の位相を反転させる機能を有するハーフトーン膜に、前記半導体集積回路装置のホールパターンを転写するための複数の開口パターンが形成された第１マスクを用意する工程、
（ｂ）前記第１マスク上に、露光光に対して遮光性を有するレジスト膜からなり、前記第１マスクの複数の開口パターンのうちの所望の開口パターンおよびその周辺一部の前記ハーフトーン膜が露出され、それ以外の開口パターンが覆われるように形成されたレジストパターンを有する第２マスクを作製する工程、
（ｃ）前記第２マスクを用いた縮小投影露光処理によってウエハ上のフォトレジスト膜に所望のホールパターンを転写する工程。 - 請求項７記載の半導体集積回路装置の製造方法において、前記第１マスクの第１領域内において前記複数の開口パターンは、前記論理回路の配線チャネルの格子交点における全ての交点に対応する位置に配置されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項７記載の半導体集積回路装置の製造方法において、前記第２マスクにおいて、前記レジストパターンは、前記第１領域内に形成され、前記第２，第３領域には形成されていないことを特徴とする半導体集積回路装置の製造方法。
- 請求項７記載の半導体集積回路装置の製造方法において、前記論理回路の形成領域には複数の基本セルが規則的に並んで配置されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項７記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がポジ形であることを特徴とする半導体集積回路装置の製造方法。
- 請求項７記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がハーフトーン膜であることを特徴とする半導体集積回路装置の製造方法。
- 半導体チップに論理回路の形成領域および前記論理回路の周辺回路の形成領域を有し、前記論理回路の形成領域内には、論理の変更が行われる第１論理回路の領域および決められた回路パターン配置構成を持つ第２論理回路の領域を有する半導体集積回路装置の製造方法において、
（ａ）マスク基板の第１主面に、前記論理回路の形成領域におけるパターンを転写する第１領域、その周囲に前記周辺回路の形成領域におけるパターンを転写する第２領域、その外周に前記半導体集積回路装置のパターン転写には寄与しない第３領域および前記第１領域内に前記第２論理回路の領域のパターンを転写する第４領域を備え、前記マスク基板の第１主面上に堆積され透過光の位相を反転させる機能を有するハーフトーン膜に、前記半導体集積回路装置のホールパターンを転写するための複数の開口パターンが形成された第１マスクを用意する工程、
（ｂ）前記第１マスクの前記第１領域には、露光光に対して遮光性を有するレジスト膜からなり、前記複数の開口パターンのうちの所望の開口パターンおよびその周辺一部の前記ハーフトーン膜が露出され、それ以外の開口パターンが覆われるように形成されたレジストパターンが形成され、前記第２，第３および第４領域には、前記レジストパターンが形成されない構成を有する第２マスクを作製する工程、
（ｃ）前記第２マスクを用いた縮小投影露光処理によってウエハ上のフォトレジスト膜に所望のパターンを転写する工程。 - 請求項１３記載の半導体集積回路装置の製造方法において、前記第１マスクの前記第４領域を除く前記第１領域内において、前記複数の開口パターンは、前記第１論理回路の配線チャネルの格子交点における全ての交点に対応する位置に配置されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項１３記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がポジ形であることを特徴とする半導体集積回路装置の製造方法。
- 請求項１３記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がハーフトーン膜であることを特徴とする半導体集積回路装置の製造方法。
- 以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）マスク基板上に形成された遮光膜に複数の開口パターンが形成された第１マスクを用意する工程、
（ｂ）前記第１マスク上に、露光光に対して遮光性を有するレジスト膜からなり、前記第１マスクの複数の開口パターンのうちの所望の開口パターンが露出され、それ以外の開口パターンが覆われるようなパターンを有する第２マスクを作製する工程、
（ｃ）前記第２マスクを用いた縮小投影露光処理によってウエハ上のフォトレジスト膜に所望のパターンを転写する工程。 - 請求項１７記載の半導体集積回路装置の製造方法において、前記所望の開口パターンは、ウエハ上のフォトレジスト膜にホールパターンを転写するためのパターンであることを特徴とする半導体集積回路装置の製造方法。
- 請求項１８記載の半導体集積回路装置の製造方法において、前記複数の開口パターンは、前記半導体集積回路装置の論理回路の形成領域に対応する前記第１マスクの第１領域内において、前記論理回路の配線チャネルの格子交点における全ての交点に対応する位置に配置されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項１９記載の半導体集積回路装置の製造方法において、前記論理回路の形成領域には複数の基本セルが規則的に並んで配置されていることを特徴とする半導体集積回路装置の製造方法。
- 請求項１７記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がポジ形であることを特徴とする半導体集積回路装置の製造方法。
- 請求項１７記載の半導体集積回路装置の製造方法において、前記露光光に対して遮光性を有するレジスト膜がハーフトーン膜であることを特徴とする半導体集積回路装置の製造方法。
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