KR20060014438A - 레티클을 설계하고 이를 이용하여 반도체 장치를 형성하는방법 - Google Patents

레티클을 설계하고 이를 이용하여 반도체 장치를 형성하는방법 Download PDF

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KR20060014438A
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케빈 디. 루카스
로버트 이. 분
러셀 엘. 카터
윌라드 이. 콘리
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프리스케일 세미컨덕터, 인크.
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Abstract

본 발명은 레티클(reticle)(404)을 설계하고 형성하는 방법과 레티클 레이아웃 파일의 제1 에지를 규정하는 단계를 포함하는, 레티클을 이용한 반도체 기판(410)의 제조에 관한 것이다. 제1 에지는 기준 피쳐(12,14)에 대응한다. 본 방법은 기준 피쳐를 이용하여 하위 해상도 보조 피쳐(62,64)를 레트클 레이아웃 파일에 삽입하는 단계를 포함한다. 하위 해상도 보조 피쳐는 제1 에지를 포함하는 라인(82,84)에 대하여 각도(θ)를 이루며, 상기 각도는 90도와는 다르다. 일 실시예에서, 하위 해상도 보조 피쳐는 보조 피쳐의 위치가 결정된 후에 수동으로 또는 자동으로 레이아웃 파일에 삽입된다. 하위 해상도 보조 피쳐는 기판 상에 패터닝되지 않고, 균일한 치수의 레지스트 피쳐를 형성하는 것을 돕는다.
레티클, 피쳐,하위 해상도

Description

레티클을 설계하고 이를 이용하여 반도체 장치를 형성하는 방법{METHOD OF DESIGNING A RETICLE AND FORMING A SEMICONDUCTOR DEVICE THEREWITH}
본 발명은 전반적으로 반도체 및 포토리소그래피(photolithography)의 분야에 관한 것으로, 보다 구체적으로는 레티클(reticle)을 설계하고, 이를 가지고서 반도체 장치를 형성하는 방법에 관한 것이다.
반도체 장치 제조의 일부로서, 반도체 웨이퍼 상의 포토레지스트 층에 패턴을 형성하는 데에 포토리소그래피 프로세스가 이용된다. 포토리소그래피 프로세스는 광을 레티클과 렌즈를 통해서 포토레지스트 층상에 전달하는 단계를 포함한다. 본 명세서에서 사용되는 마스크, 포토마스트 및 레티클이라는 용어는 교환하여 사용될 수 있을 것이다. 이어서, 포토레지스트 층상의 패턴은 반도체 웨이퍼 상의 하부 층(예컨대, 구리)으로 전달되어 반도체 장치 피쳐(feature)(예컨대, 비아)를 형성한다. 그러나, 포토리소그래피는 초점 변화와 같은 처리 변화에 놓이게 된다. 추가적으로, 반도체 장치는 차세대 제품을 형성함에 있어서 보다 작은 치수를 요구한다.
종종, 레티클 상의 패턴은 처리 변화에 기인하여 에러없이 포토레지스트 층에 전송되지 않는다. 환언하면, 레티클 상의 패턴은 에러를 가지고서 전송된다. 종종, 처리 변화는 설계된 것보다 작은 피쳐가 프린트되는 것을 야기한다. 격리된 피쳐(즉, 근방에 다른 피쳐가 존재하지 않는 피쳐)에서는 밀집한 피쳐(특, 근방에 다른 피쳐가 존재하는 피쳐)에서 보다 초점 변화가 더욱 중요하다. 따라서, 격리된 피쳐의 향상된 포토리소그래피 패터닝 및 반도체 제조 프로세스에서 격리된 피쳐의 형성에 대한 증가된 처리 제어를 가능하게 하는 포토리소그래피 프로세스에 대한 필요가 존재한다.
웨이퍼 패터닝 처리 마진(margin)을 향상시키려는 노력으로 하위 해상도 보조 피쳐들이 이용되었다. 이러한 하위 해상도 보조 피쳐들은 격리 설계 피쳐의 에지의 맞은 편에 배치된다. 그러나,이러한 배치는 제1 설계 피쳐가 다른 설계 피쳐와 만나는 설계 위치에서의 어려움을 야기한다. 이러한 배치는 레티클 상에 검사하기 어려우며, 소프트웨어로 구현하기 어려운 보조 피쳐들 사이의 작은 공간을 야기한다.
따라서, 향상된 레티클 검사, 향상된 웨이퍼 패터닝 처리 마진 및 하위 해상도 보조 피쳐 알고리즘 구현의 용이함에 대한 필요성이 존재한다.
일 실시예에 따르면, 레티클을 형성하고 설계하는 방법과, 그러한 레티클을 이용하여 반도체 기판을 제조하는 방법은 레티클 레이아웃 파일의 제1 에지를 규정하는 단계를 포함한다. 제1 에지는 기준 피쳐에 대응한다. 이러한 방법은 기준 피쳐를 사용하여 하위 해상도 보조 피쳐를 레티클 레이아웃 파일내에 삽입하는 단계를 포함한다. 하위 해상도 보조 피쳐는 제1 에지를 포함하는 라인에 대하여 각도(θ)를 이루며, 이러한 각도는 90°와는 다르다.
본 발명의 실시예는 예시적으로 설명되며, 동일한 참조 부호가 동일한 요소를 나타내는 첨부된 도면에 의해서 제한되지 않는다.
도 1은 하위 해상도 보조 피쳐를 가지는 타겟 설계를 나타내는 도면.
도 2는 도 1의 타겟 설계의 초점 심도의 범위를 나타내는 도면.
도 3은 하위 해상도 보조 피쳐를 가지는 다른 타겟 설계를 나타내는 도면.
도 4는 하위 해상도 보조 피쳐를 가지는 또 다른 타겟 설계를 나타내는 도면.
도 5는 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 타겟 설계를 나타내는 도면.
도 6은 도 5의 타겟 설계의 초점 심도의 범위를 나타내는 도면.
도 7은 본 발명의 일 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 도 5의 타겟 설계를 나타내는 도면.
도 8은 본 발명의 다른 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 도 5의 타겟 설계를 나타내는 도면.
도 9는 본 발명의 일 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 도 3의 타겟 설계를 나타내는 도면.
도 10은 본 발명의 다른 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 도 4의 타겟 설계를 나타내는 도면.
도 11은 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지 는 타겟 설계의 초점 심도를 나타내는 도면.
도 12는 본 발명의 다른 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 타겟 설계를 나타내는 도면.
도 13은 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 레티클을 설계하는 방법을 나타내는 도면.
도 14는 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 레티클을 이용하여 반도체 장치를 형성하는 시스템을 나타내는 블럭도.
본 기술 분야의 당업자는 도면의 요소들이 간단 명료하게 나타내기 위한 것으로 실제 크기대로 나타나지 않았음을 이해할 것이다. 예컨대, 본 발명의 실시예의 보다 나은 이해를 돕기 위하여 도면에서의 몇몇 요소들의 치수는 다른 요소들에 비하여 과장될 수 있을 것이다.
본 발명의 일 실시예에 따르면, 하위 해상도 보조 피쳐가 레티클에 제공되며, 설계 피쳐의 에지에 마주보도록 배치되지 않는다. 일 실시예에서, 하위 해상도 보조 피쳐는 주 피쳐에 접속되거나 아래에 기술되는 바와 같이 설계 치여 에지에 소정의 각도를 이루어서 배치된다. 이러한 실시예는 향상된 프로세스 마진 및 감소된 레티클 검사 문제를 가지는 보조 피쳐의 향상된 커버리지(coverage)를 허용한다.
본 명세서에서 사용된 해상도 한계는 레지스트 층을 노광시키는 데에 이용되는 리소그래피 툴의 해상도 한계를 일컫는다. 하위 해상도는 이러한 해상도 한계 보다 낮다. 보조 피쳐들은 레지스트 층상에 투사되었을 때에 대응하는 이미지들이 해상도 한계보다 아래에 있으며, 실질적으로 하부의 레지스트 층을 패터닝하지 않기 때문에 "하위 해상도" 레티클 피쳐들이다. 예컨대, 리소그래피 툴은 4x 투사 시스템 및 0.2마이크론의 해상도 한계를 가질 수 있을 것이다. 레티클 상에 0.60 마이크론의 폭을 가지는 보조 피쳐는 투사된 이미지가 0.15 마이크론이며 이는 0.2 마이크론의 해상도 한계보다 낮으므로 하위 해상도 레티클 피쳐이다.
본 명세서에서 논의되는 실시예들은 매우 다양한 방사원의 파장, 렌즈의 개구수 및 반도체 장치를 형성하는 데에 이용되는 레지스트 재료에 대하여 이용될 수 있다. 사용 파장의 예는 대략 436 나노미터(g-라인) 이하에 걸칠 수 있다. 다른 통상적으로 이용되는 파장은 대략 365 나노미터(i-라인), 대략 248, 193 또는 157 나노미터(극자외선 또는 DUV) 및 대략 13 나노미터(초극자외선 또는 EUV)를 포함한다. 렌즈의 개구수는 통상적으로 약 0.45 내지 0.90의 범위에 놓인다. 레지스트 재료는 전형적으로 사용되는 방사원에 의해서 결정되는데, 이는 레지스트 내의 재료들이 방사원으로 사용되는 파장에서 최적으로 활성화되어야 하기 때문이다. 다른 레지스트 재료, 광원 구성, 개구수 및 파장이 이용될 수 있다. 본 실시예는 장치를 대체하기 전에 그 내용 연수를 연장하기 위한 보다 긴 파장 시스템에서도 이용될 수 있다.
본 실시예는 레티클의 설계 및 형성 동안에 이용될 수 있다. 설계 동안에, 반도체 장치 레이아웃 파일이 발생된다. 하위 해상도 보조 피쳐에 대응하는 레이아웃 파일의 일부가 만들어진다. 하위 해상도 보조 피쳐들은 보조 피쳐들의 위치가 결정된 이후에 수동으로 또는 자동으로 레이아웃 파일에 삽입될 수 있다.
레이아웃 파일이 완성된 이후에, 레이아웃 파일은 전자 빔 기록기와 같은 레티클 제조 툴로 전달될 수 있다. 전형적으로, 레이아웃 파일은 레티클 제조 툴에 결합된 컴퓨터에 다운로드된다. 레티클 기판이 처리되어 타겟 설계의 원하는 패턴을 가지는 레티클을 형성한다. 그 후에 레지스트 층을 노광시키고 현상하여 레티클의 패턴에 따르는 피쳐를 가지는 레지스트 프로파일을 제공함으로써 레티클은 반도체 장치를 형성하는 데에 이용될 수 있다.
도 1은 타겟 장치 피쳐(12,14)를 포함하는 타겟 설계(10)를 도시하는 도면이다. 타겟 장치 피쳐(12,14)는, 예컨대 비아를 포함할 수 있을 것이다. 타겟 설계(10)는 타렛 장치 피쳐(12,14)의 에지에 평행하게 배치된, 참조 부호 16-30으로 식별되는 하위 해상도 보조 피쳐를 더 포함할 수 있다. 보조 피쳐(20,22)는 전통적인 90도 각도를 이루면서 참조 부호 32에 나타난 바와 같이 각각의 종단부에 중첩한다. 전통적인 각도는 0도 또한 포함할 수 있다. 위치(32)에서는, 중첩하는 보조 피쳐들(20,22)이 웨이퍼 또는 기판의 포토레지스트 패턴에 해상되는 위험이 존재한다. 부가적으로, 보조 피쳐(28,30)은 참조 부호 34에 나타난 바와 같이, 중첩하지 않고서 각각의 단부의 근방에 위치한다. 위치(34)에서는, 보조 피쳐(28,30)의 레티클 제조 능력 또는 레티클 검사 능력이 감소되는 위험이 존재한다. 전형적인 레티클 레이아웃 처리에 있어서, 하나 이상의 보조 피쳐들(20,22,28,30)이 레티클 레이아웃에서 제거되어 전술된 결함을 극복할 것이다.
도 2는 도 1의 타겟 설계(10)의 초점 심도 범위를 도시하는 도면이다. 타겟 설계(10)는 타겟 장치 피쳐(12,14) 및 각각의 타겟 장치 피쳐(12,14)의 에지에 평행하게 배치된 하위 해상도 보조 피쳐(16,18,20,24,26,30)를 포함한다. 도 2에서, 도 1에 나타난 보조 피쳐(22,28)가 제거되었음에 주목하라. 최적의 처리 조건에서, 각각의 타겟 장치 피쳐(12,14)에 대한 결과적인 웨이퍼 패턴의 최적의 초점 이미지가 참조 부호(36,40)에 의해서 지시된다. 저하된 처리 조건에서, 각각의 타겟 장치 피쳐(12,14)에 대한 결과적인 웨이퍼 패턴의 디포커스(defocus) 이미지가 참조 부호(38,42)에 의해서 지시된다. 최적의 초점 조건에서, 웨이퍼(36,40)는 실질적으로 크기가 유사하다. 그러나, 디포커스 조건에서, 웨이퍼 패턴(38)은 웨이퍼 패턴(42) 보다 실질적으로 크다. 이러한 최적의 초점 조건과 디포커스 조건 사이의 웨이퍼 패턴(42)의 크기의 큰 변화는 바람직하지 않으며, 원하지 않은 프로세스 및/또는 회로 실패를 야기한다.
도 3은 타겟 장치 피쳐(46,48)를 포함하는 다른 타겟 설계(44)를 도시하는 도면이다. 타겟 설계(44)는 각각의 타겟 장치 피쳐(46,48)의 에지에 평행하게 배치된 하위 해상도 보조 피쳐(50,52,54)를 더 포함한다. 보조 피쳐(50)는 참조 부호 56에 의해서 나타난 바와 같이 타겟 장치 피쳐(46)의 각각의 단부에 근접하여 위치한다. 보조 피쳐(52,54)는 참조 부호 58에 의해서 나타난 바와 같이 각각의 단부에서 중첩하지 않고서 근접하여 위치한다. 위치(56,58)에서는, 관련된 보조 피쳐들의 레티클 제조 능력 또는 레티클 검사 능력이 감소되는 위험이 존재한다.
도 4는, 예컨대 폴리실리콘 라인 또는 게이트 전극과 같은 타겟 장치 피쳐(47)를 포함하는 타겟 설계(45)를 도시한다. 타겟 설계(45)는 각각의 타겟 장치 피쳐(47)의 에지에 평행하게 위치하는 하위 해상도 보조 피쳐(49,51,53)를 더 포함한다. 타겟 설계(45)는 도시되지 않은 다른 타겟 설계 피쳐를 포함할 수 있을 것이다. 보조 피쳐(49,51)는 참조 부호 55에 의해서 나타난 바와 같이 각각의 단부에서 서로 접촉한다. 위치(55)에서는, 보조 피쳐(49,51)의 중첩부가 웨이퍼 또는 기판의 포토레지스트의 패턴 내에 해상되는 위험이 존재한다. 부가적으로, 보조 피쳐(51,53)는 참조 부호(57)에 의해서 나타난 바와 같이 중첩하지 않고서 각각의 단부에서 근접하여 위치한다. 위치(57)에서는, 보조 피쳐(51,53)의 레티클 제조 능력 또는 레티클 검사 능력을 감소시키는 위험이 존재한다.
도 5는 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 타겟 설계(60)를 도시한다. 타겟 설계(60)는 예컨대 비아와 같은 타겟 장치 피쳐(12,14)를 포함한다. 타겟 설계(60)는 각각의 타겟 장치 피쳐(12,14)의 에지에 평행하게 위치하는 하위 해상도 보조 피쳐(16,18,24,26)를 포함한다. 부가적으로, 타겟 설계(60)는 도 5에 도시되고 아래에서 보다 상세히 기술될 바와 같이 2개의 타겟 장치 피쳐들의 각각의 에지와 소정을 각도를 이루어 위치하는 보조 피쳐(62,64)을 포함한다. 도 5의 실시예는 서로 중첩하거나 근접하여 위치하는 보조 피쳐들이 존재하지 않음에 주목하여야 한다. 따라서, 타겟 설계(60)는 향상된 레티클 제조 능력 및 레티클 검사 능력을 가지는 레티클을 제공한다.
도 6은 도 5의 타겟 설계(60)의 초점 심도의 범위를 도시한다. 하위 해상도 보조 피쳐들(62,64)이 각도를 이루며, 최적의 처리 조건에서, 각각의 타겟 장치 피쳐(12,14)에 대한 결과적인 웨이퍼 패턴의 최적의 초점 이미지가 참조 부호 66 및 70에 의해서 지시된다. 저하된 처리 조건에서, 각각의 타겟 장치 피쳐(12,14)에 대한 결과적인 웨이퍼 패턴의 디포커스된 이미지가 참조 부호 68 및 72에 의해서 나타난다. 최적의 초점 조건에서, 웨이퍼 패턴(66,70)은 각각의 타겟 장치 피쳐(12,14) 보다 실질적으로 크기가 작다. 부가적으로, 디포커스 조건에서, 웨이퍼 패턴(38,72)은 각각의 타겟 장치 피쳐(12,14)와 크기가 조금 작을 뿐 실질적으로 크기가 유사하다. 결과적으로, 웨이퍼 패턴(66,70) 또는 (68,72)의 크기 변화의 최소치가 얻어질 수 있으며, 이는 원하는 프로세스 및/또는 회로 성능을 얻을 수 있다.
본 실시예의 장점은 피쳐가 밀집 피쳐 패턴, 반밀집 피쳐 패턴 또는 결리 피쳐 패턴인지에 관계없이, 하위 해상도 보조 피쳐가 기판 표면을 가로질러 현상된 레지스트 피쳐들의 보다 일관성있는 레지스트 피쳐의 폭을 획득하는 것을 돕는다는 점이다. 폭의 일관성은 리소그래피 처리 조건에 조그마한 변화가 존재하는 경우에도 여전히 유지되어야 한다.
도 7은 본 발명의 일 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 타겟 설계(80)를 도시한다. 타겟 설계(80)는 타겟 장치 피쳐(12,14)를 포함한다. 타겟 설계(80)는 2개의 타겟 장치 피쳐(12,14)의 에지와 각을 이루는 보조 피쳐(62,64) 또한 포함한다. 보조 피쳐(62,64)를 형성하는 방법에서, 타겟 장치(12,14)의 에지에 대하여 기하학적 연산이 수행되어 타겟 장치(12,14)의 각각의 에지에 대하여 0도 이상 90도 미만의 각도를 이루어 위치하는 유도된 에지(82,84)를 생성한다. 유도된 에지(82,84)에 대하여, 보조 피쳐(64,62)가 동일하게 평행하게 배치된다. 보조 피쳐(62)는 길이(94), 폭(96)을 가지며, 유도된 에지(84)로부터 소정의 거리(88)만큼 떨어져 위치한다. 보조 피쳐(64)는 길이(90), 폭(92)을 가지며, 유도된 에지(82)로부터 소정의 거리(86) 만큼 떨어져 위치한다. 보조 피쳐(62,64)의 특정한 길이, 폭 및 거리는 주어진 애플리케이션의 특정 설계 요구조건에 따라서 결정될 수 있다.
도 8은 본 발명의 일 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 타겟 설계(180)를 도시한다. 타겟 설계(180)는 타겟 장치 피쳐(12,14)를 포함한다. 타겟 설계(80)는 2개의 타겟 장치 피쳐(12,14)와 소정의 각도를 이루어 위치한 보조 피쳐(62,64) 또한 포함한다. 보조 피쳐(62,64)를 형성하는 방법에 있어서, 타겟 장치(12,14)의 에지 상에 기하학적 연산이 수행되어 유도된 피쳐(112,114)를 형성한다. 예컨대, 각각의 타겟 장치는 중심에 대하여 회전하여 각각의 유도된 피쳐를 생성한다. 유도된 피쳐(112,114)는 타겟 장치(12,14)의 각각의 제1 에지에 대하여 0도 보다는 크고 90도 보다는 작은 각도를 이루어서 배치된다.
유도된 피쳐(112,114)의 에지에 대하여 기하학적 연산이 수행되어 유도된 에지(182,184)를 생성한다. 그 후에, 추가적인 기하학적 연산이 유도된 에지(182,184) 상에 수행되어 보조 피쳐(62,64)를 생성한다. 유도된 에지(182,184)에 대하여, 보조 피쳐(64,62)가 평행하게 배치된다. 보조 피쳐(62)는 길이(94), 폭(96)을 가지며, 유도된 에지(184)로부터 소정의 거리만큼 떨어져 위치한다. 보조 피쳐(64)는 길이(90), 폭(92)을 가지며, 유도된 에지(182)로부터 소정의 거리만큼 떨어져 위치한다. 특정한 길이, 폭 및 보조 피쳐(62,64)의 거리는 주어진 애플리케이션의 특정의 설계 요구사항에 따라서 결정될 수 있다.
도 9는 본 발명의 일 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 도 3의 타겟 설계를 도시한다. 도 9는 타겟 장치 피쳐(46,48)를 포함하는 타겟 설계(144)를 도시한다. 타겟 설계(144)는 하위 해상도 보조 피쳐(150,152,154,156)를 더 포함한다 하위 해상도 보조 피쳐(150,152,156)는 각각의 타겟 장치 피쳐(46,48)의 에지에 평행하게 위치한다. 보조 피쳐(150) 또한 참조 부호 162로 나타나는 타겟 장치 피쳐(46)의 각각의 단부에 부착된다.
참조 부호 160에 의해서 나타난 바와 같이, 보조 피쳐(154)는 하위 해상도 타겟 장치 피쳐(48)의 각각의 에지에 대하여 0도 보다는 크고 90도 보다는 작은 각도 θ를 이루면서 위치한다. 부가적으로, 하위 해상도 보조 피쳐(154)는 하위 해상도 보조 피쳐(152,156)의 각각의 단부와 중첩한다. 하위 해상도 보조 피쳐(154)는 하위 해상도 보조 피쳐(152,156)의 각각의 에지에 대하여 0도 보다는 크고 90도 보다는 작은 각도를 이룬다. 도 9의 실시예에서는 단지 서로 근접하는 보조 피쳐가 존재하지 않는다.
따라서, 타겟 설계(144)는 향상된 레티클 제조 능력 및/또는 레티클 검사 능력을 가지는 레티클을 제공한다. 부가적으로, 도 9의 실시예에서는 다른 보조 피쳐와 90도의 각으로 중첩하거나 합병되는 보조 피쳐 에지가 존재하지 않는다. 따라서, 타겟 설계(144)는 중첩하는 보조 피쳐(152,154,156)가 리소그래피 패터닝 프로세스 동안에 웨이퍼 또는 기판 내의 포토레지스터 패턴에 해상되는 위험성을 보다 낮춘다.
도 10은 본 발명의 다른 실시예에 따라 형성된 향상된 하위 해상도 보조 피쳐를 가지는 도 4의 타겟 설계를 도시한다. 보다 구체적으로, 도 10은, 예컨대 폴리실리콘 라인 또는 게이트 전극과 같은 타겟 장치 피쳐(47)를 가지는 타겟 설계(145)를 도시한다. 타겟 설계(145)는 타겟 장치 피쳐(147)의 각각의 에지에 평행하게 위치한 하위 해상도 보조 피쳐(149,151,153)를 더 포함한다. 부가적으로, 타겟 설계(145)는 타겟 장치 피쳐(47)의 각각의 에지에 대하여 90도가 아닌 각을 이루면서 위치한 하위 해상도 보조 피쳐(159,161)를 더 포함한다. 타겟 설계(145)는 도시되지 않은 다른 타겟 장치 피쳐 또한 포함할 수 있을 것이다.
도시된 바와 같이, 각을 이루는 하위 해상도 보조 피쳐(159)는 참조 부호 157에 의해서 나타난 바와 같이 각각의 단부에서 보조 피쳐(151,153)와 중첩한다. 보다 구체적으로, 하위 해상도 보조 피쳐(159)의 단부는 보조 피쳐(151,153)의 단부와 중첩하며, 추가적인 하위 해상도 보조 피쳐(159)가 보조 피쳐(151,153)에 대하여 90도가 아닌 각을 이루면서 위치한다.
유사한 방식으로, 각을 이루는 하위 해상도 보조 피쳐(161)는 참조 부호 155에 나타난 바와 같이 각각의 단부는 보조 피쳐(149,151)와 중첩한다. 즉, 보조 피쳐(161)의 각각의 단부는 보조 피쳐(149,151)의 대응하는 단부 영역과 중첩하며, 보조 피쳐(161)는 90도가 아닌 각도를 이루면서 위치한다. 도 4를 참조하여 비교하면, 보조 피쳐(49,51)는 서로에 대하여 평행을 이루며, 또한 서로에 대하여 참조 부호 55로 나타난 바와 같이 각각의 단부에서 접촉한다. 상기된 바와 같이, 위치(55)에서는 리소그래피 프로세스 동안에 보조 피쳐(49,51)의 단주 접촉부가 웨이퍼 또는 기판의 포티레지스트 패턴 내에 해상될 위험이 존재한다. 도 10을 다시 참조하면, 참조 부호 163 및 165 지점은 도 4의 레지스트 피쳐 49 및 51의 부분에 대응하며, 이는 본 발명의 일 실시예에 따라 변형되었다. 즉, 본 발명의 일 실시예에 따라, 도 4의 원래 레지스트 피쳐(49,51)는 경사진 하위 해상도 보조 피쳐(161)의 배치와 함께 또한 변형되었다.
따라서, 도 10의 실시예는 서로에 대하여 단순히 근접하여 위치하는 보조 피쳐들이 존재하지 않는다. 더욱이, 타겟 설계(145)는 향상된 레티클 제조 능력 및/또는 레티클 검사 능력을 가지는 레티클을 제공한다. 또한, 도 10의 실시예에는 90도의 각도를 이루면서 합쳐지거나 중첩하는 보조 피쳐 에지가 존재하지 않음에 주의하여야 한다. 따라서, 타겟 설계(145)는 중첩하는 보조 피쳐(149,151,153,161)가 리소그래피 프로세스 패터닝 단계 동안에 웨이퍼 또는 기판 상의 포토레지스트 패턴에 해상되는 위험성을 보다 낮춘다.
도 11은 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 타겟 설계의 초점 심도를 나타낸다. 특히, 도 11은 타겟 장치 피쳐(202)를 포함하는 타겟 설계(200)를 도시한다. 저하된 처리 조건 및 타겟 설계(200) 내에 위치한 하위 해상도 보조 피쳐가 없는 경우에, 참조 부호(204)로 나타난 바와 같이 결과적인 웨이퍼 패턴의 디포커스 이미지가 타겟 장치 피쳐(202)에 대하여 발생할 것이다. 패턴(204)은 타겟 장치 피쳐(202) 보다는 실질적으로 작은 크기를 가진다. 이러한 타겟 장치 패쳐(202)와 패턴(204) 사이의 크기의 변화는 원치않은 프로세스 및/또는 예컨대 활성 트랜지스터 영역과 같이, 참조 부호 216에 의해서 나타나는 것과 같은 임계(critical) 회로 위치에 있어서 회로 실패를 야기할 수 있을 것이다. 그러나, 원하지 않은 프로세스 및/또는 회로 실패는 본 발명의 일 실시예에 따른 하위 해상도 보조 피쳐의 부가로 인하여 회피될 수 있다.
타겟 설계(200) 내에 위치한 하위 해상도 보조 피쳐(206,208)의 사용과 저하된 처리 조건에서, 참조 부호 210에 의해서 나타난 바와 같이 타겟 장치 피쳐(202)에 대한 결과적인 웨이퍼의 디포커스 이미지가 가능하다. 패턴(202,210)은 임계 회로 위치(216)에서 실질적으로 크기가 유사함에 주목하여야 한다. 본 실시예에서, 위치(216)에서의 디포커스 이미지(202)의 크기가 위치(216)에서의 타겟 장치 피쳐(202)와 실질적으로 유사하도록 보장하기 위하여 하위 해상도 보조 피쳐(206,208)는 임계 회로 위치(216)의 에지에 평행하게 위치한다. 부가적으로, 각각의 하위 해상도 보조 피쳐(206,208)의 한 단부는 도시된 것에 대응하는 위치에서 타겟 장치 피쳐(202)와 접촉(또는 가볍게 중첩)하도록 위치한다. 결과적으로, 웨이퍼 패턴(210)은 하위 해상도 보조 피쳐(206,208)가 각각 타겟 장치 피쳐(202)를 접촉하는 위치에서 작은 패턴 범프(212,214)를 나타낸다. 패턴 범프(212,214)가 임계 회로 위치에 있지 않기 때문에, 이들은 원하지 않은 회로 성능을 야기하지는 않는다. 따라서, 도 11의 실시예는 단지 서로 근접하여 위치하거나, 타겟 장치 피쳐에 근접하여 위치하는 보조 피쳐가 존재하지 않는다. 더욱이, 타겟 설계(200) 내의 하위 해상도 보조 피쳐(206,208)의 위치는 원하는 프로세스 및/또는 회로 성능을 야기한다.
도 12는 본 발명의 또 다른 실시예에 따른 향상도니 하위 해상도 보조 패쳐를 가지는 타겟 설계(220)를 도시한다. 타겟 설계(220)는 타겟 장치 피쳐(222,224,226,228)를 포함한다. 타겟 설계(220)는 타겟 장치 피쳐(222,224,226,228) 사이의 에 위치한 하위 해상도 보조 피쳐(236) 또한 포함한다. 하위 해상도 보조 피쳐(236)를 형성하는 한 방법에서, 타겟 장치 피쳐(222,224,226,228)의 에지 상에 기하학적 연산이 수행되어 보조 피쳐(236)의 패치가 결정되고, 보조 피쳐(236)를 형성한다. 예컨대, 보조 피쳐(236)는 타겟 장치(222,224,226,228)의 에지들 내부 사이에 집합적으로 형성될 수 있다.
보조 피쳐(236)를 형성하는 다른 방법에서, 타겟 장치(222,224,226,228)의 코너 에지 상에 기하학적 연산이 수행되어 유도된 피쳐 에지(230,232)를 생성할 수 있다. 유도된 피쳐 에지(230,232)는 참조 부호(234)로 나타난 지점에서 교차한다. 지점(234)는 하위 해상도 보조 피쳐(236)를 형성하는 때에 이용하기 위한 중앙 참조 지점을 제공하며, 타겟 장치(222,224,226,228)의 내주 에지들 사이에 집합적으로 위치한다. 그 후에, 유도된 피쳐 에지(230,232) 상에서 기하학적 연산이 수행되어 하위 해상도 보조 피쳐(236)를 생성한다. 도시된 바와 같이, 하위 해상도 보조 피쳐(236)의 에지는 타겟 장치 피쳐(222,224,226,228)의 임의의 에지에 직접적으로 대면하지 않는다. 부가적으로, 보조 피쳐(236)의 에지는 타겟 장치 피쳐(222,224,226,228)의 각각의 에지에 평행하게 위치한다.
도 13은 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 포토마스크를 설계하는 방법을 나타내는 흐름도이다. 방법(300)은 단계 302에서 타겟 설계 데이터를 획득하는 것으로 개시한다. 그 후에, 단계 304에 나타난 바와 같이, 하위 해상도 보조 피쳐(AF)의 초기 배치가 수행된다. 그 후에 단계 306에서, 변경된 하위 해상도 AF 위치에 대한 하나 이상의 위치들이 식별되며, 이들 위치는 변경된 하위 해상도 보조 피쳐를 배치하기에 적절하게 결정된다. 이러한 방법은 단계 308에서 계속되어, 변경된 하위 해상도 보조 피쳐를 단계 306에서 식별된 위치에 배치한다. 단계 310에서, 상기 방법은 단계 308의 결과가 프로세스 요구를 충족하는 지를 계산한다. 단계 310에서 결과가 프로세스 요구 사항을 충족하지 못하는 경우에는 상기 방법은 단계 306 및 308을 반복하며, 나중 단계는 참조 부호 312에 의해서 집합적으로 나타난다. 단계 310에서 결과가 프로세스 요구 사항을 충족하는 경우에는, 상기 방법은 완료되어 종료한다.
일 실시예에 따르면, 반도체 장치용 레티클을 설계하는 방법은 레티클 레이아웃 파일의 제1 에지를 규정하는 단계를 포함하며, 제1 에지는 기준 피쳐에 대응한다. 기준 피쳐는 하위 해상도 보조 피쳐를 레티클 레이아웃 파일에 삽입하는 데에 이용된다. 하위 해상도 보조 피쳐는 보조 피쳐의 위치가 결정된 이후에 수동으로 또는 자동으로 레이아웃 파일에 삽입될 수 있다. 하위 해상도 보조 피쳐는 기판상에 패터닝되지 않으며, 균일한 치수의 레지스트 피쳐를 형성하는 것을 돕는다.
하위 해상도 보조 피쳐는 원칙적으로 제1 에지를 포함하는 라인에 대하여 소정의 각을 가지고서 위치하며, 그러한 각은 90도가 아니다(즉, 90도와는 다른 각도이다). 일 실시예에서, 기준 피쳐는 타겟 장치 피쳐 또는 제2 하위 해상도 보조 피쳐 중 하나를 포함한다. 부가적으로, 상기 방법은 제1 에지를 규정하기에 앞서 변경되어야할 위치를 결정하기 위하여 레티클 레이아웃 파일을 검사하는 단계를 포함할 수 있다.
다른 실시예에서, 기준 피쳐를 이용하여 하위 해상도 보조 피쳐를 레티클 레이아웃 파일에 삽입하는 것은 기준 피쳐를 초기 레이아웃 위치로부터 회전시키는 단계와, 회전된 기준 피쳐로부터 유도된 에지를 규정하는 단계와, 유도된 에지를 이용하여 삽입 지점 및 경사진 하위 해상도 보조 피쳐를 위한 위치를 결정하는 단계를 포함한다. 일 실시예에서, 상기 방법은 하위 해상도 보조 피쳐를 유도된 에지를 포함하는 라인에 실질적으로 평행하도록 삽입하는 단계를 더 포함한다.
상기 방법은 레티클 레이아웃 파일의 제2 기준 피쳐를 규정하는 단계를 더 포함한다. 이러한 실시예에서, 제2 기준 피쳐가 소정량만큼 회전하고, 유도도니 에지가 회전된 제2 기준 피쳐로부터 규정된다. 더욱이, 기준 피쳐는 제1 타겟 장치 피쳐 또는 제2 하위 해상도 보조 피쳐 중 하나를 포함할 수 있으며, 제2 기준 피쳐는 제2 타겟 장치 피쳐 또는 제3 하위 해상도 보조 피쳐 중 하나를 포함할 수 있다.
다른 실시예에서, 기준 피쳐의 제1 에지는 기준 피쳐의 제1 꼭지점을 포함할 수 있다. 따라서, 기준 피쳐를 이용하여 하위 해상도 보조 피쳐를 삽입하는 단계는 제1 꼭지점을 이용하여 하위 해상도 보조 피쳐를 삽입하는 단계를 포함한다. 더욱이, 기준을 이용하는 단계는 제1 꼭지점으로부터 연장하는 유도된 에지를 규정하는 단계 및 유도된 에지를 이용하여 하위 해상도 보조 피쳐를 삽입하는 단계 또한 포함할 수 있을 것이다. 부가적으로, 유도된 에지는 기준 피쳐의 제1 꼭지점으로부터 기준 피쳐의 제2 꼭지점으로 연장할 수 있을 것이다. 후자의 경우에, 기준 피쳐는 제1 타겟 장치 피쳐 또는 제2 하위 해상도 보조 피쳐 중 하나를 포함할 수 있으며, 제2 기준 피쳐는 제2 타겟 장치 피쳐 또는 제3 하위 해상도 보조 피쳐 중 하나를 포함할 수 있다.
또 다른 실시에에서, 본 발명은 레티클 레이아웃 파일의 제2 에지를 규정하는 단계를 더 포함한다. 제2 에지는 제2 기준 피쳐에 대응한다. 이러한 실시예에서, 기준 피쳐를 이용하여 하위 해상도 보조 피쳐를 삽입하는 단계는 기준 피쳐 및 제2 기준 피쳐를 이용하여 하위 해상도 보조 피쳐를 삽입하는 단계를 포함한다. 격과적인 하위 해상도 보조 피쳐는 제2 에지를 포함하는 라이니에 대하여 제2 각을 이루며, 제2 각은 90도와는 다르다.
다른 실시예에 따르면, 반도체 장치용 레티클을 설계하는 방법은 레티클 레이아웃 파일의 제1 피쳐를 규정하는 단계와, 레티클 레이아웃 파일의 제2 피쳐를 규정하는 단계와, 재3 피쳐를 규정하여 제1 피쳐를 제2 피쳐에 접속하는 단계를 포함한다. 제3 피쳐는 제1 피쳐에 대하여 소정의 각을 이루며, 제2 피쳐에 대하여 제2 각을 이루어 위치한 하위 해상도 보조 피쳐를 포함하며, 각각의 제1 및 제2 각은 90도와는 다르다. 부가적으로, 제3 피쳐는 인접하는 타겟 장치 피쳐에 대하여 0도와 90도 사이의 제3의 각을 이룰 수 있을 것이다.
직전의 문단에서 기술한 실시예에 있어서, 각각의 제1 및 제2 피쳐는 하위 해상도 보조 피쳐를 포함할 수 있을 것이다. 부가적으로, 제1 피쳐는 교차점에서 제2 피쳐와 교차하며, 제3 피쳐를 규정하여 제1 피쳐를 제2 피쳐에 접속하는 단계는 교차부를 제3 피쳐로 대체하는 단계를 포함한다. 교차부의 한 예에서, 제1 피쳐는 제2 피쳐에 실질적으로 수직일 수 있을 것이다. 부가적으로, 제1 피쳐를 포함하는 라인은 제2 피쳐를 포함하는 라인에 평행할 수 있다. 후자의 경우에, 제1 피쳐는 제2 피쳐에 대하여 동일 직선상에 존재하지 않을 수도 있을 것이다.
본 발명의 또 다른 실시예에 따른 반도체 장치용 레티클은 레티클 레이아웃 파일의 타겟 장치 피쳐를 규정하는 단계와, 하위 해상도 보조 피쳐를 레지클 레이아웃 파일에 삽입하는 단계를 포함한다. 이러한 실시예에서, 하위 해상도 보조 피쳐는 타겟 장치 피쳐에 부착되며, 적어도 1의 종횡비를 가진다. 종횡비는 하위 해상도 보조 피쳐의 길이와 하위 해상도 보조 피쳐의 복의 비로서 규정된다.
또 다른 실시예에서, 반도체 장치용 레티클을 설계하는 방법은 레티클 레이아웃 파일 내의 하위 해상도 보조 피쳐를 적어도 3개의 타겟 장치 피쳐에 의해서 포함되는 영역에 삽입하는 단계를 포함한다. 이러한 실시예에서, 하위 해상도 보조 피쳐는 적어도 3개의 타겟 장치의 임의의 에지의 직교 투사에 의해서 규정되는 외부에 위치한다. 더욱이, 이러한 영역은 임의의 타겟 장치 피쳐를 포함하지 않는다. 일 예에서, 유도된 에지가 적어도 3개의 타겟 장치 피쳐의 꼭지점들로부터 규정되며, 유도된 에지는 하위 해상도 보조 피쳐를 삽입할 위치를 결정하는 데에 이용된다.
도 14는 본 발명의 일 실시예에 따른 향상된 하위 해상도 보조 피쳐를 가지는 레티클을 이용하여 반도체 장치를 형성하는 시스템의 블럭도이다. 시스템(400)은 방사를 생성하는 광원(402)을 포함한다. 이러한 방사는 자외선(UV), 극자외선(DUV), 초극자외선(EUV), X선, 전자 빔 또는 이온 빔일 수 있을 것이다. 광원(402)은레티클(404)로의 입사광 또한 이끈다. 레티클(404)은 반도체 기판 상에 이미징될 장치 레이아웃을 포함한다. 레티클(404)은 다양한 실시예와의 관계에서 상술한 향상된 하위 해상도 보조 피쳐를 가지는 원하는 타겟 설계 레이아웃 또한 포함한다. 광학 투사부(406)는 레티클(404)에 의해서 회절된 입사광을 집속한다. 광학 투사부는 방사 패턴을 반도체 기판(410) 상의 포토레지스트 층(408)상에 또한 이미징한다. 결과적인 조사된 포토레지스트 층은 그 후에 포토리소그래피 툴로부터 제거되며, 공지된 기술로 처리되어 패턴을 반도체 기판(410) 상에 이동하여 회로 소자를 형성한다. 공지된 기술을 이용하여 추가적인 처리가 수행되어 반도체 기판(410)으로 하나 이상의 반도체 장치가 형성될 수 있다.
반도체 장치 기판(410)은 단결정 반도체 웨이퍼, 반도체-온- 절연 웨이퍼(semiconductor-on-insulating wafer) 또는 반도체 장치를 형성하는 데에 이용되는 다른 기판일 수 있다. 레지스트 층(408)은 전형적으로 웨이퍼 상에 피복되며, 스핀 온(spin on)되어 비교적 평탄한 상부면을 획득한다. 부가적으로, 레티클(404)은 수정, 유리 등으로 구성되는 투명 기판을 포함하며, 본 명세서에 기술된 설계 피쳐 및 하위 해상도 보조 피쳐를 가진다.
본 발명의 실시예는 많은 상이한 타입의 패터닝 층에 대하여 이용될 수 있다. 예컨대, 게이트 전극을 만들기 위해 도전층을 패터닝하는 대신에 본 실시예는 반도체 장치의 접촉 레벨 또는 상호 접속 레벨을 패터닝하는 데에 이용될 수 있을 것이다. 전형적으로, 본 실시예의 가장 큰 장점은 임계로 간주되는 마스킹 레벨을 형성하는 경우에 두드러진다. 즉, 임계 마스킹 레벨은 리소그래피 툴의 해상도 한계에 가까운 피쳐를 가지도록 설계되는 것이다. 비록 본 발명의 실시예가 임플란트 마스크와 같은 비임계적인 층에서도 이용될 수 있지만, 본 발명의 개념은 필요한 경우에는 임플란트 마스크에도 확장될 수 있다. 또한, 본 발명의 실시예는 위상 쉬프팅 마스크(phase shifting mask)에 이용되도록 통합될 수 있다. 이러한 예에서, 위상 쉬프팅 재료는 하위 해상도 보조 피쳐에 인접하도록 형성될 수 있다.
전술한 바에 있어서, 본 발명은 다양한 실시예를 참조하여 기술되었다. 그러나, 본 기술 분야의 당업자는 아래의 청구의 범위에서 기술되는 본 발명의 범위를 벗어나지 않고서 다양한 변경 및 변형이 이루어질 수 있음을 이해할 것이다. 따라서, 본 명세서 및 도면은 제한적인 의미가 아니라 예시적인 의미로 이해되어야 할 것이며, 이러한 모든 변형은 본 발명의 범위 내에 놓이도록 의도된 것이다.
특정한 실시예에 관하여 본 발명의 장점, 다른 이점 및 문제점에 대한 해결책이 기술되었다. 그러나, 본 발명의 장점, 이점, 문제점에 대한 해결책 및 임의의 장점, 이점 또는 해결책을 야기하거나 강조하는 다른 요소(들)은 중요하거나, 임의의 또는 모든 청구항에 있어서 요구되거나, 필수적이 아닌 것으로 간주된다. 본 명세서에서 사용된 "포함하는"이라는 용어 및 그 변형은 명시적으로 열거되지 않거나 이러한 프로세스, 방법, 물건 및 장치에 고유한 요소의 목록을 포함하는 프로세스, 방법, 물건 또는 장치와 같은 비배타적인 포함을 커버하는 것으로 의도된다.

Claims (34)

  1. 반도체 장치용 레티클(reticle)을 설계하는 방법으로서,
    레티클 레이아웃 파일(reticle layout file)의 제1 에지를 규정하는 단계-상기 제1 에지는 기준 피쳐(reference feature)에 대응함-와,
    상기 기준 피쳐를 이용하여 하위 해상도 보조 피쳐를 상기 레티클 레이아웃 파일에 삽입하는 단계를 포함하고,
    상기 하위 해상도 보조 피쳐는 상기 제1 에지를 포함하는 라인에 대하여 90도가 아닌 각을 이루는 방법.
  2. 제1항에 있어서,
    상기 기준 피쳐는 타겟 장치 피쳐 또는 제2 하위 해상도 보조 피쳐 중 하나를 포함하는 방법.
  3. 제1항에 있어서,
    상기 기준 피쳐를 이용하는 단계는
    상기 기준 피쳐를 회전시키는 단계와,
    상기 회전된 기준 피쳐로부터 유도된 에지를 규정하는 단계와,
    상기 유도된 에지를 이용하여 상기 하위 해상도 보조 피쳐를 삽입하는 단계
    를 포함하는 방법.
  4. 제3항에 있어서,
    상기 기준 피쳐를 이용하는 단계는 상기 하위 해상도 보조 피쳐를 상기 유도된 에지를 포함하는 라인에 실질적으로 평행하게 삽입하는 단계를 더 포함하는 방법.
  5. 제3항에 있어서,
    상기 레티클 레이아웃 파일의 제2 기준 피쳐를 규정하는 단계와,
    상기 제2 기준 피쳐를 회전시키는 단계를 더 포함하고,
    상기 유도된 에지는 상기 회전된 제2 기준 피쳐로부터 더 규정되는 방법.
  6. 제5항에 있어서,
    상기 기준 피쳐는 제1 타겟 장치 피쳐 또는 제2 ㅂ해상도 보조 피쳐 중 하나를 포함하고, 상기 제2 기준 피쳐는 제2 타겟 장치 피쳐 또는 제3 하위 해상도 보조 피쳐 중 하나를 포함하는 방법.
  7. 제1항에 있어서,
    상기 제1 에지는 제1 꼭지점을 포함하고, 상기 기준 피쳐를 이용하여 상기 하위 해상도 보조 피쳐를 삽입하는 단계는 상기 제1 꼭지점을 이요하여 상기 하위 해상도 보조 피쳐를 삽입하는 단계를 포함하는 방법.
  8. 제7항에 있어서,
    상기 기준 피쳐를 이용하는 방법은,
    상기 제1 꼭지점으로부터 연장하는 유도된 에지를 규정하는 단계와,
    상기 유도된 에지를 이용하여 상기 하위 해상도 보조 피쳐를 삽입하는 단계
    를 더 포함하는 방법.
  9. 제8항에 있어서,
    상기 유도된 에지는 사기 제1 꼭지점으로부터 제2 기준 피쳐의 제2 꼭지점으로 연장하고, 상기 기준 피쳐는 제1 타겟 장치 피쳐 또는 제2 하위 해상도 보조 피쳐 중 하나를 포함하고, 상기 제2 기준 피쳐는 제2 타겟 장치 피쳐 또는 제3 하위 해상도 보조 피쳐 중 하나를 포함하는 방법.
  10. 제1항에 있어서,
    레티클 레이아웃 파일의 제2 에지를 규정하는 단계를 더 포함하고, 상기 제2 에지는 제2 기준 피쳐에 대응하며, 상기 기준 피쳐를 이용하여 상기 하위 해상도 보조 피쳐를 삽입하는 단계는 상기 기준 피쳐 및 상기 제2 기줄 피쳐를 이용하여 상기 하위 해상도 보조 피쳐를 삽입하는 단계를 포함하는 방법.
  11. 제10항에 있어서,
    상기 하위 해상도 보조 피쳐는 상기 제2 에지를 포함하는 라인에 대하여 90도가 아닌 제2의 각을 이루는 방법.
  12. 제1항에 있어서,
    상기 레티클 레이아웃 파일을 검사하여 상기 제1 에지를 규정하기에 앞서 변경될 위치를 결정하는 단계를 더 포함하는 방법.
  13. 반도체 장치용 레티클을 설계하는 방법으로서,
    레티클 레이아웃 파일의 제1 피쳐를 규정하는 단계와,
    상기 레티클 레이아웃 파일의 제2 피쳐를 규정하는 단계와,
    제3 피쳐를 규정하여 상기 제1 피쳐를 상기 제2 피쳐에 접속하는 단계를 포함하고,
    상기 제3 피쳐는 하위 해상도 보조 피쳐를 포함하고, 상기 제1 피쳐에 대하여 제1의 각도를 이루고, 상기 제2 피쳐 대하여 제2의 각도를 이루며, 상기 제1 및 제2 각도 각각은 90도가 아닌 방법.
  14. 제13항에 있어서,
    상기 제1 및 제2 피쳐 각각은 하위 해상도 보조 피쳐를 포함하는 방법.
  15. 제13항에 있어서,
    상기 제1 피쳐는 교차부에서 상기 제2 피쳐를 교차하고, 상기 제3 피쳐를 규정하여 상기 제1 피쳐를 상기 제2 피쳐에 접속하는 단계는 상기 교차부를 상기 제3 피쳐로 대체하는 단계를 포함하는 방법.
  16. 제15항에 있어서,
    상기 교차부에서 상기 제1 피쳐는 상기 제2 피쳐에 대하여 실질적으로 직교하는 방법.
  17. 제13항에 있어서,
    상기 제1 피쳐를 포함하는 라인은 상기 제2 피쳐를 포함하는 라인에 평행하는 방법.
  18. 제17항에 있어서,
    상기 제1 피쳐는 상기 제2 피쳐와 동일 선상에 존재하지 않는 방법.
  19. 제13항에 있어서,
    상기 제1 및 제2 피쳐 중 적어도 하나는 타겟 장치 피쳐를 포함하는 방법.
  20. 제13항에 있어서,
    상기 제3 피쳐는 인접 타겟 장치 피쳐에 ㄷ하여 제3의 각도를 이루며, 상기 제3의 각도는 0도 보다 크며 90도 보다 작은 방법.
  21. 반도체 장치용 레티클을 설계하는 방법으로서,
    레티클 레이아웃 파일의 타겟 장치 피쳐를 규정하는 단계와,
    부해상보 보조 피쳐를 상기 레티클 레이아웃 파일 내에 삽입하는 단계를 포함하고,
    상기 하위 해상도 보조 피쳐는 상기 타겟 장치 피쳐에 부착되고, 적어도 1의 종횡비를 가지며, 상기 종횡비는 상기 하위 해상도 보조 피쳐의 길이와 상기 하위 해상도 보조 피쳐의 너비의 비인 방법.
  22. 반도체 장치용 레티클을 설계하는 방법으로서,
    레티클 레이아웃 파일 내의 하위 해상도 보조 피쳐를 적어도 3개의 타겟 장치 피쳐에 의해서 포함되는 영역 내에 삽입하는 단계를 포함하고,
    상기 하위 해상도 보조 피쳐는 상기 적어도 3개의 타겟 장치의 임으의 에지의 직교 투사에 의해서 규정되는 영역 외부에 존재하고, 상기 영역은 타겟 장치 피쳐를 포함하지 않는 방법.
  23. 제22항에 있어서,
    상기 하위 해상도 보조 피쳐를 삽입하는 단계는
    상기 적어도 3개의 타겟 장치 피쳐로부터 유도된 에지를 규정하는 단계와,
    상기 유도된 에지를 이용하여 상기 하위 해상도 보조 피쳐를 삽입하는 단계를 포함하는 방법.
  24. 반도체 장치를 형성하는 방법으로서,
    기판 위에 레지스트 층을 형성하는 단계와,
    제1 하위 해상도 보조 피쳐를 가지는 레티클을 이용하여 상기 레지스트 층을 노광시키는 단계- 상기 제1 하위 해상도 보조 피쳐는 타겟 장치 피쳐 또는 제2 하위 해상도 보조 피쳐 중 대응하는 하나를 참조하여, 상기 제1 하위 해상도 보조 피쳐가 상기 타겟 장치 피쳐 또는 제2 하위 해상도 보조 피쳐 중 상기 대응하는 하나의 제1 에지를 포함하는 라인에 대하여 90도가 아닌 소정의 각도를 이루도록 위치함 -와,
    상기 노광 단계 이후에 상기 층을 현상하여 상기 반도체 장치의 적어도 하나의 장치 영역을 규정하는 단계
    를 포함하는 방법.
  25. 제24항에 있어서,
    상기 제1 하위 해상도 보조 피쳐는 상기 타겟 장치 피쳐 또는 상기 제2 하위 해상도 보조 피쳐 중 상기 대응하는 하나를 참조하고, 제2 타겟 장치 피쳐 또는 제3 하위 해상도 보조 피쳐 중 대응하는 하나를 참조하여 위치되는 방법.
  26. 제25항에 있어서,
    상기 제1 하위 해상도 보조 피쳐는 상기 제2 타겟 장치 피쳐 또는 제3 하위 해상도 보조 피쳐 중 상기 대응하는 하나의 제2 에지를 포함하는 라인에 대하여 90도가 아닌 제2의 각도를 이루는 방법.
  27. 반도체 장치를 형성하는 방법으로서,
    기판 위에 레지스트 층을 형성하는 단계와,
    하위 해상도 보조 피쳐를 가지는 레티클을 이용하여 상기 레지스트 층을 노광하는 단계- 상기 하위 해상도 보조 피쳐는 상기 레티클의 제1 피쳐를 상기 레티클의 제2 피쳐에 접속하고, 상기 하위 해상도 보조 피쳐는 제1 피쳐에 대하여 제1의 각도를 이루며, 상기 제2 피쳐에 대하여 제2의 각도를 이루며, 상기 제1 및 제2의 각도는 각각 90도가 아님 -와,
    상기 노광 단계 이후에 상기 층을 현상하여 상기 반도체 장치의 적어도 하나의 장치 영역을 규정하는 단계
    를 포함하는 방법.
  28. 제27항에 있어서,
    상기 제1 피쳐는 제2 하위 해상도 보조 피쳐를 포함하고, 상기 제2 피쳐는 제3 하위 해상도 보조 피쳐를 포함하는 방법.
  29. 제27항에 있어서,
    상기 제1 피쳐를 포함하는 라인은 상기 제2 피쳐를 포함하는 라인에 평행하는 방법.
  30. 제29항에 있어서,
    상기 제1 피쳐는 상기 제2 피쳐와 동일선상에 존재하지 않는 방법.
  31. 제27항에 있어서,
    상기 제1 및 제2 피쳐 중 적어도 하나는 타겟 장치 피쳐를 포함하는 방법.
  32. 제27항에 있어서,
    상기 하위 해상도 보조 피쳐는 인접하는 타겟 장치 피쳐에 대하여 제3의 각도를 이루고, 상기 제3의 각도는 0도 보다 크고 90도 보다 작은 방법.
  33. 반도체 장치를 형성하는 방법으로서,
    기판 위에 레지스트 층을 형성하는 단계와,
    하위 해상도 보조 피쳐를 가지는 레티클을 이용하여 상기 레지스트 층을 노광시키는 단계- 상기 하위 해상도 보조 피쳐는 상기 레티클의 타겟 장치 피쳐에 부착되며, 적어도 1의 종횡비를 가지며, 상기 종횡비는 상기 하위 해상도 보조 피쳐의 길이와 상기 하위 해상도 보조 피쳐의 너비의 비임 -와,
    상기 노광 단계 이후에, 상기 층을 현상하여 상기 반도체 장치의 적어도 하나의 장치 영역을 규정하는 단계
    를 포함하는 방법.
  34. 반도체 장치를 형성하는 방법으로서,
    기판 위에 레지스트 층을 형성하는 단계와,
    적어도 3개의 타겟 장치 피쳐에 의해서 포함되는 상기 레티클의 영역 내에 하위 해상도 보조 피쳐를 가지는 레티클을 이용하여 상기 레지스트 층을 노광시키는 단계와,
    상기 노광 단계 이후에, 상기 층을 현상하여 상기 반도체 장치의 적어도 하나의 장치 영역을 규정하는 단계
    를 포함하고,
    상기 하위 해상도 보조 피쳐는 상기 적어도 3개의 타겟 장치의 에지의 직교 투사에 의해서 규정되는 영역 외부에 존재하며, 상기 영역은 타겟 장치 피쳐를 포함하지 않는 방법.
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