CN1707774A - 薄膜晶体管的电路、设计方法和程序、设计程序记录介质 - Google Patents

Abstract

一种薄膜晶体管电路包括被二维地分割成晶粒限定区域(10)的结晶半导体薄膜(5)，每个晶粒限定区域(10)容纳比预定尺寸大的晶粒(SX)；薄膜晶体管，每个薄膜晶体管具有位于相应一个晶粒限定区域(10)的中心位置上的沟道区；以及与薄膜晶体管互连的布线。

Description

薄膜晶体管的电路、设计方法和程序、设计程序记录介质

发明背景

本发明涉及一种使用具有相对大尺寸晶粒的结晶半导体薄膜的薄膜晶体管电路、该薄膜晶体管电路的设计方法、该薄膜晶体管电路的设计程序、设计程序记录介质、设计库数据库和显示器件。

平板显示器件已经发现用在各种领域中，因为它们具有厚度薄、重量轻和功耗低的特点。总之，有源矩阵平板显示器件已经广泛地用在OA设备中，在该OA设备中需要高分辨率和高图像质量。这种类型的显示器件包括大量薄膜晶体管(TFT)，每个薄膜晶体管与设置成矩阵形式的相应一个像素相邻设置并作为像素开关元件连接到其上。随着近年来多媒体通信技术的发展，功能加强(function-intensive)平板显示器件作为下一代个人使用的显示器件已经引起人们的注意。这种平板显示器件具有所谓的板上系统的结构，其中包括与图像显示器相关的驱动电路、存储电路、DA转换电路和图像处理电路的各种外围电路与像素阵列集成在一起。

为了实现功能加强显示器件，需要通过薄膜晶体管来构成外围电路部件，例如逻辑电路、存储器元件、模拟放大器等，其中所述薄膜晶体管使用形成在由玻璃等构成的绝缘衬底上的高载流子迁移率的半导体薄膜。迄今为止，已经提出了各种技术在低温下形成这种薄膜。

通过使用激光的再结晶方法，可以获得具有比方说矩形形状晶粒的硅膜作为结晶半导体薄膜(例如，参见日本未审专利公报Nos.2002-237455和2003-22969)。

晶体管单独地设置在通过使用激光的再结晶方法获得的结晶半导体薄膜的晶粒中(例如，参见日本未审专利公报Nos.2003-86604、导体薄膜的晶粒中(例如，参见日本未审专利公报Nos.2003-86604、2003-31497、2003-124230、2003-318127、2003-197521、2003-197527)。

上述专利公报公开了获得尺寸足够大的晶粒以便容纳薄膜晶体管的沟道区的技术，但是没有公开适当地和有效地在具有这种晶粒的结晶半导体薄膜上设计诸如外围电路等薄膜晶体管电路的技术。

在薄膜晶体管电路的制造中，需要制备各种光掩模，用于对结晶半导体薄膜和布线层进行构图。上述常规技术对于制备实际的光掩模是不够的。

在制备光掩模时，需要确定薄膜晶体管电路所需的薄膜晶体管和布线的设置并在各种光掩模中反映这些设置。然而，利用大尺寸薄膜晶体管电路，人工地布置所有的薄膜晶体管和布线将不可避免地增加设计周期和错误布线的发生频率，导致设计成本加速增加。

常规地，存在一种作为计算机的设计工具，该计算机模拟了薄膜晶体管电路。这种设计工具的使用允许自动化地对薄膜晶体管和布线进行布局。这种布局结果允许薄膜晶体管的沟道区设置在结晶半导体薄膜的结晶度不良的部分中。因此难以将自动布局应用于使用结晶半导体薄膜的薄膜晶体管电路的光掩模。

在上述专利公报No.2003-31497或2003-318127中，公开了通过使用移相的基于激光的结晶方法来形成大面积晶粒的方法。当在形成实际的薄膜晶体管电路中使用这种方法时，为了形成在设置上对应于构成晶体管电路的薄膜晶体管的结晶区域，需要特殊地设计用于激光的相位调制的移相掩模的图形。上述已知文献的公开内容不足以有效地制备实际的移相掩模。

发明内容

本发明的目的是提供一种薄膜晶体管电路的设计方法、薄膜晶体管电路的设计程序、储存设计程序的记录介质、设计库数据库、薄膜晶体管电路和显示器件，它们中的每一个都允许制造用于结晶半导体薄膜的适当的和有效的光掩模。

根据本发明的第一方案，提供一种使用结晶半导体薄膜的薄膜晶体管电路的设计方法，该方法包括如下步骤：在计算机中限定表示晶粒限定区域的设置的结晶阵列图形，所述晶粒限定区域针对结晶半导体薄膜的二维分割进行排列，并且每个晶粒限定区域容纳比预定尺寸大的晶粒；以及在结晶阵列图形的基础上，使计算机产生薄膜晶体管的器件图形和与薄膜晶体管互连的布线的布线图形，其中每个所述薄膜晶体管具有位于固定于相应一个晶粒限定区域中的位置上的沟道区。

根据本发明的第二方案，提供一种使用结晶半导体薄膜的薄膜晶体管电路的设计程序，使计算机执行如下处理：限定表示晶粒限定区域的设置的结晶阵列图形，所述晶粒限定区域针对结晶半导体薄膜的二维分割进行排列，并且每个晶粒限定区域容纳比预定尺寸大的晶粒；以及，在结晶阵列图形的基础上，产生薄膜晶体管的器件图形和与薄膜晶体管互连的布线的布线图形，其中每个所述薄膜晶体管具有位于固定于相应一个晶粒限定区域中的位置上的沟道区。

根据本发明的第三方案，提供一种记录有使用结晶半导体薄膜的薄膜晶体管电路的设计程序的设计程序记录介质，使计算机执行如下处理：限定表示晶粒限定区域的设置的结晶阵列图形，所述晶粒限定区域针对结晶半导体薄膜的二两维分割进行排列，并且每个晶粒限定区域容纳比预定尺寸大的晶粒；以及，在结晶阵列图形的基础上，产生薄膜晶体管的器件图形和与薄膜晶体管互连的布线的布线图形，其中每个所述薄膜晶体管具有位于相应一个晶粒限定区域中的固定位置上的沟道区。

根据本发明的第四方案，提供一种使用结晶半导体薄膜的薄膜晶体管电路的设计程序，使计算机执行如下处理：限定表示晶粒限定区域的设置的结晶阵列图形，所述晶粒限定区域针对结晶半导体薄膜的二维分割排进行列成，并且每个晶粒限定区域容纳比预定尺寸大的晶粒；在结晶阵列图形的基础上，产生薄膜晶体管的器件图形和与薄膜晶体管互连的布线的布线图形，其中每个所述薄膜晶体管具有位于固定于相应一个晶粒限定区域中的位置上的沟道区；以及根据结晶阵列图形确定移相掩模图形，以便限定适合于薄膜晶体管的器件图形的并通过基于激光的结晶方法在半导体薄膜上实现的晶粒限定区域。

根据本发明的第五方案，提供一种记录有使用结晶半导体薄膜的薄膜晶体管电路的设计程序的设计程序记录介质，使计算机执行如下处理：限定表示晶粒限定区域的设置的结晶阵列图形，所述晶粒限定区域针对结晶半导体薄膜的二维分割进行排列，并且每个晶粒限定区域容纳比预定尺寸大的晶粒；在结晶阵列图形的基础上，产生薄膜晶体管的器件图形和与薄膜晶体管互连的布线的布线图形，其中每个所述薄膜晶体管具有位于固定于相应一个晶粒限定区域中的位置上的沟道区；以及根据结晶阵列图形确定移相掩模图形，以便通过基于激光的结晶方法限定适合于薄膜晶体管的器件图形和在半导体薄膜上实现的晶粒限定区域。

根据本发明的第六方案，提供一种使用结晶半导体薄膜的薄膜晶体管电路的设计库数据库，该设计库数据库包含表示各种逻辑门电路的标准单元和宏单元中的至少一个，每个所述宏单元表示一些逻辑门电路的组合，其中每个逻辑门电路包括两个或多个薄膜晶体管以及与所述两个或多个薄膜晶体管互连的布线，其中所述薄膜晶体管每个都具有位于固定在一个晶粒限定区域中的位置上的沟道区。

根据本发明的第七方案，提供一种薄膜晶体管电路，它包括：被二维地分割为晶粒限定区域的结晶半导体薄膜，每个晶粒限定区域容纳比预定尺寸大的晶粒；薄膜晶体管，每个薄膜晶体管都具有位于固定于相应一个晶粒限定区域中的位置上的沟道区；以及与薄膜晶体管互连的布线。

根据本发明的第八方案，提供一种显示器件，它包括：具有以矩阵形式排列的像素的有源矩阵电路；连接到有源矩阵电路的驱动控制电路；和支撑有源矩阵电路和驱动控制电路的薄膜半导体衬底，其中驱动控制电路包括薄膜晶体管电路，该薄膜晶体管电路包括被二维地分割成晶粒限定区域的结晶半导体薄膜，每个晶粒限定区域容纳比预定尺寸大的晶粒；薄膜晶体管，每个薄膜晶体管都具有位于固定于相应一个晶粒限定区域中的位置上的沟道区；以及与薄膜晶体管互连的布线。

在设计方法、设计程序、设计程序记录介质、设计库数据库、薄膜晶体管电路和显示器件中，结晶半导体薄膜被分割成晶粒限定区域，每个晶粒限定区域容纳比预定尺寸大的晶粒，并且每个薄膜晶体管的沟道区位于固定在相应一个晶粒限定区域中的位置上。这样，通过以晶粒限定区域为单位布置薄膜晶体管和布线，沟道区和晶粒之间的位置关系可以最佳化。此外，晶粒限定区域单元的布置条件允许使用计算机作为设计工具进行自动布置。这样，可以制造用于结晶半导体薄膜的合适的和有效的光掩模，并且可以降低设计成本。

而且，通过根据结晶阵列图形自动地确定移相掩模图形，可以显著减少设计移相掩模所需的时间。

本发明的另外的目的和优点将在下面的说明中阐明，所述另外的目的和优点可以部分地从下面的说明中显然看出，或者可以通过实施本发明而学习到。本发明的目的和优点可以通过下面特别指出的手段和组合来实现和获得。

附图说明

附图结合在说明书中并构成说明书的一部分，附图表示本发明的实施例并与前面给出的一般性说明和下面给出的实施例的详细说明一起用于解释本发明的原理。

图1示出在制造根据本发明实施例的薄膜晶体管电路时使用的薄膜半导体衬底的剖面结构；

图2示出图1中所示的薄膜半导体衬底的平面结构；

图3示出图2中所示的晶粒限定区域之一的电子显微镜图像；

图4示意性地示出作为用于图1所示的薄膜半导体衬底的设计工具模拟薄膜晶体管电路的计算机的结构；

图5是示出实际上由图4所示计算机执行的薄膜晶体管电路设计程序的流程的流程图；

图6示出在图5所示的设计程序中使用的反相器电路；

图7示出图6所示的反相器电路的等效电路；

图8示出图7所示的反相器电路的标准单元；

图9示出在图5所示的设计程序中使用的AND电路；

图10示出图9中所示AND电路的等效电路；

图11示出图10中所示AND电路的标准单元；

图12示出在图5所示设计程序中使用的XOR电路的等效电路；

图13示出图12所示XOR电路的标准单元；

图14示出包括反相器电路、AND电路和XOR电路的半加法器，其中这些电路的等效电路示于图7、10和12中；

图15示出作为图8、11和13中所示标准单元的组合的半加法器的宏单元；

图16是沿着图15的线I-I’截取的半加法器的剖面图；

图17是用于解释在形成图1所示的结晶半导体薄膜的激光退火工艺中使用的移相器的示图；

图18示出经过图17所示的移相器而施加于半导体薄膜的激光的强度分布；

图19是用于解释在形成图1所示结晶半导体薄膜的激光退火工艺中使用的另一移相器的示图；

图20示出图19所示的区域之间的相位差；

图21示意性地示出将通过图5所示设计程序设计的薄膜晶体管电路结合到其中的有源矩阵液晶显示器件的结构；以及

图22是示出图5所示设计程序的修改版的流程的流程图。

发明的详细说明

下面将参照附图说明根据本发明实施例的薄膜晶体管电路。

图1示出在制造薄膜晶体管电路时使用的薄膜半导体衬底1的剖面结构，以及图2示出薄膜半导体衬底1的平面结构。薄膜半导体衬底1由诸如无碱玻璃的透明绝缘衬底2、形成在透明绝缘衬底2上的SiNx膜3、形成在SiNx膜3上的SiO₂膜4以及结晶半导体薄膜5构成。结晶半导体薄膜5例如是通过使非晶硅膜结晶来获得的，并且包括以矩阵形式规则间隔地排列的晶粒SX和围绕晶粒SX的细粒径的非晶硅或多晶硅。就是说，结晶半导体薄膜5被二维地分割成晶粒限定区域10，每个晶粒限定区域10容纳比预定尺寸大的相应一个晶粒SX。每个晶粒SX是大约4乘以4μm的近似为矩形的单晶硅。每个晶粒限定区域10稍微大于晶粒SX并具有大约5乘以5μm的尺寸。

图3示出图2所示的晶粒限定区域10之一的电子显微镜图像。在每个晶粒限定区域中，晶粒边界GB存在于距离周边宽度为大约0.5μm的部分中。这部分形成电有源缺陷区，该区域用作载流子的产生/复合中心；因此，希望从薄膜晶体管的沟道区中排除该部分。预定尺寸指的是每个薄膜晶体管的沟道区的尺寸。

上述结晶半导体薄膜5仅仅在对应于位于缺陷区内的晶粒SX的部分中是单晶的，因此与全部都是单晶的正常单晶半导体衬底大大地不同。在使用这种结晶半导体薄膜5制造薄膜晶体管电路时，为了获得高性能和均匀的特性，在薄膜晶体管的布局中反映结晶半导体薄膜5的特殊晶体结构是有效的。

图4示意性地示出作为设计工具模拟薄膜晶体管电路的计算机的结构。该计算机包括控制总体操作的CPU11、储存各个固定数据的ROM12、临时储存输入到CPU11中的数据和从CPU11中输出的数据的RAM13、在CPU11的控制下显示各个图像的显示器件14、将各个数据输入到CPU11中的键盘15、在显示器件上显示的图像中规定坐标位置的诸如定点器件的辅助输入器件16、从外部的外围器件接收数据和向外围器件发送数据的外围器件接口17、以及储存由CPU11运行的设计程序、库数据库等的硬盘驱动器18。

计算机通过运行储存在硬盘驱动器18中的设计程序来执行设计薄膜晶体管电路的过程。在这个设计过程中，CPU11限定表示晶粒限定区域10的设置的结晶阵列图形10A，所述晶粒限定区域10针对结晶半导体薄膜5的二维分割进行排列，并且每个晶粒限定区域容纳比预定尺寸大的相应一个晶粒SX。在结晶阵列图形10A的基础上，CPU11产生薄膜晶体管的器件图形和与薄膜晶体管互连的布线的图形，其中每个所述薄膜晶体管具有位于固定在相应一个晶粒限定区域中的位置上的沟道区。这样构成结晶阵列图形10A以至于晶粒限定区域10排列成矩阵形式，并且每个晶粒限定区域10容纳大致为矩形的晶粒。

硬盘驱动器18储存包含寄存在其中的标准单元和宏单元的库数据库。标准单元表示各种逻辑门电路。每个逻辑门电路包括两个或更多个薄膜晶体管和与所述两个或多个薄膜晶体管互连的布线，其中每个所述薄膜晶体管具有位于固定在一个晶粒限定区域10中的位置上的沟道区。宏单元表示各种逻辑门电路的组合。在产生器件图形和布线图形时，CPU11在外部输入电路信息基础上参考库数据库。库数据库可以只包含标准单元；然而，对它来说更有效的是还包含宏单元。

希望在器件图形中，每个薄膜晶体管的沟道长度和宽度设置成小于晶粒限定区域10的一边的长度。由此，可以在一个晶粒SX内容纳这些薄膜晶体管中的每一个的整个沟道区。

薄膜晶体管以晶粒限定区域的一边的长度的整数倍的间隔设置在器件图形中。就是说，以晶粒限定区域为单位设置这些晶体管。

假设晶粒限定区域的一边的长度为LC，每个晶体管的沟道长度和宽度中的较大一个的尺寸为LG，结晶阵列图形10A和器件图形之间的对准容限是LA，满足以下关系是很重要的：LC≥(LG+2×LA)。

图5示出实际由图4所示的计算机执行的薄膜晶体管电路设计程序的流程。

在电路设计之前，在处理施加于薄膜晶体管电路制造工艺的规则时，准备布线层的数量和在结晶中使用的移相器的图形作为结晶阵列图形10A的指标，从结晶阵列图形10A的指标中确定工艺技术指标。然后，标准单元库作为库数据库寄存在硬盘驱动器18中，其中根据工艺技术指标规定各种逻辑门电路的图形设置、门延迟时间、驱动能力等。标准单元库取决于晶粒限定区域的图形设置。这样，使单元结构通过引入用于根据图形设置自动地调整薄膜晶体管的布局位置的缩放比例参数而成为可缩放的。相应地，对于晶粒限定区域10的尺寸变化，将不需要标准单元库的重构。

在实际电路设计中，利用硬件描述语言HDL或抽象水平比HDL高的C语言在步骤ST1中描述将要执行的薄膜晶体管电路的功能。在描述内容基础上在步骤ST2中进行逻辑电路合成。此时，将参考上述标准单元库。通过执行测试模拟而在步骤ST3中检验薄膜晶体管电路的功能。如果模拟结果是令人满意的，则在步骤ST4中承认逻辑电路合成的结果，然后在步骤ST5中产生网表。随后，在步骤ST6中在网表和单元库信息的基础上确定逻辑门电路的单元设置，然后在步骤ST7中确定单元之间的布线。在步骤ST8中再次检验单元的设置。如果希望的指标是令人满意的，则认可薄膜晶体管电路。在步骤ST9中，将以上述方式实际上获得的薄膜晶体管电路的布局数据储存到硬盘驱动器18中。此外，将布局数据转换为用于薄膜晶体管电路的光掩模数据并输出到外部TFT掩模数据存储器。

尽管在很多方面用与商业上可获得的半导体自动设计工具的设计程序相同，但是上述设计程序不仅限定和寄存了形成通用库的标准单元，而且限定和寄存了代表晶粒限定区域10的结晶阵列图形10A的标准单元，其中晶粒限定区域10针对结晶半导体薄膜5的二维分割进行排列，并且每个晶粒限定区域10容纳比预定尺寸大的晶粒SX中的相应一个。通过制备这种结晶阵列图形10A的标准单元作为布局条件，可以自动地布置薄膜晶体管和相关的布线层。

在薄膜晶体管电路设计工艺中，用图6中所示的这种电路标记代表CMOS反相器，该CMOS反相器是形成薄膜晶体管电路的一部分的逻辑门电路。如图7所示，该CMOS反相器由P沟道MOS晶体管P和N沟道MOS晶体管N构成，它们都是用不同晶粒SX形成的薄膜晶体管。每个晶粒SX具有正方形并且一边的尺寸为4μm。CMOS反相器的结构作为图8所示的标准单元进行注册。利用这种标准单元，CMOS反相器占据7×4个在Y和X方向上设置的晶粒限定区域10。使用两个半导体岛SI形成MOS晶体管P和N，其中所述两个半导体岛SI是通过对结晶半导体薄膜5进行构图而获得的，并且每个半导体岛SI具有在相应半导体岛SI内在X方向上设置的源极区和极区、位于相应半导体岛SI内之间的沟道区CH以及位于沟道区CH上方的栅电极GM。栅极电极GM在Y方向上延伸。每个P和N沟道晶体管P和N的沟道区CH的长度设置为1μm。P沟道晶体管的沟道区的宽度设置为2μm，N沟道晶体管的沟道宽度设置为1μm。这些晶体管的每个的沟道区CH设置成以一个晶粒限定区域10的中心部分作为目标(固定部分)。这样，晶体管的沟道区CH以5μm为单位，晶粒限定区域10的阵列间距，设置在X或Y方向上。

在图8中，VSS表示作为第一层Al(铝)布线层的一部分的地布线，VDD表示作为第一层Al布线层的另一部分的电源布线，CONT1表示用于将第一层Al布线层连接到半导体岛SI和栅极电极GM的通孔，以及CONT2表示用于将第一层Al布线层连接到用于单元之间的布线的第二层Al布线层的通孔。接触孔CONT1形成在源极区和漏极区上，其杂质浓度设置为高于半导体岛SI中的沟道区CH的杂质浓度。源极区和漏极区中的每一个设置成穿过晶界GB。只要源极区和漏极区呈现出所希望的低电阻，晶界GB的存在就不会在晶体管操作中产生问题。

在设计程序中，通过识别信号输入部分VIN和信号输出部分VOUT的设置来确定标准单元之间的布线，如图8所示。

在本实施例中，结晶阵列图形10A和器件图形之间的对准容限LA是0.5μm，每个晶粒限定区域10的一边的长度LC为5μm，并且晶体管沟道长度和宽度中较大一个的尺寸LG为2μm；这样，LC＝5和(LG+2×LA)＝2+2×0.5＝3，满足上述关系LC≥(LG+2×LA)。

利用上述结晶阵列图形10A的标准单元，薄膜晶体管的沟道区CH只位于由结晶半导体薄膜5中的细粒径的多晶半导体包围的晶粒SX中。由此，可获得高性能电路。

此外，在薄膜晶体管电路设计工艺中，使用如图9所示的这种电路符号来表示作为逻辑门电路的AND电路，其中该逻辑门电路形成薄膜晶体管电路的一部分。AND电路具有例如如图10所示的CMOS结构，并且包括P沟道晶体管P1至P3和N沟道晶体管N1至N3，它们都是使用不同晶粒SX形成的的薄膜晶体管。在第一和第二信号输入VIN1和VIN2的输入信号的逻辑积是在信号输出VOUT的输出。AND电路的结构注册为如图11所示的标准单元。对于所有晶体管P1至P3和N1至N3，沟道区CH的沟道长度设置为1μm。对于N沟道晶体管N1至N3和P沟道晶体管P1和P2，沟道宽度设置为2μm，而P沟道晶体管P3的沟道宽度设置为4μm。如在图8所示的标准单元中，这些晶体管中的每一个的沟道区CH设置成以一个晶粒限定区域10的中心部分作为目标。对于具有特别大沟道宽度的晶体管P3，它是由两个子晶体管形成的，这两个子晶体管具有分配给不同半导体岛中的晶粒限定区域10的沟道区，从而不含有晶粒边界GB，并且并联连接，从而获得总的沟道宽度。

为了使这对子晶体管作为晶体管P3工作，子晶体管的沟道区形成在具有相同晶面指数的晶粒的表面中，并且子晶体管的连接设置成具有彼此相同的主电流方向。

而且，在薄膜晶体管电路设计程序中，例如XOR电路用作逻辑门电路，它形成薄膜晶体管电路的一部分。XOR电路具有例如如图12所示的CMOS结构，并包括P沟道MOS晶体管P1至P4和N沟道晶体管N1-N4，它们都是使用不同晶粒SX形成的薄膜晶体管。来自第一和第二信号输入VIN1和VIN2的输入信号的异逻辑和在信号输出VOUT输出。XOR电路的结构注册为如图13所示的标准单元。对于所有晶体管P1至P4和N1至N4，沟道区CH的长度设置为1μm。对于晶体管N1至N-4，沟道宽度设置为2μm，对于晶体管P1至P4，沟道宽度设置为4μm。这些晶体管中的每一个的沟道区CH设置成以一个晶粒限定区域10的中心作为目标。如在图11中所示的AND电路中，每个P沟道晶体管P1至P4由并联连接的两个子晶体管形成，其沟道宽度(＝4μm)作为子晶体管的总沟道宽度(＝2μm×2)而获得。

图8、11和13中所示的标准单元是在电路设计中使用的标准单元库的一部分。用于很多其它逻辑门电路的标准单元实际上注册在标准单元库中。与图8、11和13所示的标准单元一样，用于逻辑门电路的所有标准单元具有占据七个在平面电路图形内的Y方向上排列的晶粒限定区域10的特征。在X方向上占据的晶粒限定区域的数量可以随着电路规模而改变。

图14示出包括反相器电路、AND电路和XOR电路的半加法器，这些电路的等效电路示于图7、10和12中。具体地说，两个反相器INV、一个AND电路AND和一个XOR电路XOR设置在半加法器中。图15示出作为图8、11和13中所示的标准单元的组合的半加法器的宏单元。这个宏单元可以与标准单元一起注册在库数据库中。在宏单元中，标准单元通过在设计程序中自动确定的布线来互连。

Y方向上的尺寸对于所有标准单元进行标准化。这样，通过在X方向上设置标准单元和在这些单元上自动地布置电源和地布线，可以实际上获得所希望功能的逻辑电路块。这些单元通过设置在单元放置区域外部并平行于地布线的第一层Al布线、设置成在垂直于地布线的方向上从单元的输入和输出接触伸出的第二层Al布线以及连接到第一层和第二层Al布线的通孔CONT2而互连。这些单元设置成彼此相对，从而作为整体而且在结晶阵列图形的标准单元的基础上保持各个薄膜晶体管的沟道区的规则设置。结果是，构成薄膜晶体管电路的所有薄膜晶体管可以设置成与晶粒SX的阵列间距一致。

图16示出沿着图15的线I-I’截取的半加法器的剖面结构。如上所述，薄膜半导体衬底1由诸如无碱玻璃的透明绝缘衬底2、形成在透明绝缘衬底2上的SiNx膜3、形成在SiNx膜3上的SiO₂膜4以及诸如结晶硅的结晶半导体薄膜5构成。SiNx膜3形成为缓冲绝缘膜，以便防止杂质从透明绝缘衬底1扩散。SiNx膜3、SiO₂膜4以及结晶半导体薄膜5的厚度分别是50、100和200nm。结晶半导体薄膜5用厚度为30nm的SiO₂的栅极绝缘膜20覆盖。MoW合金的栅极电极GM形成在栅极绝缘膜20上。

用SiO₂的第一层间绝缘膜21覆盖整个结构。在层间绝缘膜21中形成接触通孔CONT1。电源布线VDD、地布线VSS和单元内布线22形成在层间绝缘膜21上并经通孔CONT1连接。布线VDD、VSS和22中的每一个是Mo/Al/Mo的三层金属膜。

用SiO₂的第二层间绝缘膜23覆盖整个结构。在层间绝缘膜23中形成接触通孔CONT2。标准单元之间的布线24是形成在层间绝缘膜23上的Al层，单元内布线22经接触通孔CONT2连接到布线24。

然后用SiNx的保护绝缘膜25覆盖整个结构。

这里，将更详细地说明在半导体薄膜5中获得晶粒SX的阵列的方法，每个晶粒SX具有大约4×4μm的大致矩形的形状。

当透明绝缘衬底1是没有高温电阻的玻璃衬底时，与制造单晶硅晶圆的情况相同，最希望的是通过施加紫外线激光的脉冲来进行用于熔化和使非晶硅再结晶的激光退火处理，由此获得结晶半导体薄膜5，其中非晶硅部分地结晶。此时，为了获得具有最大可能区域的晶粒SX，希望采用这样一项技术，即使用具有合适图形的移相器使薄膜半导体衬底1的表面上的激光束强度具有空间分布，由此产生横向温度梯度。由此，引起横向晶体生长，从而获得晶粒阵列，其中每个晶粒具有在一边上大约4μm的近似矩形的形状。

接着，将参照图17说明使用移相器的退火工艺的具体例子。

图17所示的移相器50由诸如石英的透明介质形成并具有如下图形：其中并排设置不同厚度的第一和第二条形部分(相位设置部分)50b和50c。入射激光束在部分50b和50c之间的阶梯边界(移相线)上衍射和彼此干涉。这样，移相器50使入射激光束的强度具有周期性空间分布。相位π的激光束从第一条形部分50b射出，并且相位0的激光束从第二条形部分50c射出。这样，来自第一条形部分50b的激光束的相位与来自第二条形部分50c的激光束的相位相反(获得180度的相位差)。每个条形部分50b和50c具有10μm的宽度。作为例子，使用其折射率为1.5的矩形石英衬底形成移相器50，从而获得相对于具有248nm波长的激光的上述相位差。在这种情况下，针对条形部分50b刻蚀石英衬底，由此形成比条形部分50c更薄的条形部分50b。刻蚀深度确定为对应相位π的248nm。此外，针对条形部分50c，不刻蚀石英衬底。

在如此制造的移相器50中，经过第二条形部分50c的激光束相对于经过厚度比第二条形部分小的第一条形部分50b的激光束延迟了180度。结果是，在经过第一条形部分50b的激光束和经过第二条形部分50c的激光束之间发生干涉和衍射，产生如图18所示的这种激光强度分布。由于来自相邻条形部分的激光束在相位上是相反的，因此在与相邻条形部分之间的移相线相对应的位置上的激光强度变得最小，比方说0。其中光强最小的部分或者其附近部分形成晶核，该晶核在半导体结晶中生长成晶粒。在上述移相器50的例子中，尽管如图17所示，移相线以平行直线的形式延伸，但是这不是限制性的。

例如，还可以将相位0和相位π的相位设置部分排列成方格图形，由此使移相线垂直相交。在这种情况下，沿着移相线获得光强0的栅格状图形。为此，在这些线上的任意位置上产生晶核，导致难以控制晶粒位置和形状的问题。为此，为了控制晶核的产生，希望提供强度0的点。为此，在垂直相交的移相线上相移量设置为小于180度。由此，强度减小了但是在对应于移相线的位置上并不完全变为0。同时，通过使交叉点周围的复透射率的和为0，可以使对应于交叉点的位置上的强度为0。

这将参照图19和20进行说明。掩模50具有一组正方形图形，每个正方形图形由四个正方形部分50e、50f、50g和50h构成，它们并排设置并且厚度不同，如图19所示。正方形图形并排设置，如图20所示。第一正方形部分50e是最薄的并将其相位设为0。第四正方形部分50h是最厚的并具有与第一正方形部分50e相差3π/2的相位差。第二和第三部分50f和50g具有在正方形部分50e和50h之间的厚度，并具有分别与第一正方形部分50e相差π/2和π的相位差。

在这种掩模中，第一到第四正方形部分邻接的位置，即正方形图形的中心，形成强度0的点。因此，晶粒的晶核从这个点生长，可以很容易地控制晶粒的位置和形状。使用这种移相器的技术在2003年3月19日申请的在日本专利申请No.2002-120312的基础上通过与本申请相同的代理人的国际申请No.PCT/JP03/03366中有说明。

图21示意性地示出将通过图5所示的设计程序设计的薄膜晶体管电路结合到其中的有源矩阵液晶显示器件的结构。这种液晶显示器件装备有具有设置成矩阵形式的液晶像素PX的有源矩阵电路AMX、驱动控制电路CNT和薄膜半导体衬底1，该薄膜半导体衬底支撑有源矩阵电路AMX和驱动控制电路CNT。

在薄膜半导体衬底1上，TFT有源矩阵电路AMX具有设置成垂直相交的扫描线61和视频信号线62、和开关元件W，每个开关元件由薄膜晶体管形成并连接到位于由线61和62限定的矩形像素区域中的相应一个中的液晶像素PX上。驱动控制电路CNT由扫描电路63、信号提供电路64、DC-DC转换器65和控制器66构成。这些部件被集成在使用薄膜晶体管电路的薄膜半导体衬底1上，其中每个薄膜晶体管电路由被二维地分割成晶粒限定区域的结晶半导体薄膜、薄膜晶体管以及与薄膜晶体管互连的布线构成，其中每个所述晶粒限定区域容纳比预定尺寸大的晶粒，每个所述薄膜晶体管具有位于固定在相应一个晶粒限定区域中的位置上的沟道区。控制器66从外部接收视频数据DATA和控制信号并进行所需的数字数据处理，从而将扫描信号和视频信号施加到扫描电路63和信号提供电路64。DC-DC转换器65将来自外部的电源电压DC转换成扫描电路63和信号提供电路64所需要的电压。扫描电路63和信号提供电路64通过开关元件W驱动液晶像素PX。

控制器66很大程度上取决于外部接口和内部驱动系统的用户指标，并要求具有超过特定速度的工作速度。因此希望由图4所示的由计算机设计的薄膜晶体管电路主要施加于控制器66。通过采用使用标准单元的上述设计程序，与其中所有薄膜晶体管电路都是定制设计的常规方法相比可以显著地提高生产率。此外，通过在反映晶体平面图形的特性的结晶阵列图形中使用标准单元，如本发明这样，可以获得与使用单晶半导体晶圆时基本上相同的性能，可以实现更高功能和性能的显示器件。而且，上述薄膜晶体管电路设计方法在其中不仅控制器66而且更复杂的数字逻辑电路也集成在薄膜半导体衬底上的产品上呈现出更大的优点。

图5所示的薄膜晶体管电路设计程序例如可以修改为图22所示的那样。在这一修改中，使用薄膜晶体管电路的布局数据自动地产生移相掩模图形。

本修改的步骤ST1-ST9与图5所示的设计程序相同。就是说，利用硬件描述语言HDL或抽象水平比HDL高的C语言在步骤ST1中描述将要实现的薄膜晶体管电路的功能。在该描述内容基础上在步骤ST2中进行逻辑电路合成。此时，将参考上述标准单元库。通过执行测试模拟而在步骤ST3中检验薄膜晶体管电路的功能。如果模拟结果是令人满意的，则在步骤ST4中确认逻辑电路合成的结果，然后在步骤ST5中产生网表。随后，在步骤ST6中在网表和单元库信息的基础上确定逻辑门电路的单元设置，然后在步骤ST7中确定单元之间的布线。在步骤ST8中再次检验单元的设置。如果希望的指标是令人满意的，则确认薄膜晶体管电路。在步骤ST9中，将以上述方式实际获得的薄膜晶体管电路的布局数据储存到硬盘驱动器18中。此外，将布局数据转换成用于薄膜晶体管电路的光掩模数据并输出到外部TFT掩模数据存储器和移相器掩模数据存储器。

之后，在步骤ST10中实现移相掩模图形的自动生成。根据结晶阵列图形确定移相掩模图形，从而限定适于薄膜晶体管的器件图形的并通过激光器基结晶方法在半导体薄膜上实现的晶粒限定区域。当在步骤ST10中实际上获得移相掩模图形并在步骤ST11中确认时，将移相掩模图形转换成用于移相器的光掩模数据并输出到外部的移相器掩模数据存储器。

此外，上述移相掩模图形可包括用于使一部分半导体薄膜结晶的部分作为特定形状的对准标记，该对准标记用于在结晶之后使薄膜晶体管电路的光掩模与半导体薄膜对准。

附加的优点和修改对于本领域技术人员来说是很容易想到的。因此，本发明在其较宽的方面不限于这里所示和所述的具体细节和典型的实施例。相应地，在不脱离由所附权利要求书及其等效形式限定的一般发明概念的精神或范围的情况下可以进行各种修改。

Claims (25)

1、一种使用结晶半导体薄膜(5)的薄膜晶体管电路的设计方法，该方法的特征在于包括以下步骤：

在计算机中限定表示晶粒限定区域(10)的设置的结晶阵列图形(10A)，所述晶粒限定区域针对所述结晶半导体薄膜(5)的二维分割进行排列，并且每个所述晶粒限定区域容纳比预定尺寸大的晶粒(SX)；以及

在所述结晶阵列图形(10A)的基础上，使计算机产生薄膜晶体管(P，N)的器件图形和与所述薄膜晶体管(P，N)互连的布线(22)的布线图形，其中每个所述薄膜晶体管具有位于固定于相应一个所述晶粒限定区域(10)中的位置上的沟道区(CH)。

2、根据权利要求1所述的设计方法，其特征在于：这样构成所述结晶阵列图形(10A)以至于所述晶粒限定区域(10)排列成矩阵形式并容纳晶粒(SX)，每个所述晶粒大致为矩形形状。

3、根据权利要求2所述的设计方法，其特征在于还包括以下步骤：

在计算机中构成含有标准单元的库数据库，所述标准单元代表各种逻辑门电路，每个所述逻辑门电路包括两个或更多个薄膜晶体管(P，N)和与所述两个或更多个薄膜晶体管(P，N)互连的布线(22)，其中所述薄膜晶体管(P，N)的沟道区(CH)位于固定在晶粒限定区域(10)之一中的位置上；以及

在从外部输入的电路信息基础上使计算机参照所述库数据库，从而产生所述器件图形和所述布线图形。

4、根据权利要求3所述的设计方法，其特征在于：所述库数据库还含有宏单元，每个所述宏单元代表一些逻辑门电路的组合。

5、根据权利要求2所述的设计方法，其特征在于：在所述器件图形中确定所述薄膜晶体管(P，N)，从而具有不超过每个晶粒限定区域(10)的一边的长度的沟道长度和沟道宽度。

6、根据权利要求2所述的设计方法，其特征在于：所述薄膜晶体管(P，N)以每个晶粒限定区域(10)的一边的长度的整数倍的间隔进行设置。

7、根据权利要求2所述的设计方法，其特征在于：每个晶粒限定区域(10)的一边的长度LC、每个薄膜晶体管的沟道长度和沟道宽度中较大的一个的尺寸LG以及所述结晶阵列图形(10A)与器件图形之间的对准容限LA设置成满足以下关系：LC≥(LG+2×LA)。

8、一种使用结晶半导体薄膜(5)的薄膜晶体管电路的设计程序，其特征在于该程序使计算机执行如下处理：

限定表示晶粒限定区域(10)的设置的结晶阵列图形(10A)，所述晶粒限定区域针对所述结晶半导体薄膜(5)的二维分割而进行排列，并且每个所述晶粒限定区域(10)容纳比预定尺寸大的晶粒(SX)；以及

在所述结晶阵列图形(10A)的基础上，产生薄膜晶体管(P，N)的器件图形和与所述薄膜晶体管(P，N)互连的布线(22)的布线图形，其中每个所述薄膜晶体管具有位于固定于相应一个所述晶粒限定区域(10)中的位置上的沟道区(CH)。

9、根据权利要求8所述的设计程序，其特征在于：这样构成所述结晶阵列图形(10A)以至于所述晶粒限定区域(10)排列成矩阵形式并容纳晶粒(SX)，每个所述晶粒大致为矩形形状。

10、根据权利要求8所述的设计程序，其特征在于该程序还使计算机执行以下处理：

构成含有标准单元的库数据库，所述标准单元代表各种逻辑门电路，每个所述逻辑门电路包括两个或更多个薄膜晶体管(P，N)和与所述两个或更多个薄膜晶体管(P，N)互连的布线(22)，其中所述薄膜晶体管(P，N)的沟道区(CH)位于固定在所述晶粒限定区域(10)之一中的位置上；和

在从外部输入的电路信息基础上，参照所述库数据库，从而产生所述器件图形和所述布线图形。

11、根据权利要求10所述的设计程序，其特征在于：所述库数据库还含有宏单元，每个所述宏单元代表一些逻辑门电路的组合。

12、一种记录有使用结晶半导体薄膜(5)的薄膜晶体管电路的设计程序的记录介质，其特征在于该程序使计算机执行如下处理：

限定表示晶粒限定区域(10)的设置的结晶阵列图形(10A)，所述晶粒限定区域(10)针对所述结晶半导体薄膜(5)的二维分割而进行排列，并且每个所述晶粒限定区域(10)容纳比预定尺寸大的晶粒(SX)；以及

在所述结晶阵列图形(10A)的基础上，产生薄膜晶体管(P，N)的器件图形和与所述薄膜晶体管(P，N)互连的布线(22)的布线图形，其中每个所述薄膜晶体管(P，N)具有位于在相应一个的所述晶粒限定区域(10)中的固定位置上的沟道区(CH)。

13、根据权利要求12所述的记录介质，其特征在于这样构成所述结晶阵列图形(10A)以至于所述晶粒限定区域(10)排列成矩阵形式并容纳晶粒(SX)，每个所述晶粒大致为矩形形状。

14、根据权利要求13所述的记录介质，其特征在于该设计程序还使计算机执行以下处理：

构成含有标准单元的库数据库，所述标准单元代表各种逻辑门电路，每个所述逻辑门电路包括两个或更多个薄膜晶体管(P，N)和与所述两个或更多个薄膜晶体管(P，N)互连的布线(22)，其中所述薄膜晶体管(P，N)的沟道区(CH)位于固定在所述晶粒限定区域(10)之一中的位置上；以及

在从外部输入的电路信息基础上，参照所述库数据库，从而产生所述器件图形和所述布线图形。

15、根据权利要求14所述的记录介质，其特征在于：所述库数据库还含有宏单元，每个所述宏单元代表一些逻辑门电路的组合。

16、一种使用结晶半导体薄膜(5)的薄膜晶体管电路的设计程序，其特征在于该程序使计算机执行如下处理：限定表示晶粒限定区域(10)的设置的结晶阵列图形(10A)，所述晶粒限定区域(10)针对所述结晶半导体薄膜(5)的二维分割而进行排列，并且每个所述晶粒限定区域(10)容纳比预定尺寸大的晶粒(SX)；

在所述结晶阵列图形(10A)的基础上，产生薄膜晶体管(P，N)的器件图形和与所述薄膜晶体管(P，N)互连的布线(22)的布线图形，其中每个所述薄膜晶体管(P，N)具有位于固定于相应一个所述晶粒限定区域(10)中的位置上的沟道区(CH)；以及

根据所述结晶阵列图形(10A)确定移相掩模图形，从而限定适合于所述薄膜晶体管(P，N)的器件图形的、并通过基于激光的结晶方法在半导体薄膜上实现的所述晶粒限定区域(10)。

17、根据权利要求16所述的设计程序，其特征在于所述移相掩摸图形包括用于使一部分所述半导体薄膜结晶的部分作为特定形状的对准标记。

18、一种记录有使用结晶半导体薄膜(5)的薄膜晶体管电路的设计程序的记录介质，其特征在于所述程序使计算机执行如下处理：

限定表示晶粒限定区域(10)的设置的结晶阵列图形(10A)，所述晶粒限定区域(10)针对所述结晶半导体薄膜(5)的二维分割而进行排列，并且每个所述晶粒限定区域(10)容纳比预定尺寸大的晶粒(SX)；

在所述结晶阵列图形(10A)的基础上，产生薄膜晶体管(P，N)的器件图形和与所述薄膜晶体管(P，N)互连的布线(22)的布线图形，其中每个所述薄膜晶体管(P，N)具有位于固定于相应一个所述晶粒限定区域(10)中的位置上的沟道区(CH)；以及

根据所述结晶阵列图形(10A)确定移相掩模图形，从而限定适合于所述薄膜晶体管(P，N)的器件图形的、并通过基于激光的结晶方法在半导体薄膜上实现的所述晶粒限定区域(10)。

19、根据权利要求18所述的设计程序，其特征在于所述移相掩模图形包括用于使一部分所述半导体薄膜结晶的部分作为特定形状的对准标记。

20、一种使用结晶半导体薄膜(5)的薄膜晶体管电路的设计库数据库，其特征在于包含表示各种逻辑门电路的标准单元和宏单元中的至少一个，每个所述宏单元表示一些逻辑门电路的组合，

其中每个逻辑门电路包括两个或多个薄膜晶体管(P，N)以及与所述两个或多个薄膜晶体管(P，N)互连的布线(22)，其中每个所述薄膜晶体管(P，N)具有位于固定在所述晶粒限定区域(10)之一中的位置上的沟道区(CH)。

21、一种薄膜晶体管电路，其特征在于包括：

被二维地分割为晶粒限定区域(10)的结晶半导体薄膜(5)，每个所述晶粒限定区域(10)容纳比预定尺寸大的晶粒(SX)；

薄膜晶体管(P，N)，每个所述薄膜晶体管(P，N)具有位于固定于相应一个的所述晶粒限定区域(10)中的位置上的沟道区(CH)；以及

与所述薄膜晶体管(P，N)互连的布线(22)。

22、根据权利要求21所述的薄膜晶体管电路，其特征在于所述薄膜晶体管(P，N)和所述布线(22)形成逻辑门电路，每个所述逻辑门电路具有占据预定量的晶粒限定区域(10)的共用结构。

23、根据权利要求21所述的薄膜晶体管电路，其特征在于所述晶粒限定区域(10)排列成矩阵形式并容纳晶粒(SX)，每个所述晶粒大致为矩形形状。

24、根据权利要求21所述的薄膜晶体管电路，其特征在于至少一个所述薄膜晶体管(P，N)包括一对子晶体管，这对子晶体管具有形成在具有相同晶面指数的晶粒(SX)的表面上的沟道区(CH)，并且连接成具有彼此相同的主电流方向。

25、一种显示器件，其特征在于包括：

具有排列成矩阵形式的像素(PX)的有源矩阵电路(AMX)；

连接到所述有源矩阵电路(AMX)的驱动控制电路(CNT)；以及

支撑所述有源矩阵电路(AMX)和所述驱动控制电路(CNT)的薄膜半导体衬底(1)；

其中所述驱动控制电路(CNT)包括薄膜晶体管电路，该薄膜晶体管电路包括被二维地分割成晶粒限定区域的结晶半导体薄膜(5)，每个所述晶粒限定区域容纳比预定尺寸大的晶粒；薄膜晶体管(W)，每个所述薄膜晶体管具有位于固定于相应一个所述晶粒限定区域中的位置上的沟道区；和与所述薄膜晶体管(W)互连的布线(61，62)。

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