KR20150118485A - 반도체 소자 - Google Patents

반도체 소자 Download PDF

Info

Publication number
KR20150118485A
KR20150118485A KR1020140044424A KR20140044424A KR20150118485A KR 20150118485 A KR20150118485 A KR 20150118485A KR 1020140044424 A KR1020140044424 A KR 1020140044424A KR 20140044424 A KR20140044424 A KR 20140044424A KR 20150118485 A KR20150118485 A KR 20150118485A
Authority
KR
South Korea
Prior art keywords
insulating
line
contact structure
lines
contact
Prior art date
Application number
KR1020140044424A
Other languages
English (en)
Other versions
KR102230194B1 (ko
Inventor
신석호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020140044424A priority Critical patent/KR102230194B1/ko
Priority to US14/645,954 priority patent/US9431324B2/en
Publication of KR20150118485A publication Critical patent/KR20150118485A/ko
Priority to US15/214,145 priority patent/US9761593B2/en
Application granted granted Critical
Publication of KR102230194B1 publication Critical patent/KR102230194B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명의 기술적 사상에 의한 반도체 소자는 복수의 활성 영역을 가지는 기판;과 절연막을 사이에 두고 상기 기판과 이격되고 제1 방향으로 연장되는 복수의 비트 라인;과, 상기 비트 라인과 교차하고 상기 비트 라인 상면의 레벨보다 높은 레벨의 상면을 가지며 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 제1 절연성 라인;과, 상기 비트 라인과 상기 제1 절연성 라인으로 한정되는 영역에 채워지고 상기 활성영역과 연결되는 제1 콘택 구조물;과, 상기 제1 절연성 라인과 교차하고 상기 제2 방향과는 다른 제3 방향으로 연장되는 복수의 제2 절연성 라인;과, 상기 제1 절연성 라인과 상기 제2 절연성 라인으로 한정되는 영역에 채워져 상기 제1 콘택 구조물과 연결된 제2 콘택 구조물;을 포함하며, 하나의 상기 제1 콘택 구조물은 서로 대응되는 하나의 상기 제2 콘택 구조물과 연결되도록 배열된 것을 특징으로 하는 반도체 소자로서, 랜딩 패드 상하부 층간 및 랜딩 패드와 스토리지 노드홀의 이심률 문제를 해결하고 , 랜딩 패드 관련 공정 마진 개선을 할 수 있다.

Description

반도체 소자 {Semiconductor device}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 특히 랜딩 패드를 포함하는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화에 따라 구성 요소들이 미세화되고 있다. 이에 따라 구성 요소들간의 배선 라인 및 이들 사이에 연결되는 콘택 플러그의 단면적이 점차 감소되고 있다. 이로 인해 좁은 단면적을 가지는 콘택 플러그 상에 커패시터 하부 전극을 연결시키게 되면 상기 콘택 플러그와의 접촉 면적이 제한되어 접촉 저항을 낮추는 데 한계가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 좁은 단면적을 가지는 콘택 플러그를 보완하여, 콘택 플러그와 커패시터 하부 전극을 연결할 때 접촉 저항을 개선하고 안정적인 반도체 소자를 제공하는 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판;과, 절연막을 사이에 두고 상기 기판과 이격되고 제1 방향으로 연장되는 복수의 비트 라인;과, 상기 비트 라인과 교차하고 상기 비트 라인 상면의 레벨보다 높은 레벨의 상면을 가지며 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 제1 절연성 라인;과, 상기 비트 라인과 상기 제1 절연성 라인으로 한정되는 영역에 채워지고 상기 활성영역과 연결되는 제1 콘택 구조물;을 포함할 수 있다.
일부 실시예들에서, 상기 제1 절연성 라인과 교차하고 상기 제2 방향과는 다른 제3 방향으로 연장되는 복수의 제2 절연성 라인;과, 상기 제1 절연성 라인과 상기 제2 절연성 라인으로 한정되는 영역에 채워져 상기 제1 콘택 구조물과 연결된 제2 콘택 구조물;을 포함하고, 하나의 상기 제1 콘택 구조물은 서로 대응되는 하나의 상기 제2 콘택 구조물과 연결되도록 배열될 수 있다.
일부 실시예들에서, 상기 제1 절연성 라인 상면의 레벨과 상기 제2 절연성 라인 상면의 레벨이 동일할 수 있다.
일부 실시예들에서, 상기 제2 콘택 구조물 상면은 커패시터 하부 전극과 연결될 수 있다.
일부 실시예들에서, 상기 비트라인 측벽에 절연 스페이서를 더 포함하고, 상기 절연 스페이서는 상기 제1 절연성 라인과 동일한 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 기판 내부에 복수의 매립 워드 라인을 더 포함하고 상기 제1 절연성 라인은 상기 워드 라인과 동일한 방향으로 오버랩되며 연장될 수 있다.
일부 실시예들에서, 상기 제1 콘택 구조물과 상기 제2 콘택 구조물은 동일한 물질을 이루어질 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자는 복수의 활성 영역을 가지는 기판;과, 상기 활성 영역과 교차하고 제1 방향으로 연장되는 복수의 비트 라인;과, 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 제1 절연성 라인;과, 상기 비트라인과 상기 제1 절연성 라인으로 한정되는 영역에 채워진 복수의 제1 콘택 구조물;과, 상기 제2 방향과는 다른 제3 방향으로 연장되는 복수의 제2 절연성 라인;과 상기 제1 절연성 라인과 상기 제2 절연성 라인으로 한정되는 영역에 채워진 복수의 제2 콘택 구조물;을 포함하고, 하나의 상기 제2 콘택 구조물은 서로 대응되는 하나의 상기 제1 콘택 구조물과 연결되게 배열될 수 있다.
일부 실시예들에서, 상기 제2 절연성 라인은 상기 제3 방향을 주축으로 하여 주기적인 구조를 갖고 연장될 수 있다.
일부 실시예들에서, 상기 제2 절연성 라인은 상기 제3 방향을 주축으로 하여 웨이브 구조를 갖고 연장될 수 있다.
일부 실시예들에서, 상기 제1 콘택 구조물은 제1 크기의 수평 단면적을 가지고, 상기 제2 콘택 구조물의 수평 단면적은 상기 제1 크기보다 큰 제2 크기의 수평 단면적을 가질 수 있다.
일부 실시예들에서, 상기 제1 콘택 구조물의 수평 단면과 제2 콘택 구조물의 수평 단면 중 적어도 하나는 평행사변형 형태를 가질 수 있다.
일부 실시예들에서, 상기 제2 콘택 구조물의 상면을 노출시키는 스토리지 노드홀을 한정하는 절연 패턴;과 상기 스토리지 노드홀 내에 형성되고 상기 제2 콘택 구조물의 상면과 연결된 커패시터 하부 전극;을 더 포함할 수 있다.
일부 실시예들에서, 상기 절연 패턴은 상기 제1 절연성라인과 접하고 제4 방향으로 연장되는 복수의 제3 절연성 라인과 상기 제2 절연성 라인과 접하고 제5 방향으로 연장되는 복수의 제4 절연성 라인으로 한정되는 영역으로 구성될 수 있다.
일부 실시예들에서, 상기 제 4방향은 상기 제2 방향과 동일하고, 상기 제5 방향은 상기 제3 방향과 동일할 수 있다.
본 발명의 기술적 사상에 의한 반도체 소자는 랜딩 패드들간의 산포가 크게 개선된다. 또한 랜딩패드와 상/하부 구조와의 이심률을 극복함으로서 안정적인 랜딩 패드의 확보가 가능하고, 셀 어레이 영역과는 별도로 코어/페리 영역의 포토리소그래피 공정을 진행할 수 있어 공정 마진을 보다 확보할 수 있다.
도 1a 내지 도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 개략적인 레이아웃이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 요부의 단면도이다.
도 3 내지 도 18b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도 및 레이아웃들이다.
도 19는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템이다.
도 20은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것으로, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역, 층들, 부위 및/또는 구성 요소들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들, 부위 및/또는 구성 요소들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열을 의미하지 않으며, 하나의 부재, 영역, 부위, 또는 구성 요소를 다른 부재, 영역, 부위 또는 구성 요소와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역, 부위 또는 구성 요소는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역, 부위 또는 구성 요소를 지칭할 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제2 구성 요소도 제1 구성 요소로 명명될 수 있다.
달리 정의되지 않는 한, 여기에 사용되는 모든 용어들은 기술 용어와 과학 용어를 포함하여 본 발명 개념이 속하는 기술 분야에서 통상의 지식을 가진 자가 공통적으로 이해하고 있는 바와 동일한 의미를 지닌다. 또한, 통상적으로 사용되는, 사전에 정의된 바와 같은 용어들은 관련되는 기술의 맥락에서 이들이 의미하는 바와 일관되는 의미를 갖는 것으로 해석되어야 하며, 여기에 명시적으로 정의하지 않는 한 과도하게 형식적인 의미로 해석되어서는 아니 될 것임은 이해될 것이다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 수행될 수도 있다.
첨부 도면에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조 과정에서 초래되는 형상의 변화를 포함하여야 한다.
도 1a는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(10)의 셀 어레이 영역의 개략적인 레이아웃이다.
도 1a를 참조하면, 반도체 소자(10)는 기판(100)에 형성된 복수의 활성 영역(AC)을 포함한다. 상기 활성 영역(AC)은 각각 단축 및 장축을 가지는 비교적 긴 아일랜드 형상을 상호 이격되게 가질 수 있다.
복수의 워드라인(WL)은 상기 활성 영역(AC)을 가로질러 제1 방향으로 상호 평행하게 연장되도록 형성되어 있다. 도 1a에서 상기 제1 방향은 X방향으로 예시하고 있으나, 이에 한정되는 것은 아니다. 상기 워드라인(WL)은 상기 기판(100) 내에 매립되는 구조일 수 있다.
상기 기판(100)위에는 복수의 비트라인 구조체(BL)가 상기 활성 영역(AC)을 가로질러 상기 제1 방향과는 다른 제2 방향으로 연장되도록 형성되어 있다. 도 1a에서는 상기 제2 방향은 Y방향으로 예시하고 있으나, 이에 한정되는 것은 아니다. 상기 비트라인 구조체(BL)는 비트라인과 상기 비트라인 측벽에 형성된 스페이서로 구성되며, 비트라인 하부에 위치하는 복수의 다이렉트 콘택(DC)를 통해 상기 활성 영역(AC)과 연결되어 있다.
상기 비트라인 구조체(BL)위에는 복수의 제1 절연성 라인(110)이 상기 제2 방향과는 다른 제3 방향으로 상호 평행하게 연장되도록 형성되어 있다. 도 1a에서 상기 제3 방향은 X방향으로 예시하고 있으나, 이에 한정되는 것은 아니다. 상기 제1 절연성 라인(110)은 상기 비트라인 구조체(BL)의 상면 및 측벽과 상기 비트라인 구조체(BL)사이로 노출된 상기 기판(100)을 덮으며 연장되도록 형성된다. 상기 제1 절연성 라인(110) 상면의 레벨은 상기 비트라인 구조체(BL) 상면의 레벨보다 높다. 일부 실시예들에서, 상기 제3 방향은 상기 제1 방향과 같아서, 상기 제1 절연성 라인(110)이 상기 워드라인(WL)과 오버랩되며 동일한 방향으로 연장될 수 있다. 일부 실시예들에서, 상기 제1 절연성 라인(110)은 펜스 형상을 가질 수 있다.
상기 비트라인 구조체(BL)와 상기 제1 절연성 라인(110)으로 한정되는 영역에는 복수의 제1 콘택 구조물(120)이 형성되어 있다. 상기 제1 콘택 구조물(120)은 상기 활성 영역(AC)과 연결되도록 배치된다. 일부 실시예들에서, 상기 비트라인 구조체(BL)와 상기 제1 절연성 라인(110)이 수직이 아닌 경우, 상기 제1 콘택 구조물(120)의 수평 단면은 평행사변형 형태를 가질 수 있다. 일부 실시예들에서, 도 1a에서 예시한 바와 같이 상기 비트라인 구조체(BL)와 상기 제1 절연성 라인(110)이 수직일 때에는 상기 제1 콘택 구조물(120)의 수평 단면은 직사각형 형태이다. 일부 실시예들에서, 상기 제1 콘택 구조물(120)은 상기 비트라인 구조체(BL)의 측벽을 따라 등간격으로 배열될 수 있고, 상기 제1 절연성 라인(110)의 측벽을 따라 등간격으로 배열될 수 있다. 일부 실시예들에서, 상기 제1 콘택 구조물(120)은 커패시터의 하부 전극(ST)과 전기적으로 연결될 수 있다. 상기 제1 콘택 구조물(120)은 활성 영역(AC)과 커패시터의 하부 전극(ST)을 전기적으로 연결시키는 역할을 할 수 있다.
상기 제1 콘택 구조물(120)과 상기 비트라인 구조체(BL)위에는 복수의 제2 절연성 라인(130)이 상기 제2 방향 및 제3 방향과는 다른 제4 방향으로 상호 평행하게 연장되도록 형성된다. 도 1a에서 상기 제4 방향은 X방향과 Y방향 사이로 예시하고 있으나, 이에 한정되는 것은 아니다. 상기 제2 절연성 라인(130)은 상기 비트라인 구조체(BL)의 상면 및 측벽과 상기 제1 콘택 구조물(120)의 상면 일부를 덮고, 상기 제1 절연성 라인(110)의 측벽과 접한다. 상기 제2 절연성 라인(130)은 상기 복수의 제1 콘택 구조물(120) 각각의 상면을 양분하지 않고 연장되도록 형성된다. 이에 따라, 서로 이웃하는 한 쌍의 상기 제1 절연성 라인(110)과 서로 이웃하는 한 쌍의 상기 제2 절연성 라인(130)으로 한정되는 영역에는, 서로 이웃하는 한 쌍의 상기 비트라인 구조체(BL)와 서로 이웃하는 한 쌍의 상기 제1 절연성 라인(110)으로 한정된 영역에 형성된 하나의 상기 제1 콘택 구조물(120)의 상면만이 노출된다. 일부 실시예들에서, 상기 제2 절연성 라인(130) 상면의 레벨과 상기 제1 절연성 라인(110)의 상면의 레벨은 동일할 수 있다. 일부 실시예들에서, 상기 제2 절연성 라인(130)은 펜스 형상을 가질 수 있다.
상기 제2 절연성 라인(130)과 상기 제1 절연성 라인(110)으로 한정되는 영역에는 복수의 제2 콘택 구조물(140)이 형성된다. 하나의 상기 제2 콘택 구조물(140)은 서로 대응되는 하나의 상기 제1 콘택 구조물(120)과 연결되도록 배치된다. 상기 제2 콘택 구조물(140)은 상기 제1 콘택 구조물(120)을 통해 상기 활성 영역(AC)과 전기적으로 연결된다. 도 1a에서 예시된 바와 같이, 상기 제3 방향이 X방향이고 상기 제4 방향은 X방향과 Y방향 사이인 경우, 상기 제2 콘택 구조물(140)의 단면은 평행사변형 형태일 수 있다. 일부 실시예들에서, 상기 제1 콘택 구조물(120)은 제1 크기의 수평 단면적을 가지고, 상기 제2 콘택 구조물(140)의 수평 단면적은 상기 제1 크기보다 큰 제2 크기의 수평 단면적을 가질 수 있다. 일부 실시예들에서, 상기 제2 콘택 구조물(140)은 상기 제1 절연성 라인(110)의 측벽을 따라 등간격으로 배열될 수 있고, 상기 제2 절연성 라인(130)의 측벽을 따라 등간격으로 배열될 수 있다.
상기 제1 절연성 라인(110)의 상면, 상기 제2 절연성 라인(130)의 상면 및 상기 제2 콘택 구조물(140)의 상면에 상기 제2 콘택 구조물(140) 상면의 일부 또는 전부를 노출시키는 스토리지 노드홀을 한정하는 절연 패턴(도시하지 않음)이 형성될 수 있다. 하나의 상기 스토리지 노드홀은 서로 대응되는 하나의 상기 제2 콘택 구조물(140)의 상면만이 노출되도록 형성된다. 상기 스토리지 노드홀내에 노출된 상기 제2 콘택 구조물(140) 상면은 커패시터의 하부 전극(ST)과 연결될 수 있다. 상기 커패시터의 하부 전극(ST)은 제2 콘택 구조물(140)을 통해 상기 제1 콘택 구조물(120) 및 상기 활성 영역(AC)에 전기적으로 연결된다.
이와 같이 제1 콘택 구조물(120)을 한정하는 제1 절연성 라인(110)의 레벨을 상향하여, 상기 제1 콘택 구조물(120) 위의 제2 콘택 구조물(140)을 한정하는 구조로도 이용함으로써, 상기 제1 콘택 구조물(120)과 상기 제2 콘택 구조물(140)간의 이심률 및 접촉 불량이 크게 개선된다.
도 1b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(15)의 셀 어레이 영역의 개략적인 레이아웃이다. 도 1a와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 1b를 참조하면, 반도체 소자(15)는 도 1a에서 설명하는 반도체 소자(10)와 비교하여 제2 절연성 라인(131)과 제2 콘택 구조물(141)의 형상을 달리하는 차이점이 있다.
상기 제1 콘택 구조물(120)과 상기 비트라인 구조체(BL)위에는 복수의 제2 절연성 라인(131)이 상기 제2 방향 및 제3 방향과는 다른 제4 방향을 주축으로 하여 웨이브 구조를 가지면서 상호 평행하게 연장되도록 형성된다. 도 1b에서는 상기 제4 방향이 Y방향으로 예시되고 있으나, 이에 한정되는 것은 아니다. 또한 도 1b에서는 상기 제2 절연성 라인(131)이 웨이브 구조 또는 지그재그 구조로 예시하였으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니고, 상기 반도체 소자(15)의 상기 제2 절연성 라인(131)은 주기적인 구조를 갖는 모든 형상일 수 있다.
상기 제2 절연성 라인(131)은 상기 비트라인 구조체(BL)의 상면 및 측벽과 상기 제1 콘택 구조물(120)의 상면 일부를 덮고, 상기 제1 절연성 라인(110)의 측벽과 접한다. 상기 제2 절연성 라인(131)은 상기 복수의 제1 콘택 구조물(120) 각각의 상면을 양분하지 않고 연장되도록 형성된다. 이에 따라, 서로 이웃하는 한 쌍의 상기 제1 절연성 라인(110)과 서로 이웃하는 한 쌍의 상기 제2 절연성 라인(131)으로 한정되는 영역에는, 서로 이웃하는 한 쌍의 상기 비트라인 구조체(BL)와 서로 이웃하는 한 쌍의 상기 제1 절연성 라인(110)으로 한정된 영역에 형성된 하나의 상기 제1 콘택 구조물(120)의 상면만이 노출된다.
상기 제2 절연성 라인(131)과 상기 제1 절연성 라인(110)으로 한정되는 영역에는 복수의 제2 콘택 구조물(141)이 형성된다. 상기 반도체 소자(15)의 상기 제2 절연성 라인(131)은 웨이브 구조 또는 지그재그 구조를 가지므로, 상기 제2 절연성 라인(131)에 의해 한정되는 상기 제2 콘택 구조물(141)의 상면이 휘어진 직사각형 형상 또는 휘어진 평행사변형 형상일 수 있다. 하나의 상기 제2 콘택 구조물(141)은 서로 대응되는 하나의 상기 제1 콘택 구조물(120)과 연결되도록 배치된다. 상기 제2 콘택 구조물(141)은 상기 제1 콘택 구조물(120)을 통해 상기 활성 영역(AC)과 전기적으로 연결된다. 일부 실시예들에서, 상기 제1 콘택 구조물(120)은 제1 크기의 수평 단면적을 가지고, 상기 제2 콘택 구조물(141)의 수평 단면적은 상기 제1 크기보다 큰 제2 크기의 수평 단면적을 가질 수 있다. 일부 실시예들에서, 상기 제2 콘택 구조물(141)은 상기 제1 절연성 라인(110)의 측벽을 따라 등간격으로 배열될 수 있고, 상기 제2 절연성 라인(131)의 측벽을 따라 등간격으로 배열될 수 있다.
일부 실시예들에서, 상기 제1 절연성 라인(110)의 상면, 상기 제2 절연성 라인(131)의 상면 및 상기 제2 콘택 구조물(141)의 상면에 상기 제2 콘택 구조물(141) 상면의 일부 또는 전부를 노출시키는 스토리지 노드홀을 한정하는 절연 패턴(도시하지 않음)이 형성될 수 있다. 하나의 상기 스토리지 노드홀은 서로 대응되는 하나의 상기 제2 콘택 구조물(141)의 상면만이 노출되도록 형성된다. 상기 스토리지 노드홀내에 노출된 상기 제2 콘택 구조물(141) 상면은 커패시터의 하부 전극(ST)과 연결될 수 있다. 상기 커패시터의 하부 전극(ST)은 제2 콘택 구조물(141)을 통해 상기 제1 콘택 구조물(120) 및 상기 활성 영역(AC)에 전기적으로 연결된다.
이와 같이 주기적인 구조를 갖는 제2 절연성 라인(131)에 의해 한정되는 상기 제2 콘택 구조물(141)의 형상은 상기 제1 콘택 구조물(120) 및 상기 커패시터 하부전극 (ST)과 최대 면적을 갖고 접촉할 수 있어서, 이심률 및 접촉불량이 크게 개선된다.
도 1c는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(20)의 셀 어레이 영역의 개략적인 레이아웃이다. 도 1c에서는 도 1a에서 예시한 반도체 소자(10)에 있어서 커패시터를 형성하기 위해 추가한 구성을 도시한 것이다.
도 1c를 참조하면, 제1 절연성 라인(110)의 상면, 제2 절연성 라인(130)의 상면 및 제2 콘택 구조물(140)의 상면에 상기 제2 콘택 구조물(140) 상면의 일부 또는 전부를 노출시키는 절연 패턴(150)이 형성될 수 있다. 상기 절연 패턴(150)은 상기 제1 절연성 라인(110)의 상면과 접하고 제5 방향으로 연장되는 복수의 제3 절연성 라인(153)과, 상기 제2 절연성 라인(130)의 상면과 접하고 제6 방향으로 연장되는 복수의 제4 절연성 라인(155)으로 구성될 수 있다. 서로 이웃하는 한 쌍의 상기 제3 절연성 라인(153)과 서로 이웃하는 한 쌍의 상기 제4 절연성 라인(155)으로 한정되는 영역은 서로 대응되는 하나의 상기 제2 콘택 구조물(140)의 상면만이 노출되도록 배치된다.
일부 실시예들에서, 상기 제5 방향은 상기 제3 방향과 동일하고, 상기 제6 방향은 상기 제4 방향과 동일할 수 있다. 다시 말해, 상기 제3 절연성 라인(153) 및 상기 제 4절연성 라인(155)으로 구성되는 상기 절연 패턴(150)은 상기 제1 절연성 라인(110) 및 상기 제2 절연성 라인(130)과 오버랩되게 형성될 수 있다.
일부 실시예들에서, 상기 제3 절연성 라인(153)과 상기 제4 절연성 라인(155)의 구성 물질은 다를 수 있다.
일부 실시예들에서, 상기 제1 절연성 라인(110) 및 상기 제2 절연성 라인(130)으로 한정되는 제1 수평 단면적보다 상기 제3 절연성 라인(153) 및 상기 제 4절연성 라인(155)으로 한정되는 제2 수평 단면적이 더 클 수 있다.
상기 제3 절연성 라인(153)과 상기 제4 절연성 라인(155)으로 구성되는 절연 패턴(150)에 의해 노출되는 상기 제2 콘택 구조물(140) 상면은 커패시터 하부 전극(ST)과 연결될 수 있다. 상기 절연 패턴(150)에 의해 한정되는 영역은 원형, 타원형 또는 평행사변형 형태일 수 있다.
이와 같이 상기 제1 절연성 라인(110) 및 상기 제2 절연성 라인(130)과 대응되는 제3 절연성 라인(153) 및 제4 절연성 라인(155)을 포함하는 절연 패턴을 가짐으로써, 상기 제2 콘택 구조물(140)과 상기 커패시터 하부전극(ST)이 최대 면적으로 접촉할 수 있어서 이심률 및 접촉불량이 크게 개선된다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자(30)의 요부의 단면도들이다. “CA”로 표시한 부분은 반도체 소자(30)의 셀 어레이 영역의 일부 구성, 즉 도 1a의 A-A’선 단면과 B-B’선 단면에 대응하는 부분의 일부 구성의 단면도이고, “CORE/Peri.”로 표시한 부분은 반도체 소자(30)의 코어/페리 영역의 일부 구성의 단면도이다.
도 2를 참조하면, 반도체 소자(30)는 셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)에 소자분리막(212)에 의해 정의되는 복수의 활성 영역(214)을 포함하는 기판(210)을 가진다.
일부 실시예들에서, 상기 기판(210)은 반도체 웨이퍼이다. 일부 실시예들에서, 상기 기판(210)은 실리콘(Si)을 포함한다. 다른 일부 실시예들에서, 상기 기판(210)은 게르마늄(Ge)과 같은 반도체 원소, 또는 실리콘 카바이드(SiC), 갈륨 아세나이드(GaAs), 인듐 아세나이드(InAs), 및 인듐 포스파이드(InP)와 같은 화합물 반도체를 포함할 수 있다. 적어도 하나의 실시예에서, 상기 기판(210)은 SOI (silicon on insulator) 구조를 가질 수 있다. 예를 들면, 상기 기판(210)은 BOX 층 (buried oxide layer)을 포함할 수 있다. 일부 실시예들에서, 상기 기판(210)은 도전 영역, 예를 들면 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 구조물을 포함할 수 있다. 또한, 상기 기판(210)은 STI (shallow trench isolation) 구조와 같은 다양한 소자분리 구조를 가질 수 있다.
상기 기판(210) 상에는 다양한 종류의 복수의 개별 소자(individual devices)가 형성될 수 있다. 상기 복수의 개별 소자는 다양한 전자 소자 (microelectronic devices), 예를 들면 MOSFET (metal-oxide-semiconductor field effect transistor), 시스템 LSI (large scale integration), CIS (CMOS imaging sensor) 등과 같은 이미지 센서, MEMS (micro-electro-mechanical system), 능동 소자, 수동 소자 등을 포함할 수 있다. 상기 복수의 개별 소자는 상기 기판(210)의 상기 활성 영역(214)에 전기적으로 연결될 수 있다. 또한, 상기 복수의 개별 소자는 각각 절연막에 의해 이웃하는 다른 개별 소자들과 전기적으로 분리될 수 있다.
일부 실시예들에서, 상기 소자분리막(212)은 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 소자분리막(212)은 1 종류의 절연막으로 이루어지는 단일층, 또는 적어도 2 종류의 절연막들의 조합으로 이루어지는 다중층으로 구성될 수 있다.
상기 기판(210)상에는 다이렉트 콘택(DC)의 상면을 노출시키고 제1 콘택 구조물(400)을 한정하는 복수의 홀이 형성된 절연 패턴(230B)이 형성된다. 상기 절연 패턴(230B)은 제1 절연 패턴(220B) 및 제2 절연 패턴(222B)을 포함할 수 있다. 일부 실시예들에서, 상기 제1 절연 패턴(220B)은 산화막으로 이루어지고 상기 제2 절연 패턴(222B)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 다이렉트 콘택(DC)은 단결정 실리콘, 단결정 게르마늄, 단결정 실리콘-게르마늄, 불순물이 도핑된 다결정 반도체층, 알루미늄, 구리, 텅스텐과 같은 금속, 금속 질화막 또는 이들의 조합으로 이루어 질 수 있으나, 이에 한정되는 것은 아니다.
A-A'선 단면을 참조하면, 상기 기판(210)상에는 복수의 상기 비트 라인(260)이 제1 방향으로 상호 평행하게 연장되도록 형성된다. 도 2에서는 상기 비트라인(260)은 Y방향으로 연장되도록 형성되는 것으로 예시한다. 상기 비트라인(260)은 제1 도전 패턴(226B), 제3 도전 패턴(232B) 및 제4 도전 패턴(234B)을 포함할 수 있다. 상기 비트 라인(260)은 다이렉트 콘택(DC)을 통해 상기 기판(210)의 상기 활성 영역(214)에 연결될 수 있다. 일부 실시예들에서, 상기 제3 도전 패턴(232B) 및 제4 도전 패턴(234B)은 각각 티타늄 나이트라이드(TiN), 티타늄 실리콘 나이트라이드(TiSiN), 텅스텐(W), 텅스텐 실리사이드(WSi2), 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제3 도전 패턴(232B)은 티타늄 실리콘 나이트라이드를 포함하고, 상기 제4 도전 패턴(234B)은 텅스텐을 포함할 수 있다.
상기 비트라인(260)상에는 캡핑 구조(270)가 형성될 수 있다. 상기 캡핑 구조(270)는 캡핑층(236B)과 절연막(252B)을 포함할 수 있다. 상기 캡핑층(236B)은 실리콘 질화막으로 이루어질 수 있다.
상기 비트라인(260)과 상기 캡핑 구조(270)로 구성된 적층 구조는 스페이서(280)로 덮힐 수 있다. 상기 스페이서(280)는 상기 적층 구조의 측벽에 형성될 수 있으며, 상기 적층 구조의 상면을 덮을 수 있다. 상기 스페이서(280)는 절연 라이너(256)와 절연 스페이서(S1, S2)를 포함할 수 있다. 상기 절연라이너(256)는 상기 비트라인(260)의 상면 및 측벽을 덮고, 상기 절연 스페이서(S1, S2)는 비트라인(260)의 측벽을 덮을 수 있다. 일부 실시예들에서, 상기 절연 라이너(256) 및 절연 스페이서(S1, S2)는 실리콘 산화막, 실리콘 질화막, 에어, 또는 이들의 조합으로 이루어질 수 있다. 상기 절연 스페이서(S1, S2)는 2중 층으로 이루어진 경우를 예시하였으나, 본 발명의 기술적 사상은 이에 한정되지 않으며, 단일층 또는 삼중층으로 이루어질 수도 있다.
서로 이웃하는 한 쌍의 상기 비트라인(260)과 한 쌍의 제1 절연성 라인(310)으로 한정되는 영역에는 상기 활성 영역(214)과 연결되는 제1 콘택 구조물(400)이 형성된다. 상기 제1 절연성 라인(310)은 A-A’선 단면에는 나타나 있지 않고, B-B’선 단면에 나타나 있다. 일부 실시예들에서, 상기 제1 콘택 구조물(400)은 상기 기판(210)의 주면의 레벨보다 낮은 레벨의 저면을 가질 수 있다. 일부 실시예들에서, 도 2에서는 상기 비트라인(160) 상면의 레벨은 상기 제2 콘택 구조물(400) 상면의 레벨보다 높게 예시되고 있으나, 다른 실시예들에서 상기 비트라인(260) 상면의 레벨과 상기 제1 콘택 구조물(400) 상면의 레벨은 동일할 수 있다.
상기 제1 콘택 구조물(400)은 도전성 물질로 이뤄진다. 일부 실시예들에서, 상기 제1 콘택 구조물(400)은 에피택셜층일 수 있다. 예를 들어, 상기 제1 콘택 구조물(400)은 단결정 실리콘, 단결정 게르마늄, 단결정 실리콘-게르마늄일 수 있다. 일부 실시예들에서, 상기 제1 콘택 구조물(400)은 불순물이 도핑된 다결정 반도체층을 포함할 수 있다. 예를 들어, 상기 제1 콘택 구조물(400)은 불순물이 도핑된 폴리실리콘층을 포함할 수 있다. 일부 실시예들에서, 상기 제1 콘택 구조물(400)은 금속을 포함할 수 있다. 예를 들어, 상기 제1 콘택 구조물(400)은 알루미늄, 구리, 또는 텅스텐을 포함할 수 있다. 일부 실시예들에서, 상기 제1 콘택 구조물(400)과 접하는 상기 활성 영역(214)의 표면에 금속 실리사이드막을 형성할 수 있다. 상기 금속 실리사이드막은 코발트 실리사이드를 포함할 수 있다.
B-B’선 단면도를 참조하면, 상기 기판(210)내에서 복수의 매립 워드 라인(WL)이 상기 제1 방향과는 다른 제2 방향으로 상호 평행하게 연장되도록 형성된다. 도 2에서는 상기 워드 라인(WL)은 X방향으로 연장되도록 형성되는 것으로 예시한다. 구체적으로, 상기 기판(210)내에 형성되는 복수의 워드라인 트렌치(305)와 상기 워드라인 트렌치(305)의 저면 및 내벽을 덮는 게이트 유전막(310), 상기 게이트 유전막(310)이 덮힌 상기 워드라인 트렌치(305)의 하부에 채워지는 상기 워드 라인(WL), 상기 워드라인(WL)의 상면을 덮고 상기 워드라인 트렌치(305)를 채우는 매몰 절연막(314)으로 구성된다. 일부 실시예들에서, 상기 매몰 절연막(314)의 상면은 상기 기판(210)의 상면과 동일 레벨에 위치될 수 있다.
상기 기판(210)상에는 상기 제1 콘택 구조물(400)을 한정하는 복수의 홀과 상기 다이렉트 콘택(DC)을 한정하는 복수의 홀이 형성된 절연 패턴(230B)이 형성된다.
상기 절연 패턴(230B)상에는 복수의 제1 절연성 라인(310)이 상기 제1 방향과는 다른 제3 방향으로 상호 평행하게 연장되도록 형성된다. 도 2에서는 상기 제1 절연성 라인(310)은 X방향으로 연장되도록 형성되는 것으로 예시한다. 상기 제1 절연성 라인(310) 상면의 레벨은 상기 비트라인(260) 상면의 레벨보다 높다. 일부 실시예들에서 상기 제3 방향은 상기 제1 방향과 동일하여 상기 제1 절연성 라인(310)이 상기 워드라인(WL)위로 오버랩되게 형성될 수 있다. 일부 실시예들에서, 상기 제1 절연성 라인(310)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제1 절연성 라인(310)은 펜스 형태일 수 있다.
서로 이웃하는 한 쌍의 상기 제1 절연성 라인(310)과 서로 이웃하는 한 쌍의 상기 비트라인(260)으로 한정되는 영역에는 도전성 물질을 채워 상기 활성 영역(214)과 연결되는 제1 콘택 구조물(400)을 형성한다. 상기 비트라인(260)은 B-B’단면에는 나타나 있지 않고, A-A’단면에 나타나 있다. 일부 실시예들에서 상기 제1 콘택 구조물(400)은 상기 기판(210)의 주면의 레벨보다 낮은 레벨의 저면을 가질 수 있다.
복수의 제2 절연성 라인(510)은 상기 비트라인(260)의 상면의 일부 및 측벽과 상기 제1 콘택 구조물(400)의 상면의 일부를 덮고, 상기 제1 절연성 라인(310)의 측벽의 일부와 접하며 상기 제3 방향과는 다른 제4 방향으로 상호 평행하게 연장되도록 형성된다. 도 2에서는 상기 제2 절연성 라인(510)은 X방향과 Y방향의 사이로 연장되도록 형성되는 것으로 예시한다. A-A’단면을 참조하면, 상기 제2 절연성 라인(510)은 상기 비트라인(260)의 상면 및 측벽과 접하고 상기 제1 콘택 구조물(400)의 상면의 일부와 접한다. B-B’단면을 참조하면, 상기 제2 절연성 라인(510)은 상기 제1 절연성 라인(310)의 측벽의 일부와 접하고, 상기 제1 콘택 구조물(400)의 상면의 일부와 접한다. 상기 제1 콘택 구조물(400)의 상면은 상기 제2 절연성 라인(510)은 상기 제1 절연성 라인(310)의 레벨보다 낮을 수 있다.
일부 실시예들에서, 상기 제2 절연성 라인(510) 상면의 레벨은 상기 제1 절연성 라인(310) 상면의 레벨과 동일할 수 있다. 일부 실시예들에서, 상기 제1 절연성 라인(310), 상기 제2 절연성 라인(510) 및 상기 스페이서(280)는 동일한 물질로 이루어 질 수 있다
서로 이웃하는 한 쌍의 상기 제1 절연성 라인(310) 및 서로 이웃하는 한 쌍의 상기 제2 절연성 라인(510)으로 한정되는 영역에는 도전성 물질을 채워 상기 제1 콘택 구조물(400) 상면과 연결되는 제2 콘택 구조물(610)을 형성한다. 일부 실시예들에서, 상기 제2 콘택 구조물(610)은 티타늄 나이트라이드, 티타늄 실리콘 나이트라이드, 텅스텐, 텅스텐 실리사이드, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 제2 콘택 구조물(610)은 상기 제1 콘택 구조물(400)과 동일한 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 절연성 라인(310) 상면의 레벨, 상기 제2 절연성 라인(510) 상면의 레벨 및 상기 제2 콘택 구조물(610) 상면의 레벨은 동일할 수 있다.
일부 실시예들에서, 상기 제1 절연성 라인(310), 상기 제2 절연성 라인(510), 및 상기 제2 콘택 구조물(610)의 상면에 상기 제2 콘택 구조물(610) 상면이 노출되도록 스토리지 노드홀을 한정하는 절연 패턴(730)이 형성될 수 있다. 상기 스토리지 노드홀 내에는 커패시터(700, 710, 720)가 형성된다. 상기 커패시터는 하부전극(700), 유전막(710) 및 상부전극(720)으로 구성된다. 일부 실시예들에서, 상기 절연 패턴(730)은 산화막, 질화막, 탄화막, 폴리머, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다시 도 1a를 참조하여 상기 반도체 소자(30)의 평면을 정리할 수 있다. 도 1a과 도 2의 설명에서, 부재 명칭이 같은 경우 부재 번호를 달리하더라도 동일 부재로 본다.
도 1a를 다시 참조하면, 상기 반도체 소자(30)는 제1 방향(Y방향)의 비트라인 구조체(BL)과, 제2 방향(X방향)의 제1 절연성 라인(110)과, 상기 비트라인 구조체(BL)와 상기 제1 절연성 라인(110)으로 한정되는 영역을 채우도록 형성된 제1 콘택 구조물(120)과, 상기 제1 콘택 구조물(120)과 상기 비트라인 구조체(BL)상에서 제3 방향(X방향과 Y방향 사이 방향)의 제2 절연성 라인(130)과, 상기 제1 절연성 라인(110)과 상기 제2 절연성 라인(130)으로 한정되는 영역을 채우도록 형성되는 제2 콘택 구조물(140)과, 상기 제2 콘택 구조물(140)상에 형성된 커패시터 하부전극(ST)으로 구성되어 있다. 도 1a에 예시된 바에 따라 상기 제1 방향을 Y방향, 상기 제2 방향을 X방향, 상기 제3 방향을 X방향과 Y방향의 사이라고 설명하였으나, 상기 제1 방향, 상기 제2 방향, 및 상기 제3 방향이 이에 한정되는 것은 아니다.
코어/페리 영역(CORE/Peri.)의 단면을 참조하면, 상기 소자분리막(212)으로 정의되는 상기 활성 영역(214)을 포함하는 기판(210)상에 게이트 구조가 형성된다. 구체적으로, 상기 기판(210)상에 형성된 게이트 유전막(224) 위에 제1 도전 패턴(226A), 제3 도전 패턴(232A) 및 제4 도전 패턴(234A)으로 이루어지는 주변회로용 게이트 전극(240)이 형성되고, 상기 게이트 전극(240)의 상면은 캡핑 패턴(236A)으로 덮힌다. 상기 게이트 유전막(224), 게이트 전극(240) 및 캡핑 패턴(236A)의 적층 구조로 이루어지는 게이트 구조의 양 측벽은 절연 스페이서(242)로 덮여 있다. 상기 게이트 구조 및 상기 절연 스페이서(242)를 덮도록 코어/페리 영역(CORE/Peri.) 전면에 절연박막(244) 및 절연막(250)이 형성된다. 상기 절연막(250)은 층간절연막(246)과 절연막(252)을 포함할 수 있다. 절연막(250)을 사이에 두고 이격된 곳에 도전층(600)이 형성된다. 상기 도전층(600)은 상기 절연막(250) 및 절연라이너(244)를 관통하여 상기 활성 영역(214)과 연결되는 콘택플러그를 포함할 수 있다. 일부 실시예들에서, 상기 절연 스페이서(242)는 산화막, 질화막, 또는 이들의 조합으로 이루어지고, 상기 절연 박막은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 층간절연막(246)은 HDP (high density plasma) 또는 FCVD (flowable chemical vapor deposition) 방법으로 형성된 실리콘 산화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 3 내지 도 18b는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도 및 레이아웃들이다. 도면에 표시된 CA, CORE/Peri., A-A’선 및 B-B’선은 도 2에서 상술한 바와 같다. 또한 도 3 내지 도 18b에서 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 중복 설명을 피하기 위하여 이들에 대한 상세한 설명은 생략한다.
도 3을 참조하면, 기판(210)에 소자 분리막(212)을 형성하여 셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)에 복수의 활성 영역(214)을 정의한다.
셀 어레이 영역(CA)의 B-B’선 단면을 참조하면, 상기 기판(210)내에는 복수의 워드 라인 트렌치(305)가 형성된다. 상기 복수의 워드 라인 트렌치(305)는 X방향을 따라 상호 평행하게 연장될 수 있으며, 각각 복수의 활성 영역(214)을 가로지르는 라인 형상을 가질 수 있다. 상기 워드 라인 트렌치(305)의 저면과 측벽을 덮도록 게이트 유전막(310)을 형성하고, 상기 워드 라인 트렌치(305) 하부에 워드 라인(WL), 및 매몰 절연막(314)을 차례로 형성한다. 상기 복수의 매몰 절연막(314)의 상면은 상기 기판(210)의 상면과 동일 레벨에 위치될 수 있다. 일부 실시예들에서, 상기 워드 라인(WL)을 형성한 후, 상기 워드 라인(WL)의 양측에서 상기 기판(210)에 불순물 이온을 주입하여 복수의 활성 영역(214)의 상면에 소스/드레인 영역을 형성할 수 있다. 다른 일부 실시예들에서, 상기 복수의 워드 라인(WL)을 형성하기 전에 소스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 수행될 수 있다. A-A’선 단면은 상기 워드라인(WL) 사이의 영역이어서, 상기 워드라인(WL)이 나타나 있지 않다.
셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)의 기판(210) 상에 제1 절연막(220) 및 제2 절연막(222)을 차례로 형성한 후, 코어 /페리 영역(CORE/Peri.)에서는 상기 제1 절연막(220) 및 제2 절연막(222)을 제거하여 기판(210)의 활성 영역(214)을 다시 노출시킨다. 그 후, 셀 어레이 영역(CA)을 마스크 패턴(도시 생략)으로 덮은 상태에서 코어/페리 영역(CORE/Peri.)의 기판(210) 상에 게이트 유전막(224)을 형성한다. 일부 실시예들에서, 상기 제1 절연막(220)은 산화막으로 이루어지고 제2 절연막(222)은 질화막으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 게이트 유전막(224)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO (oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막(high-k dielectric film) 중에서 선택되는 적어도 하나로 이루어질 수 있다.
셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)에서 상기 제2 절연막(222) 및 상기 게이트 유전막(224)상에 제1 도전층(226)을 형성한다. 일부 실시예들에서, 상기 제1 도전층(226)은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
도 4를 참조하면, 셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)에서 제1 도전층(226) 위에 마스크 패턴(228)을 형성한다. A-A’단면을 참조하면, 상기 마스크 패턴(228)은 셀 어레이 영역(CA)에서 상기 제1 도전층(226)을 일부 노출시키는 개구가 형성되어 있다. 그 후, 상기 마스크 패턴(228)의 상기 개구를 통해 노출되는 제1 도전층(226)을 식각하고 그 결과 노출되는 기판(210)의 일부 및 소자분리막(212)의 일부를 식각하여, 셀 어레이 영역(CA)에서 기판(210)의 활성 영역(214)을 노출시키는 다이렉트 콘택홀(DCH)을 형성한다. 상기 마스크 패턴(228)을 형성하기 위하여 포토리소그래피 공정을 이용할 수 있다. 코어/페리 영역(CORE/Peri.)은 상기 마스크 패턴(228)에 의해 덮여 외부로 노출되지 않을 수 있다.
도 5를 참조하면, 셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)에서 상기 마스크 패턴(228)을 제거한 후, 상기 다이렉트 콘택홀(DCH)의 내부 및 상기 제1 도전층(226)의 상부에 상기 다이렉트 콘택홀(DCH)을 채우기에 충분한 두께의 제2 도전층을 형성한다. 그리고 상기 제2 도전층이 상기 다이렉트 콘택홀(DCH) 내부에만 남도록 상기 제2 도전층을 제거하여, 상기 다이렉트 콘택홀(DCH) 내부에 남아 있는 제2 도전층으로 이루어지는 다이렉트 콘택(DC)을 형성한다. 상기 제2 도전층은 도핑된 폴리실리콘으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상기 제2 도전층을 제거하는 경우 에치백 또는 CMP에 의할 수 있다.
도 6을 참조하면, 셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)에서 상기 제1 도전층(226) 및 다이렉트 콘택(DC)의 상부에 제3 도전층(232), 제4 도전층(234) 및 캡핑층(236)을 차례로 형성한다.
도 7을 참조하면, 셀 어레이 영역(CA)을 마스크 패턴(도시 생략)으로 덮은 상태에서 포토리소그래피 공정을 이용하여 코어/페리 영역(CORE/Peri.)에서 도 6의 게이트 유전막(224), 제1 도전층(226), 제3 도전층(232), 제4 도전층(234) 및 캡핑층(236)을 패터닝한다. 그 결과, 상기 게이트 유전막(224) 위에 제1 도전 패턴(226A), 제3 도전 패턴(232A) 및 제4 도전 패턴(234A)으로 이루어지는 주변회로용 게이트 전극(240)이 형성된다. 상기 게이트 전극(240)은 캡핑 패턴(236A)으로 덮여 있다. 상기 게이트 유전막(224), 게이트 전극(240) 및 캡핑 패턴(236A)의 적층 구조로 이루어지는 게이트 구조의 양 측벽에 절연 스페이서(242)를 형성한 후, 상기 게이트 구조를 덮도록 코어/페리 영역(CORE/Peri.) 전면에 절연 박막(244)을 형성한다. 그 후, 상기 게이트 구조 및 절연 박막(244)을 덮는 평탄화된 층간절연막(246)을 형성한다. 도 7에서는 상기 캡핑 패턴(236A)상에 상기 절연 박막(244)이 없는 것으로 도시되었으나, 공정 과정에서 형성되었다가 제거된 것으로 볼 수 있으며, 상기 예시에 한정되지 않는다.
도 8을 참조하면, 셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.)에서 상기 캡핑층(236)위에 절연막(252)을 형성한다.
도 9를 참조하면, 포토리소그래피 공정을 이용하여 도 8의 절연막(252) 및 캡핑층(236)을 패터닝한다. 그 결과, A-A’선 단면을 참조하면, 셀 어레이 영역(CA)에서는 복수의 비트 라인을 형성하기 위해 식각 마스크로 사용될 셀 마스크 패턴(252A) 및 캡핑 패턴(236B)이 형성된다. B-B’선 단면은 비트라인 사이의 공간이어서 도 8의 절연막(252) 및 캡핑층(236)이 모두 제거되어 있다. 코어/페리 영역(CORE/Peri.)에서는 절연막(252)이 제거되지 않는다.
도 10을 참조하면, 셀 어레이 영역(CA)에서 상기 셀 마스크 패턴(252A), 캡핑 패턴(236B)을 식각 마스크로 이용하여 하부 구조물 중 일부를 식각한다. 그 결과 A-A’선 단면을 참조하면, 도 9의 제1 도전층(226), 제3 도전층(232) 및 제4 도전층(234)의 노출된 부분이 식각되어, 제1 도전 패턴(226B), 제3 도전 패턴(232B) 및 제4 도전 패턴(234B)으로 이루어지고 Y방향으로 연장되는 복수의 비트 라인(260)을 형성한다. 상기 복수의 비트 라인(260)은 다이렉트 콘택(DC)을 통해 활성 영역(214)에 연결된다. B-B’선 단면은 상기 비트라인(260) 사이의 공간으로 도 9의 제1 도전층(226), 제3 도전층(232), 및 제4 도전층(234)이 모두 제거되어 있다.
일부 실시예들에서, 상기 도 7의 코어/페리 영역(CORE/Peri.)에 주변회로용 게이트 전극(240)을 이루는 물질층을 형성하는 공정과 상기 도 8의 셀 어레이 영역(CA)에 상기 비트라인(260)을 이루는 물질층을 형성하는 공정을 한 번의 포토 리소그래피 공정을 이용하여 형성할 수 있다. 이 경우, 식각 마스크는 상기 주변회로용 게이트 전극(240)과 상기 비트라인(260)을 한정하는 마스크 패턴을 갖는다.
도 11을 참조하면, 셀 어레이 영역(CA)의 상기 비트 라인(260)이 형성된 결과물 상면에 절연 라이너(256)를 형성할 수 있다. 상기 비트 라인 (260) 각각의 측벽에서 상기 절연 라이너(256)를 덮는 절연 스페이서(S1, S2)를 형성할 수 있다.
도 12를 참조하면, 도 11의 의 셀 어레이 영역(CA) 결과물 전면에, 상기 비트라인(260)의 상면을 덮도록 절연성 물질(300)을 형성한다. 상기 절연성 물질(300) 위에는 제1 절연성 라인(310)을 한정하는 마스크 패턴(도시하지 않음)을 형성하고 상기 마스크 패턴을 식각 마스크로 하여 상기 절연성 물질(300)을 식각한다.
코어/페리 영역(CORE/Peri.)에서는 셀 어레이 영역(CA)을 이루는 구성을 형성하는 데 필요한 물질층들이 형성되었다가 제거될 수 있다. 이에 따라 도 12 내지 도 15의 단계의 코어/페리 영역(CORE/Peri.)에서는 셀 어레이 영역(CA)을 이루는 구성을 형성하는 데 필요한 상기 물질층들의 도시는 생략한다.
도 13a의 A-A’선 단면을 참조하면, 도 12의 셀 어레이 영역(CA) 결과물 전면에서 절연성 물질(300)이 식각된 영역에는 제1 절연성 라인(310)의 구성 물질을 채우고, 상기 절연성 물질(300)은 식각하여 상기 제1 절연성 라인(310)을 형성한다. 상기 절연성 물질(300)과 상기 제1 절연성 라인(310)의 구성 물질은 서로 다르다. 일부 실시예들에서, 상기 제1 절연성 라인(310)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 절연성 물질(300)이 제거는 습식 식각 공정에 의할 수 있다.
상기 제1 절연성 라인(310)은 A-A’선 단면에서와 같이 X방향으로 연장되는 복수의 라인으로 형성되는데, 이 때 복수의 상기 제1 절연성 라인(310)과 Y축 방향으로 연장되는 상기 비트라인(260)으로 한정되는 영역이 생기게 된다. 상기 제1 절연성 라인(310)과 상기 비트라인(260)을 식각 마스크로 사용하여 상기 한정되는 영역을 하부의 활성 영역(214)이 노출되도록 식각하고 상기 복수의 홀(BCH) 노드를 형성한다. A-A’선 단면에서는 상기 제1 절연성 라인(310)이 나타나지 않는다.
B-B’선 단면을 참조하면, B-B’선 단면은 상기 비트라인(260) 사이의 공간으로 상기 복수의 홀(BCH) 저면에는 도 12의 제1 절연막(220) 및 제2 절연막(222)이 제거되어 상기 활성영역(214)이 노출되어 있다. 서로 이웃하는 상기 복수의 홀(BCH) 사이의 상기 기판(210)상에는 제1 절연 패턴(220B) 및 제2 절연 패턴(222B)이 형성되고, 상기 제1 절연성 라인(310)이 X방향으로 연장되도록 형성된다. B-B’선 단면에서, 상기 비트라인(260)은 나타나지 않는다.
도 13b는 반도체 소자(30)의 도 13a에 따른 제조 공정에서의 셀 어레이 영역(CA)의 개략적인 평면 레이아웃이다. 도 13a와 도 13b에서 부재 명칭이 같은 경우 부재 번호를 달리하더라도 동일 부재로 본다. 다만, 도 13b의 비트라인 구조체(BL)는 도 13a의 비트라인(260)과 스페이서(280)가 결합된 구성이다.
도 13b를 참조하면, 반도체 소자(30)는 기판(100)의 활성 영역(AC)을 가로지르며 X방향으로 연장되는 워드라인(WL)과, 상기 활성 영역(AC)을 가로지르며 상기 활성 영역(AC)과 다이렉트 콘택(DC)으로 연결되고 Y방향으로 연장되는 비트라인 구조체(BL)와, X방향으로 연장되는 제1 절연성 라인(110)으로 형성되어 있다. 서로 이웃하는 한 쌍의 상기 비트라인 구조체(BL)와 서로 이웃하는 한 쌍의 상기 제1 절연성 라인(110)으로 한정되는 영역에 비트라인 콘택홀(BCH)이 형성된다.
도 14a를 참조하면, 셀 어레이 영역(CA)에서 상기 복수의 홀(BCH) 각각의 내부 중 하측 일부에 도전층을 채워 상기 활성 영역(214)에 각각 연결되는 제1 콘택 구조물(400)을 형성한다. A-A’선 단면을 참조하면, 상기 비트라인(260) 사이의 복수의 홀(BCH)에 상기 제1 콘택 구조물(400)이 각각 형성되어 있다. 일부 실시예들에서, 상기 제1 콘택 구조물(400)은 상기 비트라인(260)의 측벽에 형성된 절연 스페이서(S1, S2)의 측벽과 제1 절연성 라인(310)의 측벽을 덮을 수 있다.
B-B’선 단면을 참조하면, 상기 제1 절연성 라인(310) 사이의 복수의 홀(BCH)에 상기 제1 콘택 구조물(400)이 형성되어 있다. 일부 실시예들에서, 상기 비트라인(260) 상면의 레벨과 상기 제1 콘택 구조물(400) 상면의 레벨이 같아지도록 상기 제1 절연성 라인(310) 사이의 상기 비트라인(260)의 상면과 상기 제1 콘택 구조물(400)의 상면을 식각할 수 있다.
도 14b는 반도체 소자(30)의 도 14a에 따른 제조 공정에서의 셀 어레이 영역(CA)의 개략적인 평면 레이아웃이다. 도 14a와 도 14b에서 부재 명칭이 같은 경우 부재 번호를 달리하더라도 동일 부재로 본다. 다만, 도 14b의 비트라인 구조체(BL)는 도 14a의 비트라인(260)과 스페이서(280)가 결합된 구성이다.
도 14b를 참조하면, 복수의 상기 비트라인 구조체(BL)와 복수의 상기 제1 절연성 라인(110)으로 한정되는 복수의 영역에 도전성 물질을 채워 복수의 상기 제1 콘택 구조물(120)을 형성한다.
도 15를 참조하면, 도 14a의 셀 어레이 영역(CA)의 결과물 상면에 절연성 물질(500)을 형성한다. 상기 절연성 물질(500)은 상기 제1 절연성 라인(310)을 덮도록 형성할 수 있다. 상기 절연성 물질(500)상에 X방향과 Y방향의 사이로 연장되는 복수의 제2 절연성 라인(510)을 한정하는 마스크 패턴(도시하지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 상기 절연성 물질(500)을 식각한다.
도 16a를 참조하면, 도 15의 셀 어레이 영역(CA) 결과물 전면에 상기 마스크 패턴을 식각 마스크로 하여 상기 절연성 물질(500)을 식각하고 상기 절연성 물질(500)이 식각된 영역에는 제2 절연성 라인(510)의 구성 물질이 채우고, 상기 절연성 물질(500)을 식각하여 상기 제2 절연성 라인(510)이 형성한다. 상기 절연성 물질(500)과 상기 제2 절연성 라인(510)을 이루는 물질은 서로 다르다. 일부 실시예들에서, 상기 제2 절연성 라인(510)은 실리콘 산화막, 실리콘 질화막, 또는 이들의 조합으로 이루어질 수 있다. 일부 실시예들에서, 상기 제2 절연성 라인(510)은 상기 제1 절연성 라인(310)과 동일한 물질일 수 있다. 일부 실시예들에서, 상기 절연성 물질(500)이 제거는 습식 식각 공정에 의할 수 있다. A-A’선 단면을 참조하면, 상기 제2 절연성 라인(510)은 상기 비트라인(260)의 상면 및 측벽과 접하도록 형성한다. B-B’단면을 참조하면, 상기 제2 절연성 라인(510)은 일부 제1 절연성 라인(310)의 상면 및 측벽과 접하게 형성된다.
도 16b는 반도체 소자(30)의 도 16a에 따른 제조 공정에서의 셀 어레이 영역(CA)의 개략적인 평면 레이아웃이다. 도 16a와 도 16b에서 부재 명칭이 같은 경우 부재 번호를 달리하더라도 동일 부재로 본다. 다만, 도 16b의 비트라인 구조체(BL)는 도 16a의 비트라인(260)과 스페이서(280)가 결합된 구성이다.
도 16b를 참조하면, 제1 절연성 라인(110)은 X방향으로 연장되고, 제2 절연성 라인(130)은 X방향과 Y방향 사이로 연장되게 형성되어 있다. 상기 제2 절연성 라인(130)은 제1 콘택 구조물(120)의 상면의 일부, 비트라인 구조체(BL)의 상면의 일부, 상기 제1 절연성 라인(110)의 상면의 일부를 덮도록 형성한다. 복수의 상기 제2 절연성 라인(130)은 각각 하나의 상기 제1 콘택 구조물(120)의 상면을 양분하지 않도록 형성된다.
도 17을 참조하면, 도 16a의 셀 어레이 영역(CA)과 코어/페리 영역(CORE/Peri.)을 포함하는 결과물 전면에 하부 구조물을 모두 덮도록 도전층(600)을 형성한다. 구체적으로, 코어/페리 영역(CORE/Peri.)에 층간절연막(246)과 절연막(252)을 관통하고 활성 영역(214)을 노출시키는 트렌치(550)를 형성한다. 이 후, 상기 트렌치(550)가 형성된 결과물 전면에 도전층(600)을 형성한다. 상기 트렌치(550)에 채워진 상기 도전층(600)은 상기 활성영역(214)과 상부 배선을 전기적으로 연결시킨다. 일부 실시예들에서, 상기 도전층(600)은 다마신 공정에 의해 형성될 수 있다.
도 18a를 참조하면, 도 17의 셀 어레이 영역(CA) 및 코어/페리 영역(CORE/Peri.) 결과물 전면을 일부 제거한다. 예를 들면, 상기 결과물 전면은 에치백 또는 CMP에 의해 제거될 수 있다. 그 결과, 제1 절연성 라인(310)과 제2 절연성 라인(510)의 상부에서 서로 연결되어 있던 도전층(600)이 상기 제1 절연성 라인(310)과 상기 제2 절연성 라인(510)에 의해 노드 분리되어 제2 콘택 구조물(610)을 형성한다. A-A’선 단면을 참조하면, 제2 절연성 라인(510)으로 분리된 상기 제2 콘택 구조물(610)의 단면을 보여준다. B-B’선 단면을 참조하면, 상기 제1 절연성 라인(310)과 상기 제2 절연성 라인(510)에 의해 노드 분리된 상기 제2 콘택 구조물(610)의 단면을 보여준다. 상기 제2 콘택 구조물(610)은 상기 제2 절연성 라인(510) 상면의 레벨 또는 상기 제1 절연성 라인(510) 상면의 레벨 중 적어도 하나와 동일한 레벨을 가질 수 있다. 이와 같은 방법에 의해 제조된 반도체 소자(30)는 복수의 상기 제2 콘택 구조물(610)이 한 번에 형성됨에 따라 각각의 상기 제2 콘택 구조물(610)간의 산포가 거의 없어 안정적인 구조를 가질 수 있다. 또한 코어/페리 영역(CORE/Peri.)만의 배선 공정을 할 수 있어 공정 마진을 증가시킬 수 있다.
복수의 제2 콘택 구조물(610)의 상면에 복수의 커패시터를 형성하여 도 2의 반도체 소자(30)를 형성한다. 구체적으로 도 2를 다시 참조하면, 제1 절연성 라인(310), 제2 절연성 라인(510) 및 제2 콘택 구조물(610)의 상면에 상기 제2 콘택 구조물(610)의 상면이 노출되도록 복수의 스토리지 노드홀을 갖는 복수의 절연 패턴(730)을 형성한다. 하나의 상기 절연 패턴(730)은 서로 대응되는 하나의 상기 제2 콘택 구조물(610)의 상면만이 노출되게 형성한다. 상기 스토리지 노드홀 내에 도전층, 유전막 및 도전층을 차례로 형성하여 커패시터를 형성할 수 있다. 커패시터는 하부전극(700), 유전막(710), 상부전극(720)으로 구성된다.
도 18b는 반도체 소자(30)의 도 18a에 따른 제조 공정에서의 셀 어레이 영역(CA)의 개략적인 평면 레이아웃이다. 도 18a와 도 18b에서 부재 명칭이 같은 경우 부재 번호를 달리하더라도 동일 부재로 본다. 다만, 도 18b의 비트라인 구조체(BL)는 도 18a의 비트라인(260)과 스페이서(280)가 결합된 구성이다.
도 18b를 참조하면, 한 쌍의 제1 절연성 라인(110)과 한 쌍의 제2 절연성 라인(130)으로 한정되는 복수의 영역에 복수의 제2 콘택 구조물(140)이 형성된 것을 도시한 것이다. 하나의 상기 제2 콘택 구조물(140)은 서로 대응되는 하나의 상기 제1 콘택 구조물(120)의 상면과 연결되도록 배치된다.
일부 실시예들에서, 상기 제2 콘택 구조물(140)의 상면에 커패시터 하부 전극(ST)을 형성하여 도 1a의 반도체 소자(10)를 형성한다. 하나의 제2 콘택 구조물(140)의 상면에는 서로 대응되는 하나의 커패시터 하부전극(ST)이 연결된다.
일부 실시예들에서, 상기 제1 절연성 라인(110), 상기 제2 절연성 라인(130) 및 상기 제2 콘택 구조물(140)의 상면에 상기 제2 콘택 구조물(140)의 상면이 노출되도록 복수의 스토리지 노드홀을 갖는 복수의 절연 패턴(150)을 형성할 수 있다. 하나의 상기 절연 패턴(150)은 서로 대응되는 하나의 상기 제2 콘택 구조물(140)의 상면만이 노출되게 형성한다. 일부 실시예들에서, 상기 스토리지 노드홀을 등간격으로 형성하였을 때, 상기 스토리지 노드홀을 한정하고 남은 절연 패턴(150)은 상호 평행한 복수의 제3 절연성 라인(153)과 상호 평행한 복수의 제4 절연성 라인(155)으로 구성된 형태일 수 있다. 상기 제3 절연성 라인(153) 및 상기 제4 절연성 라인(155)은 상기 제1 절연성 라인(110) 및 상기 제2 절연성 라인(130)과 각각 동일한 형태 및 크기를 가질 수 있으므로, 한 쌍의 제3 절연성 라인(153) 및 한 쌍의 제4 절연성 라인(155)에 의해 한정되는 스토리지 노드홀과 한 쌍의 제1 절연성 라인(110) 및 한 쌍의 제2 절연성 라인(130)으로 한정되는 상기 제2 콘택 구조물(140)의 이심이 크게 개선될 수 있다.
상기 스토리지 노드홀 내에 커패시터 하부전극(ST)을 형성하여 도 1c의 반도체 소자(20)를 형성한다.
도 19는 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 시스템(1000)이다.
시스템(1000)은 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)를 포함한다. 상기 시스템(1000)은 모바일 시스템 또는 정보를 전송하거나 전송받는 시스템일 수 있다. 일부 실시예에서, 상기 모바일 시스템은 PDA, 휴대용 컴퓨터 (portable computer), 웹 타블렛 (web tablet), 무선 폰 (wireless phone), 모바일 폰 (mobile phone), 디지털 뮤직 플레이어 (digital music player) 또는 메모리 카드 (memory card)이다. 제어기(1010)는 시스템(1000)에서의 실행 프로그램을 제어하기 위한 것으로, 마이크로프로세서 (microprocessor), 디지털 신호 처리기 (digital signal processor), 마이크로콘트롤러 (microcontroller), 또는 이와 유사한 장치로 이루어질 수 있다. 입/출력 장치(1020)는 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 시스템(1000)은 입/출력 장치(1020)를 이용하여 외부 장치, 예컨대 개인용 컴퓨터 또는 네트워크에 연결되고, 외부 장치와 서로 데이터를 교환할 수 있다. 입/출력 장치(1020)는, 예를 들면 키패드 (keypad), 키보드 (keyboard), 또는 표시장치 (display)일 수 있다.
기억 장치(1030)는 제어기(1010)의 동작을 위한 코드 및/또는 데이터를 저장하거나, 제어기(1010)에서 처리된 데이터를 저장할 수 있다. 상기 기억 장치(1030)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1030)는 도 1a 내지 도 18b를 참조하여 설명한 반도체 소자 중 적어도 하나의 반도체 소자를 포함한다.
인터페이스(1040)는 상기 시스템(1000)과 외부의 다른 장치 사이의 데이터 전송 통로일 수 있다. 제어기(1010), 입/출력 장치(1020), 기억 장치(1030), 및 인터페이스(1040)는 버스(1050)를 통해 서로 통신할 수 있다. 상기 시스템(1000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player, PMP), 고상 디스크 (solid state disk; SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
도 20은 본 발명의 기술적 사상에 의한 반도체 소자를 포함하는 메모리 카드(1100)이다.
메모리 카드(1100)는 기억 장치(1110) 및 메모리 제어기(1120)를 포함한다.
기억 장치(1110)는 데이터를 저장할 수 있다. 일부 실시예들에서, 상기 기억 장치(1110)는 전원 공급이 중단되어도 저장된 데이터를 그대로 유지할 수 있는 비휘발성 특성을 가질 수 있다. 기억 장치(1110)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 기억 장치(1110)는 도 1a 내지 도 18b를 참조하여 설명한 반도체 소자 중 적어도 하나의 반도체 소자를 포함한다.
메모리 제어기(1120)는 호스트(1130)의 읽기/쓰기 요청에 응답하여 상기 기억 장치(1110)에 저장된 데이터를 읽거나, 기억 장치(1110)의 데이터를 저장할 수 있다. 메모리 제어기(1120)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 소자를 포함한다. 예를 들면, 상기 메모리 제어기(1120)는 도 1a 내지 도 18b를 참조하여 설명한 반도체 소자 중 적어도 하나의 반도체 소자를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
110: 제1 절연성 라인, 120: 제1 콘택 구조물, 130, 131: 제2 절연성 라인, 140, 141: 제2 콘택 구조물, BL: 비트라인 구조체, ST: 커패시터 하부 전극, 260: 비트라인, 280: 스페이서, 310: 제1 절연성 라인, 400: 제1 콘택 구조물, 510: 제2 절연성 라인, 610: 제2 콘택 구조물, 700: 커패시터 하부 전극

Claims (10)

  1. 복수의 활성 영역을 가지는 기판;
    절연막을 사이에 두고 상기 기판과 이격되고 제1 방향으로 연장되는 복수의 비트 라인;
    상기 비트 라인과 교차하고 상기 비트 라인 상면의 레벨보다 높은 레벨의 상면을 가지며 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 제1 절연성 라인;
    상기 비트 라인과 상기 제1 절연성 라인으로 한정되는 영역에 채워지고 상기 활성영역과 연결되는 제1 콘택 구조물;을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1 항에 있어서,
    상기 제1 절연성 라인과 교차하고 상기 제2 방향과는 다른 제3 방향으로 연장되는 복수의 제2 절연성 라인;과 상기 제1 절연성 라인과 상기 제2 절연성 라인으로 한정되는 영역에 채워져 상기 제1 콘택 구조물과 연결된 제2 콘택 구조물;을 포함하고,
    하나의 상기 제1 콘택 구조물은 서로 대응되는 하나의 상기 제2 콘택 구조물과 연결되도록 배열된 것을 특징으로 하는 반도체 소자.
  3. 제1 항에 있어서, 상기 제1 절연성 라인 상면의 레벨과 상기 제2 절연성 라인 상면의 레벨이 동일한 것을 특징으로 하는 반도체 소자.
  4. 제1 항에 있어서, 상기 제2 콘택 구조물 상면은 커패시터 하부 전극과 연결된 것을 특징으로 하는 반도체 소자
  5. 제1 항에 있어서, 상기 비트라인 측벽에 절연 스페이서를 더 포함하고, 상기 절연 스페이서는 상기 제1 절연성 라인과 동일한 물질로 이루어지는 것을 특징으로 하는 반도체 소자.
  6. 복수의 활성 영역을 가지는 기판;
    상기 활성 영역과 교차하고 제1 방향으로 연장되는 복수의 비트 라인;
    상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 제1 절연성 라인;
    상기 비트라인과 상기 제1 절연성 라인으로 한정되는 영역에 채워진 복수의 제1 콘택 구조물;
    상기 제2 방향과는 다른 제3 방향으로 연장되는 복수의 제2 절연성 라인;
    상기 제1 절연성 라인과 상기 제2 절연성라인으로 한정되는 영역에 채워진 복수의 제2 콘택 구조물;을 포함하고, 하나의 상기 제2 콘택 구조물은 서로 대응되는 하나의 상기 제1 콘택 구조물과 연결되게 배열된 것을 특징으로 하는 반도체 소자.
  7. 제6 항에 있어서, 상기 제2 절연성 라인은 상기 제3 방향을 주축으로 하여 주기적인 구조를 갖고 연장되는 것을 특징으로 하는 반도체 소자.
  8. 제6 항에 있어서, 상기 제1 콘택 구조물의 수평 단면과 제2 콘택 구조물의 수평 단면 중 적어도 하나는 평행사변형 형태를 갖는 것을 특징으로 하는 반도체 소자.
  9. 제6 항에 있어서, 상기 제2 콘택 구조물의 상면을 노출시키는 스토리지 노드홀을 한정하는 절연 패턴;과 상기 스토리지 노드홀 내에 형성되고 상기 제2 콘택 구조물의 상면과 연결된 커패시터 하부 전극;을 더 포함하는 것을 특징으로 하는 반도체 소자.
  10. 제9 항에 있어서, 상기 절연 패턴은 상기 제1 절연성 라인과 접하고 제4 방향으로 연장되는 복수의 제3 절연성 라인과, 상기 제2 절연성 라인과 접하고 제5 방향으로 연장되는 복수의 제 4절연성 라인으로 구성되는 것을 특징으로 하는 반도체 소자.
KR1020140044424A 2014-04-14 2014-04-14 반도체 소자 KR102230194B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020140044424A KR102230194B1 (ko) 2014-04-14 2014-04-14 반도체 소자
US14/645,954 US9431324B2 (en) 2014-04-14 2015-03-12 Semiconductor device having contact structures
US15/214,145 US9761593B2 (en) 2014-04-14 2016-07-19 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020140044424A KR102230194B1 (ko) 2014-04-14 2014-04-14 반도체 소자

Publications (2)

Publication Number Publication Date
KR20150118485A true KR20150118485A (ko) 2015-10-22
KR102230194B1 KR102230194B1 (ko) 2021-03-19

Family

ID=54265688

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140044424A KR102230194B1 (ko) 2014-04-14 2014-04-14 반도체 소자

Country Status (2)

Country Link
US (2) US9431324B2 (ko)
KR (1) KR102230194B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345895A (zh) * 2020-02-18 2021-09-03 华邦电子股份有限公司 存储器装置及其制造方法

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102404642B1 (ko) * 2015-07-17 2022-06-03 삼성전자주식회사 반도체 소자 및 이의 제조방법
KR20180063947A (ko) * 2016-12-02 2018-06-14 삼성전자주식회사 반도체 메모리 소자
CN108281423B (zh) 2016-12-30 2020-11-10 联华电子股份有限公司 制作半导体元件的方法
CN108346660B (zh) 2017-01-24 2021-12-28 联华电子股份有限公司 半导体元件及其形成方法
CN108389861B (zh) 2017-02-03 2019-06-28 联华电子股份有限公司 半导体元件及其形成方法
CN108573971B (zh) 2017-03-07 2019-08-23 联华电子股份有限公司 半导体存储器结构
CN108573079B (zh) 2017-03-09 2019-11-19 联华电子股份有限公司 接触插塞布局的制作方法
CN108630698B (zh) 2017-03-24 2019-10-18 联华电子股份有限公司 半导体存储装置及其形成方法
CN108695324B (zh) 2017-04-05 2019-06-28 联华电子股份有限公司 半导体元件及其制作方法
CN108695325B (zh) * 2017-04-07 2019-08-23 联华电子股份有限公司 动态随机存取存储器元件
KR102334379B1 (ko) * 2017-06-02 2021-12-02 삼성전자 주식회사 콘택 구조를 포함하는 반도체 소자
CN109148269B (zh) 2017-06-27 2021-05-04 联华电子股份有限公司 半导体装置的形成方法
KR102525163B1 (ko) 2018-05-15 2023-04-24 삼성전자주식회사 집적회로 소자
FR3091016B1 (fr) 2018-12-19 2022-12-02 Commissariat Energie Atomique Circuit 3d dote d’une isolation mesa pour la zone de plan de masse
KR20210014018A (ko) 2019-07-29 2021-02-08 삼성전자주식회사 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법
US10978459B2 (en) * 2019-09-05 2021-04-13 Nanya Technology Corporation Semiconductor device with bit lines at different levels and method for fabricating the same
KR20210047125A (ko) * 2019-10-21 2021-04-29 삼성전자주식회사 반도체 메모리 소자
KR20210078324A (ko) * 2019-12-18 2021-06-28 삼성전자주식회사 콘택 플러그들을 가지는 반도체 메모리 소자
KR20210105048A (ko) * 2020-02-18 2021-08-26 삼성전자주식회사 반도체 소자
KR20220004253A (ko) * 2020-07-03 2022-01-11 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
CN116113237A (zh) * 2020-08-18 2023-05-12 长鑫存储技术有限公司 存储器及其制作方法
KR20220077263A (ko) * 2020-12-01 2022-06-09 삼성전자주식회사 반도체 메모리 장치 및 그 제조 방법
KR20220080293A (ko) 2020-12-07 2022-06-14 삼성전자주식회사 절연 패턴들을 갖는 반도체 소자 및 그 형성 방법
CN116056446A (zh) * 2021-09-07 2023-05-02 长鑫存储技术有限公司 半导体结构及其形成方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100164114A1 (en) * 2008-12-26 2010-07-01 Hynix Semiconductor Inc. Wire Structure of Semiconductor Device and Method for Manufacturing the Same
US20120187535A1 (en) * 2011-01-26 2012-07-26 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
KR20140025799A (ko) * 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5702979A (en) 1994-05-31 1997-12-30 Sgs-Thomson Microelectronics, Inc. Method of forming a landing pad structure in an integrated circuit
US6590250B2 (en) * 1997-11-25 2003-07-08 Micron Technology, Inc. DRAM capacitor array and integrated device array of substantially identically shaped devices
US6221713B1 (en) * 1999-03-05 2001-04-24 Taiwan Semiconductor Manufacturing Company Approach for self-aligned contact and pedestal
JP2002164517A (ja) * 2000-11-28 2002-06-07 Mitsubishi Electric Corp テスト用素子を有する半導体装置およびその製造方法
US20060255384A1 (en) * 2005-05-13 2006-11-16 Peter Baars Memory device and method of manufacturing the same
US20070037345A1 (en) * 2005-08-15 2007-02-15 Dirk Manger Memory cell array and memory cell
KR100660881B1 (ko) * 2005-10-12 2006-12-26 삼성전자주식회사 수직 채널 트랜지스터를 구비한 반도체 소자 및 그 제조방법
KR100675294B1 (ko) * 2005-10-18 2007-01-29 삼성전자주식회사 리세스된 랜딩패드를 갖는 반도체소자 및 그 제조방법
US8193074B2 (en) 2008-11-21 2012-06-05 Sandisk 3D Llc Integration of damascene type diodes and conductive wires for memory device
KR20100057203A (ko) * 2008-11-21 2010-05-31 삼성전자주식회사 반도체 장치의 배선 구조물 및 이의 형성방법
KR20110001693A (ko) 2009-06-30 2011-01-06 주식회사 하이닉스반도체 반도체 소자의 콘택홀 형성용 마스크 및 콘택홀 형성방법
KR20110024494A (ko) 2009-09-02 2011-03-09 주식회사 하이닉스반도체 이중 홀형 스토리지노드콘택홀을 이용한 반도체장치 제조 방법
US8143121B2 (en) * 2009-10-01 2012-03-27 Nanya Technology Corp. DRAM cell with double-gate fin-FET, DRAM cell array and fabrication method thereof
JP2011192800A (ja) 2010-03-15 2011-09-29 Elpida Memory Inc 半導体装置及びその製造方法
KR101625924B1 (ko) 2010-07-05 2016-05-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR20120060029A (ko) 2010-12-01 2012-06-11 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
JP2012174866A (ja) * 2011-02-21 2012-09-10 Elpida Memory Inc 半導体装置およびその製造方法
KR101752837B1 (ko) 2011-02-28 2017-07-03 삼성전자주식회사 반도체 기억 소자 및 반도체 기억 소자의 형성 방법
KR101845977B1 (ko) 2011-11-21 2018-04-09 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR101933044B1 (ko) * 2012-03-30 2018-12-28 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR101916221B1 (ko) * 2012-09-14 2018-11-08 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR101928310B1 (ko) * 2012-10-18 2018-12-13 삼성전자주식회사 반도체 장치 및 이의 제조 방법
KR102059863B1 (ko) * 2013-08-30 2019-12-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20150055469A (ko) * 2013-11-13 2015-05-21 삼성전자주식회사 반도체 소자 제조 방법 및 이에 의해 제조된 반도체 소자
KR102057855B1 (ko) * 2013-11-13 2019-12-20 삼성전자 주식회사 반도체 소자 및 그 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100164114A1 (en) * 2008-12-26 2010-07-01 Hynix Semiconductor Inc. Wire Structure of Semiconductor Device and Method for Manufacturing the Same
US20120187535A1 (en) * 2011-01-26 2012-07-26 Hynix Semiconductor Inc. Semiconductor device and method for manufacturing the same
KR20140025799A (ko) * 2012-08-22 2014-03-05 삼성전자주식회사 반도체 장치 및 그 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113345895A (zh) * 2020-02-18 2021-09-03 华邦电子股份有限公司 存储器装置及其制造方法

Also Published As

Publication number Publication date
US9761593B2 (en) 2017-09-12
US20150294923A1 (en) 2015-10-15
US20160329338A1 (en) 2016-11-10
US9431324B2 (en) 2016-08-30
KR102230194B1 (ko) 2021-03-19

Similar Documents

Publication Publication Date Title
KR102230194B1 (ko) 반도체 소자
KR102032369B1 (ko) 랜딩 패드를 구비하는 반도체 소자
US8941162B2 (en) Semiconductor device, method for forming the same, and data processing system
KR102424964B1 (ko) 반도체 소자 및 그 제조방법
US20130256793A1 (en) Semiconductor devices having bit line insulating capping patterns and multiple conductive patterns thereon
US11653491B2 (en) Contacts and method of manufacturing the same
US10103101B2 (en) Semiconductor device and method of manufacturing the same
KR20150089838A (ko) 랜딩 패드를 구비하는 반도체 소자
US8497174B2 (en) Method of fabricating semiconductor device including vertical channel transistor
KR20160124295A (ko) 반도체 소자 및 이의 제조 방법
US8420485B2 (en) Semiconductor device having vertical channel transistor and method of manufacturing the same
KR20160118448A (ko) 반도체 소자 및 이의 제조 방법
US20140327056A1 (en) Semiconductor device having contact plug and method of manufacturing the same
KR20150088635A (ko) 랜딩 패드를 구비하는 반도체 소자
KR20170004502A (ko) 반도체 소자
KR102030437B1 (ko) 반도체 소자
KR20160049870A (ko) 반도체 소자 및 그 제조 방법
KR20150089839A (ko) 랜딩 패드를 구비하는 반도체 소자
KR20160001426A (ko) 반도체 소자
JP2013168570A (ja) 半導体装置及びその製造方法
KR101954330B1 (ko) 반도체 소자, 그 반도체 소자를 갖는 모듈과 시스템 및 그 반도체 소자의 제조 방법
CN103021999A (zh) 半导体结构及其制作方法
US20230298999A1 (en) Semiconductor memory device
US20240032286A1 (en) Integrated circuit devices
KR20090111050A (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant