JP2002164517A - テスト用素子を有する半導体装置およびその製造方法 - Google Patents
テスト用素子を有する半導体装置およびその製造方法Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
- H01L22/34—Circuits for electrically characterising or monitoring manufacturing processes, e. g. whole test die, wafers filled with test structures, on-board-devices incorporated on each die, process control monitors or pad structures thereof, devices in scribe line
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
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Abstract
(57)【要約】
【課題】 メモリセルにおけるストレージノードの形状
が円筒型になっても、ストレージノード間のショートを
安定して検出することができるＴＥＧを有する半導体装
置およびその製造方法を提供する。 【解決手段】 ＴＥＧ領域において、ストレージノード
用導電層１０は、その下層に位置する不純物領域２ａを
介してアルミニウム配線層１５に電気的に接続されてい
る。これにより、アルミニウム配線層１５から、引出配
線層１２、不純物領域２ａなどを介してストレージノー
ド用導電層１０にショートチェックのためのテスト信号
が与えられる。
が円筒型になっても、ストレージノード間のショートを
安定して検出することができるＴＥＧを有する半導体装
置およびその製造方法を提供する。 【解決手段】 ＴＥＧ領域において、ストレージノード
用導電層１０は、その下層に位置する不純物領域２ａを
介してアルミニウム配線層１５に電気的に接続されてい
る。これにより、アルミニウム配線層１５から、引出配
線層１２、不純物領域２ａなどを介してストレージノー
ド用導電層１０にショートチェックのためのテスト信号
が与えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、テスト用素子を有
する半導体装置およびその製造方法に関し、より具体的
には、メモリセルのストレージノード間のショートのチ
ェックを安定して行なうＴＥＧ（test element group）
を有する半導体装置およびその製造方法に関するもので
ある。
する半導体装置およびその製造方法に関し、より具体的
には、メモリセルのストレージノード間のショートのチ
ェックを安定して行なうＴＥＧ（test element group）
を有する半導体装置およびその製造方法に関するもので
ある。
【０００２】
【従来の技術】デバイスの高集積化に伴いチップサイズ
も縮小され、半導体記憶装置のストレージノード間隔も
狭くなっている。キャパシタでは、容量増大のために、
表面が粗面化された多結晶シリコンよりなるストレージ
ノードが採用されている。このチップサイズの小さいＤ
ＲＡＭ（Dynamic Random Access Memory）開発におい
て、ストレージノード間に生じた多結晶シリコンの残渣
によるストレージノード同士のショートはデバイス不良
の大きな問題であり、ＴＥＧによる検査段階で早期に検
出することが必要である。そのため、ストレージノード
間のショートを検出できるＴＥＧ構造が必要である。
も縮小され、半導体記憶装置のストレージノード間隔も
狭くなっている。キャパシタでは、容量増大のために、
表面が粗面化された多結晶シリコンよりなるストレージ
ノードが採用されている。このチップサイズの小さいＤ
ＲＡＭ（Dynamic Random Access Memory）開発におい
て、ストレージノード間に生じた多結晶シリコンの残渣
によるストレージノード同士のショートはデバイス不良
の大きな問題であり、ＴＥＧによる検査段階で早期に検
出することが必要である。そのため、ストレージノード
間のショートを検出できるＴＥＧ構造が必要である。
【０００３】図１４は従来のＴＥＧを有する半導体装置
の構成を概略的に示す断面図であり、図１５は図１４の
ＸＶ−ＸＶ線に沿う概略断面図である。
の構成を概略的に示す断面図であり、図１５は図１４の
ＸＶ−ＸＶ線に沿う概略断面図である。
【０００４】図１４および図１５を参照して、ストレー
ジノード間のショートチェックのためのＴＥＧは、メモ
リセルアレイ領域（図示せず）と類似の構成を有してい
る。このＴＥＧでは、ワード線に対応するワード線用導
電層１０４と、ビット線に対応するビット線用導電層１
１６とが交差するように配置されており、その交差部付
近にＭＩＳ（metal insulator semiconductor）トラン
ジスタＴが形成されている。このＭＩＳトランジスタＴ
は、１対のソース／ドレイン領域１２２と、ゲート絶縁
膜１０３と、ゲート電極１０４とを有している。
ジノード間のショートチェックのためのＴＥＧは、メモ
リセルアレイ領域（図示せず）と類似の構成を有してい
る。このＴＥＧでは、ワード線に対応するワード線用導
電層１０４と、ビット線に対応するビット線用導電層１
１６とが交差するように配置されており、その交差部付
近にＭＩＳ（metal insulator semiconductor）トラン
ジスタＴが形成されている。このＭＩＳトランジスタＴ
は、１対のソース／ドレイン領域１２２と、ゲート絶縁
膜１０３と、ゲート電極１０４とを有している。
【０００５】１対のソース／ドレイン領域１２２は、半
導体基板１０１のトレンチ分離１２１によって電気的に
分離された表面に互いに距離を隔てて形成されている。
ゲート電極１０４は、１対のソース／ドレイン領域１２
２に挟まれた領域上にゲート絶縁膜１０３を介して形成
されている。またこのゲート電極１０４は、不純物が導
入された多結晶シリコン（ドープトポリシリコン）膜１
０４ａと、タングステンシリサイド膜１０４ｂとを有し
ている。
導体基板１０１のトレンチ分離１２１によって電気的に
分離された表面に互いに距離を隔てて形成されている。
ゲート電極１０４は、１対のソース／ドレイン領域１２
２に挟まれた領域上にゲート絶縁膜１０３を介して形成
されている。またこのゲート電極１０４は、不純物が導
入された多結晶シリコン（ドープトポリシリコン）膜１
０４ａと、タングステンシリサイド膜１０４ｂとを有し
ている。
【０００６】このＭＩＳトランジスタＴ上を覆うように
ＢＰＴＥＯＳ（boro phospho tetraetyle ortho silica
te）膜１０６が形成されている。このＢＰＴＥＯＳ膜１
０６上にストレージノード間のショートチェックを行な
うためのストレージノード用導電層１１０が形成されて
いる。
ＢＰＴＥＯＳ（boro phospho tetraetyle ortho silica
te）膜１０６が形成されている。このＢＰＴＥＯＳ膜１
０６上にストレージノード間のショートチェックを行な
うためのストレージノード用導電層１１０が形成されて
いる。
【０００７】このストレージノード用導電層１１０は、
ドープトポリシリコンを５００ｎｍの厚みで堆積した後
に粗面化処理を施されることにより、表面に粗いシリコ
ン結晶粒を有する厚膜スタック構造とされている。この
ストレージノード用導電層１１０は、ビット線１１６と
並走するように同一方向に延び、かつその方向に並んで
配置された複数のＭＩＳトランジスタのソース／ドレイ
ン領域１２２の各々に電気的に接続されている。
ドープトポリシリコンを５００ｎｍの厚みで堆積した後
に粗面化処理を施されることにより、表面に粗いシリコ
ン結晶粒を有する厚膜スタック構造とされている。この
ストレージノード用導電層１１０は、ビット線１１６と
並走するように同一方向に延び、かつその方向に並んで
配置された複数のＭＩＳトランジスタのソース／ドレイ
ン領域１２２の各々に電気的に接続されている。
【０００８】このストレージノード用導電層１１０上に
はＴＥＯＳ（tetra etyle ortho silicate）層間膜１１
４が形成されている。このＴＥＯＳ層間膜１１４上に
は、ストレージノード間のショートチェック用パッドに
接続するためのアルミニウム配線層１１５が形成されて
いる。このアルミニウム配線層１１５は、タングステン
のコンタクトプラグ１１３によってストレージノード用
導電層１１０に接続されている。並走するように配置さ
れた複数のストレージノード用導電層１１０は交互に異
なるアルミニウム配線層１１５に接続されている。
はＴＥＯＳ（tetra etyle ortho silicate）層間膜１１
４が形成されている。このＴＥＯＳ層間膜１１４上に
は、ストレージノード間のショートチェック用パッドに
接続するためのアルミニウム配線層１１５が形成されて
いる。このアルミニウム配線層１１５は、タングステン
のコンタクトプラグ１１３によってストレージノード用
導電層１１０に接続されている。並走するように配置さ
れた複数のストレージノード用導電層１１０は交互に異
なるアルミニウム配線層１１５に接続されている。
【０００９】この交互に配置されたストレージノード用
導電層１１０の各電位を、アルミニウム配線層１１５に
電気的に接続されたショートチェック用パッドから測定
することにより、ストレージノードがショートしている
か否かをチェックすることができる。
導電層１１０の各電位を、アルミニウム配線層１１５に
電気的に接続されたショートチェック用パッドから測定
することにより、ストレージノードがショートしている
か否かをチェックすることができる。
【００１０】
【発明が解決しようとする課題】従来の厚膜スタックキ
ャパシタ構造では、ストレージノード用導電層が厚膜で
ある。このため、コンタクトプラグ１１３充填用のコン
タクトホール形成のエッチング時にコンタクトホールが
ストレージノード用導電層１１０を突き抜けることはな
い。
ャパシタ構造では、ストレージノード用導電層が厚膜で
ある。このため、コンタクトプラグ１１３充填用のコン
タクトホール形成のエッチング時にコンタクトホールが
ストレージノード用導電層１１０を突き抜けることはな
い。
【００１１】しかし、大容量のキャパシタを得るために
は、ストレージノード構造を厚膜スタック型から円筒型
に変更し、かつストレージノード用導電層の厚みを５０
ｎｍの薄膜にする必要がある。この場合、コンタクトプ
ラグ１１３充填用のコンタクトホール形成のエッチング
時に、コンタクトホールがストレージノード用導電層を
突き抜けてしまう。その結果、そのコンタクトホール内
を充填するコンタクトプラグ１１３は、ストレージノー
ド用導電層下のたとえばビット線などの他の導電層とシ
ョートするおそれがある。この場合、ストレージノード
用導電層とコンタクトプラグとの接触面積が少なくなる
とともに、コンタクトプラグが他の導電層とショートす
るため、ストレージノード間のショートを安定して検出
することができなくなる。
は、ストレージノード構造を厚膜スタック型から円筒型
に変更し、かつストレージノード用導電層の厚みを５０
ｎｍの薄膜にする必要がある。この場合、コンタクトプ
ラグ１１３充填用のコンタクトホール形成のエッチング
時に、コンタクトホールがストレージノード用導電層を
突き抜けてしまう。その結果、そのコンタクトホール内
を充填するコンタクトプラグ１１３は、ストレージノー
ド用導電層下のたとえばビット線などの他の導電層とシ
ョートするおそれがある。この場合、ストレージノード
用導電層とコンタクトプラグとの接触面積が少なくなる
とともに、コンタクトプラグが他の導電層とショートす
るため、ストレージノード間のショートを安定して検出
することができなくなる。
【００１２】それゆえ本発明の目的は、ストレージノー
ド形状が円筒型になった場合でも、ストレージノード間
のショートを安定して検出できるテスト用素子を有する
半導体装置およびその製造方法を提供することである。
ド形状が円筒型になった場合でも、ストレージノード間
のショートを安定して検出できるテスト用素子を有する
半導体装置およびその製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明のテスト用素子を
有する半導体装置は、複数のキャパシタの各円筒型電極
がショートしているか否かをテストするためのテスト用
素子を有する半導体装置であって、そのテスト用素子
は、テスト用導電層と、引出用導電部と、配線層とを備
えている。テスト用導電層は、円筒型電極と同一の工程
で製造され、かつ円筒形状部を有している。引出用導電
部は、テスト用導電層の下層に位置し、かつテスト用導
電層と電気的に接続されている。配線層は、テスト用導
電層の上層に位置し、かつ引出用導電部に電気的に接続
されることでショートチェックのためのテスト信号を引
出用導電部を介してテスト用導電層に与える。
有する半導体装置は、複数のキャパシタの各円筒型電極
がショートしているか否かをテストするためのテスト用
素子を有する半導体装置であって、そのテスト用素子
は、テスト用導電層と、引出用導電部と、配線層とを備
えている。テスト用導電層は、円筒型電極と同一の工程
で製造され、かつ円筒形状部を有している。引出用導電
部は、テスト用導電層の下層に位置し、かつテスト用導
電層と電気的に接続されている。配線層は、テスト用導
電層の上層に位置し、かつ引出用導電部に電気的に接続
されることでショートチェックのためのテスト信号を引
出用導電部を介してテスト用導電層に与える。
【００１４】本発明のテスト用素子を有する半導体装置
によれば、テスト用導電層より上層の配線層がテスト用
導電層に直接接続されておらず、テスト用導電層より下
層の引出用導電部を介して接続されている。このため、
配線層からテスト用導電層に落としたコンタクトがテス
ト用導電層を突き抜けて他の導電層とショートすること
はない。よって、安定してストレージノード間のショー
トを検出することが可能となる。
によれば、テスト用導電層より上層の配線層がテスト用
導電層に直接接続されておらず、テスト用導電層より下
層の引出用導電部を介して接続されている。このため、
配線層からテスト用導電層に落としたコンタクトがテス
ト用導電層を突き抜けて他の導電層とショートすること
はない。よって、安定してストレージノード間のショー
トを検出することが可能となる。
【００１５】上記のテスト用素子を有する半導体装置に
おいて好ましくは、引出用導電部と前記配線層との間に
位置し、かつ引出用導電層と配線層との双方に電気的に
接続された引出用配線層がさらに備えられている。この
引出用配線層は、引出用配線層と配線層とをつなぐため
のコンタクトホール形成のエッチング条件においてテス
ト用導電層よりもエッチングされにくい材質よりなって
いる。
おいて好ましくは、引出用導電部と前記配線層との間に
位置し、かつ引出用導電層と配線層との双方に電気的に
接続された引出用配線層がさらに備えられている。この
引出用配線層は、引出用配線層と配線層とをつなぐため
のコンタクトホール形成のエッチング条件においてテス
ト用導電層よりもエッチングされにくい材質よりなって
いる。
【００１６】これにより、配線層から引出用配線層に落
としたコンタクトが引出用配線層を突き抜けて他の導電
層とショートすることが防止される。
としたコンタクトが引出用配線層を突き抜けて他の導電
層とショートすることが防止される。
【００１７】上記のテスト用素子を有する半導体装置に
おいて好ましくは、半導体基板がさらに備えられ、引出
用導電部は、半導体基板内に形成されたライン状の不純
物領域である。
おいて好ましくは、半導体基板がさらに備えられ、引出
用導電部は、半導体基板内に形成されたライン状の不純
物領域である。
【００１８】これにより、不純物領域を用いて、ストレ
ージノード間のショートを安定して検出することができ
る。
ージノード間のショートを安定して検出することができ
る。
【００１９】上記のテスト用素子を有する半導体装置に
おいて好ましくは、半導体基板がさらに備えられ、引出
用導電部は、半導体基板の表面上に形成されたライン状
の導電層である。
おいて好ましくは、半導体基板がさらに備えられ、引出
用導電部は、半導体基板の表面上に形成されたライン状
の導電層である。
【００２０】これにより、導電層を用いて、ストレージ
ノード間のショートを安定して検出することができる。
ノード間のショートを安定して検出することができる。
【００２１】上記のテスト用素子を有する半導体装置に
おいて好ましくは、キャパシタは、絶縁ゲート型電界効
果トランジスタとともにメモリセルを構成し、引出用導
電部は、絶縁ゲート型電界効果トランジスタのゲート電
極と同一の工程で製造されたゲート用導電層である。
おいて好ましくは、キャパシタは、絶縁ゲート型電界効
果トランジスタとともにメモリセルを構成し、引出用導
電部は、絶縁ゲート型電界効果トランジスタのゲート電
極と同一の工程で製造されたゲート用導電層である。
【００２２】これにより、ゲート用導電層を用いて、ス
トレージノード間のショートを安定して検出することが
できる。
トレージノード間のショートを安定して検出することが
できる。
【００２３】本発明のテスト用素子を有する半導体装置
の製造方法は、それぞれがキャパシタと絶縁ゲート型電
界効果トランジスタとから構成される複数のメモリセル
と、複数のキャパシタの各円筒型電極がショートしてい
るか否かをテストするためのテスト用素子を有する半導
体装置の製造方法であって、以下の工程を備えている。
の製造方法は、それぞれがキャパシタと絶縁ゲート型電
界効果トランジスタとから構成される複数のメモリセル
と、複数のキャパシタの各円筒型電極がショートしてい
るか否かをテストするためのテスト用素子を有する半導
体装置の製造方法であって、以下の工程を備えている。
【００２４】まず絶縁ゲート型電界効果トランジスタの
ゲート電極と同じ工程で、テスト用素子のゲート用導電
層が形成される。そしてゲート用導電層の周囲を覆う絶
縁層が形成される。そして絶縁層の上部を除去すること
により、絶縁層からゲート用導電層が露出される。そし
て露出したゲート用導電層に電気的に接続するように、
キャパシタの円筒型電極と同じ工程でテスト用素子のテ
スト用導電層が形成される。そして露出したゲート用導
電層に電気的に接続するように、テスト用導電層の上層
に、ショートチェックのためのテスト信号をゲート用導
電層を介してテスト用導電層に与える配線層が形成され
る。
ゲート電極と同じ工程で、テスト用素子のゲート用導電
層が形成される。そしてゲート用導電層の周囲を覆う絶
縁層が形成される。そして絶縁層の上部を除去すること
により、絶縁層からゲート用導電層が露出される。そし
て露出したゲート用導電層に電気的に接続するように、
キャパシタの円筒型電極と同じ工程でテスト用素子のテ
スト用導電層が形成される。そして露出したゲート用導
電層に電気的に接続するように、テスト用導電層の上層
に、ショートチェックのためのテスト信号をゲート用導
電層を介してテスト用導電層に与える配線層が形成され
る。
【００２５】本発明のテスト用素子を有する半導体装置
の製造方法によれば、ゲート用導電層を引出配線として
流用するため、引出配線を別途製造する工程が不要とな
り、製造工程を簡略化することが可能となる。
の製造方法によれば、ゲート用導電層を引出配線として
流用するため、引出配線を別途製造する工程が不要とな
り、製造工程を簡略化することが可能となる。
【００２６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図に基づいて説明する。
て図に基づいて説明する。
【００２７】（実施の形態１）図１は、本発明の実施の
形態１におけるＴＥＧを有する半導体装置の構成を概略
的に示す平面図である。また図２、図３および図４は、
図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線およびＩＶ−Ｉ
Ｖ線の各々に沿う概略断面図である。
形態１におけるＴＥＧを有する半導体装置の構成を概略
的に示す平面図である。また図２、図３および図４は、
図１のＩＩ−ＩＩ線、ＩＩＩ−ＩＩＩ線およびＩＶ−Ｉ
Ｖ線の各々に沿う概略断面図である。
【００２８】主に図１を参照して、ＴＥＧを有する半導
体装置は、たとえばＤＲＡＭのメモリセルアレイ領域
（図中右側）と、ＴＥＧ形成領域（図中左側）とを有し
ている。このＴＥＧは、メモリセルにおけるストレージ
ノード間のショートチェックをするためのものである。
体装置は、たとえばＤＲＡＭのメモリセルアレイ領域
（図中右側）と、ＴＥＧ形成領域（図中左側）とを有し
ている。このＴＥＧは、メモリセルにおけるストレージ
ノード間のショートチェックをするためのものである。
【００２９】メモリセルアレイ領域では、複数のワード
線２４が互いに行方向に平行に延びている。また複数の
ビット線３６は互いに列方向に平行に延びている。この
ワード線２４とビット線３６との交差部付近には、複数
のメモリセルが配置・形成されている。
線２４が互いに行方向に平行に延びている。また複数の
ビット線３６は互いに列方向に平行に延びている。この
ワード線２４とビット線３６との交差部付近には、複数
のメモリセルが配置・形成されている。
【００３０】主に図３および図４を参照して、上記のメ
モリセルは、ＭＩＳトランジスタＴとキャパシタＣとを
有している。ＭＩＳトランジスタＴは、１対のソース／
ドレイン領域２２と、ゲート絶縁膜２３と、ゲート電極
（ワード線）２４とを有している。１対のソース／ドレ
イン領域２２は、半導体基板１のトレンチ分離２１によ
って電気的に分離された表面に、互いに距離を隔てて形
成されている。ゲート電極２４は、１対のソース／ドレ
イン領域２２に挟まれる領域上にゲート絶縁膜２３を介
して形成されている。このゲート電極２４は、たとえば
ドープトポリシリコン膜２４ａとタングステンシリサイ
ド膜２４ｂとの積層構造よりなっている。またシリコン
絶縁膜２３は、たとえばシリコン酸化膜などよりなって
いる。
モリセルは、ＭＩＳトランジスタＴとキャパシタＣとを
有している。ＭＩＳトランジスタＴは、１対のソース／
ドレイン領域２２と、ゲート絶縁膜２３と、ゲート電極
（ワード線）２４とを有している。１対のソース／ドレ
イン領域２２は、半導体基板１のトレンチ分離２１によ
って電気的に分離された表面に、互いに距離を隔てて形
成されている。ゲート電極２４は、１対のソース／ドレ
イン領域２２に挟まれる領域上にゲート絶縁膜２３を介
して形成されている。このゲート電極２４は、たとえば
ドープトポリシリコン膜２４ａとタングステンシリサイ
ド膜２４ｂとの積層構造よりなっている。またシリコン
絶縁膜２３は、たとえばシリコン酸化膜などよりなって
いる。
【００３１】ゲート電極２４の周囲を覆うように絶縁膜
２５が形成されている。１対のソース／ドレイン領域２
２の一方には、プラグ導電層３５を介してビット線３６
が電気的に接続されている。また１対のソース／ドレイ
ン領域の他方には、プラグ導電層２７を介してキャパシ
タＣが電気的に接続されている。
２５が形成されている。１対のソース／ドレイン領域２
２の一方には、プラグ導電層３５を介してビット線３６
が電気的に接続されている。また１対のソース／ドレイ
ン領域の他方には、プラグ導電層２７を介してキャパシ
タＣが電気的に接続されている。
【００３２】キャパシタＣは、ＢＰＴＥＯＳ層間膜２６
上に形成されており、ストレージノード３０と、キャパ
シタ誘電体膜３１と、セルプレート３２とを有してい
る。ストレージノード３０は、ＢＰＴＥＯＳ層間膜２６
に設けられたコンタクトホールを通じてプラグ導電層２
７に接続されている。このストレージノード３０は、Ｂ
ＰＴＥＯＳ膜２８の溝２９内周に沿った円筒部分を有
し、粗面化処理を施されている。セルプレート３２は、
このストレージノード３０とキャパシタ誘電体膜３１を
介して対向するように形成されている。
上に形成されており、ストレージノード３０と、キャパ
シタ誘電体膜３１と、セルプレート３２とを有してい
る。ストレージノード３０は、ＢＰＴＥＯＳ層間膜２６
に設けられたコンタクトホールを通じてプラグ導電層２
７に接続されている。このストレージノード３０は、Ｂ
ＰＴＥＯＳ膜２８の溝２９内周に沿った円筒部分を有
し、粗面化処理を施されている。セルプレート３２は、
このストレージノード３０とキャパシタ誘電体膜３１を
介して対向するように形成されている。
【００３３】キャパシタＣ上には、ＴＥＯＳ層間膜３３
が形成されており、そのＴＥＯＳ層間膜３３上にはアル
ミニウム配線３４が形成されている。
が形成されており、そのＴＥＯＳ層間膜３３上にはアル
ミニウム配線３４が形成されている。
【００３４】主に図１および図２を参照して、ＴＥＧ形
成領域は、たとえばウェハのダイシングライン領域など
に形成され、上述のメモリセルアレイ領域と類似の構成
を有している。
成領域は、たとえばウェハのダイシングライン領域など
に形成され、上述のメモリセルアレイ領域と類似の構成
を有している。
【００３５】ＴＥＧ形成領域内においても、ワード線２
４に対応する複数のワード線用導電層１６が行方向に平
行に延びており、またビット線３６に対応する複数のビ
ット線用導電層４が列方向に互いに平行に延びている。
このワード線用導電層１６はワード線２４と同じ製造工
程で形成され、ビット線用導電層４はビット線３６と同
じ製造工程で形成される。このワード線用導電層４とビ
ット線用導電層１６とが直交するように配置されてい
る。
４に対応する複数のワード線用導電層１６が行方向に平
行に延びており、またビット線３６に対応する複数のビ
ット線用導電層４が列方向に互いに平行に延びている。
このワード線用導電層１６はワード線２４と同じ製造工
程で形成され、ビット線用導電層４はビット線３６と同
じ製造工程で形成される。このワード線用導電層４とビ
ット線用導電層１６とが直交するように配置されてい
る。
【００３６】そのビット線用導電層１６と同じ方向にラ
イン状に引出された単一導電型の不純物領域２ａが半導
体基板１の主表面に形成されている。この不純物領域２
ａには、たとえばドープトポリシリコン膜よりなるプラ
グ導電層７が接続されている。このプラグ導電層７に
は、ＢＰＴＥＯＳ層間膜６に設けられたコンタクトホー
ルを通じてストレージノード用導電層１０が接続されて
いる。このストレージノード用導電層１０は、ストレー
ジノード３０と同じ製造工程で形成され、たとえばドー
プトポリシリコンよりなっている。このストレージノー
ド用導電層１０は、ＢＰＴＥＯＳ膜８の溝９内周に沿っ
た円筒部分を有し、かつ粗面化された表面を有してい
る。なお、不純物領域２ａは、ビット線用導電層１６と
同一方向に延びており、その方向に配列された複数のス
トレージ用導電層１０の各々と電気的に接続されてい
る。
イン状に引出された単一導電型の不純物領域２ａが半導
体基板１の主表面に形成されている。この不純物領域２
ａには、たとえばドープトポリシリコン膜よりなるプラ
グ導電層７が接続されている。このプラグ導電層７に
は、ＢＰＴＥＯＳ層間膜６に設けられたコンタクトホー
ルを通じてストレージノード用導電層１０が接続されて
いる。このストレージノード用導電層１０は、ストレー
ジノード３０と同じ製造工程で形成され、たとえばドー
プトポリシリコンよりなっている。このストレージノー
ド用導電層１０は、ＢＰＴＥＯＳ膜８の溝９内周に沿っ
た円筒部分を有し、かつ粗面化された表面を有してい
る。なお、不純物領域２ａは、ビット線用導電層１６と
同一方向に延びており、その方向に配列された複数のス
トレージ用導電層１０の各々と電気的に接続されてい
る。
【００３７】また、不純物領域２ａの端部付近には、プ
ラグ導電層１１を介して、たとえばタングステンよりな
る引出配線層１２が電気的に接続されている。そしてこ
の引出配線層１２には、プラグ導電層１３を介してアル
ミニウム配線層１５が電気的に接続されている。なお、
このアルミニウム配線層１５は、ストレージノード用導
電層１０を覆うＴＥＯＳ層間膜１４上に形成されてい
る。
ラグ導電層１１を介して、たとえばタングステンよりな
る引出配線層１２が電気的に接続されている。そしてこ
の引出配線層１２には、プラグ導電層１３を介してアル
ミニウム配線層１５が電気的に接続されている。なお、
このアルミニウム配線層１５は、ストレージノード用導
電層１０を覆うＴＥＯＳ層間膜１４上に形成されてい
る。
【００３８】このアルミニウム配線層１５は、ストレー
ジノード間のショートチェックのためのテスト信号を入
出力するテスト用パッドに電気的に接続されている。こ
れにより、アルミニウム配線層１５から引出配線層１
２、不純物領域２ａなどを通じてテスト信号がストレー
ジノード用導電層１０に与えられ、ストレージノード間
がショートしているかどうかのチェックが行なわれる。
ジノード間のショートチェックのためのテスト信号を入
出力するテスト用パッドに電気的に接続されている。こ
れにより、アルミニウム配線層１５から引出配線層１
２、不純物領域２ａなどを通じてテスト信号がストレー
ジノード用導電層１０に与えられ、ストレージノード間
がショートしているかどうかのチェックが行なわれる。
【００３９】本実施の形態においては、図２に示すよう
に、アルミニウム配線層１５がストレージノード用導電
層１０に直接接続されていない。このため、アルミニウ
ム配線層１５とストレージノード用導電層１０とをつな
ぐコンタクトがストレージノード用導電層１０を突き抜
けて下層の他の導電層とショートすることはない。
に、アルミニウム配線層１５がストレージノード用導電
層１０に直接接続されていない。このため、アルミニウ
ム配線層１５とストレージノード用導電層１０とをつな
ぐコンタクトがストレージノード用導電層１０を突き抜
けて下層の他の導電層とショートすることはない。
【００４０】また、アルミニウム配線層１５が接続され
る引出配線層１２は、プラグ導電層１３充填用のコンタ
クトホール形成のエッチング条件において、ドープトポ
リシリコンよりなるストレージノード用導電層１０より
もエッチングされにくい材質、たとえばタングステンよ
りなっている。このため、このコンタクトホール形成の
ためのエッチング時においては、引出配線層１２はエッ
チングストッパの役割をなす。よって、そのコンタクト
が引出配線層１２を突き抜けることは防止される。
る引出配線層１２は、プラグ導電層１３充填用のコンタ
クトホール形成のエッチング条件において、ドープトポ
リシリコンよりなるストレージノード用導電層１０より
もエッチングされにくい材質、たとえばタングステンよ
りなっている。このため、このコンタクトホール形成の
ためのエッチング時においては、引出配線層１２はエッ
チングストッパの役割をなす。よって、そのコンタクト
が引出配線層１２を突き抜けることは防止される。
【００４１】以上より、ストレージノード３０間のショ
ートを安定して検出することが可能となる。
ートを安定して検出することが可能となる。
【００４２】（実施の形態２）実施の形態１において
は、ストレージノード３０の短辺方向（ワード線２４の
延びる方向）に配置されたストレージノード３０間のシ
ョートチェックを行なうＴＥＧの構造について説明した
が、ストレージノード３０の長辺方向（ビット線３６の
延びる方向）に配置されたストレージノード３０間のシ
ョートチェックを行なうことも可能である。以下、その
構成について説明する。
は、ストレージノード３０の短辺方向（ワード線２４の
延びる方向）に配置されたストレージノード３０間のシ
ョートチェックを行なうＴＥＧの構造について説明した
が、ストレージノード３０の長辺方向（ビット線３６の
延びる方向）に配置されたストレージノード３０間のシ
ョートチェックを行なうことも可能である。以下、その
構成について説明する。
【００４３】図５は、本発明の実施の形態２におけるＴ
ＥＧを有する半導体装置の構成を概略的に示す平面図で
ある。また図６は、図５のＶＩ−ＶＩ線に沿う概略断面
図である。
ＥＧを有する半導体装置の構成を概略的に示す平面図で
ある。また図６は、図５のＶＩ−ＶＩ線に沿う概略断面
図である。
【００４４】図５および図６を参照して、本実施の形態
においては、ＴＥＧ形成領域において、半導体基板１の
表面に形成される単一導電型よりなる不純物領域２ｂが
ワード線用導電層４と平行に延びて引出されている。こ
れにより、ワード線４と平行な方向に配置された複数の
ストレージノード用導電層１０の各々は同一の不純物領
域２ｂに電気的に接続されている。複数の不純物領域２
ｂは交互に異なるアルミニウム配線層１５に電気的に接
続されている。
においては、ＴＥＧ形成領域において、半導体基板１の
表面に形成される単一導電型よりなる不純物領域２ｂが
ワード線用導電層４と平行に延びて引出されている。こ
れにより、ワード線４と平行な方向に配置された複数の
ストレージノード用導電層１０の各々は同一の不純物領
域２ｂに電気的に接続されている。複数の不純物領域２
ｂは交互に異なるアルミニウム配線層１５に電気的に接
続されている。
【００４５】なお、これ以外のＴＥＧおよびメモリセル
アレイ領域の構成については、上述した実施の形態１の
構成とほぼ同じであるため、同一の部材については同一
の符号を付し、その説明を省略する。
アレイ領域の構成については、上述した実施の形態１の
構成とほぼ同じであるため、同一の部材については同一
の符号を付し、その説明を省略する。
【００４６】本実施の形態においても、図６に示すよう
にアルミニウム配線層１５は、引出配線層１２および不
純物領域２ｂなどを介してストレージノード用導電層１
０に電気的に接続されている。このため、アルミニウム
配線層１５をストレージノード用導電層１０に直接接続
する必要はない。よって、そのコンタクトがストレージ
ノード用導電層１０を突き抜けて他の導電層とショート
することはない。
にアルミニウム配線層１５は、引出配線層１２および不
純物領域２ｂなどを介してストレージノード用導電層１
０に電気的に接続されている。このため、アルミニウム
配線層１５をストレージノード用導電層１０に直接接続
する必要はない。よって、そのコンタクトがストレージ
ノード用導電層１０を突き抜けて他の導電層とショート
することはない。
【００４７】また引出配線層１２は、ストレージノード
用導電層１０よりもエッチングにより除去されにくい材
質（たとえばタングステン）よりなっている。このた
め、コンタクト（プラグ導電層）１３が引出配線層１２
を突き抜けることを防止することができる。
用導電層１０よりもエッチングにより除去されにくい材
質（たとえばタングステン）よりなっている。このた
め、コンタクト（プラグ導電層）１３が引出配線層１２
を突き抜けることを防止することができる。
【００４８】これにより、ストレージノード間のショー
トを安定して検出することが可能となる。
トを安定して検出することが可能となる。
【００４９】（実施の形態３）実施の形態２において
は、不純物領域２ｂをワード線用導電層４と平行に配置
した構成について説明したが、不純物領域２ｂの代わり
に、ライン状の導電層であるランディングパッドがワー
ド線用導電層４と平行に設けられてもよい。以下、その
構成について説明する。
は、不純物領域２ｂをワード線用導電層４と平行に配置
した構成について説明したが、不純物領域２ｂの代わり
に、ライン状の導電層であるランディングパッドがワー
ド線用導電層４と平行に設けられてもよい。以下、その
構成について説明する。
【００５０】図７は、本発明の実施の形態３におけるＴ
ＥＧを有する半導体装置の構成を概略的に示す断面図で
ある。また図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う
概略断面図である。
ＥＧを有する半導体装置の構成を概略的に示す断面図で
ある。また図８は、図７のＶＩＩＩ−ＶＩＩＩ線に沿う
概略断面図である。
【００５１】図７および図８を参照して、本実施の形態
では、ライン状の導電層であるランディングパッド２ｃ
が、ワード線用導電層４に挟まれる領域内においてワー
ド線用導電層４と平行な方向に延びて引出されている。
これにより、ワード線用導電層４の延びる方向に配置さ
れた複数のストレージノード用導電層１０の各々は、同
一のランディングパッド２ｃに電気的に接続されてい
る。複数のランディングパッド２ｃは、交互に異なるア
ルミニウム配線層１５と電気的に接続されている。
では、ライン状の導電層であるランディングパッド２ｃ
が、ワード線用導電層４に挟まれる領域内においてワー
ド線用導電層４と平行な方向に延びて引出されている。
これにより、ワード線用導電層４の延びる方向に配置さ
れた複数のストレージノード用導電層１０の各々は、同
一のランディングパッド２ｃに電気的に接続されてい
る。複数のランディングパッド２ｃは、交互に異なるア
ルミニウム配線層１５と電気的に接続されている。
【００５２】なお、これ以外のＴＥＧおよびメモリセル
アレイ領域の構成は、上述した実施の形態１の構成とほ
ぼ同じであるため、同一の部材については同一の符号を
付し、その説明を省略する。
アレイ領域の構成は、上述した実施の形態１の構成とほ
ぼ同じであるため、同一の部材については同一の符号を
付し、その説明を省略する。
【００５３】このランディングパッド２ｃは、以下の工
程により形成される。ワード線用導電層４が形成された
後、ＢＰＴＥＯＳ膜が形成される。そのＢＰＴＥＯＳ膜
に写真製版およびＳＡＣ（self align contact）エッチ
ングをすることによりライン状の凹パターンが形成され
る。その凹パターンを埋込むようにドープトポリシリコ
ン膜が堆積された後にエッチバックされることにより、
そのドープトポリシリコン膜からランディングパッド２
ｃが形成される。
程により形成される。ワード線用導電層４が形成された
後、ＢＰＴＥＯＳ膜が形成される。そのＢＰＴＥＯＳ膜
に写真製版およびＳＡＣ（self align contact）エッチ
ングをすることによりライン状の凹パターンが形成され
る。その凹パターンを埋込むようにドープトポリシリコ
ン膜が堆積された後にエッチバックされることにより、
そのドープトポリシリコン膜からランディングパッド２
ｃが形成される。
【００５４】本実施の形態においても、アルミニウム配
線層１５はストレージノード用導電層１０に直接接続さ
れておらず、引出配線層１２、ランディングパッド２ｃ
などを介して接続されている。このため、アルミニウム
配線層１５をストレージノード用導電層１０に直接接続
する必要はない。よって、そのコンタクトがストレージ
ノード用導電層１０を突き抜けて他の導電層とショート
することはない。
線層１５はストレージノード用導電層１０に直接接続さ
れておらず、引出配線層１２、ランディングパッド２ｃ
などを介して接続されている。このため、アルミニウム
配線層１５をストレージノード用導電層１０に直接接続
する必要はない。よって、そのコンタクトがストレージ
ノード用導電層１０を突き抜けて他の導電層とショート
することはない。
【００５５】また引出配線層１２は、ストレージノード
用導電層１０よりもエッチングにより除去されにくい材
質（たとえばタングステン）よりなっている。このた
め、コンタクト（プラグ導電層）１３が引出配線層１２
を突き抜けることを防止することができる。
用導電層１０よりもエッチングにより除去されにくい材
質（たとえばタングステン）よりなっている。このた
め、コンタクト（プラグ導電層）１３が引出配線層１２
を突き抜けることを防止することができる。
【００５６】これにより、ストレージノード３０間のシ
ョートを安定して検出することが可能となる。
ョートを安定して検出することが可能となる。
【００５７】（実施の形態４）実施の形態２において
は、ストレージノード用導電層１０にライン状の不純物
領域２ａを接続した構成について説明したが、ストレー
ジノード用導電層１０をゲート電極に接続し、このゲー
ト電極を引出す構成が用いられてもよい。以下、その構
成について説明する。
は、ストレージノード用導電層１０にライン状の不純物
領域２ａを接続した構成について説明したが、ストレー
ジノード用導電層１０をゲート電極に接続し、このゲー
ト電極を引出す構成が用いられてもよい。以下、その構
成について説明する。
【００５８】図９は、本発明の実施の形態４におけるＴ
ＥＧを有する半導体装置の構成を概略的に示す平面図で
ある。図１０および図１１は、図９のＸ−Ｘ線およびＸ
Ｉ−ＸＩ線の各々に沿う概略断面図である。
ＥＧを有する半導体装置の構成を概略的に示す平面図で
ある。図１０および図１１は、図９のＸ−Ｘ線およびＸ
Ｉ−ＸＩ線の各々に沿う概略断面図である。
【００５９】図９〜図１１を参照して、本実施の形態で
は、ワード線用導電層４にストレージノード用導電層１
０が、プラグ導電層７を介して電気的に接続されてい
る。これにより、ワード線用導電層４の延びる方向に配
置された複数のストレージノード用導電層１０の各々は
同一のワード線用導電層４に電気的に接続されている。
この複数のワード線用導電層４は、交互に異なるアルミ
ニウム配線層１５に電気的に接続されている。
は、ワード線用導電層４にストレージノード用導電層１
０が、プラグ導電層７を介して電気的に接続されてい
る。これにより、ワード線用導電層４の延びる方向に配
置された複数のストレージノード用導電層１０の各々は
同一のワード線用導電層４に電気的に接続されている。
この複数のワード線用導電層４は、交互に異なるアルミ
ニウム配線層１５に電気的に接続されている。
【００６０】なお、これ以外のＴＥＧおよびメモリセル
アレイ領域の構成については、上述した実施の形態１の
構成とほぼ同じであるため、同一の部材については同一
の符号を付し、その説明を省略する。
アレイ領域の構成については、上述した実施の形態１の
構成とほぼ同じであるため、同一の部材については同一
の符号を付し、その説明を省略する。
【００６１】次に本実施の形態の製造方法について説明
する。図１２および図１３は、本発明の実施の形態４に
おけるＴＥＧを有する半導体装置の製造方法を工程順に
示す概略断面図である。まず図１２を参照して、半導体
基板１の表面に熱酸化によりゲート絶縁膜３となるシリ
コン酸化膜が形成される。このシリコン酸化膜３上に、
ドープトポリシリコン膜４ａ、タングステンシリサイド
膜４ｂ、ＴＥＯＳ膜５ａおよびシリコン窒化膜５ｂがこ
の順で成膜される。この後、これらの積層膜は、通常の
写真製版技術およびエッチング技術によりライン状にパ
ターニングされる。この後、表面全面を覆うようにシリ
コン窒化膜５ｃが成膜された後、全面に異方性エッチン
グを施される。これにより、パターニングされた積層膜
４ａ、４ｂ、５ａ、５ｂの側壁にサイドウォールスペー
サとしてシリコン窒化膜５ｃは残存される。
する。図１２および図１３は、本発明の実施の形態４に
おけるＴＥＧを有する半導体装置の製造方法を工程順に
示す概略断面図である。まず図１２を参照して、半導体
基板１の表面に熱酸化によりゲート絶縁膜３となるシリ
コン酸化膜が形成される。このシリコン酸化膜３上に、
ドープトポリシリコン膜４ａ、タングステンシリサイド
膜４ｂ、ＴＥＯＳ膜５ａおよびシリコン窒化膜５ｂがこ
の順で成膜される。この後、これらの積層膜は、通常の
写真製版技術およびエッチング技術によりライン状にパ
ターニングされる。この後、表面全面を覆うようにシリ
コン窒化膜５ｃが成膜された後、全面に異方性エッチン
グを施される。これにより、パターニングされた積層膜
４ａ、４ｂ、５ａ、５ｂの側壁にサイドウォールスペー
サとしてシリコン窒化膜５ｃは残存される。
【００６２】この状態で、ゲート（ワード線）４ａ、４
ｂ上のシリコン窒化膜５ｂとＴＥＯＳ膜５ａとがドライ
エッチングにより除去される。
ｂ上のシリコン窒化膜５ｂとＴＥＯＳ膜５ａとがドライ
エッチングにより除去される。
【００６３】図１３を参照して、これにより、タングス
テンシリサイド膜４ｂの上面が露出する。この状態か
ら、図１０に示すようにプラグ導電層７とストレージノ
ード用導電層１０とが形成されて、ストレージノード用
導電層１０がワード線用導電層４に電気的に接続され
る。
テンシリサイド膜４ｂの上面が露出する。この状態か
ら、図１０に示すようにプラグ導電層７とストレージノ
ード用導電層１０とが形成されて、ストレージノード用
導電層１０がワード線用導電層４に電気的に接続され
る。
【００６４】本実施の形態においても、図１１に示すよ
うにアルミニウム配線層１５はストレージノード用導電
層１０に直接接続されていない。このため、アルミニウ
ム配線層１５のコンタクトがストレージノード用導電層
１０を突き抜けて他の導電層とショートすることはな
い。
うにアルミニウム配線層１５はストレージノード用導電
層１０に直接接続されていない。このため、アルミニウ
ム配線層１５のコンタクトがストレージノード用導電層
１０を突き抜けて他の導電層とショートすることはな
い。
【００６５】また引出配線層１２は、ストレージノード
用導電層１０よりもエッチングにより除去されにくい材
質（たとえばタングステン）よりなっている。このた
め、コンタクト（プラグ導電層）１３が引出配線層１２
を突き抜けることを防止することができる。
用導電層１０よりもエッチングにより除去されにくい材
質（たとえばタングステン）よりなっている。このた
め、コンタクト（プラグ導電層）１３が引出配線層１２
を突き抜けることを防止することができる。
【００６６】これにより、ストレージノード間のショー
トチェックを安定して検出することが可能となる。
トチェックを安定して検出することが可能となる。
【００６７】なお、実施の形態１および２の不純物領域
２ａ、２ｂは、その周囲をトレンチ分離で囲まれた活性
領域であってもよい。
２ａ、２ｂは、その周囲をトレンチ分離で囲まれた活性
領域であってもよい。
【００６８】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【００６９】
【発明の効果】本発明のテスト用素子を有する半導体装
置によれば、テスト用導電層より上層の配線層がテスト
用導電層に直接接続されておらず、テスト用導電層より
下層の引出用導電部を介して接続されている。このた
め、配線層からテスト用導電層に落としたコンタクトが
テスト用導電層を突き抜けて他の導電層とショートする
ことが防止される。よって、安定してストレージノード
間のショートを検出することが可能となる。
置によれば、テスト用導電層より上層の配線層がテスト
用導電層に直接接続されておらず、テスト用導電層より
下層の引出用導電部を介して接続されている。このた
め、配線層からテスト用導電層に落としたコンタクトが
テスト用導電層を突き抜けて他の導電層とショートする
ことが防止される。よって、安定してストレージノード
間のショートを検出することが可能となる。
【００７０】上記のテスト用素子を有する半導体装置に
おいて好ましくは、引出用配線層は、引出用配線層と配
線層とをつなぐためのコンタクトホール形成のエッチン
グ条件においてテスト用導電層よりもエッチングされに
くい材質よりなっているため、このコンタクトホールが
引出用配線層を突き抜けることは防止される。
おいて好ましくは、引出用配線層は、引出用配線層と配
線層とをつなぐためのコンタクトホール形成のエッチン
グ条件においてテスト用導電層よりもエッチングされに
くい材質よりなっているため、このコンタクトホールが
引出用配線層を突き抜けることは防止される。
【００７１】上記のテスト用素子を有する半導体装置に
おいて好ましくは、引出用導電部がライン状の不純物領
域であるため、この不純物領域を用いて、ストレージノ
ード間のショートを安定して検出することができる。
おいて好ましくは、引出用導電部がライン状の不純物領
域であるため、この不純物領域を用いて、ストレージノ
ード間のショートを安定して検出することができる。
【００７２】上記のテスト用素子を有する半導体装置に
おいて好ましくは、引出用導電部がライン状の導電層で
あるため、この導電層を用いて、ストレージノード間の
ショートを安定して検出することができる。
おいて好ましくは、引出用導電部がライン状の導電層で
あるため、この導電層を用いて、ストレージノード間の
ショートを安定して検出することができる。
【００７３】上記のテスト用素子を有する半導体装置に
おいて好ましくは、引出用導電部が絶縁ゲート型電界効
果トランジスタのゲート電極と同一の工程で製造された
ゲート用導電層であるため、このゲート用導電層を用い
て、ストレージノード間のショートを安定して検出する
ことができる。
おいて好ましくは、引出用導電部が絶縁ゲート型電界効
果トランジスタのゲート電極と同一の工程で製造された
ゲート用導電層であるため、このゲート用導電層を用い
て、ストレージノード間のショートを安定して検出する
ことができる。
【００７４】本発明のテスト用素子を有する半導体装置
の製造方法によれば、ゲート用導電層を引出配線として
流用するため、引出配線を別途製造する工程が不要とな
り、工程を簡略化することが可能となる。
の製造方法によれば、ゲート用導電層を引出配線として
流用するため、引出配線を別途製造する工程が不要とな
り、工程を簡略化することが可能となる。
【図１】 本発明の実施の形態１におけるＴＥＧを有す
る半導体装置の構成を概略的に示す平面図である。
る半導体装置の構成を概略的に示す平面図である。
【図２】 図１のＩＩ−ＩＩ線に沿う概略断面図であ
る。
る。
【図３】 図１のＩＩＩ−ＩＩＩ線に沿う概略断面図で
ある。
ある。
【図４】 図１のＩＶ−ＩＶ線に沿う概略断面図であ
る。
る。
【図５】 本発明の実施の形態２におけるＴＥＧを有す
る半導体装置の構成を概略的に示す平面図である。
る半導体装置の構成を概略的に示す平面図である。
【図６】 図５のＶＩ−ＶＩ線に沿う概略断面図であ
る。
る。
【図７】 本発明の実施の形態３におけるＴＥＧを有す
る半導体装置の構成を概略的に示す平面図である。
る半導体装置の構成を概略的に示す平面図である。
【図８】 図７のＶＩＩＩ−ＶＩＩＩ線に沿う概略断面
図である。
図である。
【図９】 本発明の実施の形態４におけるＴＥＧを有す
る半導体装置の構成を概略的に示す平面図である。
る半導体装置の構成を概略的に示す平面図である。
【図１０】 図９のＸ−Ｘ線に沿う概略断面図である。
【図１１】 図９のＸＩ−ＸＩ線に沿う概略断面図であ
る。
る。
【図１２】 本発明の実施の形態４におけるＴＥＧを有
する半導体装置の製造方法の第１工程を示す概略断面図
である。
する半導体装置の製造方法の第１工程を示す概略断面図
である。
【図１３】 本発明の実施の形態４におけるＴＥＧを有
する半導体装置の製造方法の第２工程を示す概略断面図
である。
する半導体装置の製造方法の第２工程を示す概略断面図
である。
【図１４】 従来のＴＥＧを有する半導体装置の構成を
概略的に示す平面図である。
概略的に示す平面図である。
【図１５】 図１４のＸＶ−ＸＶ線に沿う概略断面図で
ある。
ある。
１ 半導体基板、２ａ 不純物領域、３ ゲート絶縁
膜、４ ワード線用導電層、４ａ ドープトポリシリコ
ン膜、４ｂ タングステンシリサイド膜、５，２５ 絶
縁膜、６ ＴＥＯＳ膜、７，１３，２７，３５ プラグ
導電層、８ ＢＰＴＥＯＳ膜、９ 溝、１０ ストレー
ジノード用導電層、１２ 引出配線層、１４ ＴＥＯＳ
層間膜、１５ アルミニウム配線層、２１ トレンチ分
離、２２ソース／ドレイン領域、２３ ゲート絶縁膜、
２４ ワード線、３０ ストレージノード、３１ キャ
パシタ誘電体膜、３２ セルプレート。
膜、４ ワード線用導電層、４ａ ドープトポリシリコ
ン膜、４ｂ タングステンシリサイド膜、５，２５ 絶
縁膜、６ ＴＥＯＳ膜、７，１３，２７，３５ プラグ
導電層、８ ＢＰＴＥＯＳ膜、９ 溝、１０ ストレー
ジノード用導電層、１２ 引出配線層、１４ ＴＥＯＳ
層間膜、１５ アルミニウム配線層、２１ トレンチ分
離、２２ソース／ドレイン領域、２３ ゲート絶縁膜、
２４ ワード線、３０ ストレージノード、３１ キャ
パシタ誘電体膜、３２ セルプレート。
Claims (6)
- 【請求項１】 複数のキャパシタの各円筒型電極がショ
ートしているか否かをテストするためのテスト用素子を
有する半導体装置であって、 前記テスト用素子は、 前記円筒型電極と同一の工程で製造され、かつ円筒形状
部を有するテスト用導電層と、 前記テスト用導電層の下層に位置し、かつ前記テスト用
導電層と電気的に接続された引出用導電部と、 前記テスト用導電層の上層に位置し、かつ前記引出用導
電部に電気的に接続されることでショートチェックのた
めのテスト信号を前記引出用導電部を介して前記テスト
用導電層に与える配線層とを備えた、テスト用素子を有
する半導体装置。 - 【請求項２】 前記引出用導電部と前記配線層との間に
位置し、かつ前記引出用導電層と前記配線層との双方に
電気的に接続された引出用配線層をさらに備え、 前記引出用配線層は、前記引出用配線層と前記配線層と
をつなぐためのコンタクトホール形成のエッチング条件
において前記テスト用導電層よりもエッチングされにく
い材質よりなっている、請求項１に記載のテスト用素子
を有する半導体装置。 - 【請求項３】 半導体基板をさらに備え、 前記引出用導電部は、前記半導体基板内に形成されたラ
イン状の不純物領域である、請求項１または２に記載の
テスト用素子を有する半導体装置。 - 【請求項４】 半導体基板をさらに備え、 前記引出用導電部は、前記半導体基板の表面上に形成さ
れたライン状の導電層である、請求項１または２に記載
のテスト用素子を有する半導体装置。 - 【請求項５】 前記キャパシタは、絶縁ゲート型電界効
果トランジスタとともにメモリセルを構成し、 前記引出用導電部は、前記絶縁ゲート型電界効果トラン
ジスタのゲート電極と同一の工程で製造されたゲート用
導電層である、請求項１または２に記載のテスト用素子
を有する半導体装置。 - 【請求項６】 それぞれがキャパシタと絶縁ゲート型電
界効果トランジスタとから構成される複数のメモリセル
と、複数の前記キャパシタの各円筒型電極がショートし
ているか否かをテストするためのテスト用素子を有する
半導体装置の製造方法であって、 前記絶縁ゲート型電界効果トランジスタのゲート電極と
同じ工程で、前記テスト用素子のゲート用導電層を形成
する工程と、 前記ゲート用導電層の周囲を覆う絶縁層を形成する工程
と、 前記絶縁層の上部を除去することにより、前記絶縁層か
ら前記ゲート用導電層を露出させる工程と、 露出した前記ゲート用導電層に電気的に接続するよう
に、前記キャパシタの円筒型電極と同じ工程で前記テス
ト用素子のテスト用導電層を形成する工程と、 露出した前記ゲート用導電層に電気的に接続するよう
に、前記テスト用導電層の上層に、ショートチェックの
ためのテスト信号を前記ゲート用導電層を介して前記テ
スト用導電層に与える配線層を形成する工程とを備え
た、テスト用素子を有する半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360930A JP2002164517A (ja) | 2000-11-28 | 2000-11-28 | テスト用素子を有する半導体装置およびその製造方法 |
| US09/835,560 US6534786B2 (en) | 2000-11-28 | 2001-04-17 | Semiconductor device having a test element, and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000360930A JP2002164517A (ja) | 2000-11-28 | 2000-11-28 | テスト用素子を有する半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002164517A true JP2002164517A (ja) | 2002-06-07 |
Family
ID=18832440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000360930A Withdrawn JP2002164517A (ja) | 2000-11-28 | 2000-11-28 | テスト用素子を有する半導体装置およびその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6534786B2 (ja) |
| JP (1) | JP2002164517A (ja) |
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| JP4214098B2 (ja) * | 2004-09-09 | 2009-01-28 | 株式会社ルネサステクノロジ | シグマデルタ送信回路及びそれを用いた送受信機 |
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| JP2007317743A (ja) * | 2006-05-23 | 2007-12-06 | Fujifilm Corp | 半導体装置 |
| KR102230194B1 (ko) * | 2014-04-14 | 2021-03-19 | 삼성전자주식회사 | 반도체 소자 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5514613A (en) * | 1994-01-27 | 1996-05-07 | Integrated Device Technology | Parallel manufacturing of semiconductor devices and the resulting structure |
| JPH09139480A (ja) * | 1995-01-27 | 1997-05-27 | Toshiba Corp | 薄膜キャパシタおよびこれを用いた半導体記憶装置 |
| JP2871543B2 (ja) | 1995-07-28 | 1999-03-17 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| US5990507A (en) * | 1996-07-09 | 1999-11-23 | Kabushiki Kaisha Toshiba | Semiconductor device having ferroelectric capacitor structures |
| US5707881A (en) * | 1996-09-03 | 1998-01-13 | Motorola, Inc. | Test structure and method for performing burn-in testing of a semiconductor product wafer |
| US5969381A (en) * | 1997-02-26 | 1999-10-19 | Nec Corporation | Semiconductor device with unbreakable testing elements for evaluating components and process of fabrication thereof |
| US5916715A (en) * | 1997-09-08 | 1999-06-29 | Advanced Micro Devices, Inc. | Process of using electrical signals for determining lithographic misalignment of vias relative to electrically active elements |
| US5986283A (en) * | 1998-02-25 | 1999-11-16 | Advanced Micro Devices | Test structure for determining how lithographic patterning of a gate conductor affects transistor properties |
| JP3211767B2 (ja) * | 1998-03-27 | 2001-09-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6133054A (en) * | 1999-08-02 | 2000-10-17 | Motorola, Inc. | Method and apparatus for testing an integrated circuit |
-
2000
- 2000-11-28 JP JP2000360930A patent/JP2002164517A/ja not_active Withdrawn
-
2001
- 2001-04-17 US US09/835,560 patent/US6534786B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US20020063272A1 (en) | 2002-05-30 |
| US6534786B2 (en) | 2003-03-18 |
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