KR20130136249A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20130136249A
KR20130136249A KR1020120059920A KR20120059920A KR20130136249A KR 20130136249 A KR20130136249 A KR 20130136249A KR 1020120059920 A KR1020120059920 A KR 1020120059920A KR 20120059920 A KR20120059920 A KR 20120059920A KR 20130136249 A KR20130136249 A KR 20130136249A
Authority
KR
South Korea
Prior art keywords
film
source
layer
layers
conductive
Prior art date
Application number
KR1020120059920A
Other languages
English (en)
Inventor
이기홍
피승호
전석민
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120059920A priority Critical patent/KR20130136249A/ko
Priority to US13/601,396 priority patent/US8853767B2/en
Priority to CN201210356628.6A priority patent/CN103456737B/zh
Priority to TW101142726A priority patent/TWI574384B/zh
Publication of KR20130136249A publication Critical patent/KR20130136249A/ko
Priority to US14/474,383 priority patent/US9576970B2/en
Priority to US15/283,961 priority patent/US10367001B2/en
Priority to US15/953,092 priority patent/US10347653B2/en
Priority to US17/222,697 priority patent/USRE49831E1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688—Integrated circuits having a three-dimensional layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Abstract

반도체 장치는 제1 소스막; 상기 제1 소스막 내에 형성된 적어도 하나의 제2 소스막; 상기 제1 소스막 상에 다층으로 적층된 도전막들; 상기 도전막들을 관통하며, 상기 제2 소스막과 연결된 채널막들; 및 상기 제2 소스막 내에 형성되며, 상기 제2 소스막을 관통하여 상기 제1 소스막과 연결된 적어도 하나의 제3 소스막을 포함한다. 따라서, 파이프 트랜지스터를 구비하지 않는 3차원 반도체 장치를 제공할 수 있다. 또한, 채널 홀들 저면의 메모리막을 식각할 필요가 없으므로, 반도체 장치의 제조 공정 난이도를 낮추고, 메모리막 손상에 따른 메모리 셀 특성 저하를 방지할 수 있다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세히는 소스막을 포함하는 3차원 반도체 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 상세히 살펴보도록 한다.
도 1a는 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이고, 도 1b는 하나의 스트링의 회로도를 나타낸다.
도 1a에 도시된 바와 같이, 종래기술에 따른 3차원 비휘발성 메모리 소자는 파이프 게이트(PG) 내에 형성된 파이프 채널막(P_CH) 및 파이프 채널막(P_CH)과 연결된 제1 및 제2 수직채널막들(V_CH)을 포함하는 U 형태의 채널막(CH)을 구비한다. 또한, 메모리 소자는 제1 및 제2 수직채널막들(V_CH)을 감싸면서 적층된 워드라인들(WL), 워드라인들(WL) 상부에 적층된 소스 선택 라인(SSL) 및 드레인 선택 라인(DSL), 소스 라인(SL) 및 비트라인들(BL)을 포함한다.
도 1b에 도시된 바와 같이, 드레인 선택 트랜지스터(DST), 메모리 셀들(MC), 파이프 트랜지스터(P_Tr) 및 소스 선택 트랜지스터(SST)가 하나의 스트링을 구성하며, 각 스트링은 U형태로 배열된다. 즉, 종래기술에 따르면, U형태로 스트링을 배열시키기 때문에, 제1 수직 채널막들(V_CH)을 따라 적층된 소스 사이드 메모리 셀들(MC)과 제2 수직 채널막들(V_CH)을 따라 적층된 드레인 사이드 메모리 셀들(MC)을 연결시키기 위해 파이프 트랜지스터(P_Tr)를 반드시 구비해야한다.
그러나, 메모리 셀 형성을 위한 공정과 별개로 파이프 트랜지스터의 형성하기 위한 공정을 수행해야 하기 때문에, 공정 단계가 증가되는 문제점이 있다. 또한, 파이프 트랜지스터의 문턱 전압을 조절하고, 이를 제어하는 것이 용이하지 않다는 문제점이 있다.
도 2a는 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 사시도이고, 도 2b는 하나의 스트링의 회로도를 나타낸다.
도 2a에 도시된 바와 같이, 종래기술에 따른 3차원 비휘발성 메모리 소자는 소스 영역(S)이 구비된 기판(SUB) 상에 차례로 적층된 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 구비한다. 또한, 메모리 소자는 하부 선택 라인(LSL), 워드라인들(WL) 및 상부 선택 라인들(USL)을 관통하는 수직채널막들(CH), 수직채널막들(CH)의 측벽을 감싸는 메모리막(미도시됨) 및 수직채널막들(CH)의 상부와 연결된 비트라인들(BL)을 포함한다.
도 2b에 도시된 바와 같이, 하부 선택 트랜지스터(LST), 메모리 셀들(MC), 및 상부 선택 트랜지스터(UST)가 하나의 스트링을 구성하며, 각 스트링은 수직 형태로 배열된다.
그러나, 종래기술에 따른 3차원 비휘발성 메모리 소자는 메모리막 및 수직채널막의 제조 공정이 용이하지 않다. 구체적으로, 종래의 메모리 소자는 교대로 적층된 층간절연막들 및 도전막들을 관통하는 채널 홀들을 형성한 후, 채널 홀들의 내면을 따라 메모리막을 형성한다. 이어서, 소스 영역(S)을 노출시키도록 채널 홀들의 저면에 형성된 메모리막을 제거한 후, 수직채널막(CH)을 형성한다. 그런데, 종횡 비가 큰 채널 홀들 저면의 메모리막을 식각하는 공정의 난이도가 높을 뿐만 아니라, 식각 과정에서 채널 홀들의 내벽에 형성된 메모리막이 손상되어 메모리 셀들의 특성이 저하되는 문제점이 있다.
본 발명의 일 실시예는 파이프 트랜지스터를 구비하지 않고 제조가 용이한 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시예에 따른 반도체 장치는 제1 소스막; 상기 제1 소스막 내에 형성된 적어도 하나의 제2 소스막; 상기 제1 소스막 상에 다층으로 적층된 도전막들; 상기 도전막들을 관통하며, 상기 제2 소스막과 연결된 채널막들; 및 상기 제2 소스막 내에 형성되며, 상기 제2 소스막을 관통하여 상기 제1 소스막과 연결된 적어도 하나의 제3 소스막을 포함한다.
본 발명의 다른 실시예에 따른 반도체 장치는 절연막; 상기 절연막 내에 형성된 적어도 하나의 제1 소스막; 상기 절연막 상에 다층으로 적층된 도전막들; 상기 도전막들을 관통하며, 상기 제1 소스막과 연결된 채널막들; 및 상기 제1 소스막 내에 형성된 제2 소스막을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치는 제1 도전막; 상기 제1 도전막의 외측면을 감싸는 수평 영역 및 상기 제1 도전막의 상부면으로부터 돌출된 수직 영역을 포함하는 반도체막; 상기 반도체막의 수직 영역을 감싸면서 다층으로 적층된 제2 도전막들; 및 상기 제1 폴리실리콘막의 외측면을 감싸는 다층 절연막을 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 제1 소스막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 희생막을 형성하는 단계; 상기 희생막이 형성된 제1 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 트렌치와 연결된 채널 홀들을 형성하는 단계; 상기 채널 홀들 저면에 노출된 상기 희생막을 제거하는 단계; 상기 트렌치 및 상기 채널 홀들의 내면을 따라 반도체막을 형성하는 단계; 상기 채널 홀들 사이에 상기 트렌치를 관통하는 제1 슬릿을 형성하는 단계; 상기 제1 슬릿을 통해, 상기 트렌치 내에 형성된 상기 반도체막에 불순물을 도핑하여 제2 소스막을 형성하는 단계; 및 상기 제2 소스막의 내부 및 사이 제1 슬릿의 하부에, 상기 제1 소스막과 연결된 제3 소스막을 형성하는 단계를 포함한다.
본 발명의 또 다른 실시예에 따른 반도체 장치의 제조 방법은 층간절연막을 식각하여 트렌치를 형성하는 단계; 상기 트렌치 내에 희생막을 형성하는 단계; 상기 희생막이 형성된 층간절연막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계; 상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 트렌치와 연결된 채널 홀들을 형성하는 단계; 상기 채널 홀들 저면에 노출된 상기 희생막을 제거하는 단계; 상기 트렌치 및 상기 채널 홀들의 내면을 따라 반도체막을 형성하는 단계; 상기 채널 홀들 사이에 적어도 상기 트렌치까지 확장된 깊이의 제1 슬릿을 형성하는 단계; 상기 제1 슬릿을 통해, 상기 트렌치 내에 형성된 상기 반도체막에 불순물을 도핑하여 제1 소스막을 형성하는 단계; 및 상기 제1 소스막 내에 제2 소스막을 형성하는 단계를 포함한다.
파이프 트랜지스터를 구비하지 않는 3차원 반도체 장치를 제공할 수 있다. 또한, 채널 홀들 저면의 메모리막을 식각할 필요가 없으므로, 반도체 장치의 제조 공정 난이도를 낮추고, 메모리막 손상에 따른 메모리 셀 특성 저하를 방지할 수 있다.
도 1a 및 도 1b는 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 도면이다.
도 2a 및 도 2b는 종래기술에 따른 3차원 비휘발성 메모리 소자의 구조를 나타내는 도면이다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 4 및 도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 소스막 구조를 나타내는 분리 사시도이다.
도 6a 내지 도 11b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 레이아웃도이다.
도 13은 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다.
도 14는 본 발명의 제3 실시예에 따른 반도체 장치의 소스막 구조를 나타내는 분리 사시도이다.
도 15a 및 도 15b는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과장되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 3은 본 발명의 제1 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 설명의 편의를 위해, 절연막은 생략하여 도시하였다.
도 3에 도시된 바와 같이, 본 발명의 제1 실시예에 따른 반도체 장치는 제1 소스막(S1), 제1 소스막(S1) 내에 형성된 적어도 하나의 제2 소스막(S2), 제1 소스막(S1) 상에 다층으로 적층된 도전막들, 도전막들을 관통하며 제2 소스막(S2)과 연결된 반도체 필라들, 및 제2 소스막(S2) 내에 형성되며 제2 소스막(S2)을 관통하여 제1 소스막(S1)과 연결된 제3 소스막(S3)을 포함한다.
또한, 반도체 장치는 반도체 필라들 및 제2 소스막(S2)의 외측면(outter surfac)을 감싸는 메모리막(미도시됨) 및 도전막들 상부에 형성되어 제2 방향(Ⅱ-Ⅱ')으로 확장된 비트라인들(BL)을 더 포함한다. 각 비트라인(BL)은 제2 방향(Ⅱ-Ⅱ')으로 배열된 반도체 필라들과 연결된다.
여기서, 다층으로 적층된 도전막들 중 최하부의 적어도 한 층의 도전막은 하부 선택 라인(LSL)으로 사용되고, 최상부의 적어도 한 층의 도전막은 상부 선택 라인(USL)으로 사용되고, 나머지 도전막들은 워드라인들(WL)로 사용될 수 있다.
제1 내지 제3 소스막들(S1~S3)은 불순물이 도핑된 폴리실리콘막 또는 금속막으로 형성될 수 있다. 예를 들어, 제1 및 제2 소스막들(S1, S2)은 N타입의 불순물이 도핑된 폴리실리콘막으로 형성되고 제3 소스막(S3)은 텅스텐 등의 금속막으로 형성될 수 있다.
반도체 필라들은 채널막(CH)으로 사용될 수 있다. 예를 들어, 반도체 필라들은 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다. 또한, 반도체 필라들은 제2 소스막(S2)과 일체로 연결되어 형성될 수 있다.
전술한 바와 같은 구조에 따르면, 기판 상에 수직으로 스트링이 배열된다. 따라서, 파이프 트랜지스터를 구비할 필요가 없어, 메모리 소자를 보다 용이하게 구동시킬 수 있다. 또한, 금속막으로 제3 소스막(S3)을 형성하고, 제1 소스막(S3)이 제1 및 제2 소스막들(S1, S2)과 연결되도록 함으로써, 소스 저항을 감소시켜 메모리 소자의 특성을 향상시킬 수 있다.
도 4는 본 발명의 제1 실시예에 따른 반도체 장치의 소스막 구조를 나타내는 분리 사시도이다.
도 4에 도시된 바와 같이, 제1 소스막(S1) 내에 제2 소스막(S2)이 형성되며, 제1 소스막(S1)은 제2 소스막(S2)의 측면 및 하부면을 감싼다. 또한, 제3 소스막(S3)은 제2 소스막(S2) 내에 형성되며, 제2 소스막(S2)은 제3 소스막(S3)의 상부면, 측면 및 하부면을 감싼다.
여기서, 제2 소스막(S2)은 하부면에 형성된 적어도 하나의 제1 개구부(OP1) 및 상부면에 형성된 적어도 하나의 제2 개구부(OP2)를 포함한다. 여기서, 제1 개구부(OP1)는 아일랜드 형태일 수 있으며, 제1 개구부들(OP1)은 일정 간격으로 배열될 수 있다. 제2 개구부(OP2)는 라인 형태일 수 있으며, 제1 개구부(OP1)와 중첩되는 위치에 형성될 수 있다.
제3 소스막(S3)은 제2 소스막(S2) 내에 형성된 플레이트막(S3-1) 및 플레이트막(S3-1)의 저면으로부터 돌출된 적어도 하나의 돌출막(S3-2)을 포함한다. 돌출막(S3-2)은 아일랜드 형태일 수 있으며, 제2 소스막(S2)의 제1 개구부(OP1)와 대응되도록 위치된다. 따라서, 돌출막(S3-2)은 제2 소스막(S2)의 제1 개구부(OP1)를 통해 돌출되어 제1 소스막(S1)과 직접 연결된다.
도 5는 본 발명의 제1 실시예에 따른 반도체 장치의 소스막 구조를 나타내는 분리 사시도이다.
도 5에 도시된 바와 같이, 제1 소스막(S1) 내에 제2 소스막(S2)이 형성되며, 제1 소스막(S1)은 제2 소스막(S2)의 측면 및 하부면을 감싼다. 또한, 제3 소스막(S3)은 제2 소스막(S2) 내에 형성되며, 제2 소스막(S2)은 제3 소스막(S3)의 상부면, 측면 및 하부면을 감싼다.
여기서, 제2 소스막(S2)은 하부면에 형성된 적어도 하나의 제1 개구부(OP1) 및 상부면에 형성된 적어도 하나의 제2 개구부(OP2)를 포함한다. 제1 개구부(OP1)는 제2 소스막(S2)의 하부면을 가로지르는 라인 형태이고, 제2 개구부(OP2)는 제2 소스막(S2)의 상부면을 가로지르는 라인 형태일 수 있다. 또한, 제1 개구부(OP1)와 제2 개구부(OP2)는 서로 중첩되도록 위치될 수 있다.
제3 소스막(S3)은 제2 소스막(S2) 내에 형성된 플레이트막(S3-1) 및 플레이트막(S3-1)의 저면으로부터 돌출된 적어도 하나의 돌출막(S3-2)을 포함한다. 돌출막(S3-2)은 라인 형태일 수 있으며, 제2 소스막(S2)의 제1 개구부(OP1)와 대응되도록 위치된다. 따라서, 돌출막(S3-2)은 제2 소스막(S2)의 제1 개구부(OP1)를 통해 돌출되어 제1 소스막(S1)과 직접 연결된다.
도 6a 내지 도 11b는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 각 번호의 a도는 레이아웃도를 나타내고, 각 번호의 b도는 A-A 단면도를 나타내고, 각 번호의 c도는 B-B' 단면도를 나타내고, 각 번호의 d도는 C-C' 단면도를 나타낸다.
도 6a 및 도 6b에 도시된 바와 같이, 기판(11) 상에 절연막(12)을 형성한 후, 절연막(12) 상에 제1 소스막(13)을 형성한다. 여기서, 절연막(12)은 제1 소스막(13)과 기판(11)을 전기적으로 분리시키기 위한 것으로, 산화막으로 형성될 수 있다. 또한, 제1 소스막(13)은 불순물이 도핑된 폴리실리콘막일 수 있다. 일 예로, 제1 소스막(13)은 N타입의 불순물이 도핑된 폴리실리콘막일 수 있다.
이어서, 제1 소스막(13)을 식각하여 트렌치들을 형성한다. 각 트렌치는 후속 공정에서 제2 소스막 및 제3 소스막이 형성될 영역을 정의하기 위한 것이다. 예를 들어, 각 트렌치는 아일랜드 형태로 형성되거나, 라인 형태로 형성되거나, 아일랜드 형태와 라인 형태를 조합하여 형성될 수 있다. 본 실시예에서는 트렌치가 라인 트렌치들 및 라인 트렌치들을 연결시키는 아일랜드 트렌치들을 포함하는 사다리 형태를 갖는 경우에 대해 도시하였다.
이어서, 각 트렌치 내에 희생막(14)을 형성한다. 예를 들어, 트렌치들이 형성된 제1 소스막(13) 상에 희생막을 형성한 후, 제1 소스막(13)의 표면이 노출될 때까지 평탄화 공정을 진행한다. 이로써, 각 트렌치 내에 희생막(14)이 형성된다. 일 예로, 희생막(14)은 질화막(SiN) 또는 티타늄 질화막(TiN)일 수 있다.
도 7a 및 도 7b에 도시된 바와 같이, 희생막(14)이 형성된 제1 소스막(13) 상에 제1 물질막들(15) 및 제2 물질막들(16)을 교대로 형성한다. 제1 물질막(15)은 워드라인, 하부 선택 라인 또는 상부 선택 라인의 도전막을 형성하기 위한 것이고, 제2 물질막(16)은 적층된 도전막들을 상호 분리시키기 위한 것이다. 제1 물질막들(15)은 용도에 따라 두께를 달리하여 형성될 수 있는데, 상부 및 하부 선택 라인용 도전막은 워드라인용 도전막과 동일한 두께로 형성되거나, 더 두껍게 형성될 수 있다.
제1 물질막(15)과 제2 물질막(16)은 식각 선택비가 큰 물질로 형성된다. 일 예로, 제1 물질막(15)은 폴리실리콘막 등의 도전막으로 형성되고, 제2 물질막(16)은 산화막 등의 절연막으로 형성될 수 있다. 다른 예로, 제1 물질막(15)은 도프드 폴리실리콘막, 도프드 비정질 실리콘막 등의 도전막으로 형성되고, 제2 물질막(16)은 언도프드 폴리실리콘막, 언도프드 비정질 실리콘막 등의 희생막으로 형성될 수 있다. 또 다른 예로, 제1 물질막(15)은 질화막 등의 희생막으로 형성되고, 제2 물질막(16)은 산화막 등의 절연막으로 형성될 수 있다.
본 실시예에서는 제1 물질막(15)이 희생막으로 형성되고, 제2 물질막(16)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(15) 및 제2 물질막들(16)을 식각하여 트렌치와 연결된 채널 홀들을 형성한다. 설명의 편의를 위해, 도 7a의 레이아웃도에 채널 홀들의 위치를 점선으로 표시하고, 도 7b의 단면도에 A-A' 단면 뒷편에 형성된 채널 홀들을 점선으로 표시하였다.
여기서, 채널 홀들은 하부로 갈수록 폭이 좁아지는 형태로 형성될 수 있다. 채널 홀들은 매트릭스 형태로 배열되거나, 엇갈려서 배열될 수 있다. 또한, 채널 홀들은 후속 공정에서 형성될 제1 슬릿의 위치를 고려하여 트렌치의 양쪽 사이드에 나누어 위치될 수 있다. 일 예로, 트렌치가 사다리 형태를 갖는 경우, 라인 트렌치와 중첩되는 위치에 채널 홀들을 배열시킨다. 다른 예로, 트렌치가 아일랜드 형태를 갖는 경우, 트렌치의 양측 사이드에 채널 홀들을 위치시킨다.
각 트렌치와 연결된 채널 홀들의 개수는 메모리 소자의 집적도에 따라 다양하게 조절될 수 있다. 본 도면에서는 하나의 트렌치가 4개의 채널 홀 열들과 연결된 경우에 대해 도시하였으나, 하나의 트렌치가 2, 6, 8 또는 10개의 채널 홀 열들과 연결되는 것도 가능하다.
이어서, 채널 홀들 저면의 희생막(14)을 제거한 후, 트렌치 및 채널 홀들의 내면을 따라 메모리막(17)을 형성한다. 메모리막(17)은 데이터 저장을 위한 것으로, 전하차단막, 전하트랩막 및 터널절연막을 포함한다. 전하트랩막은 질화막, 나노 닷, 폴리실리콘막 등을 포함할 수 있다.
이어서, 메모리막(17) 상에 반도체막(18)을 형성한다. 예를 들어, 반도체막(18)은 불순물이 도핑되지 않은 폴리실리콘막으로 형성될 수 있다.
이때, 채널 홀이 하부로 갈수록 좁아지는 형태를 가지므로, 트렌치 내에 반도체막(18)이 완전히 매립되기 전에 트렌치와 채널 홀들의 연결 부위가 완전히 밀폐된다. 따라서, 트렌치의 내부에는 빈 공간이 형성된다. 또한, 채널 홀들의 내에도 반도체막(18)이 완전히 채워지지 않고, 중심 영역이 빈 상태로 남을 수 있다. 이러한 경우, 반도체막(18)의 중심 영역에 절연막(19)을 형성한다.
도 8a 내지 도 8d에 도시된 바와 같이, 각 트렌치를 관통하는 제1 슬릿들(SL1)을 형성한다. 제1 슬릿(SL1)은 제2 소스막 및 제3 소스막을 형성하기 위한 것으로, 채널 홀들 사이에 제1 소스막(13)까지 확장된 깊이로 형성된다. 예를 들어, 제1 슬릿(SL1)은 트렌치의 중심 영역에 위치될 수 있으며, 끝단의 폭을 확장시켜 I 형태로 형성될 수 있다.
일 예로, 트렌치가 사다리 형태를 갖는 경우, 제1 슬릿(SL1)은 아일랜드 트렌치들과 중첩되도록 위치된다. 또한, 제1 물질막들(15), 제2 물질막들(16), 메모리막(17) 및 반도체막(18)을 식각한 후, 제1 소스막(13)을 일부 깊이 식각하여 제1 슬릿(SL1)을 형성한다.
이때, 트렌치의 저면에 형성된 메모리막(17)을 식각 정지막으로 이용할 수 있다. 이러한 경우, 도 8b에 도시된 바와 같이, 아일랜드 트렌치의 저면에 형성된 메모리막(17)의 표면을 노출시키는 깊이로 제1 슬릿(SL1)이 형성된다(A-A' 단면). 도 8c에 도시된 바와 같이, 아일랜드 트렌치들 사이에서만 제1 슬릿(SL1)이 제1 소스막(13)까지 확장된다(B-B'단면). 또한, 도 8d에 도시된 바와 같이, 제1 슬릿(SL1)은 저면에 요철을 갖는다(C-C' 단면).
다른 예로, 트렌치가 아일랜드 형태를 갖는 경우, 제1 물질막들, 제2 물질막들(15, 16), 메모리막(17) 및 반도체막(18)을 식각한 후, 제1 소스막(13)을 일부 깊이 식각하여 제1 슬릿(SL1)을 형성한다. 이때, 트렌치 저면의 메모리막(17)까지 식각한 후에 제1 소스막(13)을 일부 깊이 식각하므로, 제1 슬릿(SL1)의 저면은 요철을 갖지 않는다.
이어서, 트렌치 내의 반도체막(18)에 불순물을 도핑하여 제2 소스막(18A)을 형성한다. 일 예로, 플라즈마 도핑 공정을 실시하여, 제1 슬릿(SL1)을 통해 트렌치 내의 반도체막(18)에 N타입의 불순물을 도핑하여 제2 소스막(18A)을 형성한다. 다른 예로, 반도체막(18) 상에 불순물이 도핑된 산화막을 형성하고, 열처리 공정에 의해 산화막에 포함된 불순물을 반도체막(18)으로 확산시켜 제2 소스막(18A)을 형성한 후, 산화막을 제거한다. 이로써, 반도체막(18) 중 트렌치 내에 형성된 수평 영역은 제2 소스막(18A)으로 사용되고, 반도체막(18) 중 적층막들을 관통하는 수직 영역, 즉, 반도체 필라들(18B)은 채널막으로 사용된다.
참고로, 불순물을 도핑하여 제2 소스막(18A)을 형성한 후에 고온의 후속 공정이 진행될 경우, 제2 소스막(18A)에 포함된 불순물이 다른 막들로 확산되기 때문에 도핑 농도를 조절하는데 어려움이 있다. 그러나, 본 발명의 일 실시예에 따르면 상대적으로 고온에서 진행되는 제1 및 제2 물질막들(15, 16)의 적층 공정이 모두 완료된 후에 불순물을 도핑하여 제2 소스막(18A)을 형성하므로, 도핑 농도를 용이하게 조절할 수 있다.
도 9a 내지 도 9d에 도시된 바와 같이, 제2 소스막(18A)의 내부 및 제1 슬릿(SL1)의 하부에 제3 소스막(20)을 형성한다. 예를 들어, 제2 소스막(18A)이 형성된 트렌치 및 제1 슬릿의 내면을 따라 베리어막을 형성한 후, 금속막을 채운다. 이어서, 제1 및 제2 소스막들(13, 18A)의 내부가 아닌 영역에 형성된 베리어막 및 금속막을 식각하여 제3 소스막(20)을 형성한다. 여기서, 베리어막은 티타늄막(Ti) 및 티타늄 질화막(TiN) 중 하나 또는 이들의 조합일 수 있으며, 금속막은 텅스텐막(W)일 수 있다. 또한, 베리어막 및 금속막을 식각하는 과정에서, 제1 소스막(13) 내의 제1 슬릿(13) 하부에 형성된 텅스텐막과 제2 소스막(18A) 내의 트렌치에 형성된 텅스텐막이 분리된 경우, 선택적 성장(selective growth) 공정을 이용하여 텅스텐막을 성장시킴으로써 이들을 다시 연결시킬 수 있다.
이와 같이, 메모리막(17)을 형성한 후에 제2 소스막(18A), 반도체 필라들(18B) 및 제3 소스막(20)을 형성하는 경우, 메모리막(17)이 제2 소스막(18A) 및 반도체 필라들(18B)의 외측면을 감싸는 형태를 갖는다. 따라서, 종래와 달리 채널 홀들의 저면이 메모리막으로 막히지 않으므로, 소스막을 노출시키기 위해 메모리막을 식각하는 공정을 실시할 필요가 없다.
이어서, 제1 슬릿(SL1)을 절연막(21)으로 채운다. 여기서, 절연막(21)은 HTO(High Temperature Oxidation) 또는 HDP(Hugh Density Plasma) 공정을 이용하여 형성된 산화막이거나, SOD(Spin On Dielectric) 또는 PSZ(polysilazane)와 같은 유동성 산화막일 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 슬리밍 영역에 적층된 제1 물질막들(15) 및 제2 물질막들(16)을 계단 형태로 패터닝할 수 있다. 예를 들어, 슬리밍 영역들의 일부 및 셀 영역을 덮는 마스크 패턴을 형성하고, 마스크 패턴을 축소시키면서 제1 물질막들(15) 및 제2 물질막들(16)을 식각하는 공정을 반복 수행한다. 이는 각 층의 도전막들에 패드부를 형성하기 위한 것으로, 패드부들은 후속 공정에 의해 콘택 플러그들과 각각 연결된다.
도 10a 및 도 10b에 도시된 바와 같이, 제1 물질막들(15) 및 제2 물질막들(16)을 식각하여 제2 소스막들(18A) 사이에 위치된 제2 슬릿들(SL2-1, SL2-2)을 형성한다. 예를 들어, 메모리 블록들 간의 경계마다 제2 슬릿들(SL2-1)이 형성되고, 하나의 메모리 블록 내에서 제2 소스막들(18A) 사이마다 제2 슬릿들(SL2-2)이 형성된다.
여기서, 메모리 블록들 간의 경계에 형성된 제2 슬릿들(SL2-1)은 셀 영역 뿐만 아니라 슬리밍 영역까지 확장되므로, 제2 소스막들(18A) 사이에 형성된 제2 슬릿들(SL2-2)보다 길게 형성된다. 제2 소스막들(18A) 사이에 형성된 제2 슬릿들(SL2-2)은 제1 슬릿들(SL1)과 동일한 길이로 형성되거나, 더 길게 형성되거나, 더 짧게 형성될 수 있다. 또한, 본 도면에는 도시되지 않았으나, 제2 슬릿들(SL2-1)은 메모리 블록 내부로 돌출된 적어도 하나의 돌출부를 포함할 수 있고, 메모리 블록 내부의 제2 소스막들(18A) 사이에 형성된 제2 슬릿들(SL2-2)은 끝단이 확장되어 I 형태를 갖도록 형성될 수 있다.
이때, 제2 슬릿들(SL2-1, SL2-2)의 형성시, 슬리밍 영역들 내에 위치된 적어도 하나의 제3 슬릿(SL3)을 함께 형성할 수 있다. 여기서, 제3 슬릿(SL3)은 슬리밍 영역들의 내부 또는 둘레에 형성될 수 있다. 또한, 메모리 소자는 셀 영역을 중심으로, 상측 및 하측에 슬리밍 영역을 구비하는데, 상측 및 하측 슬리밍 영역들 내에 제3 슬릿들(SL3)을 형성하거나, 둘 중 하나에 한해 제3 슬릿(SL3)을 형성할 수 있다. 또한, 상측 및 하측 슬리밍 영역들에 제3 슬릿들(SL3)을 형성하는 경우, 제3 슬릿들(SL3)은 대칭 형태로 형성되거나, 비대칭 형태로 형성될 수 있다. 본 도면에서는 상측 및 하측 슬리밍 영역들의 둘레에 대칭 형태로 제3 슬릿들(SL3)을 형성하는 경우에 대해 도시하였다.
이어서, 제2 슬릿들(SL2-1, SL2-2) 및 제3 슬릿들(SL3)에 노출된 제1 물질막들(15)을 식각하여 제1 리세스 영역들을 형성한다. 이어서, 제1 리세스 영역들에 도전막(22)을 형성한다. 예를 들어, 제1 리세스 영역들이 채워지도록 도전막(22)을 증착한 후, 제2 슬릿들(SL2-1, SL2-2)의 내벽에 형성된 도전막(22)을 식각하여 제1 리세스 영역들에 채워진 도전막들(22)을 각각 분리시킨다.
이때, 도전막(22)을 형성하기에 앞서 제1 리세스 영역들 내에 추가로 전하차단막을 형성하는 것도 가능하다. 또한, 도전막(22) 형성시, 증착 조건을 조절하여 제1 리세스 영역들 내에 에어 갭을 형성하는 것도 가능하다.
이어서, 제2 슬릿들(SL2-1, SL2-2) 및 제3 슬릿들(S3) 내에 절연막(23)을 매립한다. 이때, 제2 슬릿들(SL2-1, SL2-2) 내에 에어 갭을 형성하는 것도 가능하다.
도 11a 및 도 11b에 도시된 바와 같이, 슬리밍 영역에 적층된 도전막(22)들과 각각 연결된 제1 콘택 플러그들(CP1)을 형성한다. 또한, 제1 소스막(13)과 연결된 제2 콘택 플러그들(CP2)을 형성한다.
이로써, 제1 내지 제3 소스막(13, 18A, 20) 및 제2 소스막(S2)과 연결된 반도체 필라들(18B)을 포함하는 반도체 장치가 제조된다. 전술한 바와 같은 공정에 따르면, 트렌치 및 채널 홀들의 내면을 따라 메모리 막(17)을 형성한 후에, 메모리막(17) 내에 제2 및 제3 소스막(18A, 20), 및 반도체 필라들(18B)을 형성한다. 따라서, 채널 홀들 저면의 소스막을 노출시키기 위한 식각 공정을 수행할 필요가 없다. 이를 통해, 제조 공정의 난이도를 낮추고, 메모리 소자의 특성을 향상시킬 수 있다.
한편, 제1 물질막(15) 및 제2 물질막(16)의 종류에 따라 앞서 설명한 제조 공정은 일부 변경될 수 있다. 특히, 제2 슬릿들(SL2-1, SL2-2)을 형성한 이후의 공정이 일부 변경될 수 있다.
일 예로, 제1 물질막(15)이 도전막으로 형성되고 제2 물질막(16)이 층간절연막으로 형성된 경우, 제2 슬릿들(SL2-1, SL2-2)을 형성한 후에 제2 슬릿들(SL2-1, SL2-2)에 노출된 제1 물질막들(15)을 실리사이드화 할 수 있다. 이어서, 제2 슬릿들(SL2-1, SL2-2) 내에 절연막(23)을 매립한다.
다른 예로, 제1 물질막(15)이 도전막으로 형성되고 제2 물질막(16)이 희생막으로 형성된 경우, 제2 슬릿들(SL2-1, SL2-2)에 노출된 제2 물질막들(16)을 선택적으로 식각하여 제2 리세스 영역들을 형성한다. 이어서, 제2 슬릿들(SL2-1, SL2-2)에 노출된 제1 물질막들(15)을 실리사이드화하고, 제2 리세스 영역들 및 제2 슬릿들(SL2-1, SL2-2)에 절연막(23)을 매립한다.
도 12는 본 발명의 제2 실시예에 따른 반도체 장치의 레이아웃도이다. 앞서 제1 실시예에서 설명한 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 12에 도시된 바와 같이, 제2 실시예에 따른 반도체 장치는 슬리밍 영역들 내에 위치된 적어도 하나의 제3 슬릿(SL3)을 포함한다. 제3 슬릿(SL3)은 제1 슬릿들(SL1) 형성시 함께 형성할 수 있다. 이러한 경우, 제3 슬릿(SL3) 내에 절연막(21)이 채워진 후, 제2 슬릿들(SL2-1, SL2-2)을 형성하게 된다. 따라서, 제1 리세스 영역들을 형성하는 과정에서 제3 슬릿(SL3) 내에 채워진 절연막(21)이 지지대로서의 역할을 하게 된다. 그에 따라, 제1 리세스 영역을을 형성하는 과정에서 잔류된 제2 물질막들(16)이 붕괴되는 것을 방지할 수 있다. 또한, 제3 슬릿(,SL3)으로 둘러싸여진 슬리밍 영역 내의 제1 물질막들(15)은 식각되지 않고 잔류된다.
도 13은 본 발명의 제3 실시예에 따른 반도체 장치의 구조를 나타내는 사시도이다. 앞서, 제1 및 제2 실시예들에서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 13에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 반도체 장치는 층간절연막(ILD), 층간절연막(ILD) 내에 형성된 적어도 하나의 제1 소스막(S1), 층간절연막(ILD) 상에 다층으로 적층된 도전막들, 도전막들을 관통하며 제1 소스막(S1)과 연결된 반도체 필라들, 및 제1 소스막(S1) 내에 형성된 제2 소스막(S2)을 포함한다. 또한, 반도체 장치는 반도체 필라들 및 제1 소스막(S1)의 외측면(outter surfac)을 감싸는 메모리막(미도시됨) 및 도전막들의 상부에 형성되어 제2 방향(Ⅱ-Ⅱ')으로 확장된 바트라인들(BL)을 더 포함한다.
여기서, 반도체 필라들은 채널막(CH)으로 사용되고, 도전막들은 하부 선택 라인(LSL), 워드라인(WL) 또는 상부 선택 라인(USL)으로 사용될 수 있다.
또한, 제1 소스막(S1)은 반도체막에 불순물을 도핑하여 형성되고, 제2 소스막(S2)은 금속막으로 형성될 수 있다. 이러한 경우, 소스 저항을 감소시켜 메모리 소자의 특성을 향상시킬 수 있다.
본 도면에서는 제1 소스막(S1)이 제2 소스막(S2)의 하부면을 완전히 감싸는 구조를 도시하였으나, 제2 소스막(S2)의 하부면이 일부 돌출되어 제1 소스막(S1)을 관통하는 것도 가능하다.
도 14는 본 발명의 제3 실시예에 따른 반도체 장치의 소스막 구조를 나타내는 분리 사시도이다.
도 14에 도시된 바와 같이, 제1 소스막(S1) 내에 제2 소스막(S2)이 형성되며, 제1 소스막(S1)은 제2 소스막(S2)의 상부면, 측면 및 하부면을 감싼다. 여기서, 제1 소스막(S1)은 상부면에 형성된 적어도 하나의 개구부(OP)를 포함할 수 있으며, 개구부(OP)는 라인 형태일 수 있다.
또한, 본 도면에는 도시되지 않았으나, 제1 소스막(S1)은 하부면에 형성된 적어도 하나의 개구부를 더 포함할 수 있다. 이러한 경우, 제2 소스막(S2)은 하면에 돌출부를 포함하고, 돌출부는 개구부를 통해 돌출될 수 있다.
도 15a 및 도 15b는 본 발명의 제3 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도이다. 앞서, 제1 및 제2 실시예에서 설명된 내용과 중복된 내용은 생략하여 설명하도록 한다.
도 15a에 도시된 바와 같이, 기판(31) 상에 층간절연막(32)을 형성한 후, 층간절연막(32)을 식각하여 트렌치들을 형성한다. 이어서, 각 트렌치 내에 희생막(미도시됨)을 형성한다.
이어서, 희생막이 형성된 층간절연막(32) 상에 제1 물질막들(33) 및 제2 물질막들(34)을 교대로 형성한다. 제1 물질막(33)은 워드라인, 하부 선택 라인 또는 상부 선택 라인의 도전막을 형성하기 위한 것이고, 제2 물질막(34)은 적층된 도전막들을 상호 분리시키기 위한 것이다. 본 실시예에서는 제1 물질막(33)이 희생막으로 형성되고, 제2 물질막(34)이 절연막으로 형성된 경우에 대해 설명하도록 한다.
이어서, 제1 물질막들(33) 및 제2 물질막들(34)을 식각하여 트렌치와 연결된 채널 홀들을 형성한다. 이어서, 채널 홀들 저면의 희생막을 제거한 후, 트렌치 및 채널 홀들의 내면을 따라 메모리막(35)을 형성한다. 이어서, 메모리막(35) 상에 반도체막을 형성한 후, 채널 홀들의 내의 오픈된 중심 영역에 절연막(37)을 형성한다.
이어서, 채널 홀들 사이에 트렌치까지 확장된 깊이로 제1 슬릿(SL1)을 형성한다. 이때, 트렌치의 저면에 형성된 반도체막 및 메모리막(35)을 식각 정지막으로 이용할 수 있다. 또는, 층간절연막(32)까지 확장된 깊이로 제1 슬릿(SL1)을 형성하는 것도 가능하다.
이어서, 트렌치 내의 반도체막에 불순물을 도핑하여 제1 소스막(36A)을 형성한다. 여기서, 불순물이 도핑되지 않은 반도체 필라들(36B)은 채널막으로 사용된다.
도 15b에 도시된 바와 같이, 제1 소스막(36A)의 내부에 제2 소스막(38)을 형성한다. 여기서, 제1 슬릿(SL1)이 층간절연막(32)까지 확장된 깊이로 형성된 경우에는 제1 슬릿(SL1)의 하부에 제2 소스막(38)이 채워진다. 이어서, 제1 슬릿(SL1)을 절연막(39)으로 채운다.
이어서, 제1 물질막들(33) 및 제2 물질막들(34)을 식각하여 제1 소스막들(36A) 사이에 위치된 제2 슬릿들을 형성한다. 이어서, 제2 슬릿들 내에 노출된 제1 물질막들(33)을 식각하여 제1 리세스 영역들을 형성한다. 이어서, 제1 리세스 영역들에 도전막(40)을 형성한다. 이어서, 제2 슬릿들 내에 절연막(41)을 매립한다.
이어서, 본 도면에는 도시되지 않았으나, 슬리밍 영역에 적층된 도전막들(40)과 각각 연결된 제1 콘택 플러그들을 형성한다. 또한, 제2 소스막(38)과 연결된 제2 콘택 플러그들을 형성한다.
도 16은 본 발명의 일 실시예에 따른 메모리 시스템의 구성을 나타낸 구성도이다.
도 16에 도시된 바와 같이, 본 발명의 일 실시예에 따른 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 메모리 컨트롤러(110)를 포함한다.
비휘발성 메모리 소자(120)는 앞서 설명된 레이아웃에 따른 구조를 갖도록 형성된다. 또한, 비휘발성 메모리 소자(120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다.
메모리 컨트롤러(110)는 비휘발성 메모리 소자(120)를 제어하도록 구성되며, SRAM(111), CPU(112), 호스트 인터페이스(113), ECC(114), 메모리 인터페이스(115)를 포함할 수 있다. SRAM(111)은 CPU(112)의 동작 메모리로 사용되고, CPU(112)는 메모리 컨트롤러(110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(113)는 메모리 시스템(100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, ECC(114)는 비휘발성 메모리 소자(120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(115)는 비휘발성 메모리 소자(120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 RCM 등을 더 포함할 수 있다.
이와 같은 구성을 갖는 메모리 시스템(100)은 비휘발성 메모리 소자(120)와 컨트롤러(110)가 결합된 메모리 카드 또는 SSD(Solid State Disk)일 수 있다. 예를 들어, 메모리 시스템(100)이 SSD인 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 17은 본 발명의 일 실시예에 따른 컴퓨팅 시스템의 구성을 나타내는 구성도이다.
도 17에 도시된 바와 같이, 본 발명의 일 실시예에 따른 컴퓨팅 시스템(200)은 시스템 버스(260)에 전기적으로 연결된 CPU(220), RAM(230), 유저 인터페이스(240), 모뎀(250), 메모리 시스템(210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(200)이 모바일 장치인 경우, 컴퓨팅 시스템(200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(210)은 앞서 도 16을 참조하여 설명한 바와 같이, 비휘발성 메모리(212), 메모리 컨트롤러(211)로 구성될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
11: 기판 12: 절연막
13: 제1 소스막 14: 희생막
15: 제1 물질막 16: 제2 물질막
17: 메모리막 18: 반도체막
18A: 제2 소스막 18B: 반도체 필라
19: 절연막 20: 제3 소스막
21: 절연막 22: 도전막
23: 절연막

Claims (37)

  1. 제1 소스막;
    상기 제1 소스막 내에 형성된 적어도 하나의 제2 소스막;
    상기 제1 소스막 상에 다층으로 적층된 도전막들;
    상기 도전막들을 관통하여 상기 제2 소스막과 연결된 채널막들; 및
    상기 제2 소스막 내에 형성되며, 상기 제2 소스막을 관통하여 상기 제1 소스막과 연결된 적어도 하나의 제3 소스막
    을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 도전막들 중 최하부의 적어도 한 층의 도전막은 하부 선택 라인으로 사용되고, 최상부의 적어도 한 층의 도전막은 상부 선택 라인으로 사용되고, 나머지 도전막들은 워드라인으로 사용되는
    을 더 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 채널막들 및 상기 제2 소스막의 외측면을 감싸는 메모리막
    을 더 포함하는 반도체 장치.
  4. 제1항에 있어서,
    이웃한 상기 채널막들 사이에 위치되며, 상기 도전막들 및 상기 제2 소스막을 관통하여 상기 제1 소스막까지 연장된 깊이를 갖는 적어도 하나의 제1 슬릿
    을 더 포함하는 반도체 장치.
  5. 제4항에 있어서,
    상기 제1 슬릿의 하부에는 상기 제3 소스막이 매립되어 상기 제1 소스막과 상기 제3 소스막이 직접 연결된
    반도체 장치.
  6. 제1항에 있어서,
    이웃한 상기 제2 소스막들 사이에 위치되며, 상기 도전막들을 관통하는 깊이를 갖는 제2 슬릿들
    을 더 포함하는 반도체 장치.
  7. 제1항에 있어서,
    상기 제2 소스막은 상기 제3 소스막을 감싸는 형태를 가지며, 하부면에 형성되어 아일랜드 형태를 갖는 적어도 하나의 제1 개구부 및 상부면에 형성되어 라인 형태를 갖는 적어도 하나의 제2 개구부를 포함하는
    반도체 장치.
  8. 제7항에 있어서,
    상기 제3 소스막은,
    상기 제2 소스막의 내부에 형성된 플레이트막; 및
    상기 플레이트막의 저면으로부터 돌출되어 상기 제1 개구부를 통해 상기 제1 소스막과 연결된 아일랜드 형태의 돌출막을 포함하는
    반도체 장치.
  9. 제1항에 있어서,
    상기 제2 소스막은 상기 제3 소스막을 감싸는 형태를 가지며, 하부면에 형성되어 라인 형태를 갖는 적어도 하나의 제1 개구부 및 상부면에 형성되어 라인 형태를 갖는 적어도 하나의 제2 개구부를 갖는
    반도체 장치.
  10. 제9항에 있어서,
    상기 제3 소스막은,
    상기 제2 소스막의 내부에 형성된 플레이트막; 및
    상기 플레이트막의 저면으로부터 돌출되어 상기 적어도 하나의 제1 개구부를 통해 상기 제1 소스막과 연결된 라인 형태의 적어도 하나의 돌출막을 포함하는
    반도체 장치.
  11. 제1항에 있어서,
    상기 도전막들과 각각 연결된 제1 콘택 플러그들; 및
    상기 제3 소스막과 연결된 제2 콘택 플러그들
    을 더 포함하는 반도체 장치.
  12. 절연막;
    상기 절연막 내에 형성된 적어도 하나의 제1 소스막;
    상기 절연막 상에 다층으로 적층된 도전막들;
    상기 도전막들을 관통하여 상기 제1 소스막과 연결된 채널막들; 및
    상기 제1 소스막 내에 형성된 제2 소스막
    을 포함하는 반도체 장치.
  13. 제12항에 있어서,
    상기 도전막들 중 최하부의 적어도 한 층의 도전막은 하부 선택 라인으로 사용되고, 최상부의 적어도 한 층의 도전막은 상부 선택 라인으로 사용되고, 나머지 도전막들은 워드라인으로 사용되는
    을 더 포함하는 반도체 장치.
  14. 제12항에 있어서,
    상기 채널막들 및 상기 제1 소스막의 외측면을 감싸는 메모리막
    을 더 포함하는 반도체 장치.
  15. 제12항에 있어서,
    이웃한 상기 채널막들 사이에 위치되며, 상기 도전막들을 관통하여 상기 제1 소스막까지 연장된 깊이를 갖는 적어도 하나의 제1 슬릿
    을 더 포함하는 반도체 장치.
  16. 제12항에 있어서,
    이웃한 상기 채널막들 사이에 위치되며, 상기 도전막들 및 상기 제1 소스막을 관통하여 상기 절연막까지 연장된 깊이를 갖고, 하부에는 상기 제2 소스막이 매립된 적어도 하나의 제1 슬릿
    을 더 포함하는 반도체 장치.
  17. 제12항에 있어서,
    이웃한 상기 제1 소스막들 사이에 위치되며, 상기 도전막들을 관통하는 깊이를 갖는 제2 슬릿들
    을 더 포함하는 반도체 장치.
  18. 제12항에 있어서,
    상기 제1 소스막은 상기 제2 소스막을 감싸는 형태를 갖는
    반도체 장치.
  19. 제12항에 있어서,
    상기 도전막들과 각각 연결된 제1 콘택 플러그들; 및
    상기 제2 소스막과 연결된 제2 콘택 플러그들
    을 더 포함하는 반도체 장치.
  20. 제1 도전막;
    상기 제1 도전막의 외측면을 감싸는 수평 영역 및 상기 제1 도전막의 상부면으로부터 돌출된 수직 영역을 포함하는 반도체막;
    상기 반도체막의 외측면을 감싸는 다층 절연막; 및
    상기 다층 절연막을 사이에 두고 상기 반도체막의 수직 영역을 감싸면서 다층으로 적층된 제2 도전막들
    을 포함하는 반도체 장치.
  21. 제20항에 있어서,
    상기 반도체막의 수평 영역은 불순물이 도핑되고, 상기 반도체막의 수직 영역은 불순물이 도핑되지 않은
    반도체 장치.
  22. 제20항에 있어서,
    상기 다층 절연막을 사이에 두고 상기 제1 도전막을 감싸는 제3 도전막
    을 더 포함하는 반도체 장치.
  23. 제22항에 있어서,
    상기 제1 도전막은 상기 반도체막 및 상기 다층 절연막을 관통하여 상기 제3 도전막과 연결되는
    반도체 장치.
  24. 제23항에 있어서,
    상기 제1 도전막, 상기 반도체막의 수평 영역 및 상기 제3 도전막은 소스막으로 사용되고, 상기 반도체막의 수직 영역은 채널막으로 사용되고, 상기 제2 도전막들은 워드라인 또는 선택라인으로 사용되고, 상기 다층 절연막은 메모리막으로 사용되는
    반도체 장치.
  25. 제20항에 있어서,
    상기 다층 절연막을 사이에 두고 상기 제1 도전막을 감싸는 층간절연막
    을 더 포함하는 반도체 장치.
  26. 제20항에 있어서,
    상기 제1 도전막 및 상기 반도체막의 수평 영역은 소스막으로 사용되고, 상기 반도체막의 수직 영역은 채널막으로 사용되고, 상기 제2 도전막들은 워드라인 또는 선택라인으로 사용되고, 상기 다층 절연막은 메모리막으로 사용되는
    반도체 장치.
  27. 제1 소스막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 희생막을 형성하는 단계;
    상기 희생막이 형성된 제1 소스막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 트렌치와 연결된 채널 홀들을 형성하는 단계;
    상기 채널 홀들 저면에 노출된 상기 희생막을 제거하는 단계;
    상기 트렌치 및 상기 채널 홀들의 내면을 따라 반도체막을 형성하는 단계;
    상기 채널 홀들 사이에 상기 제1 소스막까지 확장된 깊이의 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿을 통해, 상기 트렌치 내에 형성된 상기 반도체막에 불순물을 도핑하여 제2 소스막을 형성하는 단계; 및
    상기 제2 소스막의 내부 및 사이 제1 슬릿의 하부에, 상기 제1 소스막과 연결된 제3 소스막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 반도체막을 형성하기 전에, 상기 트렌치 및 상기 채널 홀들의 내면을 따라 메모리막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  29. 제27항에 있어서,
    상기 트렌치는 아일랜드 형태를 갖는
    반도체 장치의 제조 방법.
  30. 제27항에 있어서,
    상기 트렌치는 라인 트렌치들 및 상기 라인 트렌치들을 연결시키는 아일랜드 트렌치들을 포함하는
    반도체 장치의 제조 방법.
  31. 제30항에 있어서,
    상기 제1 슬릿은,
    상기 아일랜드 트렌치들 사이에서 상기 트렌치를 관통하는
    반도체 장치의 제조 방법.
  32. 제27항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 이웃한 상기 제2 소스막들 사이에 위치된 제2 슬릿들을 형성하는 단계;
    상기 제2 슬릿들에 노출된 제1 물질막들을 제거하여 제1 리세스 영역들을 형성하는 단계; 및
    상기 제2 리세스 영역들에 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  33. 제32항에 있어서,
    상기 도전막들과 각각 연결된 제1 콘택 플러그들을 형성하는 단계; 및
    상기 제3 소스막과 연결된 제2 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  34. 층간절연막을 식각하여 트렌치를 형성하는 단계;
    상기 트렌치 내에 희생막을 형성하는 단계;
    상기 희생막이 형성된 층간절연막 상에 제1 물질막들 및 제2 물질막들을 교대로 형성하는 단계;
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여 상기 트렌치와 연결된 채널 홀들을 형성하는 단계;
    상기 채널 홀들 저면에 노출된 상기 희생막을 제거하는 단계;
    상기 트렌치 및 상기 채널 홀들의 내면을 따라 반도체막을 형성하는 단계;
    상기 채널 홀들 사이에 적어도 상기 트렌치까지 확장된 깊이의 제1 슬릿을 형성하는 단계;
    상기 제1 슬릿을 통해, 상기 트렌치 내에 형성된 상기 반도체막에 불순물을 도핑하여 제1 소스막을 형성하는 단계; 및
    상기 제1 소스막 내에 제2 소스막을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  35. 제34항에 있어서,
    상기 반도체막을 형성하기 전에, 상기 트렌치 및 상기 채널 홀들의 내면을 따라 메모리막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  36. 제34항에 있어서,
    상기 제1 물질막들 및 상기 제2 물질막들을 식각하여, 이웃한 상기 제1 소스막들 사이에 위치된 제2 슬릿들을 형성하는 단계;
    상기 제2 슬릿들에 노출된 제1 물질막들을 제거하여 제1 리세스 영역들을 형성하는 단계; 및
    상기 제2 리세스 영역들에 도전막을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
  37. 제36항에 있어서,
    상기 도전막들과 각각 연결된 제1 콘택 플러그들을 형성하는 단계; 및
    상기 제2 소스막과 연결된 제2 콘택 플러그들을 형성하는 단계
    를 더 포함하는 반도체 장치의 제조 방법.
KR1020120059920A 2012-06-04 2012-06-04 반도체 장치 및 그 제조 방법 KR20130136249A (ko)

Priority Applications (8)

Application Number Priority Date Filing Date Title
KR1020120059920A KR20130136249A (ko) 2012-06-04 2012-06-04 반도체 장치 및 그 제조 방법
US13/601,396 US8853767B2 (en) 2012-06-04 2012-08-31 Three dimensional semiconductor memory device and method of manufacturing the same
CN201210356628.6A CN103456737B (zh) 2012-06-04 2012-09-19 半导体器件及其制造方法
TW101142726A TWI574384B (zh) 2012-06-04 2012-11-16 半導體裝置及其製造方法
US14/474,383 US9576970B2 (en) 2012-06-04 2014-09-02 Three-dimensional semiconductor memory device
US15/283,961 US10367001B2 (en) 2012-06-04 2016-10-03 3D semiconductor memory device
US15/953,092 US10347653B2 (en) 2012-06-04 2018-04-13 3D semiconductor memory device
US17/222,697 USRE49831E1 (en) 2012-06-04 2021-04-05 3D semiconductor memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120059920A KR20130136249A (ko) 2012-06-04 2012-06-04 반도체 장치 및 그 제조 방법

Publications (1)

Publication Number Publication Date
KR20130136249A true KR20130136249A (ko) 2013-12-12

Family

ID=49669167

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120059920A KR20130136249A (ko) 2012-06-04 2012-06-04 반도체 장치 및 그 제조 방법

Country Status (4)

Country Link
US (2) US8853767B2 (ko)
KR (1) KR20130136249A (ko)
CN (1) CN103456737B (ko)
TW (1) TWI574384B (ko)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987908B2 (en) 2012-11-14 2015-03-24 SK Hynix Inc. Semiconductor memory device including a slit
US9190514B2 (en) 2012-11-16 2015-11-17 SK Hynix Inc. Three-dimensional non-volatile memory device
US9431420B2 (en) 2014-07-09 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices including vertical cell strings that are commonly connected
KR20170036877A (ko) * 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US9853045B2 (en) 2015-08-10 2017-12-26 Samsung Electronics Co., Ltd. Semiconductor device having channel holes
KR20190028208A (ko) * 2017-09-08 2019-03-18 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법
US10692881B2 (en) 2017-06-12 2020-06-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
US11107828B2 (en) 2017-06-12 2021-08-31 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140028974A (ko) * 2012-08-31 2014-03-10 에스케이하이닉스 주식회사 3차원 반도체 메모리 소자와, 이를 포함하는 메모리 시스템과, 그 제조방법과, 그 동작방법
KR20140048653A (ko) * 2012-10-16 2014-04-24 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150067811A (ko) * 2013-12-09 2015-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150093019A (ko) * 2014-02-06 2015-08-17 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
US9263461B2 (en) * 2014-03-07 2016-02-16 Micron Technology, Inc. Apparatuses including memory arrays with source contacts adjacent edges of sources
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US9431419B2 (en) * 2014-09-12 2016-08-30 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
TWI559451B (zh) * 2014-11-14 2016-11-21 旺宏電子股份有限公司 三維記憶體及其製造方法
KR20160080365A (ko) * 2014-12-29 2016-07-08 에스케이하이닉스 주식회사 전자 장치 및 그 제조 방법
US9508730B2 (en) * 2015-03-11 2016-11-29 SK Hynix Inc. Semiconductor device and manufacturing method thereof
JP6434877B2 (ja) * 2015-08-26 2018-12-05 東芝メモリ株式会社 半導体装置
KR102559229B1 (ko) * 2016-03-04 2023-07-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US10600796B2 (en) 2017-06-15 2020-03-24 Micron Technology, Inc. Methods of forming staircase structures
CN107527919A (zh) * 2017-08-31 2017-12-29 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法
KR102498250B1 (ko) * 2017-09-11 2023-02-10 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
JP2020092141A (ja) * 2018-12-04 2020-06-11 キオクシア株式会社 半導体記憶装置
KR20210008448A (ko) * 2019-07-08 2021-01-22 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
US11393836B2 (en) 2020-11-18 2022-07-19 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
US11889684B2 (en) 2020-11-18 2024-01-30 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same
WO2022108624A1 (en) * 2020-11-18 2022-05-27 Sandisk Technologies Llc Three-dimensional memory device with separated source-side lines and method of making the same

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5288936B2 (ja) 2008-08-12 2013-09-11 株式会社東芝 不揮発性半導体記憶装置
JP4675996B2 (ja) * 2008-09-10 2011-04-27 株式会社東芝 不揮発性半導体記憶装置
KR101587601B1 (ko) * 2009-01-14 2016-01-25 삼성전자주식회사 비휘발성 메모리 장치의 제조 방법
JP2010219409A (ja) 2009-03-18 2010-09-30 Toshiba Corp 不揮発性半導体記憶装置
JP4897009B2 (ja) * 2009-03-24 2012-03-14 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR101137929B1 (ko) * 2010-05-31 2012-05-09 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
KR20120003677A (ko) * 2010-07-05 2012-01-11 삼성전자주식회사 반도체 장치 및 그의 형성 방법
KR101735810B1 (ko) * 2010-08-20 2017-05-16 삼성전자주식회사 3차원 반도체 장치
KR101153642B1 (ko) * 2010-08-27 2012-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101206157B1 (ko) * 2011-04-26 2012-11-28 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
KR20130005430A (ko) * 2011-07-06 2013-01-16 에스케이하이닉스 주식회사 불휘발성 메모리 소자 및 그 제조방법
KR20140008622A (ko) * 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140062636A (ko) 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8987908B2 (en) 2012-11-14 2015-03-24 SK Hynix Inc. Semiconductor memory device including a slit
US10290651B2 (en) 2012-11-14 2019-05-14 SK Hynix Inc. Semiconductor devices with non-overlapping slits in-between memory blocks
US10985177B2 (en) 2012-11-14 2021-04-20 SK Hynix Inc. Method of manufacturing a semiconductor device having non-overlapping slits at one side of the channel layers of a memory block
US9190514B2 (en) 2012-11-16 2015-11-17 SK Hynix Inc. Three-dimensional non-volatile memory device
US9431420B2 (en) 2014-07-09 2016-08-30 Samsung Electronics Co., Ltd. Semiconductor devices including vertical cell strings that are commonly connected
US9853045B2 (en) 2015-08-10 2017-12-26 Samsung Electronics Co., Ltd. Semiconductor device having channel holes
KR20170036877A (ko) * 2015-09-18 2017-04-03 삼성전자주식회사 3차원 반도체 메모리 장치
US10692881B2 (en) 2017-06-12 2020-06-23 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
US10886299B2 (en) 2017-06-12 2021-01-05 Samsung Electronics Co., Ltd. Semiconductor memory device and method of manufacturing the same
US11107828B2 (en) 2017-06-12 2021-08-31 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
KR20190028208A (ko) * 2017-09-08 2019-03-18 삼성전자주식회사 비휘발성 메모리 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20130320424A1 (en) 2013-12-05
CN103456737A (zh) 2013-12-18
CN103456737B (zh) 2017-12-01
TWI574384B (zh) 2017-03-11
US8853767B2 (en) 2014-10-07
US20140367765A1 (en) 2014-12-18
US9576970B2 (en) 2017-02-21
TW201351617A (zh) 2013-12-16

Similar Documents

Publication Publication Date Title
KR20130136249A (ko) 반도체 장치 및 그 제조 방법
TWI749142B (zh) 半導體裝置及其製造方法
US10985177B2 (en) Method of manufacturing a semiconductor device having non-overlapping slits at one side of the channel layers of a memory block
US9941291B2 (en) Three-dimensional non-volatile memory device
US9087688B2 (en) Semiconductor device and method of manufacturing the same
US9099566B2 (en) Semiconductor device and method of manufacturing the same
US8878277B2 (en) 3D non-volatile memory device and method of manufacturing the same
KR20140089793A (ko) 반도체 장치 및 그 제조 방법
US10347653B2 (en) 3D semiconductor memory device
KR20130089076A (ko) 반도체 장치 및 그 제조 방법
KR20140078233A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20150001999A (ko) 반도체 메모리 소자 및 그 제조방법
KR20140018541A (ko) 비휘발성 메모리 장치 및 그 제조 방법
KR20130006272A (ko) 반도체 장치 및 그 제조 방법
KR20140117211A (ko) 반도체 장치
KR20130091949A (ko) 반도체 장치 및 그 제조 방법
KR20130104200A (ko) 반도체 장치 및 그 제조 방법
KR20140018515A (ko) 반도체 장치 및 그 제조 방법
USRE49831E1 (en) 3D semiconductor memory device

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid