CN103456737B - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件及其制造方法，所述半导体器件包括：第一源极层；至少一个第二源极层，所述第二源极层大体形成在第一源极层中；多个导电层，所述多个导电层大体层叠在第一源极层之上；沟道层，所述沟道层穿通多个导电层且与第二源极层耦接；以及至少一个第三源极层，所述第三源极层大体形成在第二源极层中，其中，所述第三源极层穿通第二源极层且与第一源极层耦接。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年6月4日向韩国知识产权局提交的申请号为10-2012-0059920的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的各个实施例总体而言涉及一种半导体器件及其制造方法，并且涉及一种具有源极层的三维半导体器件及其制造方法。
背景技术
非易失性存储器件即使在电源缺失的情况下也可以保留储存在其中的数据。随着制造二维存储器件即具有以单层形式制造在硅衬底上的存储器单元的集成度达到极限，提出了三维结构的非易失性存储器件，其具有垂直层叠在硅衬底上的存储器单元。
以下将参照图1A和图1B来描述已知的三维（3D）非易失性存储器件的结构。
图1A是一种现有3D非易失性存储器件的结构的立体图。图1B是单个存储串的电路图。
如图1A所示，现有3D非易失性存储器件具有多个U形沟道层CH，每个U形沟道层CH包括形成在管道栅PG中的管道沟道层P_CH以及与管道沟道层P_CH耦接的第一和第二垂直沟道层V_CH。另外，现有3D非易失性存储器件还可以包括一个接一个地层叠且包围第一和第二垂直沟道层V_CH的字线WL、层叠在字线WL之上的源极选择线SSL和漏极选择线DSL、源极线SL、以及位线BL。
如图1B所示，漏极选择晶体管DST、存储器单元MC、管道晶体管P_Tr以及源极选择晶体管SST形成单个存储串。存储串具有U形。在相关领域中，由于存储串具有U形，所以提供管道晶体管P_Tr主要是为了将沿着第一垂直沟道层V_CH层叠的源极侧存储器单元MC与沿着第二垂直沟道层V_CH层叠的漏极侧存储器单元MC彼此耦接。
然而，除了形成存储器单元的工艺之外，还需要另外的形成管道晶体管的工艺，因而增加了工艺的次数。另外，难于控制这些管道晶体管的阈值电压。
图2A是一种现有3D非易失性存储器件的结构的立体图。图2B是单个存储串的电路图。
如图2A所示，该现有3D非易失性存储器件包括顺序层叠在包括了源极区S的衬底SUB上的下选择线LSL、字线WL以及上选择线USL。另外，该现有3D非易失性存储器件还可以包括垂直沟道层CH、存储器层（未示出）和位线BL。垂直沟道层CH可以穿通下选择线LSL、字线WL以及上选择线USL。存储器层可以包围垂直沟道层CH的侧壁。位线BL可以与垂直沟道层CH的上表面耦接。
如图2B所示，下选择晶体管LST、存储器单元MC、以及上选择晶体管UST形成单个存储串。存储串可以垂直地延伸。
然而，就现有3D非易失性存储器件而言，执行有关于制造存储器层和垂直沟道层的工艺是不易的。具体地，对于已知的存储器件，在形成沟道孔使得它们穿通交替层叠的层间绝缘层和导电层之后，沿着沟道孔的内表面形成存储器层。随后，可以去除形成在沟道孔的下表面上的存储器层以暴露出源极区S，并且形成垂直沟道层CH。然而，难于执行对具有高的高宽比的沟道孔的下表面上的存储器层进行刻蚀的工艺。另外，在刻蚀工艺期间可能发生对沿着沟道孔的内壁形成的存储器层的破坏，因而使存储器单元的特性劣化。
发明内容
本发明的一个实施例涉及一种不具有管道晶体管并易于制造的半导体器件及其制造方法。
根据一个实施例的半导体器件包括：第一源极层；至少一个第二源极层，所述第二源极层大体形成在第一源极层中；多个导电层，所述多个导电层大体层叠在第一源极层之上；沟道层，所述沟道层穿通所述多个导电层并与第二源极层耦接；以及至少一个第三源极层，所述第三源极层大体形成在第二源极层中，其中，所述第三源极层穿通第二源极层并与第一源极层耦接。根据另一个实施例的半导体器件包括：绝缘层；至少一个第一源极层，所述至少一个第一源极层大体形成在绝缘层中；多个导电层，所述多个导电层大体层叠在绝缘层之上；沟道层，所述沟道层穿通所述多个导电层并与第一源极层耦接；以及第二源极层，所述第二源极层大体形成在第一源极层中。
一种半导体器件包括：第一导电层；半导体层，将所述半导体层分成水平区域和垂直区域，在所述水平区域中半导体层包围第一导电层的外表面，所述垂直区域从第一导电层的上表面突出；多层绝缘层，所述多层绝缘层包围半导体层的外表面；以及多个第二导电层，所述多个第二导电层包围半导体层的垂直区域并与插入其之间的多层绝缘层层叠。
根据一个实施例的制造半导体器件的方法包括以下步骤：通过刻蚀第一源极层来形成沟槽；在所述沟槽中形成牺牲层；在其中形成有牺牲层的第一源极层之上交替地形成第一材料层和第二材料层；通过刻蚀第一材料层和第二材料层来形成与沟槽耦接的沟道孔；去除在沟道孔的下表面暴露出的牺牲层；沿着沟槽的内表面和沟道孔的内表面形成半导体层；在沟道孔之间形成第一缝隙，其中，所述第一缝隙延伸到第一源极层；通过经由第一缝隙用杂质对形成在沟槽中的半导体层掺杂来形成第二源极层；以及在第一缝隙的下部和第二源极层中形成第三源极层，其中，所述第三源极层与第一源极层耦接。
根据另一个实施例的制造半导体器件的方法包括以下步骤：通过刻蚀层间绝缘层来形成沟槽；在所述沟槽中形成牺牲层；在其中形成有牺牲层的层间绝缘层之上交替地形成第一材料层和第二材料层；通过刻蚀第一材料层和第二材料层来形成与沟槽耦接的沟道孔；去除在沟道孔的下表面上暴露出的牺牲层；沿着沟槽的内表面和沟道孔的内表面形成半导体层；在沟道孔之间形成第一缝隙，其中，所述第一缝隙具有至少延伸到沟槽的深度；通过经由第一缝隙用杂质对形成在沟槽中的半导体层掺杂来形成第一源极层；以及在第一源极层中形成第二源极层。
附图说明
图1A和图1B是一种现有三维（3D）非易失性存储器件的结构的示图；
图2A和图2B是一种现有三维（3D）非易失性存储器件的结构的示图；
图3是根据一个实施例的半导体器件的结构的立体图；
图4和图5是根据一个实施例的半导体器件的源极层结构的分解立体图；
图6A和6B、7A和7B、8A至8D、9A至9D、10A和10B、以及11A和11B是说明根据一个实施例的制造半导体器件的方法的示图；
图12是根据一个实施例的半导体器件的布局图；
图13是根据一个实施例的半导体器件的结构的立体图；
图14是根据一个实施例的半导体器件的源极层结构的分解立体图；
图15A和图15B是说明根据一个实施例的制造半导体器件的方法的截面图；
图16是说明根据一个实施例的存储系统的配置的示图；以及
图17是说明根据一个实施例的计算系统的配置的示图。
具体实施方式
在下文中，将参照附图详细地描述本公开的各种实施例。提供附图是为了允许本领域的技术人员理解本公开的实施例的范围。然而，本发明可以用不同的方式实施，而不应解释为限定为本文所列的实施例。确切地说，提供这些实施例是为了使本公开充分与完整，并向本领域技术人员充分传达本发明的范围。
图3是根据一个实施例的半导体器件的结构的立体图。为了便于说明，未绘制绝缘层。
如图3所示，根据本实施例的半导体器件可以包括：第一源极层S1；一个或更多个第二源极层S2，所述一个或更多个第二源极层S2大体形成在第一源极层S1中；多个导电层，所述多个导电层大体形成在第一源极层S1之上；半导体柱体，所述半导体柱体穿通导电层并与一个或更多个第二源极层S2耦接；以及第三源极层S3，所述第三源极层大体形成在每个第二源极层S2中，并穿通第二源极层S2且与第一源极层S1耦接。
另外，根据本实施例的半导体器件还可以包括存储器层（未示出）和位线BL。存储器层的每个可以大体包围半导体柱体的外表面和第二源极层S2的外表面。位线BL可以大体形成在导电层之上并沿第二方向II-II’延伸。位线BL的每个可以与沿第二方向II-II’布置的半导体柱体耦接。
这里，一个接一个地层叠的多个导电层中的至少一个最下层导电层可以用作下选择线LSL，至少一个最上层导电层可以用作上选择线USL，其余的导电层可以用作字线WL。
第一源极层S1至第三源极层S3中的每个可以包括金属层或用杂质掺杂的多晶硅层。例如，第一源极层S1和第二源极层S2可以由用N型杂质掺杂的多晶硅层形成，第三源极层S3可以包括由钨形成的金属层。
半导体柱体可以用作沟道层CH。例如，半导体柱体的每个可以由未被杂质掺杂的多晶硅层形成。另外，半导体柱体可以与第二源极层S2整体地形成。
根据如上所述的半导体器件的结构，存储串大体从衬底垂直地延伸。因此，可以不提供管道晶体管，这使得更易于驱动存储器件。另外，由于第三源极层S3包括金属层且第三源极层S3与第一源极层S1和第二源极层S2耦接，因此可以减小源极电阻从而改善存储器件的特性。
图4是根据一个实施例的半导体器件的源极层结构的分解立体图。
如图4所示，第二源极层S2可以大体形成在第一源极层S1中，且第一源极层S1大体包围第二源极层S2的侧表面和下表面。另外，第三源极层S3可以大体形成在第二源极层S2中，且第二源极层S2大体包围第三源极层S3的上表面、侧表面以及下表面。
这里，第二源极层S2可以包括一个或更多个第一开口OP1和至少一个第二开口OP2，所述一个或更多个第一开口OP1可以大体形成在第二源极层S2的下表面中，所述至少一个第二开口OP2大体形成在第二源极层S2的上表面中。这里，所述一个或更多个第一开口OP1可以呈岛的形式，且可以用规则的间隔来布置。第二开口OP2可以呈线的形式，且可以与第一开口OP1重叠。
第三源极层S3可以包括平板层S3-1和一个或更多个突出层S3-2。平板层S3-1可以大体形成在第二源极层S2中。所述一个或更多个突出层S3-2可以从平板层S3-1的下表面突出。所述一个或更多个突出层S3-2可以呈岛的形式且位于与第二源极层S2的第一开口OP1相对应的位置。因此，突出层S3-2可以突出穿过第二源极层S2的第一开口OP1且与第一源极层S1直接耦接。
图5是根据一个实施例的半导体器件的源极层结构的分解立体图。
如图5所示，第二源极层S2可以大体形成在第一源极层S1中，且第一源极层S1大体包围第二源极层S2的侧表面和下表面。另外，第三源极层S3可以大体形成在第二源极层S2中，且第二源极层S2大体包围第三源极层S3的上表面、侧表面以及下表面。
这里，第二源极层S2可以包括至少一个第一开口OP1和至少一个第二开口OP2，所述至少一个第一开口OP1大体形成在第二源极层S2的下表面中，所述至少一个第二开口OP2可以大体形成在第二源极层S2的上表面中。第一开口OP1可以呈大体穿过第二源极层S2的下表面的线的形式，第二开口OP2可以呈大体穿过第二源极层S2的上表面的线的形式。另外，第一开口OP1和第二开口OP2可以大体彼此重叠。
第三源极层S3可以包括平板层S3-1和至少一个突出层S3-2。平板层S3-1可以大体形成在第二源极层S2中，突出层S3-2可以从平板层S3-1的下表面突出。突出层S3-2可以呈线的形式，且可以位于与第二源极层S2的第一开口OP1相对应的位置。因此，突出层S3-2可以突出穿过第二源极层S2的第一开口OP1且与第一源极层S1直接耦接。
图6A和6B、7A和7B、8A至8D、9A至9D、10A和10B以及11A和11B是说明根据一个实施例的制造半导体器件的方法的示图。图6A至图11A是布局图，图6B至图11B是沿着线A-A’截取的截面图，图8C和图9C是沿着线B-B’截取的截面图，图8D和图9D是沿着线C-C’截取的截面图。
如图6A和6B所示，在大体将绝缘层12形成在衬底11之上以后，可以大体在绝缘层12之上形成第一源极层13（S1）。绝缘层12可以将第一源极层13与衬底11电绝缘。绝缘层12可以包括氧化物层。另外，第一源极层13可以是用杂质掺杂的多晶硅层。在一个实例中，第一源极层13可以包括用N型杂质掺杂的多晶硅层。
随后，可以刻蚀第一源极层13以形成沟槽。沟槽的每个可以限定要在后续工艺中形成第二源极层和第三源极层的区域。例如，每个沟槽可以呈岛、线的形式、或岛和线的组合的形式。在第一实施例中，可以将沟槽成形为类似梯子形，其包括线沟槽以及与线沟槽耦接的岛沟槽。
随后，可以大体在沟槽中形成牺牲层14。例如，在其中形成有沟槽的第一源极层13之上大体形成牺牲层14以后，可以执行平坦化工艺直到暴露出第一源极层13的表面。结果，牺牲层14可以形成在沟槽的每个中。在一个实例中，牺牲层14可以包括氮化物层（SiN）或氮化钛层（TiN）。
如图7A和图7B所示，可以将第一材料层15和第二材料层16交替地形成在可形成有牺牲层14的第一源极层13或13（S1）之上。第一材料层15可以用作形成字线、下选择线或上选择线的导电层。第二材料层16可以用作将层叠的导电层彼此分开。第一材料层15的厚度可以根据其用途而变化。用于上选择线或下选择线的导电层可以与用于字线的导电层具有基本相同的厚度。
第一材料层15和第二材料层16可以由在它们之间具有高刻蚀选择性的材料形成。在一个实例中，第一材料层15可以包括诸如多晶硅层的导电层，第二材料层16可以包括诸如氧化物层的绝缘层。在另一个实例中，第一材料层15可以包括诸如掺杂多晶硅层或掺杂非晶硅层的导电层，第二材料层16可以由诸如未掺杂多晶硅层或未掺杂非晶硅层的牺牲层形成。在另一个实例中，第一材料层15可以包括诸如氮化物层的牺牲层，第二材料层16可以包括诸如氧化物层的绝缘层。
在一个实施例中，第一材料层15可以包括牺牲层，第二材料层16可以包括绝缘层。
随后，可以刻蚀第一材料层15和第二材料层16以形成可与每个沟槽耦接的沟道孔。为了便于说明，可以在图7A的布局图中由虚线来表示沟道孔的位置，在图7B的截面图中用虚线来表示形成在沿线A-A’截取的截面后方的沟道孔。
这里，沟道孔可以向底部渐缩。可以将沟道孔布置成矩阵，或它们可以彼此交替布置。另外，考虑到要在后续工艺中形成的第一缝隙的位置，沟道孔可以在每个沟槽的两侧之间被分开。在一个实例中，当沟槽可能被成形为梯子形时，可以将沟道孔布置在使得它们与线沟槽重叠的位置。在另一个实例中，当沟槽被成形为类似岛形时，沟道孔可以位于沟槽的两侧。
与每个沟槽耦接的沟道孔的数目根据存储器件的集成度而变化。图7A和图7B说明单个沟槽可以与四个沟道孔阵列耦接。然而，单个沟槽也可以与两个、六个、八个或十个沟道孔阵列耦接。
随后，在去除大体位于沟道孔的下表面的牺牲层14之后，可以大体沿着沟槽的内表面和沟道孔的内表面形成存储器层17。存储器层17可以被形成为储存数据，且可以包括电荷阻挡层、电荷陷阱层以及隧道绝缘层。电荷陷阱层可以包括氮化物层、纳米点（nanodot）以及多晶硅层。
随后，可以大体在存储器层17之上形成半导体层18。例如，半导体层18可以包括未用杂质掺杂的多晶硅层。
由于沟道孔向底部渐缩，所以沟槽和沟道孔的连接部分可以在半导体层18完全填充沟槽之前完全闭合。因此，可以在沟槽中形成空的空间。另外，半导体层18可以不完全填充沟道孔，沟道孔的中央部分可以保留成空的。在此情况下，可以大体在半导体层18的中央部分形成绝缘层19。
如图8A至8D所示，第一缝隙SL1可以穿通每个沟槽。第一缝隙SL1可以用于形成第二源极层和第三源极层。每个第一缝隙SL1可以形成在沟道孔之间且延伸到第一源极层13（S1）。例如，第一缝隙SL1可以大体位于沟槽的中央部分，且第一缝隙SL1的端部可以被加宽以大体形成I形。
在一个实例中，当沟槽具有梯子形时，第一缝隙SL1可以与岛沟槽重叠。另外，在刻蚀第一材料层15、第二材料层16、存储器层17以及半导体层18（即18A（S2）和18B）之后，可以将第一源极层13的一部分刻蚀到预定的深度以形成第一缝隙SL1。
这里，可被形成在每个沟槽的下表面上的存储器层17可以用作刻蚀停止层。如图8B所示，可以将第一缝隙SL1形成到可以暴露出形成在岛沟槽的下表面上的存储器层17的表面（沿着线A-A’截取的截面）的深度。如图8C所示，第一缝隙SL1可以仅在岛沟槽之间延伸到第一源极层13（S1）（沿着线B-B’截取的截面）。另外，如图8D所示，第一缝隙SL1在其下表面可以不均匀（沿着线C-C’截取的截面）。
在另一个实例中，在沟槽呈岛的形式的情况下，在刻蚀第一材料层15、第二材料层16、存储器层17以及半导体层18之后，可以深刻蚀第一源极层13（S1）的一部分以形成第一缝隙SL1。由于可以在刻蚀沟槽的下表面上的存储器层17之后深刻蚀第一源极层13（S1）的一部分，所以第一缝隙SL1的下表面不具有不均匀性。
随后，可以用杂质将沟槽中的半导体层18掺杂以形成第二源极层18A（S2）。在一个实例中，可以通过执行等离子体掺杂工艺而经由第一缝隙SL1用N型杂质将沟槽中的半导体层18掺杂以由此形成第二源极层18A。在另一个实例中，可以大体在半导体层18之上形成用杂质掺杂的氧化物层，且氧化物层中包括的杂质可以借助于热处理而扩散到半导体层18中以由此形成第二源极层18A。随后，可以去除氧化物层。因此，半导体层18的可形成在沟槽中的大体水平区域可以用作第二源极层18A，而半导体层18的穿通叠层的大体垂直区域即半导体柱体18B可以用作沟道层。
供作参考，当在通过掺杂杂质而形成第二源极层18A之后执行涉及高温的后续工艺时，因为第二源极层18A中包括的杂质可能扩散到其他层，所以变得难于控制掺杂浓度。然而，根据一个实施例，由于在完成了在相对较高的温度下分别层叠第一材料层15和第二材料层16的工艺之后才通过掺杂杂质来形成第二源极层18A，所以可以易于控制掺杂浓度。
如图9A至9D所示，第三源极层20（S3）可以大体形成在第二源极层18A（S2）中并且大体形成在第一缝隙SL1（见图8A至8D）之下。例如，可以大体沿着第一缝隙SL1的内表面和形成有第二源极层18A的沟槽的内表面形成阻挡层，并且在阻挡层上形成金属层。随后，可以分别刻蚀阻挡层和金属层，除了它们被形成在第一源极层13和第二源极层18中的部分以外，以由此形成第三源极层20。这里，阻挡层可以是钛层（Ti）、氮化钛层（TiN）、或它们的组合中的任何一种，金属层可以是钨（W）层。另外，在刻蚀阻挡层和金属层时，当第一源极层13中的形成在第一缝隙SL1之下的钨层与第二源极层18A中的形成在沟槽中的钨层断开时，可以通过选择性生长工艺来生长钨层以便重新连接。
如上所述，当在形成存储器层17之后形成第二源极层18A、半导体柱体18B以及第三源极层20时，存储器层17可以大体包围第二源极层18A的外表面和半导体柱体18B的外表面。因此，不同于现有技术，沟道孔的下表面不被存储器层阻挡。因而，可以不执行刻蚀存储器层来暴露出源极层的工艺。
随后用绝缘层21大体填充第一缝隙SL1。这里，绝缘层21可以是利用高温氧化（HTO）或高密度等离子体（HDP）形成的氧化物层、或诸如旋涂电介质（SOD）层的流动氧化物层、或聚硅氮烷（PSZ）层。
随后，尽管在图9A至图9D中未示出，但是可以对层叠在减小（slimming）区域中的第一材料层15和第二材料层16进行逐步图案化。例如，可以形成掩模图案以大体覆盖减薄区域的一部分和单元区域的一部分，且可以通过逐步减小掩模图案的尺寸来重复进行刻蚀第一材料层15和第二材料层16的工艺，借此可以在导电层形成焊盘部分。通过后续工艺，焊盘部分可以与接触插塞耦接。
如图10A和图10B所示，可以刻蚀第一材料层15和第二材料层16以在第二源极层18A之间形成第二缝隙SL2-1和SL2-2。例如，第二缝隙SL2-1可以形成在存储块之间的界面处，第二缝隙SL2-2可以形成在单个存储块内的第二源极层18A之间。
这里，由于形成在存储块之间的界面处的第二缝隙SL2-1延伸到减小区域和单元区域，所以每个第二缝隙SL2-1可以比大体形成在第二源极层18A之间的每个第二缝隙SL2-2具有更长的长度。大体形成在第二源极层18A之间的每个第二缝隙SL2-2可以具有大于、小于或等于每个第一缝隙SL1的长度。另外，尽管在图10A和图10B中未示出，但是第二缝隙SL2-1可以具有突出到存储块内部的至少一个突出部，且形成在存储块内部的第二源极层18A之间的每个第二缝隙SL2-2的端部可以大体扩展成I形。
可以与形成第二缝隙SL2-1和SL2-2基本同时地形成一个或更多个第三缝隙SL3。一个或更多个第三缝隙SL3可以大体形成在减小区域中。这里，第三缝隙SL3可以大体形成在减小区域中或在减小区域周围。另外，存储器件包括大体位于上部和下部的减小区域和位于中央的单元区域。第三缝隙SL3可以大体形成在位于上部、或下部、或上部以及下部的减小区域中。另外，当第三缝隙SL3形成在位于上部和下部的减小区域时，第三缝隙SL3可以是彼此相对对称或非对称的。在图10A和图10B中，在位于上部和下部的减小区域的边缘附近对称地形成第三缝隙SL3。
随后，可以刻蚀暴露到第二缝隙SL2-1和SL2-2的第一材料层15以形成第一凹陷区域。随后可以大体在第一凹陷区域中形成导电层22。例如，在沉积导电层22以大体填充第一凹陷区域之后，可以刻蚀沿着第二缝隙SL2-1和SL2-2的内壁形成的导电层22，以将大体填充第一凹陷区域的导电层22彼此分开。
这里，可以在形成导电层22之前额外地在第一凹陷区域中形成电荷阻挡层。另外，在形成导电层22时可以通过控制沉积条件而在第一凹陷区域中形成空气间隙。
随后，可以用绝缘层23大体填充第二缝隙SL2-1和SL2-2以及第三缝隙SL3。此时，可以在第二缝隙SL2-1和SL2-2中形成空隙间隙。
如图11A和图11B所示，可以形成第一接触插塞CP1使得第一接触插塞CP1可以与层叠在减小区域中的导电层22耦接。另外，可以形成第二接触插塞CP2使得第二接触插塞CP2可以与第一源极层13耦接。
以这种方式，半导体器件可以分别由与第二源极层18A（S2）耦接的半导体柱体18B、以及第一源极层13（S1）、第二源极层18A（S2）和第三源极层20（S3）形成。如上所述，在大体分别沿着沟槽的内表面和沟道孔的内表面、第二源极层18A（S2）和第三层源极层20（S3）形成存储器层17之后，在存储器层17中形成半导体柱体18B。因此，可以不执行对暴露在沟道孔的下表面上的源极层所进行的刻蚀工艺。因此，制造工艺可以变得更容易，且可以改善存储器件的特性。
此外，根据第一材料层15和第二材料层16的类型，可以对上述制造工艺进行各种改变。具体地，可以部分地改变在形成第二缝隙SL2-1和SL2-2之后的工艺。
例如，当第一材料层15由导电层形成且第二材料层16由层间绝缘层形成时，可以在形成第二缝隙SL2-1和SL2-2之后将暴露到第二缝隙SL2-1和SL2-2的第一材料层15硅化。随后，可以用绝缘层23大体填充第二缝隙SL2-1和SL2-2。
在另一个实例中，当第一材料层15由导电层形成且第二材料层16由牺牲层形成时，可以选择性地刻蚀暴露到第二缝隙SL2-1和SL2-2的第二材料层16以形成第二凹陷区域。随后，可以将暴露到第二缝隙SL2-1和SL2-2的第一材料层15硅化，且可以用绝缘层23大体填充第二凹陷区域以及第二缝隙SL2-1和SL2-2。
图12是根据另一个实施例的半导体器件的布局图。这里，不再赘述本实施例与前述实施例重复的内容。
如图12所示，根据第二实施例的半导体器件可以包括可大体位于减小区域中的至少一个第三缝隙SL3。第三缝隙SL3可以与形成第一缝隙SL1大体同时地形成。在本实例中，可以在用绝缘层21大体填充第三缝隙SL3之后形成第二缝隙SL2-1和SL2-2。在形成第一凹陷区域的工艺期间，大体填充第三缝隙SL3的绝缘层21可以用作支柱。因此，在形成第一凹陷区域的工艺期间，绝缘层21可以防止其余的第二材料层16倒塌。另外，在减小区域中大体由第三缝隙SL3包围的第一材料层15可以不被刻蚀，而是可以保留下来。
图13是根据另一个实施例的半导体器件的结构的立体图。这里，不再赘述本实施例与前述实施例重复的内容。
如图13所示，根据本实施例的半导体器件可以包括：层间绝缘层ILD；一个或更多个第一源极层S1，所述第一源极层S1大体形成在层间绝缘层ILD中；多个导电层，所述多个导电层大体层叠在层间绝缘层ILD之上；半导体柱体，所述半导体柱体穿通导电层且与一个或更多个第一源极层S1耦接；以及第二源极层S2，所述第二源极层S2大体形成在每个第一源极层S1中。另外，半导体器件还可以包括存储器层（未示出）和位线BL。每个存储器层（未示出）可以大体包围第一源极层S1的外表面和半导体柱体的外表面。位线BL可以大体形成在导电层之上且大体沿第二方向II-II’延伸。
半导体柱体可以用作沟道层CH，导电层可以用作下选择线LSL、字线WL以及上选择线USL。
另外，可以通过用杂质对半导体层掺杂来形成第一源极层S1，可以由金属层形成第二源极层S2。在此情况下，可以减小源极电阻以改善存储器件的特性。
在图13中，第一源极层S1可以完全地包围每个第二源极层S2的下表面。然而，第二源极层S2的下表面的一部分也可以突出并穿通第一源极层S1。
图14是根据以上实施例的半导体器件的源极层结构的分解立体图。
如图14所示，第二源极层S2可以大体形成在第一源极层S1中，且第一源极层S1大体包围第二源极层S2的上表面、侧表面以及下表面。这里，第一源极层S1可以包括可大体形成在其上表面中的至少一个开口OP。开口OP可以大体呈线的形式。
另外，尽管在图14中未示出，但第一源极层S1还可以包括可大体形成在其下表面中的至少一个开口。在此情况下，第二源极层S2可以在其下表面具有突出部，且所述突出部可以大体突出穿过开口OP。
图15A和图15B是说明根据以上实施例的制造半导体器件的方法的截面图。这里，不再赘述本实施例与前述实施例重复的内容。
如图15A所示，在大体将层间绝缘层32形成在衬底31之上后，可以刻蚀层间绝缘层32以形成沟槽。随后，可以大体在每个沟槽中形成牺牲层（未示出）。
随后，可以大体在可形成有牺牲层的层间绝缘层32之上交替地形成第一材料层33和第二材料层34。第一材料层33可以用作形成字线、下选择线以及上选择线的导电层。第二材料层34可以用作将层叠的导电层彼此分开。在一个实施例中，第一材料层33可以包括牺牲层，第二材料层34可以包括绝缘层。
随后，可以刻蚀第一材料层33和第二材料层34以形成可与沟槽耦接的沟道孔。随后，在去除大体形成在沟道孔的下表面的牺牲层之后，可以大体沿着沟道孔的内表面和沟槽的内表面形成存储器层35。随后，在大体将半导体层形成在存储器层35之上以后，可以大体在沟道孔中的开放的中央区域形成绝缘层37。
随后，可以大体在沟道孔之间形成第一缝隙SL1，使得第一缝隙SL1可以延伸到沟槽。这里，大体形成在沟槽的下表面上的存储器层35和半导体层可以用作刻蚀停止层。替代地，第一缝隙SL1可以延伸到层间绝缘层32。
随后，沟槽中的半导体层可以用杂质来掺杂以形成第一源极层36A（S1）。这里，未被掺杂杂质的半导体柱体36B可以用作沟道层。
如图15B所示，可以大体在第一源极层36A（S1）中形成第二源极层38（S2）。当第一缝隙SL1延伸到层间绝缘层32时，第二源极层38可以大体填充每个第一缝隙SL1的下部。随后，可以用绝缘层39大体填充每个第一缝隙SL1。
随后，可以通过刻蚀第一材料层33和第二材料层34而形成第一源极层36A之间的第二缝隙。随后，可以刻蚀暴露在第二缝隙中的第一材料层33以形成第一凹陷区域。随后可以大体在第一凹陷区域中形成导电层40。可以用绝缘层41大体填充第二缝隙。
随后，尽管在图15B中未示出，但可以大体在减小区域形成第一接触插塞，使得第一接触插塞可以与导电层40耦接。另外，可以形成第二接触插塞，使得第二接触插塞可以与第二源极层38（S2）耦接。
图16是说明根据一个实施例的存储系统的配置的示图。
如图16所示，根据一个实施例的存储系统100包括非易失性存储器件120和存储控制器110。
非易失性存储器件120可以具有根据上述布局的结构。另外，非易失性存储器件120可以是包括多个标识存储芯片的多芯片封装。
存储控制器110可以被配置成控制非易失性存储器件120，且可以包括SRAM 111、中央处理单元（CPU）112、主机接口（I/F）113、ECC电路114以及存储器I/F 115。SRAM 111可以用作CPU 112的操作存储器。CPU 112可以执行用于存储控制器110的数据交换的整体控制操作。主机I/F 113可以包括可与存储系统100耦接的主机的数据交换协议。另外，ECC电路114可以检测并纠正从非易失性存储器件120读取的数据中所包括的错误。存储器I/F115可以使存储控制器110与非易失性存储器件120接口。存储控制器110还可以包括用于储存与主机（即“主机”）接口的码数据的RAM。
如上构造的存储系统100可以是可对非易失性存储器件120和控制器110进行组合的存储卡或固态盘（SSD）。例如，如果存储系统100是SSD，则存储控制器110可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE等的各种接口协议中的一种与外部（例如，主机）通信。
图17是说明根据一个实施例的计算系统的配置的示图。
如图17所示，计算系统200可以包括可与系统总线260电耦接的CPU 220、RAM230、用户接口240、调制解调器250以及存储系统210。如果计算系统200是移动设备，则计算系统200还可以包括用于将操作电压提供给计算系统200的电池。计算系统200还可以包括应用芯片组、相机图像处理器（CIS）、移动DRAM等。
存储系统210可以包括如以上结合图17所述的非易失性存储器件212和存储控制器211。
本发明提供了一种不具有管道晶体管的三维半导体器件。另外，由于未刻蚀沟道孔的下表面上的存储器表面，所以制造半导体器件的工艺可以变得更容易，且可以防止由于对存储器层的损坏而引起的存储器单元特性恶化。

Claims (35)

1.一种半导体器件，包括：
第一源极层；
至少一个第二源极层，所述第二源极层形成在所述第一源极层中；
多个导电层，所述多个导电层层叠在所述第一源极层之上；
沟道层，所述沟道层穿通所述多个导电层且与所述第二源极层耦接；以及
至少一个第三源极层，所述第三源极层形成在所述第二源极层中，其中，所述第三源极层穿通所述第二源极层且与所述第一源极层耦接。
2.如权利要求1所述的半导体器件，其中，所述导电层中的至少一个最下层导电层被配置为下选择线，至少一个最上层导电层被配置为上选择线，其余的导电层被配置为字线。
3.如权利要求1所述的半导体器件，还包括存储器层，所述存储器层包围所述沟道层的外表面和所述第二源极层的外表面。
4.如权利要求1所述的半导体器件，还包括至少一个第一缝隙，所述至少一个第一缝隙位于彼此相邻的沟道层之间，其中，所述第一缝隙穿通所述导电层、所述第二源极层，且延伸到所述第一源极层。
5.如权利要求4所述的半导体器件，其中，所述第三源极层填充所述第一缝隙的下部且与所述第一源极层直接耦接。
6.如权利要求1所述的半导体器件，还包括第二缝隙，所述第二缝隙位于彼此相邻的多个第二源极层之间，其中，所述第二缝隙中的每个具有延伸穿过所述多个导电层的深度。
7.如权利要求1所述的半导体器件，其中，所述第二源极层包围所述第三源极层，并且所述第二源极层包括至少一个第一开口和至少一个第二开口，所述至少一个第一开口在所述第二源极层的下表面中呈岛的形式，所述第二开口在所述第二源极层的上表面中呈线的形式。
8.如权利要求7所述的半导体器件，其中，所述第三源极层包括：
平板层，所述平板层形成在所述至少一个第二源极层中；以及
突出层，所述突出层从所述平板层的下表面突出且穿过所述第一开口与所述第一源极层耦接，其中，所述突出层呈岛的形式。
9.如权利要求1所述的半导体器件，其中，所述第二源极层包围所述第三源极层，并且所述第二源极层包括至少一个第一开口和至少一个第二开口，所述至少一个第一开口在所述第二源极层的下表面中呈线的形式，所述至少一个第二开口在所述第二源极层的上表面中呈线的形式。
10.如权利要求9所述的半导体器件，其中，所述第三源极层包括：
平板层，所述平板层形成在所述第二源极层中；以及
至少一个突出层，所述至少一个突出层从所述平板层的下表面突出且穿过所述第一开口与所述第一源极层耦接，其中，所述突出层呈线的形式。
11.如权利要求1所述的半导体器件，还包括：
第一接触插塞，所述第一接触插塞与所述多个导电层耦接；以及
至少一个第二接触插塞，所述至少一个第二接触插塞与所述第三源极层耦接。
12.一种半导体器件，包括：
绝缘层，所述绝缘层包括沟槽；
至少一个第一源极层，所述至少一个第一源极层形成在所述绝缘层的所述沟槽中；
多个导电层，所述多个导电层层叠在所述绝缘层之上；
沟道层，所述沟道层穿通所述多个导电层且与所述第一源极层耦接；以及
第二源极层，所述第二源极层形成在所述第一源极层中来填充所述沟槽。
13.如权利要求12所述的半导体器件，其中，所述导电层中的至少一个最下层导电层被配置为下选择线，至少一个最上层导电层被配置为上选择线，其余的导电层被配置为字线。
14.如权利要求12所述的半导体器件，还包括存储器层，所述存储器层包围所述沟道层的外表面和所述第一源极层的外表面。
15.如权利要求12所述的半导体器件，还包括至少一个第一缝隙，所述至少一个第一缝隙位于彼此相邻的沟道层之间，其中，所述第一缝隙穿通所述导电层且延伸到所述第一源极层。
16.如权利要求12所述的半导体器件，还包括至少一个第一缝隙，所述至少一个第一缝隙位于彼此相邻的沟道层之间，其中，所述第一缝隙穿通所述导电层、所述第一源极层，且延伸穿过所述绝缘层，所述第二源极层填充所述第一缝隙的下部。
17.如权利要求12所述的半导体器件，还包括第二缝隙，所述第二缝隙位于彼此相邻的多个第一源极层之间，其中，所述第二缝隙中的每个具有延伸穿过所述导电层的深度。
18.如权利要求12所述的半导体器件，其中，所述第一源极层包围所述第二源极层。
19.如权利要求12所述的半导体器件，还包括：
第一接触插塞，所述第一接触插塞与所述导电层耦接；以及
至少一个第二接触插塞，所述至少一个第二接触插塞与所述第二源极层耦接。
20.一种半导体器件，包括：
第一导电层；
半导体层，所述半导体层分成水平区域和垂直区域，在所述水平区域中所述半导体层包围所述第一导电层的外表面，所述垂直区域从所述第一导电层的上表面开始突出；
多层绝缘层，所述多层绝缘层包围所述半导体层的外表面；
多个第二导电层，所述多个第二导电层包围所述半导体层的垂直区域，且与插入在所述多个第二导电层之间的所述多层绝缘层层叠；以及
第三导电层，所述第三导电层包围所述第一导电层，所述多层绝缘层插入在所述第三导电层和所述第一导电层之间，
其中，所述第一导电层穿通所述半导体层和所述多层绝缘层，且与所述第三导电层耦接。
21.如权利要求20所述的半导体器件，其中，所述半导体层的水平区域掺杂有杂质。
22.如权利要求20所述的半导体器件，其中，所述第一导电层、所述半导体层的水平区域以及所述第三导电层被配置为源极层，所述半导体层的垂直区域被配置为沟道层，所述多个第二导电层被配置为字线或选择线，所述多层绝缘层被配置为存储器层。
23.如权利要求20所述的半导体器件，还包括层间绝缘层，所述层间绝缘层包围所述第一导电层，所述多层绝缘层插入在所述层间绝缘层和所述第一导电层之间。
24.如权利要求20所述的半导体器件，其中，所述第一导电层和所述半导体层的水平区域被配置为源极层，所述半导体层的垂直区域被配置为沟道层，所述第二导电层被配置为字线或选择线，所述多层绝缘层被配置成存储器层。
25.一种制造半导体器件的方法，所述方法包括以下步骤：
通过刻蚀第一源极层来形成沟槽；
在所述沟槽中形成牺牲层；
在形成有所述牺牲层的所述第一源极层之上交替地形成第一材料层和第二材料层；
通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽耦接的沟道孔；
去除在所述沟道孔的下表面暴露出的所述牺牲层；
沿着所述沟槽的内表面和所述沟道孔的内表面形成半导体层；
在所述沟道孔之间形成第一缝隙，其中，所述第一缝隙延伸到所述第一源极层；
通过经由所述第一缝隙用杂质对形成在所述沟槽中的半导体层掺杂来形成第二源极层；以及
在所述第一缝隙的下部和所述第二源极层中形成第三源极层，其中，所述第三源极层与所述第一源极层耦接。
26.如权利要求25所述的方法，还包括以下步骤：在形成所述半导体层之前，沿着所述沟槽的内表面和所述沟道孔的内表面形成存储器层。
27.如权利要求25所述的方法，其中，所述沟槽呈岛的形式。
28.如权利要求25所述的方法，其中，所述沟槽包括线沟槽以及与所述线沟槽耦接的岛沟槽。
29.如权利要求28所述的方法，其中，所述第一缝隙穿通所述岛沟槽之间的沟槽。
30.如权利要求25所述的方法，还包括以下步骤：
通过刻蚀所述第一材料层和所述第二材料层而在彼此相邻的多个第二源极层之间形成第二缝隙；
通过去除经由所述第二缝隙暴露出的所述第一材料层来形成第一凹陷区域；以及
在所述第一凹陷区域中形成导电层。
31.如权利要求30所述的方法，还包括以下步骤：
形成与所述导电层耦接的第一接触插塞；以及
形成与所述第三源极层耦接的第二接触插塞。
32.一种制造半导体器件的方法，所述方法包括以下步骤：
通过刻蚀层间绝缘层来形成沟槽；
在所述沟槽中形成牺牲层；
在形成有所述牺牲层的所述层间绝缘层之上交替地形成第一材料层和第二材料层；
通过刻蚀所述第一材料层和所述第二材料层来形成与所述沟槽耦接的沟道孔；
去除在所述沟道孔的下表面暴露出的所述牺牲层；
沿着所述沟槽的内表面和所述沟道孔的内表面形成半导体层；
在所述沟道孔之间形成第一缝隙，其中，所述第一缝隙具有至少延伸到所述沟槽的深度；
通过经由所述第一缝隙用杂质对形成在所述沟槽中的半导体层掺杂来形成第一源极层；以及
在所述第一源极层中形成第二源极层。
33.如权利要求32所述的方法，还包括以下步骤：在形成所述半导体层之前，沿着所述沟槽的内表面和所述沟道孔的内表面形成存储器层。
34.如权利要求32所述的方法，还包括以下步骤：
通过刻蚀所述第一材料层和所述第二材料层而在彼此相邻的多个第一源极层之间形成第二缝隙；
通过去除在所述第二缝隙内暴露的所述第一材料层来形成第一凹陷区域；以及
在所述第一凹陷区域中形成导电层。
35.如权利要求34所述的方法，还包括以下步骤：
形成与所述导电层耦接的第一接触插塞；以及
形成与所述第二源极层耦接的第二接触插塞。
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