CN110047812A - 半导体器件及其制造方法 - Google Patents

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Abstract

本文中提供了一种半导体器件，该半导体器件包括：顺序地层叠在衬底之上的N个层叠组(其中，N是大于或等于2的自然数)，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，该N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。

Description

半导体器件及其制造方法
本专利申请是申请日为2016年1月28日、申请号为201610059926.7、发明名称为“半导体器件及其制造方法”的分案申请。
相关申请的交叉引用
本申请要求2015年7月31日向韩国知识产权局提交的申请号为10-2015-0108611的韩国专利申请的优先权，其整个公开内容通过引用整体合并于此。
技术领域
本公开的各种实施例总体涉及一种半导体器件及其制造方法，更具体地，涉及一种包括多层结构的半导体器件及其制造方法。
背景技术
半导体器件的示例包括能够储存数据的存储器件。存储器件可以具有在其中存储单元串联耦接的串结构。
为了高度集成具有串结构的存储器件，已经提出了三维(3D)存储器件。3D存储器件的存储单元三维地布置在衬底上。例如，3D存储器件可以具有多层结构，该多层结构包括形成在不同高度处且耦接至存储单元的导电图案。为了将电信号独立地传输至形成在不同高度处的导电图案，必须将接触插塞分别耦接至导电图案。为此，开发了各种技术。
发明内容
本公开的各种实施例针对一种半导体器件及其制造方法，该半导体器件包括多层结构，该多层结构具有可以耦接接触插塞的区域。
本公开的一种实施例提供一种半导体器件，包括：N个层叠组，顺序地层叠在衬底之上，其中N是大于或等于2的自然数，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及N个凹部，每个凹部具有形成在层叠组的层间绝缘膜和导电图案中的阶梯式侧壁，N个凹部中的每个具有沿第一方向排列的阶梯式侧壁。
本公开的一个实施例提供一种制造半导体器件的方法，包括：在衬底上顺序地层叠N个层叠组，所述N个层叠组包括交替层叠的第一材料膜和第二材料膜，其中，N是2或更大的自然数；刻蚀层叠组之中的最上的第N层叠组以在第N层叠组中形成N个第一类型阶梯式结构，所述N个第一类型阶梯式结构沿第一方向排列；在层叠组上形成孔型掩膜图案，所述孔型掩膜图案包括用于暴露第一类型阶梯式结构的开口；以及使用孔型掩膜图案作为刻蚀阻挡物来执行刻蚀过程以形成包括多个阶梯的第二类型阶梯式结构，所述多个阶梯具有沿第一方向的高度差以及沿垂直于第一方向的第二方向的高度差。
附图说明
通过参照附图详细描述本公开的实施例，对于本领域技术人员来说，本公开的以上和其他的特征和优点将变得更加明显，在附图中：
图1图示根据本发明的一个实施例的半导体器件的接触区和存储阵列区；
图2A和图2B是图示根据本发明的实施例的半导体器件的存储串结构的透视图；
图3是图示根据本发明的一个实施例的通过晶体管的平面图；
图4A和图4B是图示根据本发明的一个实施例的具有阶梯式侧壁的凹部的平面图和透视图；
图5是沿图4A中的“X-X’”线截取得到的剖视图；
图6A和图6B是图示根据本发明的实施例的凹部的各种结构的剖视图；
图7是图示根据本发明的一个实施例的凹部的剖视图；
图8A至图12B图示根据本发明的一个实施例的形成半导体器件的存储块的过程；
图13A至图13D图示根据本发明的一个实施例的形成半导体器件的存储块的过程；
图14A至图16图示根据本发明的一个实施例的形成半导体器件的存储块的过程；
图17A至图19图示根据本发明的一个实施例的形成半导体器件的存储块的过程；
图20图示根据本发明的一个实施例的存储系统；以及
图21图示根据本发明的一个实施例的计算系统。
具体实施方式
现在将在下文中参照附图来更充分地描述示例性实施例；然而，示例性实施例可以以不同的形式来实施，而不应当被解释为局限于本文中所阐述的实施例。相反地，这些实施例被提供使得本公开将彻底且完整，且这些实施例将把示例性实施例的范围充分传达给本领域技术人员。
参照之后与附图一起详细描述的示例性实施例，本发明的优点和特征以及实现其的方法将变得清楚。相应地，本发明不局限于下面的实施例，而是能够以其他类型实施。相反地，这些实施例被提供使得本公开将彻底，且这些实施例将本公开的技术思想传达给本领域技术人员。
在附图中，为了说明清楚可以夸大尺寸。将理解的是，当一个元件被称作在两个元件“之间”时，其可以为两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终指代相同的元件。此外，如果某些部件被描述为耦接至其他部件，则它们不仅直接耦接到其它部件，而且在任意其他部件介于它们之间的情况下间接耦接至其它部件。此外，当一个元件被称作“包含”或“包括”一个组件时，除非上下文清楚地另外说明，否则其不排除其它组件，而是还可以包括其它组件。
图1图示根据本发明的实施例的半导体器件的接触区和存储阵列区。
在图1中，根据本发明的一个实施例的半导体器件包括存储块MB。存储块MB可以包括存储阵列区P1和接触区P2。
多个存储串设置在存储阵列区P1中。耦接至存储串的导电图案沿第一方向I从存储阵列区P1延伸至接触区P2。另外，通过晶体管可以安置在设置于接触区P2中的导电图案之下。
接触区P2可以设置在存储阵列区P1的两侧处。存储阵列区P1与接触区P2可以沿第一方向I排列。接触区P2具有单元侧边缘EG_C，接触区P2在单元侧边缘EG_C处与存储阵列区P1接触。在下面的附图中，单元侧边缘EG_C被表示为示出接触区P2的侧面，接触区P2在该侧面处与存储阵列区P1接触，且省略对其的额外描述。
存储块MB可以沿垂直于第一方向I的第二方向II彼此间隔开。
图2A和图2B是图示根据本发明的实施例的半导体器件的存储串结构的透视图。为了描述的方便，在图2A和图2B中未描述绝缘膜。
图2A图示通过沿U形沟道膜CH布置存储单元而形成的3D存储串。
在图2A中，存储串可以包括U形沟道膜CH。沟道膜CH包括管道沟道膜P_CH、源极侧沟道膜S_CH和漏极侧沟道膜D_CH。源极侧沟道膜S_CH和漏极侧沟道膜D_CH可以从管道沟道膜P_CH沿垂直于第一方向I和第二方向II的第三方向III延伸。沟道膜CH可以沿第一方向I和第二方向II以矩阵形状布置。
管道沟道膜P_CH被设置在衬底SUB之上的管栅PG围绕。
源极侧沟道膜S_CH被沿第三方向III以预定间隔层叠的源极侧导电图案CP_S围绕。源极侧沟道膜S_CH的顶部耦接至公共源极线CSL。源极侧导电图案CP_S设置在公共源极线CSL与管栅PG之间。源极侧导电图案CP_S包括源极侧字线WL_S和源极选择线SSL。源极侧字线WL_S沿第三方向III以预定间隔层叠。源极选择线SSL设置在源极侧字线WL_S与公共源极线CSL之间。一个或更多个源极选择线SSL可以层叠在源极侧字线WL_S与公共源极线CSL之间。
漏极侧沟道膜D_CH被沿第三方向III以预定间隔层叠的漏极侧导电图案CP_D围绕。漏极侧沟道膜D_CH的顶部耦接至位线BL。漏极侧导电图案CP_D设置在位线BL与管栅PG之间。漏极侧导电图案CP_D包括漏极侧字线WL_D和漏极选择线DSL。漏极侧字线WL_D沿第三方向III以预定间隔层叠。漏极选择线DSL设置在漏极侧字线WL_D与位线BL之间。一个或更多个漏极选择线DSL可以层叠在漏极侧字线WL_D与位线BL之间。
源极侧导电图案CP_S与漏极侧导电图案CP_D可以通过设置在源极侧沟道膜S_CH与漏极侧沟道膜D_CH之间的缝隙SI而分离。源极侧导电图案CP_S与漏极侧导电图案CP_D可以形成在相同的高度处。源极侧导电图案CP_S和漏极侧导电图案CP_D可以沿第一方向I延伸。
位线BL与公共源极线CSL可以单独地设置在不同的层中。例如，位线BL设置在公共源极线CSL之上，而公共源极线CSL可以设置在位线BL与源极侧导电图案CP_S之间。
虽然在图中未示出，但沟道膜CH的外壁被包括隧道绝缘膜、数据储存膜和阻挡绝缘膜的多层存储膜围绕。多层存储膜设置在源极侧导电图案CP_S、漏极侧导电图案CP_D和管栅PG中的每个与沟道膜CH之间。
如上所述，管道晶体管形成在管栅PG与管道沟道膜P_CH的相交处。另外，漏极侧存储单元形成在漏极侧字线WL_D与漏极侧沟道膜D_CH的相交处。源极侧存储单元形成在源极侧字线WL_S与源极侧沟道膜S_CH的相交处。源极选择晶体管形成在源极选择线SSL与源极侧沟道膜S_CH的相交处。漏极选择晶体管形成在漏极选择线DSL与漏极侧沟道膜D_CH的相交处。沿沟道膜CH串联耦接的漏极选择晶体管、漏极侧存储单元、管道晶体管、源极侧存储单元和源极选择晶体管可以构成U形存储串。耦接在位线BL与公共源极线CSL之间的U形存储串可以形成3D存储器件。
图2B图示包括沿直线型沟道膜CH布置的存储单元的3D存储串。
在图2B中，存储串可以包括直线型沟道膜CH。沟道膜CH耦接至包括源极区的衬底SUB，且沿第三方向III延伸。沟道膜CH可以耦接在衬底SUB与位线BL之间。沟道膜CH可以耦接至衬底SUB的源极区。沟道膜CH可以沿第一方向I和第二方向II以矩阵形状布置。
沟道膜CH被沿第三方向III以预定间隔层叠的导电图案CP围绕。导电图案CP设置在衬底SUB与位线BL之间。导电图案CP可以包括下选择线LSL、形成在下选择线LSL之上的字线WL以及形成在字线WL之上的上选择线USL。导电图案CP可以通过第一缝隙SI1分离。上选择线USL可以具有比字线WL和下选择线LSL小的宽度，且可以通过第二缝隙SI2分离。一个或更多个下选择线LSL可以设置在字线WL与衬底SUB之间。一个或更多个上选择线USL可以设置在位线BL与字线WL之间。导电图案CP可以沿第一方向I延伸。
虽然未示出，但沟道膜CH的外壁被包括隧道绝缘膜、数据储存膜和阻挡绝缘膜的多层存储膜围绕。多层存储膜设置在导电图案CP的每个与沟道膜之间。
如上所述，下选择晶体管形成在下选择线LSL与沟道膜CH的相交处。存储单元形成在字线WL与沟道膜CH的相交处。上选择晶体管形成在上选择线USL与沟道膜CH的相交处。沿沟道膜CH串联耦接的下选择晶体管、存储单元和上选择晶体管可以构成直线型存储串。耦接在位线BL与源极线SL之间的存储串可以形成3D存储器件。
如图2A和图2B中所示，3D存储串和沟道膜CH沿第一方向I和第二方向II以矩阵形状布置，且可以设置在存储块(例如，图1中的MB)的存储阵列区(例如，图1中的P1)中。
图3是图示根据本发明的一个实施例的通过晶体管的平面图。图3示出安置在存储块(例如，图1中的MB)的接触区(例如，图1中的P2)之下的配置。
在图3中，通过晶体管TR设置在存储块(例如，图1中的MB)的接触区(例如，图1中的P2)之下。通过晶体管TR可以响应于块选择信号而将操作电压施加至导电图案(例如，图2A中的CP_S、CP_D或者图2B中的CP)。通过晶体管TR可以沿块选择栅极线111G延伸的方向排列。
块选择栅极线111G可以沿导电图案(例如，图2A中的CP_S、CP_D或者图2B中的CP)延伸的方向(例如，第一方向I)延伸。块选择栅极线111G共同耦接至沿第一方向I排列的通过晶体管TR的栅极。块选择栅极线111G形成在衬底SUB之上，栅极绝缘膜(未示出)介于它们之间。两个或更多个块选择栅极线111G可以沿第二方向II以预定间隔并排地(side byside)布置。衬底SUB暴露于块选择栅极线111G的两侧。
衬底SUB安置在存储块(例如，图1中的MB)的接触区(例如，图1中的P2)之下的部分可以包括有源区A和隔离区B。有源区A和隔离区B可以沿第一方向I交替设置。有源区A和隔离区B沿第二方向II延伸。隔离区B包括形成在衬底SUB中的隔离绝缘膜。例如，隔离区B可以通过用绝缘材料填充在半导体器件的制造过程期间形成在衬底SUB上的凹陷来形成。有源区A通过隔离区B而分离。有源区A可以包括用杂质掺杂的第一结区J1和第二结区J2。第一结区J1和第二结区J2形成在暴露于块选择栅极线111G的两侧的有源区A中。第二结区J2可以沿第二方向II设置在两个相邻块选择栅极线111G之间。第一结区J1可以设置成两行，两个块选择栅极线111G介于该两行之间。第一结区J1可以与第一结接触插塞CT_J耦接。与沿第一方向I排列的通过晶体管TR相对应的多个第一结接触插塞CT_J可以沿第一方向I排列。
虽然未示出，但第二结接触插塞可以耦接至第二结区J2，且第二结接触插塞可以耦接至全局线，操作电压被施加至该全局线。
第一结区J1和第二结区J2可以被用作通过晶体管TR中的每个的源极和漏极。由块选择栅极线111G以及第一结区J1和第二结区J2组成的通过晶体管TR可以耦接至设置在通过晶体管之上的布线(routing wire)。
存储块可以叠加在块选择栅极线111G之上。存储块可以包括多个存储串。存储串可以如图2A和图2B中所示地配置。耦接至存储串的存储块的导电图案可以经由第一结接触插塞CT_J和布线耦接至通过晶体管TR。在本发明的实施例中，为了连接导电图案与通过晶体管TR，在导电图案中形成具有阶梯式侧壁的凹部。参照下面的示图来根据本发明的实施例详细描述凹部。
图4A和图4B是图示根据本发明的一个实施例的凹部的平面图和透视图。图4A是图示第一存储块MB1和第二存储块MB2的对的平面图，第一存储块MB1和第二存储块MB2定位为彼此相邻，缝隙SI介于它们之间。图4B是图示形成在第一存储块MB1中的凹部的透视图。图4A和图4B示出第一存储块MB1和第二存储块MB2的接触区。
参照图4A和图4B，第一存储块MB1与第二存储块MB2通过沿第一方向I延伸的缝隙SI而分离。通过缝隙SI分离的第一存储块MB1和第二存储块MB2的对可以包括具有阶梯式侧壁的凹部STS1至STS4。
凹部STS1至STS4可以叠加在图3的通过晶体管之上。凹部STS1至STS4的数量可以被设置为N以等于层叠组的层的数量N(其中N是大于或等于2的自然数)。层叠组包括在第一存储块MB1和第二存储块MB2中，且缝隙SI可以安置在第一存储块MB1与第二存储块MB2之间。之后参照图5来描述对层叠组的详细描述。
凹部STS1至STS4每个具有阶梯式结构，该阶梯式结构具有多个阶梯。凹部STS1至STS4沿第一方向I排列。沿第一方向I排列的凹部STS1至STS4的阶梯式结构可以以不同的形式来设置。凹部STS1至STS4关于缝隙SI对称地形成。
邻近于存储阵列区的第一凹部STS1可以包括具有沿第二方向II均匀延伸的多个阶梯的阶梯式结构。是距离存储阵列区最远的凹部的第N凹部(例如，第四凹部)可以包括具有沿第二方向II均匀延伸的多个阶梯的阶梯式结构。如将在图13D中所描述的，第四凹部STS4(即，第N凹部)可以包括沿第二方向II具有高度差的多个阶梯。
在第一凹部STS1与第四凹部STS4(即，第N凹部)之间，第二凹部STS2和第三凹部STS3(即，第(N-1)凹部)每个可以包括沿第二方向II具有高度差的多个阶梯。
凹部STS1至STS4每个包括沿第一方向I具有高度差的多个阶梯。根据本发明的实施例，第二凹部STS2和第三凹部STS3(即，第(N-1)凹部)每个包括具有沿第一方向I和第二方向II的高度差的多个阶梯。这样，第二凹部STS2和第三凹部STS3(即，第(N-1)凹部)中的每个的阶梯式结构可以包括沿第一方向I具有第一高度差h1的多个阶梯以及沿第二方向II具有比第一高度差h1大的第二高度差h2的多个阶梯。
如之后将在图13D中描述的，第四凹部STS4(即，第N凹部)可以包括具有沿第一方向I和第二方向II的高度差的多个阶梯。这样，第四凹部STS4(即，第N凹部)的多个阶梯可以沿第一方向I以第一高度差h1形成，以及可以沿第二方向II以比第一高度差h1大的第二高度差h2形成。
凹部STS1至STS4每个可以关于平行于第二方向II的轴线对称地形成。第一存储块MB1和第二存储块MB2中的每个的接触区包括焊盘部PP和虚设部DP。焊盘部PP沿平行于缝隙SI的方向设置。虚设部DP设置在缝隙SI与焊盘部PP之间。
另外，接触插塞CT_P可以设置在焊盘部PP中的凹部STS1至STS4的多个阶梯之上。接触插塞CT_P可以沿第一方向I排列。设置在焊盘部PP中的凹部STS1至STS4的深度随着凹部STS1至STS4与存储阵列区之间的距离增大而增大。换言之，凹部STS1至STS4可以形成在焊盘部PP中的不同深度处。接触插塞CT_P可以设置在凹部STS1至STS4的多个阶梯上的不同深度处，凹部STS1至STS4设置在焊盘部PP中的不同深度处。
图5是沿图4A中的“X-X’”线截取的剖视图。
参见图5，N个凹部设置在顺序地形成的N个层叠组之内。N个层叠组可以形成在包括通过晶体管(图3中的TR)的衬底之上。N个层叠组包括存储阵列区和接触区。N个层叠组的接触区可以包括焊盘部和虚设部。焊盘部和虚设部可以如图4A和图4B中所示地设置。图5是图示接触区的焊盘部的剖视图。
N个凹部可以包括沿第一方向I顺序地排列的第一凹部至第N凹部(例如，STS1至STS4)。第一凹部STS1可以被定义为最靠近存储阵列区(例如，图1中的P1)。随着第一凹部至第N凹部(例如，STS1至STS4)的数字增大，其距离存储阵列区的距离也增大。N个层叠组可以包括顺序地形成在衬底之上的第一层叠组至第N层叠组(例如，SG1至SG4)。第一层叠组SG1被定义为最靠近衬底。随着第一层叠组至第N层叠组(例如，SG1至SG4)的数字增大，其距离衬底的距离也增大。
第一层叠组至第N层叠组(例如，SG1至SG4)每个包括交替层叠的层间绝缘膜ILD和导电图案CP。第一凹部至第N凹部(例如，STS1至STS4)每个具有包括多个阶梯的阶梯式结构。这里，阶梯式结构的阶梯可以包括设置在不同高度处的导电图案CP的部分。
形成在不同深度处的接触插塞CT_P耦接至构成第一凹部至第N凹部(例如，STS1至STS4)中的每个的阶梯式结构的导电图案CP。接触插塞CT_P可以沿第三方向III延伸以从层叠组SG1至SG4突出。第一凹部至第N凹部(例如，STS1至STS4)每个可以用平坦化绝缘膜151填充。接触插塞CT_P可以穿过导电图案CP上的层间绝缘膜ILD中的任意一个且穿过平坦化绝缘膜151。
第一凹部至第N凹部(例如，STS1至STS4)可以分别延伸到第一层叠组至第N层叠组(例如，SG1至SG4)的内部以通过其阶梯暴露第一层叠组至第N层叠组(例如，SG1至SG4)的导电图案CP。更具体地，设置在焊盘部中的第一凹部至第N凹部(例如，STS1至STS4)的深度随着第一凹部至第N凹部与存储阵列区之间的距离增大而增大，从而第一凹部至第N凹部分别延伸到第一层叠组至第N层叠组(例如，SG1至SG4)的内部。形成在第N层叠组SG4中的第一凹部的阶梯的数量可以与设置在第二凹部STS2至第N凹部STS4(第二凹部STS2至第N凹部STS4延伸到第一层叠组SG1至第(N-1)层叠组SG3的内部)的下部处的阶梯的数量相同。
在第一凹部至第N凹部(例如，STS1至STS4)之中，邻近于存储阵列区的第一凹部STS1可以包括具有多个阶梯的阶梯式结构，所述阶梯式结构包括第一层叠组至第N层叠组(例如，SG1至SG4)之中的最上的第N层叠组(例如，SG4)的导电图案CP。
第二凹部至第N凹部(例如，STS2至STS4)中的每个可以包括具有多个阶梯的阶梯式结构，所述多个阶梯中的每个具有与第一高度差h1相对应的高度。具有多个阶梯(多个阶梯中的每个具有与第一高度差h1相对应的高度)的阶梯式结构可以限定沿第一方向I形成的第一侧壁，且包括x个阶梯。x个阶梯中的每个可以具有层间绝缘膜ILD和导电图案CP之中的一对层间绝缘膜和导电图案。具有多个阶梯(多个阶梯的每个具有与第一高度差h1相对应的高度)的阶梯式结构包括被第二凹部至第N凹部(例如，STS2至STS4)暴露的最下层叠组(例如，SG1至SG3中的任意一个)的导电图案CP。
第二凹部至第N凹部(例如，STS2至STS4)中的每个可以包括通过比第一高度差h1大的第二高度差h2限定的阶梯式结构。具有第二高度差h2的阶梯式结构通过设置在被第二凹部至第N凹部(例如，STS2至STS4)暴露的最下层叠组(例如，SG1至SG3中的任意一个)之上的上层叠组(例如，SG2至SG4中的任意一个)来限定。具有多个阶梯(多个阶梯的每个具有与第二高度差h2相对应的高度)的阶梯式结构可以限定如图4B中所示的沿第二方向II形成的第二侧壁。第二高度差可以等于一个对至x+1个对的总厚度，每个对包括层间绝缘膜ILD和导电图案CP之中的层间绝缘膜和导电图案。
图6A和图6B是图示根据本发明的实施例的凹部的各种结构的剖视图。
如图6A中所示，凹部可以包括具有多个阶梯的A型阶梯式结构STS_A，多个阶梯的宽度是一致的。
如图6B中所示，凹部可以包括A型阶梯式结构STS_A和B型阶梯式结构STS_B。B型阶梯式结构STS_B可以通过从安置A型阶梯式结构STS_A的地方朝向设置衬底的下部延伸来形成。A型阶梯式结构STS_A可以包括每个阶梯具有第一宽度W1的多个阶梯，而B型阶梯式结构STS_B可以包括每个阶梯具有第二宽度W2的多个阶梯。A型阶梯式结构STS_A与B型阶梯式结构STS_B可以通过与第三宽度W3相对应的间隔而间隔开。第一宽度W1至第三宽度W3可以彼此相同或不同。
图7是图示根据本发明的一个实施例的凹部的剖视图。图7图示图4A、图4B和图5中所示的实施例的变型。图7是图示N个层叠组的焊盘部的剖视图。
在图7中，N个凹部设置在如图4A、图4B和图5中所描述的顺序地形成的N个层叠组中。N个凹部包括第一凹部至第N凹部(例如，STS1至STS4)，第一凹部至第N凹部沿第一方向I顺序地排列，且具有阶梯式侧壁。N个层叠组包括顺序地形成在衬底之上的第一层叠组至第N层叠组(例如，SG1至SG4)。
第一层叠组至第N层叠组(例如，SG1至SG4)中的每个包括交替层叠的层间绝缘膜ILD和导电图案CP。第一凹部至第N凹部(例如，STS1至STS4)中的每个具有包括多个阶梯的阶梯式结构。第一凹部至第N凹部(例如，STS1至STS4)中的每个的阶梯式结构中的阶梯可以为设置在不同高度处的导电图案CP的部分。
形成在不同深度处的接触插塞CT_P耦接至第一凹部至第N凹部(例如，STS1至STS4)中的每个的阶梯式结构的导电图案CP。接触插塞CT_P可以沿第三方向III延伸以从层叠组SG1至SG4突出。第一凹部至第N凹部(例如，STS1至STS4)中的每个可以用平坦化绝缘膜151填充。接触插塞CT_P可以穿过导电图案CP上的层间绝缘膜ILD中的任意一个，且穿过平坦化绝缘膜151。
第N层叠组SG4的导电图案CP的层数量与第一层叠组SG1至第(N-1)层叠组SG3中的每个的导电图案CP的层数量不同。在一个实施例中，第一层叠组SG1至第(N-1)层叠组SG3中的每个的导电图案CP的层数量比第N层叠组SG4的导电图案CP的层数量大。第N层叠组SG4的导电图案CP可以被用作图2A中所示的源极选择线或漏极选择线，或者可以被用作图2B中所示的上选择线。
第一凹部STS1至第N凹部STS4(其延伸至第一层叠组SG1至第N层叠组SG4的内部)的阶梯式结构的阶梯数量可以根据第一层叠组SG1至第N层叠组SG4中的每个的导电图案CP的层数量而变化。根据本发明的实施例，相比于第N层叠组SG4，第一层叠组SG1至第(N-1)层叠组SG3包括更大数量的导电图案CP。因此，相比于在第N层叠组SG4中限定的第一凹部STS1，第二凹部STS2至第N凹部STS4(其延伸到第一层叠组SG1至第(N-1)层叠组SG3的内部)的下阶梯式结构可以包括更大数量的阶梯。
参照下面的示图，描述根据本发明的实施例的制造半导体器件的方法。下面的示图主要基于接触区来示出形成在包括图3中所示的通过晶体管的衬底之上的配置。为了示出邻近于存储阵列区的侧面，展示了单元侧边缘EG_C。
图8A至图12B图示根据本发明的一个实施例的形成半导体器件的存储块的过程。
图8A和图8B图示形成层叠组和第一类型阶梯式结构的过程。图8A是图示形成在接触区之上的配置的布局的平面图，图8B是沿图8A中的“Y-Y’”线截取得到的剖视图。
在图8A和图8B中，在衬底(未示出)上设置包括顺序地形成的N个层叠组(例如，SG1至SG4)的初步结构PML。N个层叠组可以包括顺序地形成的第一层叠组至第N层叠组(例如，SG1至SG4)。第一层叠组SG1被定义为最靠近衬底。随着第一层叠组至第N层叠组(例如，SG1至SG4)的数字增大，层叠组与衬底之间的距离也增大。第一层叠组至第N层叠组(例如，SG1至SG4)可以形成在衬底的整个区域之上。
初步结构PML可以包括第一区至第N区(例如，CA1至CA4)。第一区至第N区(例如，CA1至CA4)对应于在后续过程中凹部将设置在其中的区域。
第一层叠组至第N层叠组(例如，SG1至SG4)中的每个包括交替层叠的第一材料膜131和第二材料膜133。第二材料膜133对应于在其中设置导电图案的区域，而第一材料膜131对应于在其中设置层间绝缘膜的区域。第一层叠组至第N层叠组(例如，SG1至SG4)可以包括第一材料膜131和第二材料膜133，第一材料膜和第二材料膜的层数量彼此相同。
第二材料膜133由与第一材料膜131不同的材料形成。例如，第一材料膜131可以由用于层间绝缘膜的绝缘材料形成，而第二材料膜133可以由用于导电图案的导电材料形成。
可选地，第一材料膜131可以由用于层间绝缘膜的绝缘材料形成，而第二材料膜133可以由用作牺牲膜且具有对第一材料膜131的刻蚀选择性的牺牲绝缘材料形成。这样，第一材料膜131可以由氧化硅形成，而第二材料膜133可以由氮化硅形成。当第一材料膜131和第二材料膜133全部都由绝缘材料形成时，可以相对容易地执行用于形成沟道孔或缝隙的刻蚀过程。
可选地，第一材料膜131可以由用作牺牲膜且具有对第二材料膜133的刻蚀选择性的牺牲绝缘材料形成，而第二材料膜133可以由用于导电图案的导电材料形成。这样，第一材料膜151可以由未掺杂多晶硅形成，而第二材料膜153可以由掺杂多晶硅形成。当第一材料膜131和第二材料膜133全部都由导电材料形成时，可以相对容易地执行用于形成沟道孔或缝隙的刻蚀过程。
其后，刻蚀第一层叠组至第N层叠组(例如，SG1至SG4)之中的最上的第N层叠组(例如，SG4)，从而在衬底的接触区之上形成沿第一方向I排列的N个第一类型阶梯式结构(例如，STA1至STA4)。N个第一类型阶梯式结构可以包括沿第一方向I顺序布置的第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)。第一阶梯式结构STA1被定义为最靠近存储阵列区(图1中的P1)的阶梯式结构。随着第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)的数字增大，阶梯式结构与存储阵列区之间的距离也增大。第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)形成在第一区至第N区(例如，CA1至CA4)之上。
第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)中的每个包括沿第一方向I具有第一高度差的多个阶梯。第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)可以关于沿第二方向II的轴线对称地形成。
第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)可以通过下面的过程来形成。
在初步结构PML之上形成用于暴露第一区至第N区(例如，CA1至CA4)的每个的中心的第一掩膜图案(未示出)。其后，使用第一掩膜图案作为刻蚀阻挡物来执行刻蚀过程，由此刻蚀第N层叠组(例如，SG4)。在使用第一掩膜图案作为刻蚀阻挡物执行刻蚀时，第一刻蚀集(包括多个第一材料膜131和第二材料膜133之中的设置在最上位置处的第一材料膜和第二材料膜的对)被刻蚀。其后，通过刻蚀减小第一掩膜图案的尺寸。结果，增大了通过第一掩膜图案而暴露的区域的尺寸。以此方式，第一刻蚀集的剩余区域的部分以及第一刻蚀集之下的邻近于第一刻蚀集设置的第一材料膜和第二材料膜的对被暴露作为第二刻蚀集。随后，使用第一掩膜图案(其尺寸已经被减小)作为刻蚀阻挡物来刻蚀第一刻蚀集和第二刻蚀集的暴露部分。重复减小第一掩膜图案的尺寸和刻蚀第N层叠组(例如，SG4)的第一材料膜131和第二材料膜133，从而形成第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)。在形成第一阶梯式结构至第N阶梯式结构(例如，STA1至STA4)之后，可以去除第一掩膜图案。
图9A至图9C、图10A至图10C和图11A至图11C图示形成第二类型阶梯式结构的过程。图9A、图10A和图11A是对应的过程的平面图。图9B、图10B和图11B是沿图9A、图10A和图11A中的“Y-Y’”线截取得到的剖视图。图9C、图10C和图11C是沿图9A、图10A和图11A中的“Z-Z’”线截取得到的剖视图。
在图9A至图9C中，在初步结构PML之上形成具有第一开口OP1A、OP1B和OP1C的孔型掩膜图案141P1。第一开口OP1A、OP1B和OP1C暴露第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2和STA4)。孔型掩膜图案141P1被形成为阻挡第一阶梯式结构STA1。
可以排列第一开口OP1A、OP1B和OP1C，使得其中心沿第一方向I彼此匹配。这样，第一开口OP1A、OP1B和OP1C沿第二方向II的长度可以随着存储阵列区(图1中的P1)与第一开口之间的距离增大而增大。使用第一开口OP1A、OP1B和OP1C的长度差，在第二接触区至第N接触区(例如，CA2至CA4)上可以形成不同形状的第二类型阶梯式结构，这将在下面详细描述。
使用孔型掩膜图案141P1作为刻蚀阻挡物来刻蚀经由第一开口OP1A、OP1B和OP1C而暴露的第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2和STA4)。在使用孔型掩膜图案141P1作为刻蚀阻挡物来形成第二类型阶梯式结构的刻蚀过程中的刻蚀深度大于在形成第一阶梯式结构(例如，图8A和图8B中的STA2至STA4)的刻蚀过程中的刻蚀深度。在一个实施例中，在形成第一类型阶梯式结构的刻蚀过程中的刻蚀深度可以等于相邻的第一材料膜和第二材料膜的对的厚度。在形成第二类型阶梯式结构的刻蚀过程中的刻蚀深度可以等于第一层叠组至第N层叠组(例如，SG1至SG4)中的每个的高度。
当经由第一开口OP1A、OP1B和OP1C而暴露的第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2至STA4)被刻蚀时，第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2至STA4)移动至第N层叠组(例如，SG4)之下的第(N-1)层叠组(例如，SG3)的内部。下面，移动到第(N-1)层叠组(例如，SG3)的内部的第二阶梯式结构至第N阶梯式结构被定义为第二阶梯式结构至第N阶梯式结构的第一刻蚀部STA2’至STA4’。这样，第一阶梯式结构至第(N-1)阶梯式结构(例如，STA1至STA3)中的通过孔型掩膜图案141P1阻挡的一些未被刻蚀。
在图10A至图10C中，刻蚀孔型掩膜图案(图9A至图9C中的141P1)以形成比第一开口(图9A至图9C中的OP1A、OP1B、OP1C)宽的第二开口OP2A、OP2B、OP2C。以此方式，形成包括第二开口OP2A、OP2B和OP2C的第一刻蚀孔型掩膜图案141P2。
第二开口OP2A、OP2B和OP2C可以暴露第二阶梯式结构至第N阶梯式结构的第一刻蚀部(图9A至图9C中的STA2’至STA4’)，且也可以暴露与其相邻的第N层叠组(例如，SG4)中的上表面的一些以及未刻蚀的第二阶梯式结构至第(N-1)阶梯式结构(例如，STA2至STA3)中的一些。使用第一孔型掩膜图案141P2作为刻蚀阻挡物来执行刻蚀过程，由此刻蚀第N层叠组(例如，SG4)至第(N-2)层叠组(例如，SG2)的暴露部分。因此，第二阶梯式结构至第N阶梯式结构的第一刻蚀部(例如，STA2’至STA4’)移动到第(N-1)层叠组(例如，SG3)之下的第(N-2)层叠组(例如，SG2)的内部。移动到第(N-2)层叠组(例如，SG2)的内部的第二阶梯式结构至第N阶梯式结构被定义为第二阶梯式结构至第N阶梯式结构的第二刻蚀部(例如，STA2”至STA4”)。这样，第一阶梯式结构至第(N-2)阶梯式结构(例如，STA1至STA2)中的通过第一刻蚀孔型掩埋图案141P2阻挡的一些未被刻蚀。另外，在形成第二阶梯式结构至第N阶梯式结构的第二刻蚀部(例如，STA2”至STA4”)的过程中，通过第二开口OP2A、OP2B和OP2C暴露的第N层叠组(例如，SG4)的上表面中的一些以及第二阶梯式结构至第(N-1)阶梯式结构(例如，STA2至STA3)中的一些被刻蚀。以此方式，在第二阶梯式结构至第(N-1)阶梯式结构的第二刻蚀部(例如，STA2”至STA3”)的周围形成第二阶梯式结构至第(N-1)阶梯式结构的第一刻蚀部(例如，STA2’至STA3’)。
在图11A至图11C中，重复[N-1]次对孔型掩膜图案(例如，图9A至图9C中的141P1)的第一开口的加宽和对第一层叠组至第N层叠组(例如，SG1至SG4)的第一材料膜131和第二材料膜133的刻蚀，直到第N阶梯式结构(例如，图8A中的STA4)移动至第一层叠组SG1的内部为止。
刻蚀孔型掩膜图案(例如，图9A至图9C中的141P1)[N-1]次，由此形成包括第(N-1)开口(例如，OP3A、OP3B和OP3C)的被刻蚀了[N-1]次的孔型掩膜图案(例如，141P3)。第(N-1)开口(例如，OP3A、OP3B、OP3C)比第二开口(图10A至图10C中的OP2A、OP2B和OP2C)宽。
刻蚀经由第(N-1)开口(例如，OP3A、OP3B和OP3C)而暴露的第一层叠组至第N层叠组(例如，SG1至SG4)，使得第N阶梯式结构(例如，图8A中的STA4)可以移动至第一层叠组SG1的内部。以此方式，第(N-1)刻蚀部(例如，STA3”’、STA4”’)被限定。
根据上述的过程，当刻蚀过程被重复时，可以形成包括多个阶梯的第二类型阶梯式结构，所述多个阶梯不仅沿第一方向I具有高度差而且沿第二方向II也具有高度差。在本发明的实施例中，调节用于形成第一类型阶梯式结构的刻蚀过程中的刻蚀深度，由此形成沿第一方向I具有第一高度差的多个阶梯。另外，调节用于形成第二类型阶梯式结构的刻蚀过程中的刻蚀深度，由此形成沿第二方向II具有比第一高度差大的第二高度差的多个阶梯。
在本发明的实施例中，在形成第二类型阶梯式结构的过程中，不同地形成孔型掩膜图案的开口的长度，从而使得能够以不同形式刻蚀第一类型阶梯式结构。在本发明的实施例中，随着第一类型阶梯式结构与存储阵列区(例如，图1中的P1)之间的距离增大，沿“Z-Z’”线布置的第一类型阶梯式结构可以在初步结构PML中设置得更深。
虽然未示出，但在形成第一类型阶梯式结构之前或在形成第二类型阶梯式结构之后，可以形成穿过存储阵列区(图1中的P1)的初步结构PML的沟道膜(图2A和图2B中的CH)。
图12A和图12B图示形成凹部和存储块的过程。图12A是形成在接触区之上的配置的平面图，以及图12B是沿图12A中的“Z-Z’”线截取得到的剖视图。
在图12A和图12B中，在去除孔型掩膜图案之后，可以用平坦化绝缘膜151填充第一类型阶梯式结构和第二类型阶梯式结构。随后，形成缝隙SI，初步结构(图11A至图11C中的PML)通过该缝隙SI而分成第一初步图案和第二初步图案。
当第一材料膜131由层间绝缘膜形成，而第二材料膜133由用于导电图案的导电材料形成时，用于第一材料膜131的层间绝缘膜ILD可以通过缝隙SI分离，以及用于第二材料膜133的导电图案CP可以被分离。
当第一材料膜131由层间绝缘膜形成，而第二材料膜133由牺牲绝缘膜形成时，可以经由缝隙SI去除第二材料膜133，以及可以用导电图案CP(其为第三材料膜)填充通过去除第二材料膜133而形成的部分。
当第一材料膜131由牺牲导电材料形成，而第二材料膜133由用于导电图案的导电材料形成时，可以经由缝隙SI去除第一材料膜131，以及可以用层间绝缘膜ILD(其为第三材料膜)填充通过去除第一材料膜131而形成的部分。
与介于它们之间的缝隙SI彼此相向的第一类型阶梯式结构和第二类型阶梯式结构可以通过缝隙SI而分离。以此方式，可以形成具有关于缝隙SI的对称结构的第一凹部至第N凹部(例如，STS1至STS4)。可以以图4A至图5中描述的结构形成通过图8A至图12B中所示的过程制造的第一凹部至第N凹部(例如，STS1至STS4)。
缝隙SI可以穿过包括交替层叠的层间绝缘膜ILD和导电图案CP的第一层叠组至第N层叠组(例如，SG1至SG4)，由此可以将第一层叠组至第N层叠组(例如，SG1至SG4)分离成对称的第一存储块MB1和第二存储块MB2。
图13A至图13D图示根据本发明的一个实施例的形成半导体器件的存储块的过程。图13A至图13C示出图9A至图11A中的孔型掩膜图案的另一示例，以及图13D示出基于孔型掩膜图案的另一示例的凹部的另一示例。
在图13A中，形成包括第一通过晶体管组至第N通过晶体管组的衬底，然后在其上形成如图8A和图8B中所示的包括第一层叠组至第N层叠组的初步结构，且在第N层叠组中形成第一类型阶梯式结构。第一类型阶梯式结构包括如图8A和图8B中所示的沿第一方向I排列的第一阶梯式结构至第N阶梯式结构。第一阶梯式结构至第N阶梯式结构设置在初步结构的第一区至第N区(例如，CA1至CA4)中。
随后，在初步结构之上形成包括第一开口OP1A’、OP1B’和OP1C’的孔型掩膜图案241P1。第一开口OP1A’、OP1B’和OP1C’暴露第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2和STA4)。孔型掩膜图案241P1被形成为阻挡第一阶梯式结构(例如，图8A和图8B中的STA1)。
第一开口可以包括第一类型开口至第(N-1)类型开口OP1A’、OP1B’和OP1C’。第一类型开口OP1A’可以暴露邻近于第一阶梯式结构(例如，图8A和图8B中的STA1)的第二阶梯式结构(例如，图8A和图8B中的STA2)。第二类型开口OP1B’至第(N-1)类型开口OP1C’以如下方式按照对称的对来布置，即，随着距离存储阵列区(图1中的P1)的距离增大而基于从第一类型开口OP1A’的中心沿第一方向I延伸的中心轴线来增大所述对称的对之间的间隔。通过第二类型开口至第(N-1)类型开口OP1B’和OP1C’，第三阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA3至STA4)被暴露。
使用孔型掩膜图案241P1作为刻蚀阻挡物，刻蚀经由第一类型开口至第N-1类型开口OP1A’、OP1B’和OP1C’而暴露的第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2和STA4)。这样，此刻蚀深度大于用于形成第一类型阶梯式结构的刻蚀过程中的刻蚀深度。当以此方式执行刻蚀过程时，第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2至STA4)移动至第N层叠组(例如，图8B中的SG4)之下的第(N-1)层叠组(例如，图8B中的SG3)的内部。下面，移动至第(N-1)层叠组(例如，SG3)的内部的第二阶梯式结构至第N阶梯式结构被定义为第二阶梯式结构至第N阶梯式结构的第一刻蚀部STB2’至STB4’。这样，第一阶梯式结构至第(N-1)阶梯式结构中的被孔型掩膜图案241P1阻挡的一些未被刻蚀。
在图13B中，刻蚀孔型掩膜图案(例如，图13A中的241P1)以形成比第一开口(例如，图13A中的OP1A’、OP1B’和OP1C’)宽的第二开口OP2A’、OP2B’和OP2C’。以此方式，形成包括第二开口OP2A’、OP2B’和OP2C’的第一刻蚀孔型掩膜图案241P2。
第二开口OP2A’、OP2B’和OP2C’可以暴露第二阶梯式结构至第N阶梯式结构的第一刻蚀部(图13A中的STB2’至STB4’)，且也可以暴露邻近于其的第N层叠组(例如，图8B中的SG4)的上表面的一些以及未刻蚀的第二阶梯式结构至第N阶梯式结构(例如，图8A和图8B中的STA2和STA4)中的一些。在使用第一刻蚀孔型掩膜图案241P2作为刻蚀阻挡物的刻蚀过程中，刻蚀第N层叠组(例如，图8B中的SG4)至第(N-2)层叠组(例如，图8B中的SG2)的暴露部分。以此方式，第二阶梯式结构至第N阶梯式结构的第一刻蚀部(例如，STB2’至STB4’)移动至第(N-1)层叠组(例如，图8B中的SG3)之下的第(N-2)层叠组(例如，图8B中的SG2)的内部。移动至第(N-2)层叠组(例如，图8B中的SG2)的内部的第二阶梯式结构至第N阶梯式结构被定义为第二阶梯式结构至第N阶梯式结构的第二刻蚀部(例如，STB2”至STB4”)。这样，第一阶梯式结构至第(N-2)阶梯式结构(例如，图8A和图8B中的STA1至STA2)中的被第一刻蚀孔型掩膜图案241P2阻挡的一些未被刻蚀。如图10A至图10C中所示，在形成第二阶梯式结构至第N阶梯式结构的第二刻蚀部(例如，STB2”至STB4”)的过程中，第二阶梯式结构至第N阶梯式结构的第一刻蚀部(例如，STB2’至STB4’)形成在第二阶梯式结构至第N阶梯式结构的第二刻蚀部(例如，STB2”至STB4”)的周围。
在图13C中，重复[N-1]次对孔型掩膜图案(图13A中的241P1)的第一开口的加宽和对第一层叠组至第N层叠组(例如，图8B中的SG1至SG4)的第一材料膜和第二材料膜(图8B中的131、133)的刻蚀，直到第N阶梯式结构(例如，图8A中的STA4)移动至第一层叠组(图8B中的SG1)的内部。
刻蚀孔型掩膜图案(图13A中的241P1)[N-1]次，由此形成包括第(N-1)开口(例如，OP3A’、OP3B’和OP3C’)的被刻蚀[N-1]次的孔型掩膜图案(例如，241P3)。第(N-1)开口(例如，OP3A’、OP3B’和OP3C’)比第二开口(图13B中的OP2A’、OP2B’、OP2C’)宽。
刻蚀经由第(N-1)开口(例如，OP3A’、OP3B’和OP3C’)而暴露的第一层叠组至第N层叠组(例如，图8B中的SG1至SG4)，使得第N阶梯式结构(例如，图8A中的STA4)可以移动至第一层叠组(图8B中的SG1)的内部。以此方式，第(N-1)刻蚀部(例如，STB2”’、STB3”’、STB4”’)被限定。
随着重复刻蚀过程，可以形成包括多个阶梯的第二类型阶梯式结构，所述多个阶梯不仅沿第一方向I具有高度差，而且沿第二方向II具有高度差。在本发明的实施例中，调节用于形成第一类型阶梯式结构的刻蚀过程中的刻蚀深度，从而形成沿第一方向I具有第一高度差的多个阶梯。此外，调节用于形成第二类型阶梯式结构的刻蚀过程中的刻蚀深度，从而形成沿第二方向II具有比第一高度差大的第二高度差的多个阶梯。
在本发明的实施例中，在形成第二类型阶梯式结构的过程中，孔型掩膜图案的开口沿第一方向对称地布置。这样，开口以如下的方式来设置，即，随着距离存储阵列区的距离增大而增大它们之间的间隔。以此方式，在本发明的实施例中，可以以不同的形式来刻蚀第一类型阶梯式结构。具体地，随着存储阵列区(图1中的P1)与第一类型阶梯式结构之间的距离增大，初步结构PML中的第一类型阶梯结构的位置可以变得更低。
在本发明的实施例中，在形成第二类型阶梯式结构的过程中，图案化第N阶梯式结构以具有沿第一方向I和第二方向II的高度差。
在图13D中，执行与图12A和图12B中所示的过程相同的过程。以此方式，第一类型阶梯式结构与第二类型阶梯式结构可以通过缝隙SI而分离。结果，可以形成关于缝隙SI对称的第一凹部至第N凹部(例如，STS1至STS4)。图13D中所示的第二凹部至第N凹部(例如，STS2至STS4)具有沿第一方向I和第二方向II的高度差。
图14A至图16图示根据本发明的一个实施例的形成半导体器件的存储块的过程。图14A、图14B、图15A和图15B图示第一类型阶梯式结构的形成的另一示例，以及图16图示在形成第一类型阶梯式结构之后的后续过程。图14A和图15A是图示形成在接触区之上的配置的平面图，以及图14B、图15B和图16是沿俯视图的“W-W’”线截取得到的剖视图。
在图14A和图14B中，在包括通过晶体管(例如，图3中的TR)的衬底之上形成具有第一层叠组至第N层叠组(例如，SG1至SG4)的初步结构PML。初步结构PML包括具有与图8A和图8B中所示的结构相同的结构的第一层叠组至第N层叠组(例如，SG1至SG4)。初步结构PML的接触区可以包括在其中将设置凹部的第一区至第N区(例如，CA1至CA4)。
第一层叠组至第N层叠组(例如，SG1至SG4)包括交替层叠的第一材料膜131和第二材料膜133。第一材料膜131和第二材料膜133的性质与图8A和图8B中所描述的性质相同。
其后，在第N层叠组(例如，SG4)之上形成第一掩膜图案(未示出)。随后，第一掩膜图案可以包括第一沟槽，第一沟槽沿第二方向II延伸，且沿第一方向I彼此间隔开。在使用第一掩膜图案作为刻蚀阻挡物的刻蚀过程中，刻蚀由第N层叠组(例如，SG4)的上部形成的第一材料膜131和第二材料膜133。在使用第一掩膜图案作为刻蚀阻挡物的刻蚀过程中，刻蚀第一刻蚀集，第一刻蚀集包括第一材料膜131和第二材料膜133之中的设置在最上位置处的第一材料膜和第二材料膜的对。通过该刻蚀过程，第一沟槽的宽度增大，而第一掩膜图案的尺寸减小。最终，被第一沟槽暴露的区域的尺寸增大。以此方式，第一刻蚀集的剩余区域的一些以及第一刻蚀集之下的邻近于第一刻蚀集设置的第一材料膜和第二材料膜的对被暴露作为第二刻蚀集。随后，进行使用第一掩膜图案(其尺寸已经被减小)作为刻蚀阻挡物的刻蚀过程，由此刻蚀第一刻蚀集的暴露部分和第二刻蚀集的暴露部分。
如上所述，重复增大第一沟槽的宽度和刻蚀第N层叠组(例如，SG4)的第一材料膜131和第二材料膜133，由此可以在第N层叠组(例如，SG4)的上部中形成A类型阶梯式结构ST_A。在形成A类型阶梯式结构ST_A之后，可以去除第一掩膜图案。
在图15A和图15B中，设置B类型阶梯式结构ST_B，B类型阶梯式结构ST_B耦接至A类型阶梯式结构ST_A，且被形成为比A类型阶梯式结构ST_A深。A类型阶梯式结构ST_A包括第一类型阶梯式结构的上阶梯，以及B类型阶梯式结构ST_B包括第一类型阶梯式结构的下阶梯。
为了形成B类型阶梯式结构ST_B，包括比第一沟槽窄的第二沟槽的第二掩膜图案(未示出)可以覆盖A类型阶梯式结构ST_A。第二沟槽可以沿第二方向II延伸，可以沿第一方向I彼此间隔开，以及可以被设置为暴露A类型阶梯式结构ST_A的中心。随后，重复刻蚀经由第二沟槽而暴露的第N层叠组(例如，SG4)的第一材料膜131和第二材料膜133和增大第二沟槽的宽度，直到形成B类型阶梯式结构ST_B为止。其后，可以去除第二掩膜图案。
通过在图14A至图15B中描述的过程，可以形成包括A类型阶梯式结构ST_A和B类型阶梯式结构ST_B的第一类型阶梯式结构STA。
在图16中，使用图9A至图12B或图13A至图13D中描述的过程来形成第二类型阶梯式结构和缝隙。以此方式，形成第一凹部至第N凹部(例如，STS1至STS4)。可以用平坦化绝缘膜351填充第一凹部至第N凹部(例如，STS1至STS4)。
通过缝隙，可以用第三材料膜取代第一材料膜或第二材料膜，或者第一材料膜或第二材料膜可以被分离以形成包括交替层叠的层间绝缘膜ILD和导电图案CP的第一存储块和第二存储块。
图17A至图19图示根据本发明的一个实施例的形成半导体器件的存储块的过程。
图17A和图17B图示形成耦接至第一类型阶梯式结构的额外阶梯式结构的过程。图17A是图示形成在接触区之上的配置的平面图，以及图17B是沿图17A中的“V-V’”线截取得到的剖视图。
在图17A和图17B中，在包括通过晶体管(例如，图3中的TR)的衬底之上形成包括第一层叠组至第N层叠组(例如，SG1至SG4)的初步结构PML。初步结构PML包括第一层叠组至第N层叠组(例如，SG1至SG4)。初步结构PML的接触区可以包括在其中将设置凹部的第一区至第N区(例如，CA1至CA4)。
第一层叠组至第N层叠组(例如，SG1至SG4)包括交替层叠的第一材料膜131和第二材料膜133。第一材料膜131和第二材料膜133的性质与图8A和图8B中描述的性质相同。相比于第N层叠组SG4，第一层叠组SG1至第(N-1)层叠组SG3中的每个的第一材料膜131和第二材料膜133的层数量更大。
其后，在第N层叠组(例如，SG4)之上形成第一掩膜图案(未示出)。随后，第一掩膜图案可以包括第一沟槽，第一沟槽沿第二方向II延伸，且沿第一方向I彼此间隔开。使用第一掩膜图案作为刻蚀阻挡物执行刻蚀过程，由此可以在第N层叠组(例如，SG4)中形成N个第一类型阶梯式结构(例如，STA1至STA4)。在形成第一类型阶梯式结构STA1至STA4之后，可以去除第一掩膜图案。
随后，在第(N-1)层叠组SG3的内部形成额外的阶梯式结构AST，额外的阶梯式结构AST耦接至第一类型阶梯式结构STA1至STA4，且被形成为比第一类型阶梯式结构STA1至STA4深。
为了形成额外的阶梯式结构AST，可以形成包括比第一沟槽窄的第二沟槽的第二掩膜图案441以覆盖第一类型阶梯式结构STA1至STA4。第二沟槽可以沿第二方向II延伸，且可以沿第一方向I彼此间隔开。第二掩膜图案441可以被形成为覆盖第一类型阶梯式结构STA1至STA4之中的邻近于存储阵列区的第一第一类型阶梯式结构STA1。第二沟槽设置在第二第一类型阶梯式结构STA2至第N第一类型阶梯式结构STA4的中心处。以此方式，第二沟槽可以经由第二第一类型阶梯式结构STA2至第N第一类型阶梯式结构STA4暴露第(N-1)层叠组SG3。
随后，重复刻蚀经由第二沟槽而暴露的第(N-1)层叠组(例如，SG3)的第一材料膜131和第二材料膜133和增大第二沟槽的宽度，直到形成额外的阶梯式结构AST。在形成额外的阶梯式结构AST之后可以去除第二掩膜图案441。
图18图示使用孔型掩膜图案的刻蚀过程的另一示例。
在图18中，在形成了第一类型阶梯式结构STA1至STA4和额外的阶梯式结构AST的层叠组SG1至SG4之上形成孔型掩膜图案443。孔型掩膜图案443被形成为阻挡第一第一类型阶梯式结构STA1。在孔型掩膜图案443的初始形成中，孔型掩膜图案443可以包括如图9A或图13A中所示的第一开口。
重复使用孔型掩膜图案443作为刻蚀阻挡物来刻蚀第一材料膜131和第二材料膜133和增大第一开口的宽度，直到第一类型阶梯式结构STA1至STA4中的第N第一类型阶梯式结构STA4移动至第(N-1)层叠组SG3的内部。这种刻蚀过程使得阶梯式结构的阶梯能够形成在与第(N-1)层叠组SG3的第一材料膜131和第二材料膜133的高度相同的高度处。
通过以上刻蚀过程，耦接至第N第一类型阶梯式结构STA4的额外的阶梯式结构AST可以移动至第N层叠组SG4的顶部的内部。
在图19中，加宽图18中所示的孔型掩膜图案的开口，然后使用包括加宽开口的孔型掩膜图案作为刻蚀阻挡物来执行刻蚀过程，由此刻蚀第一材料层131和第二材料层133。这样，可以执行刻蚀过程直到第N第一类型阶梯式结构(图18中的STA4)移动至第N层叠组SG4的内部。另外，刻蚀深度与第一类型阶梯式结构STA1至STA4中的一个的高度和额外的阶梯式结构AST的高度之间的高度差相同。
随后，使用如图12A和图12B中所描述的过程来形成第二类型阶梯式结构和缝隙。以此方式，形成第一凹部至第N凹部(例如，STS1至STS4)。可以用平坦化绝缘膜451填充第一凹部至第N凹部(例如，STS1至STS4)。
通过缝隙，可以用第三材料膜取代第一材料膜或第二材料膜，或者第一材料膜或第二材料膜可以被分离，从而形成包括交替层叠的层间绝缘膜ILD和导电图案CP的第一存储块和第二存储块。
通过图17A至图19中描述的过程形成的第一凹部STS1至第N凹部STS4可以如图7中所示地配置。
在一个实施例中，在包括以预定间隔层叠的导电图案的层叠组之中形成具有阶梯式侧壁的凹部，由此提供用于将导电图案连接至接触插塞的区域。
在一个实施例中，使用孔型掩膜图案作为刻蚀阻挡物来在层叠组之内形成阶梯式结构。以此方式，根据一个实施例的形成存储块的过程有助于导电图案的线性曝露，该导电图案通过阶梯式结构而设置在不同高度处。
图20图示根据本发明的一个实施例的存储系统。
在图20中，根据本发明的一个实施例的存储系统1100包括存储器件1120和存储器控制器1110。
存储器件1120具有图1至图19的实施例中描述的配置。另外，存储器件1120可以为包括多个快闪存储芯片的多芯片封装体。
存储器控制器1110可以控制存储器件1120，且可以包括SRAM 1111、CPU1112、主机接口1113、ECC 1114和存储器接口1115。SRAM 1111被用作CPU 1112的工作存储器，以及CPU1112执行对存储器控制器1110的数据交换的常规控制操作，以及主机接口1113包括耦接至存储系统1100的主机的数据交换协议。另外，ECC 1114用来检测并校正从存储器件1120读取的数据中包含的错误，以及存储器接口1115提供存储器件1120与其他组件之间的接口。此外，存储器控制器1110还可以包括储存用来与主机接口的编码数据的ROM。
存储系统1100可以是被配置为使得存储器件1120与控制器1110彼此耦接的存储卡或固态盘(SSD)。在一个示例中，当存储系统1100是SSD时，存储器控制器1110可以通过各种接口协议(诸如，USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE等)中的任意一种来与耦接至控制器1110的设备(例如，主机)通信。
图21图示根据本发明的一个实施例的计算系统。
在图21中，根据本发明的一个实施例的计算系统1200可以包括电耦接至系统总线1260的CPU 1220、RAM 1230、用户接口1240、调制解调器1250和存储系统1210。当计算系统1200是移动设备时，还可以提供电池以将操作电压供应给计算系统1200。另外，计算系统还可以包括应用芯片组、相机图像处理器(CIS)、移动DRAM等。
存储系统1210可以包括参照图20所描述的存储器件1212和存储器控制器1211。
本文中已经公开了示例性实施例，虽然使用了特定的术语，但是仅以一般意义和描述性的意义来使用和解释它们，而不用于限制的目的。在一些情况下，对本领域技术人员将明显的是，到提交本申请止，除非另外具体指明，否则关于特定实施例而描述的特征、特性和/或元件可以单独使用，或者可以结合关于其他实施例而描述的特征、特性和/或元件来使用。相应地，本领域技术人员将理解的是，在不脱离在所附权利要求书中所阐述的本发明的精神和范围的情况下，可以作为形式上和细节上的各种改变。

Claims (14)

1.一种半导体器件，包括：
N个层叠组，沿竖直方向彼此层叠，其中N是大于或等于2的自然数，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及
形成在所述层间绝缘膜和导电图案中的N个凹部，所述N个凹部中的每个具有阶梯式侧壁，
其中，所述N个凹部沿第一方向排列并位于相同的高度水平上。
2.如权利要求1所述的半导体器件，其中，所述N个凹部形成在所述N个层叠组中最上面的第N层叠组中。
3.如权利要求1所述的半导体器件，其中，所述N个层叠组的设置在所述N个凹部之间的区域具有相同的高度。
4.如权利要求1所述的半导体器件，其中，所述N个凹部中的每个凹部的阶梯式侧壁沿所述第一方面彼此面对并对称。
5.一种半导体器件，包括：
N个层叠组，沿竖直方向彼此层叠，其中N是大于或等于2的自然数，所述N个层叠组中的每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及
N个凹部，分别形成在所述N个层叠组中，所述N个凹部中的每个凹部具有阶梯式侧壁并沿第一方向排列，
其中，所述N个层叠组中最上面的第N层叠组保持在所述N个凹部之间。
6.如权利要求5所述的半导体器件，其中，所述N个层叠组的设置在所述N个凹部之间的区域具有相同的高度。
7.如权利要求5所述的半导体器件，其中，所述N个凹部中的每个凹部的阶梯式侧壁沿所述第一方面彼此面对并对称。
8.如权利要求5所述的半导体器件，其中，所述N个凹部中的至少一个凹部包括沿第一方向具有第一高度差的第一阶梯、以及沿第二方向具有第二高度差的第二阶梯，其中，所述第二方向垂直于所述第一方向，所述第二高度差大于第一高度差。
9.一种半导体器件，包括：
N个层叠组，沿竖直方向彼此层叠，其中N是大于或等于2的自然数，所述N个层叠组中的每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及
N个凹部，分别形成在所述N个层叠组中，所述N个凹部中的每个凹部具有阶梯式侧壁并沿第一方向排列，
其中，所述N个凹部中沿第一方向顺序地排列的第二凹部至第N凹部分别具有位于相同高度水平上的V形沟槽。
10.如权利要求9所述的半导体器件，其中，每个所述V形沟槽具有其中第一阶梯沿所述V形形成的表面。
11.如权利要求9所述的半导体器件，其中，所述第二凹部至第(N-1)凹部中的每个凹部具有沿第二方向形成的第二阶梯，其中，所述第二方向垂直于所述第一方向。
12.如权利要求11所述的半导体器件，其中，所述第二阶梯由所述V形沟槽中的一个和至少一个比该V形沟槽高的上侧V形沟槽限定。
13.如权利要求9所述的半导体器件，其中，所述第二凹部至第(N-1)凹部中的每个凹部包括沿第一方向具有第一高度差的第一阶梯、以及沿第二方向具有第二高度差的第二阶梯，其中，所述第二方向垂直于所述第一方向，所述第二高度差大于第一高度差。
14.一种半导体器件，包括：
N个层叠组，沿竖直方向彼此层叠，其中N是大于或等于2的自然数，每个层叠组包括交替层叠的层间绝缘膜和导电图案；以及
形成在所述层间绝缘膜和导电图案中的N个凹部，所述N个凹部中的每个具有阶梯式侧壁并沿第一方向排列，
其中，所述N个层叠组的设置在所述N个凹部之间的区域具有相同的高度。
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