TWI609466B - 半導體裝置及其製造方法 - Google Patents

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Description

半導體裝置及其製造方法 相關申請的交叉引用
本申請基於2012年12月13日提交至韓國專利局的申請號為10-2012-0145241的韓國專利申請並要求其優先權，其全部公開內容通過引用合併於此。
本發明涉及一種半導體裝置及其製造方法，更具體而言，涉及一種包括電阻器的半導體裝置及其製造方法。
半導體裝置在電路中使用電阻器用於施加或控制半導體裝置的操作電壓以便產生期望的偏壓電平。電阻器典型地被用在用於分配電壓的激升調節器電路中。由於電阻器形成在具有特定尺寸的單層中，數個電阻器需要利用接觸插塞和金屬配線來耦接，以實現需要的電阻值。
同時，為了提高半導體裝置的集成度，已經提出了其中記憶體單元是三維佈置的3D半導體裝置。3D半導體裝置包括單元陣列區、接觸區、週邊區和電阻元 件區。單元陣列區是其中形成了用於儲存資料的記憶體單元和與記憶體單元耦接的字線和位元線的區域。接觸區是其中佈置了從單元陣列區起延伸的字線的區域。週邊電路區是其中佈置了配置用於驅動記憶體單元的電路的驅動電晶體的區域。電阻元件區是其中形成了電阻器的區域。
佈置在接觸區中的字線和週邊電路區的驅動 電晶體可以通過接觸插塞和金屬配線而電耦接。電阻元件區中的電阻器和週邊電路區中的驅動電晶體被同時形成，使得驅動電晶體和電阻器需要被佈置在基板的不同區域中。此外，由於多個電阻器形成在電阻元件區中，電阻元件區的面積在半導體裝置的整個面積中占了較大部分。因而，因電阻元件區而引起提高半導體裝置的集成度存在限制。
本發明致力於提供一種能夠提高集成度的半導體裝置及其製造方法。
一種示例性的半導體裝置包括：基板，所述基板包括第一區和第二區；第一層間絕緣層和導電圖案，所述第一層間絕緣層和導電圖案交替堆疊在所述基板的第一區上；第二層間絕緣層，所述第二層間絕緣層覆蓋所述第一層間絕緣層和所述導電圖案；以及電阻器，所述電阻器形成在所述基板的第二區中的第二層間絕緣層中。
一種示例性的製造半導體裝置的方法包括： 在包括第一區和第二區的基板上交替堆疊第一材料層和第二材料層；蝕刻形成在所述第二區上的第一材料層和第二材料層；形成層間絕緣層，所述層間絕緣層填充在蝕刻了第一材料層和第二材料層的區域中；通過蝕刻所述基板的第二區上的層間絕緣層來形成第一凹陷區；以及在所述第一凹陷區內形成電阻器。
101‧‧‧基板
103‧‧‧隔離層
105‧‧‧閘極絕緣層
105A‧‧‧第一閘極絕緣圖案
105B‧‧‧第二閘極絕緣圖案
109‧‧‧第一導電層
109A‧‧‧第一導電圖案
109B‧‧‧第一導電圖案
111‧‧‧溝槽
113‧‧‧犧牲層
115‧‧‧第二導電層
115A‧‧‧第二導電圖案
115B‧‧‧第二導電圖案
121‧‧‧第一層間絕緣層
131‧‧‧第一材料層
133‧‧‧第二材料層
141A‧‧‧第一通孔
141B‧‧‧第二通孔
151‧‧‧第三材料層
153A‧‧‧第一通道層
153B‧‧‧第二通道層
153C‧‧‧管道通道層
155‧‧‧第一絕緣層
161‧‧‧第三層間絕緣層
171‧‧‧狹縫
173‧‧‧第一凹陷區
181A至181E‧‧‧導電圖案
183‧‧‧第二絕緣層
191A‧‧‧第二凹陷區
191B‧‧‧第三凹陷區
191C‧‧‧第四凹陷區
191D‧‧‧第五凹陷區
195A‧‧‧第一電阻器
195B‧‧‧第二電阻器
195C‧‧‧第一導電插塞
195D‧‧‧第二導電插塞
201‧‧‧基板
203‧‧‧隔離層
205‧‧‧閘極絕緣層
241‧‧‧通孔
251‧‧‧材料層
253‧‧‧通道層
255‧‧‧第一絕緣層
261‧‧‧第二層間絕緣層
271‧‧‧狹縫
281A至281F‧‧‧導電圖案
291A‧‧‧第一凹陷區
291B‧‧‧第二凹陷區
291C‧‧‧第三凹陷區
295A‧‧‧第一電阻器
295B‧‧‧第二電阻器
295C‧‧‧導電插塞
1100‧‧‧記憶體系統
1110‧‧‧記憶體控制器
1111‧‧‧SRAM
1112‧‧‧CPU
1113‧‧‧主機介面
1114‧‧‧ECC
1115‧‧‧記憶體介面
1120‧‧‧非揮發性記憶體裝置
1200‧‧‧計算系統
1210‧‧‧記憶體系統
1211‧‧‧記憶體控制器
1212‧‧‧非揮發性記憶體裝置
1220‧‧‧CPU
1230‧‧‧RAM
1240‧‧‧用戶介面
1250‧‧‧數據機
1260‧‧‧系統匯流排
CAR‧‧‧單元陣列區
CH‧‧‧通道結構
CTR‧‧‧接觸區
D‧‧‧汲極區
D2‧‧‧汲極區
DG‧‧‧驅動閘極
DTR‧‧‧驅動電晶體
ILD‧‧‧第二層間絕緣圖案
PAR‧‧‧週邊電路區
PG‧‧‧管道閘極
RAR1、RAR2‧‧‧電阻元件區
S‧‧‧源極區
S1‧‧‧源極區
S2‧‧‧源極區
通過以下結合附圖詳細描述實施例，本發明的以上和其他的特徵以及優點將變得更容易被本領域技術人員理解，其中：圖1是用於描述根據本發明示例性實施例的半導體裝置的視圖；圖2A至2I是用於描述根據本發明示例性實施例的半導體裝置及其製造方法的視圖；圖3是用於描述根據本發明示例性實施例的半導體裝置及其製造方法的視圖；圖4是示出示例性記憶體系統的配置圖；以及圖5是示出示例性計算系統的配置圖。
此後，將參考附圖詳細描述本發明的各個實施例。然而，本發明不限於以下公開的實施例而是還可以用各種方式來實現，本發明的範圍不限於以下的實施例。相反，提供實施例以更準確和全面地公開本發明，並將本發明的實質傳遞給本發明所屬的領域的普通技術 人員，本發明的範圍應通過本發明的申請專利範圍來理解。
圖1是用於描述根據本發明示例性實施例的半導體裝置的視圖。
參見圖1，根據本發明示例性實施例的半導體裝置包括單元陣列區CAR、一個或多個接觸區CTR、一個或多個週邊電路區PAR以及一個或多個電阻元件區RAR1和RAR2。單元陣列區CAR是其中形成了單元串、字線、第一和第二選擇線以及位元線的區域。每個單元串包括第一和第二選擇電晶體以及耦接在第一和第二選擇電晶體之間的記憶體單元。位元線是與單元串耦接的導電圖案。字線是與記憶體單元的閘極耦接的導電圖案。第一和第二選擇線是分別與第一和第二選擇電晶體的閘極耦接的導電圖案。
接觸區CTR是其中佈置了從單元陣列區CAR起延伸的字線的邊緣以及從單元陣列區CAR起延伸的第一和第二選擇線的邊緣的區域。接觸區CTR可以設置在單元陣列區CAR的兩側。
週邊電路區PAR是其中佈置了配置為用於驅動記憶體單元的電路的驅動電晶體的區域。週邊電路區PAR可以與接觸區CTR相鄰設置。儘管在圖中沒有例示，但是週邊電路區PAR可以與單元陣列區CAR相鄰設置。驅動電晶體可以通過接觸插塞和金屬配線耦接到接觸區CTR的字線、第一選擇線或第二選擇線。
電阻元件區RAR1和RAR2是其中佈置了分 配電壓的電阻器的區域。電阻元件區RAR1和RAR2可以與週邊電路區PAR和接觸區CTR中至少一種重疊。例如，電阻元件區RAR1和RAR2可以包括與週邊電路區PAR重疊的第一電阻元件區RAR1以及與接觸區CTR重疊的第二電阻元件區RAR2。
如上所述，示例性半導體裝置包括與週邊電路區PAR和接觸區CTR中的至少一種重疊的電阻元件區RAR1和RAR2。因而，無需在基板中準備用於設置電阻元件區RAR1和RAR2的獨立空間，由此實現了半導體裝置的高集成度。
以下將參考附圖更詳細地描述示例性電阻器。為了便於描述，以下基於一個單元串和一個驅動電晶體來說明單元陣列區和週邊電路區，但是週邊電路區中也可以形成多個驅動電晶體、且單元陣列區中也可以形成多個單元串。
圖2A至2I是用於描述示例性的半導體裝置及其製造方法的視圖。
參見圖2A，在包括了單元陣列區CAR、接觸區CTR和週邊電路區PAR的基板101中形成隔離層103。用於形成阱結構的雜質和用於調節閾值電壓的雜質可以被注入到基板101中。
接著，在基板101上順序形成閘極絕緣層105和第一導電層109。閘極絕緣層105可以在單元陣列區CAR和週邊電路區PAR中具有相同厚度。與在單元陣列區CAR中相比，閘極絕緣層105可以在週邊電路區PAR 中更厚。與在單元陣列區CAR中相比，閘極絕緣層105可以在週邊電路區PAR中更薄。第一導電層109可以用作管道電晶體的管道閘極和驅動電晶體的驅動閘極。
然後，通過蝕刻單元陣列區CAR的第一導電層109來形成溝槽111。接著，用犧牲層113來填充溝槽111。
參見圖2B，可以在包括了被犧牲層113填充的溝槽111的第一導電層109上進一步形成第二導電層115。接著，通過蝕刻第一導電層109和第二導電層115來形成管道閘極PG和驅動閘極DG。在這種情況下，閘極絕緣層105可以被進一步蝕刻，使得第一閘極絕緣圖案105A可以形成在管道閘極PG之下、而第二閘極絕緣圖案105B可以形成在驅動閘極DG之下。
管道閘極PG可以由其中堆疊了第一導電圖案109A和第二導電圖案115A的結構形成。管道閘極PG從單元陣列區CAR朝著接觸區CTR延伸。
驅動閘極DG可以與管道閘極PG同時形成，且可以以其中堆疊了第一導電圖案109B和第二導電圖案115B的結構形成。
隨後，通過使用遮罩(未示出)作為雜質注入障壁，用於形成源極區S和汲極區D的雜質可以被注入到驅動閘極DG兩側的基板101中。然後，可以去除被用作雜質注入障壁的遮罩。因而，在週邊電路區PAR中形成了驅動電晶體DTR。
參見圖2C，形成了填充管道閘極PG與驅動 閘極DG之間的空間的第一層間絕緣層121。接著，第一材料層131和第二材料層133交替堆疊在包括了第一層間絕緣層121、第一導電圖案109B和第二導電圖案115B的整個結構上。
所述第一材料層131可以形成在形成第二層間絕緣層之處。所述第二材料層133可以形成在形成字線或選擇線之處。選擇線可以形成在一個或多個層上。形成選擇線的層和形成字線的層可以具有相同或不同的厚度。
可以利用具有較大差異的蝕刻選擇性的材料層來形成第一材料層131和第二材料層133。例如，第一材料層131可以是能夠用作第二層間絕緣層的氧化物層，且第二材料層133可以是諸如多晶矽層、金屬層或金屬矽化物層的導電層。可替選地，第一材料層131可以是能夠用作第二層間絕緣層的氧化物層，且第二材料層133可以是能夠用作犧牲層的氮化物層。可替選地，第一材料層131可以是能夠用作犧牲層的未摻雜的多晶矽層，且第二材料層133可以是能夠用作字線或選擇線的摻雜多晶矽層。
接著，通過蝕刻單元陣列區CAR的第一材料層131和第二材料層133來形成第一和第二通孔141A和141B。第一和第二通孔141A和141B連接到溝槽111。如果第二導電層形成，則第一和第二通孔141A和141B可以通過進一步蝕刻管道閘極PG的第二導電圖案115A來形成。因而，溝槽111內部的犧牲層113暴露。
參見圖2D，通過去除犧牲層113來敞開溝槽111。結果，形成了U形通道孔，該U形通道孔包括第一通孔141A、與第一通孔141A連接的溝槽111以及與溝槽111連接的第二通孔141B。
接著，沿著限定了第一和第二通孔141A和141B以及溝槽111的表面來形成至少一層第三材料層151。第三材料層151可以包括電荷阻擋層、記憶層和穿隧絕緣層中至少一種。電荷阻擋層可以防止電荷朝著記憶體單元的字線移動，且可以是介電常數比矽氧化物層的介電常數大的高電介質層或氧化物層。記憶層用作記憶體單元的資料儲存層，且可以是能夠將電荷俘獲其中的氮化物層。穿隧絕緣層可以由氧化物形成。
接著，沿著限定了第一和第二通孔141A和141B以及溝槽111並且其中形成了第三材料層151的表面來形成通道結構CH。通道結構CH可以形成為具有開口中心部分的管形。通道結構CH包括形成在第一通孔141A內部的第一通道層153A、形成在第二通孔141B內部的第二通道層153B、以及形成在溝槽111內部以耦接第一通道層153A和第二通道層153B的管道通道層153C。通道結構CH可以由諸如多晶矽層的半導體材料形成。
接著，用第一絕緣層155來填充通道結構CH的中心部分。
管道通道層153C的底部表面和側壁被管道閘極PG的第一導電圖案109A包圍。此外，管道通道層 153C的頂部表面可以被管道閘極PG的第二導電圖案115A覆蓋。第二導電圖案115A可以用來增強被施加給管道通道層153C的電場。
參見圖2E，第一材料層131和第二材料層133被蝕刻，使得第一材料層131的邊緣和第二材料層133的邊緣在接觸區CTR具有台階結構。在這種情況下，第一材料層131和第二材料層133在週邊電路區PAR中可以被去除。為了將第一材料層131和第二材料層133圖案化成台階結構，在第一材料層131和第二材料層133上形成光阻圖案(未示出)，然後使用光阻圖案作為蝕刻障壁來反復蝕刻第一材料層131和第二材料層133。每次執行第一材料層131和第二材料層133的蝕刻處理，光阻圖案的尺寸都被減少。在形成台階結構之後，去除剩餘的光阻圖案。
然後，在形成了台階結構的整個結構上形成第三層間絕緣層161。第三層間絕緣層161填充其中第一材料層131和第二材料層133被蝕刻掉的區域。第三層間絕緣層161覆蓋了接觸區CTR的台階結構和週邊電路區PAR的驅動電晶體DTR。第三層間絕緣層的表面可以是平坦的。為了將第三層間絕緣層161的表面平坦化，可以執行化學機械拋光(CMP)處理。
參見圖2F，通過蝕刻單元陣列區CAR的第一材料層131和第二材料層133來形成狹縫171。第一材料層131和第二材料層133可以通過狹縫171針對每個記憶塊而隔離、或者針對每個線而隔離。此外，第一 材料層131和第二材料層133的側表面透過狹縫171而暴露。狹縫171可以形成在第一通道層153A和第二通道層153B之間，以便將第一材料層131和第二材料層133劃分成圍繞第一通道層153A的部分和圍繞第二通道層153B的部分。
後續處理可以根據第一材料層131和第二材料層133的成分而變化。
例如，如果第一材料層131由可以用作第二層間絕緣層的氧化物層形成、而第二材料層133是可以用作犧牲層的氮化物層，則透過狹縫171暴露的第二材料層133可以通過選擇性蝕刻處理來去除。從而，第一凹陷區173被形成在去除了第二材料層133的區域中。此外，第二層間絕緣層圖案ILD從第一材料層131形成。
參見圖2G，通過用導電材料填充第一凹陷區173來形成用作字線和選擇線的導電圖案181A至181E。導電圖案181A至181E之中至少一層最上方導電圖案可以用作選擇線。下導電圖案可以用作字線。圍繞第一通道層153A的選擇線可以是第一選擇線，圍繞第二通道層153B的選擇線可以是第二選擇線。第一選擇線和第二選擇線中一個是源極選擇線，第一選擇線和第二選擇線中剩餘的一個是汲極選擇線。在用導電材料填充第一凹陷區173之前，可以在第一凹陷區173的內表面中形成電荷阻擋層、記憶層和穿隧絕緣層中的至少一種。例如，可以沿著限定了第一凹陷區173的內表面形成電荷阻擋層、記憶層和穿隧絕緣層之中的層，其中沿著限 定了第一通孔141A和第二通孔141B的內表面未形成所述層。
雖然附圖中沒有示出，但是如果第一材料層131是能夠用作第二層間絕緣層的氧化物層、且第二材料層133是導電層，則導電圖案181A至181E以及第二層間絕緣圖案ILD可以由狹縫171來限定。
可替選地，如果第一材料層131是能夠用作犧牲層的未摻雜多晶矽層、且第二材料層133是摻雜多晶矽層，則導電圖案181A至181E可以由狹縫171來限定。在這個例子中，通過選擇性蝕刻處理僅去除透過狹縫171暴露的第一材料層131。從而，在去除了第一材料層131的區域中形成了第一凹陷區。接著，通過利用用於第二層間絕緣層的絕緣材料來填充第一凹陷區，形成第二層間絕緣圖案ILD。
如上所述，在通過各種處理形成導電圖案181A至181E以及第二層間絕緣圖案ILD之後，在狹縫171中形成第二絕緣層183。
參見圖2H，通過使用遮罩(未示出)作為蝕刻障壁、利用蝕刻處理來將單元陣列區CAR的第一絕緣層155、以及接觸區CTR和週邊電路區PAR的第三層間絕緣層161蝕刻掉部分厚度，來形成第二至第五凹陷區191A至191D。因而，第一絕緣層155的高度低於第一和第二通道層153A和153B的高度。這裏，遮罩可以被形成為用於定義第二至第五凹陷區191A至191D的圖案，且可以在形成第二至第五凹陷區191A至191D之後 被去除。
第二至第五凹陷區191A至191D可以被形成為具有相同或不同的深度。例如，如果第一絕緣層155和第三層間絕緣層161由相同材料形成，則第二至第五凹陷區191A至191D可以被形成為具有相同深度。可替選地，如果第一絕緣層155和第三層間絕緣層161由不同材料形成，則第二至第五凹陷區191A至191D可以具有不同的深度。
第二凹陷區191A設置在週邊電路區PAR中，第三凹陷區191B設置在接觸區CTR中，第四凹陷區191C設置在第一通孔141A內部，第五凹陷區191D設置在第二通孔141B內部。
可以形成多個第二和第三凹陷區191A和191B。多個第二和第三凹陷區191A和191B的形狀和尺寸可以基於待形成的記憶體的尺寸。此外，第二凹陷區191A可以與驅動電晶體DTR分隔開或者與驅動電晶體DTR重疊。
參見圖21，第二至第五凹陷區191A至191D被導電材料填充。因而，第一電阻器195A形成在第二凹陷區191A內，以及第二電阻器195B形成在第三凹陷區191B內。因而，限定了與週邊電路區PAR重疊的第一電阻元件區RAR1、並且限定了與接觸區CTR重疊的第二電阻元件區RAR2。
第一電阻器195A或第二電阻器195B的形狀或尺寸可以基於期望的電阻器的尺寸或形狀而變化。
此外，第一導電插塞195C形成在第四凹陷區191C中，第二導電插塞195D形成在第五凹陷區191D中。第一和第二導電插塞195C和195D耦接到將要在後續處理中形成在通道結構CH上的接觸插塞，以用來改善針對接觸插塞的接觸電阻。此外，第一和第二導電插塞195C和195D以及第一和第二電阻器195A和195B可以由摻雜多晶矽層形成。在這種情況下，第一和第二導電插塞195C和195D可以與用於選擇線的導電圖案(例如，導電圖案181E)重疊以便用作源極區和汲極區。
當第二至第五凹陷區191A至191D被導電材料填充時，可以執行平坦化處理使得導電材料僅保留在第二至第五凹陷區191A至191D內部。在這種情況下，用於限定第二至第五凹陷區191A至191D的遮罩可以用作平坦化停止層。在這種情況下，用於限定第二至第五凹陷區191A至191D的遮罩可以在第一和第二電阻器195A和195B以及第一和第二導電插塞195C和195D形成之後被去除。
如上所述，單元陣列區CAR的第一和第二導電插塞195C和195D、以及第一和第二電阻器195A和195B可以同時形成，所以製造包括了電阻器的半導體裝置的處理可以被簡化。第一和第二電阻器195A和195B以及第一和第二導電插塞195C和195D可以同時形成，使得第一和第二電阻器195A和195B可以具有與第一和第二導電插塞195C和195D相同的高度。第一和第二電阻器195A和195B可以通過第三層間絕緣層161與驅動 電晶體DTR以及導電圖案181A至181E分隔開。因而，獲得了其中第一和第二電阻器195A和195B可以分別與週邊電路區PAR和接觸區CTR重疊的第一和第二電阻元件區RAR1和RAR2，由此提高了半導體裝置的集成度。
在示例性實施例中，單元串沿著包括了第一和第二通道層153A和153B的通道結構CH形成為U形，並且高於單元陣列區CAR中的基板101以及高於耦接第一和第二通道層153A和153B的管道通道層153C而延伸。第一和第二通道層153A和153B形成在第一和第二通孔141A和141B中，且穿通交替堆疊在基板101上的第二層間絕緣圖案ILD和導電圖案181A至181E。因而，第一和第二通道層153A和153B被第二層間絕緣圖案ILD和導電圖案181A至181E圍繞。管道通道層153C被設置在管道閘極PG的溝槽111內，其中溝槽111被形成在第一和第二通道層153A和153B之下並堆疊在基板101之上。因而，管道通道層153C被管道閘極PG圍繞。管道電晶體被限定在管道層153C與管道閘極PG的相交部分中。記憶體單元被限定在第一和第二通道層153A和153B與用於字線的導電圖案(例如，導電圖案181A至181D)的相交部分中，而選擇電晶體被限定在第一和第二通道層153A和153B與用於選擇線的導電圖案(例如，導電圖案181E)的相交部分中。
儘管附圖中沒有示出，但是在形成第一和第二導電插塞195C和195D以及第一和第二電阻器195A和195B之後，形成共通源極線、位元線、接觸插塞和金 屬配線。這裏，接觸插塞中的至少一個(例如第一接觸插塞)耦接到導電圖案181A至181E中的一個、接觸插塞中的至少一個(例如第二接觸插塞)耦接到驅動電晶體DTR、以及金屬配線中的至少一個耦接到第一和第二接觸插塞，使得驅動電晶體DTR可以與導電圖案181A至181E耦接。在這種情況下，穿通第三層間絕緣層161的第一接觸插塞被設置成未耦接到第二電阻器195B，且穿通第三層間絕緣層161的第二接觸插塞被設置成未耦接到第一電阻器195A。此外，儘管附圖中沒有示出，然而第三接觸插塞形成在第一電阻器195A和第二電阻器195B上，且耦接第三接觸插塞中的一部分的金屬配線可以被形成。因而，通過耦接第一電阻器195A和第二電阻器195B可以實現具有各種值的電阻器。
圖3是用於描述示例性半導體裝置及其製造方法的視圖。
該示例性半導體裝置包括：包含了單元陣列區CAR、接觸區CTR和週邊電路區PAR的基板201，以及與基板201上的接觸區CTR和週邊電路區PAR中的至少一個重疊的電阻元件區RAR1和RAR2。第一電阻元件區RAR1可以與週邊電路區PAR重疊，第二電阻元件區RAR2可以與接觸區CTR重疊。用於隔離元件的隔離層203可以形成在基板201內部。
單元串的源極區S1可以形成在單元陣列區CAR中的基板201內，耦接到源極區S1的多個單元串形成在單元陣列區CAR中的基板201上。每個單元串沿 著包括了通道層253的通道結構CH而形成，通道層253高於基板201的上部而延伸。
通道層253沿著限定通孔241的側壁來形成，通孔241穿通交替堆疊在基板201上的第一層間絕緣圖案ILD和導電圖案281A至281F。因而，通道層253耦接到源極區S1，且被第一層間絕緣圖案ILD和導電圖案281A至281F包圍。通道層253可以形成為具有開口中心部分的管形樣式，且管形的中心部分被第一絕緣層255填充。第一絕緣層255的高度可以比通道層253的高度低。
包括電荷停止層、記憶層或穿隧絕緣層的材料層251可以形成在通道層253與導電圖案281A至281F之間。材料層251可以延伸到通道層253與第一層間絕緣圖案ILD之間的空間中。
導電圖案281A至281F以及第一層間絕緣圖案ILD從單元陣列區CAR延伸到接觸區CTR。導電圖案281A至281F和第一層間絕緣圖案ILD的邊緣以台階結構形成在接觸區CTR中。
導電圖案281A至281F之中至少一層最下導電圖案可以用作第一選擇線。導電圖案281A至281F之中至少一層最上導電圖案可以用作第二選擇線。第一選擇線與第二選擇線之間的導電圖案可以用作字線。記憶體單元被限定在通道層253與用於字線的導電圖案(例如，導電圖案281B至281E)的相交部分中。第一選擇電晶體被限定在通道層253與用於第一選擇線的導電圖 案(例如，導電圖案281A)的相交部分中。第二選擇電晶體被限定在通道層253與用於第二選擇線的導電圖案(例如，導電圖案281F)的相交部分中。
導電圖案281A至281F和第一層間絕緣圖案ILD可以針對每個記憶塊或針對每個線被穿通導電圖案281A至281F和第一層間絕緣圖案ILD的狹縫271隔離。狹縫271可以形成在通道層253之間。狹縫271被第二絕緣層283填充。
驅動電晶體DTR形成在週邊電路區PAR中。驅動電晶體DTR包括形成在基板201上的閘極絕緣層205、形成在閘極絕緣層205上的驅動閘極DG、和形成在驅動閘極DG兩側的基板201內的源極區S2和汲極區D2。
驅動電晶體DTR、接觸區CTR的具有台階結構的導電圖案281A至281F以及第一層間絕緣圖案ILD被第二層間絕緣層261覆蓋。第二層間絕緣層261可以被形成為具有平坦結構。
至少一個第一凹陷區291A形成在週邊電路區PAR的第二層間絕緣層261中，且至少一個第二凹陷區291B形成在接觸區CTR的第二層間絕緣層261中。第三凹陷區291C被比通道層253低的第一絕緣層255限定在通孔241中。第一至第三凹陷區291A、291B和291C可以被形成為具有相同或不同的深度。第一電阻器295A形成在第一凹陷區291A中，第二電阻器295B形成在第二凹陷區291B中，以及導電插塞295C形成在第 三凹陷區291C中。第一電阻器295A可以與驅動電晶體DTR重疊。
單元陣列區CAR的第一導電插塞295C以及第一和第二電阻器295A和295B可以同時形成，使得製造包括了電阻器的半導體裝置的處理可以被簡化。第一和第二電阻器295A和295B以及導電插塞295C可以同時形成，使得第一和第二電阻器295A和295B的高度可以與導電插塞295C的高度相同。第一和第二電阻器295A和295B可以通過第二層間絕緣層261與驅動電晶體DTR以及導電圖案281A至281F分隔開。第一電阻元件區RAR1可以與週邊電路區PAR重疊，第二電阻元件區RAR2可以與接觸區CTR重疊，由此提高半導體裝置的集成度。
以下將更詳細描述製造半導體裝置的示例性方法。
隔離層203形成在包括單元陣列區CAR、接觸區CTR和週邊電路區PAR的基板201上。用於形成阱結構的雜質和用於調整閾值電壓的雜質可以被注入到基板201中。此外，用於形成單元串的源極區S1的雜質可以被注入到基板201中。
接著，閘極絕緣層205和驅動閘極DG被形成在週邊電路區PAR中的基板201上，然後可以通過將雜質注入到驅動閘極DG兩側的基板201中來形成源極區S2和汲極區D2。結果，形成了驅動電晶體DTR。
接著，第一材料層131和第二材料層133如 圖2C所示交替堆疊。通過蝕刻第一材料層131和第二材料層133來形成通孔241。隨後，沿著通孔241的表面形成包括電荷阻擋層、記憶層或穿隧絕緣層中至少一種的材料層251，且通道層253和第一絕緣層255如圖2D所示形成。
後續處理類似於參考圖2E至2I描述的上述處理。
圖4是示出示例性記憶體系統的配置圖。
參見圖4，示例性記憶體系統1100可以包括非揮發性記憶體裝置1120和記憶體控制器1110。
非揮發性記憶體裝置1120可以包括結合圖1至3描述的半導體記憶體裝置。另外，非揮發性記憶體裝置1120可以是包括了多個快閃記憶體晶片的多晶片封裝體。
記憶體控制器1110被配置成控制非揮發性記憶體裝置1120，且可以包括SRAM 1111、CPU 1112、主機介面1113、ECC 1114和記憶體介面1115。SRAM 1111用作CPU 1112的操作記憶體，CPU 1112執行針對記憶體控制器1110的資料交換的總控制操作，且主機介面1113包括與記憶體系統1100耦接的主機的資料交換協定。另外，ECC 1114檢測和糾正從非揮發性記憶體裝置1120讀取的資料中包括的錯誤，以及記憶體介面1115與非揮發性記憶體裝置1120進行介面。另外，記憶體控制器1110還可以包括儲存用於與主機介面的代碼資料的ROM等。
具有上述配置的記憶體系統1100可以是其中組合了非揮發性記憶體裝置1120和記憶體控制器1110的固態硬碟(SSD)或記憶卡。例如，當記憶體系統1100是SSD時，記憶體控制器1110可以經由諸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI或IDE的各種介面協定中的一種來與外部設備(例如主機)通信。
圖5是示出示例性計算系統的配置圖。
參見圖5，示例性計算系統1200可以包括與系統匯流排1260電連接的CPU 1220、RAM 1230、用戶介面1240、數據機1250和記憶體系統1210。另外，當計算系統1200是移動設備時，計算系統1200可以進一步包括用於向計算系統1200供應操作電壓的電池，計算系統1200還可以包括應用晶片組、相機圖像處理器(CIS)或移動DRAM。
如結合圖4所描述的那樣，記憶體系統1210可以包括非揮發性記憶體裝置1212和記憶體控制器1211。
如上所述，在附圖和說明書中描述了實施例。本文所使用的特定術語是為了說明的目的，且不對申請專利範圍中限定的本發明的範圍構成限制。因而，本領域技術人員將理解到，可以在不脫離本公開的實質和範圍的情況下進行各種修改和實施其他等同示例。因此，本發明唯一的技術保護範圍將由所附申請專利範圍的技術實質來限定。
101‧‧‧基板
103‧‧‧隔離層
111‧‧‧溝槽
141A‧‧‧第一通孔
141B‧‧‧第二通孔
151‧‧‧第三材料層
153A‧‧‧第一通道層
153B‧‧‧第二通道層
153C‧‧‧管道通道層
155‧‧‧第一絕緣層
161‧‧‧第三層間絕緣層
181A至181E‧‧‧導電圖案
191A‧‧‧第二凹陷區
191B‧‧‧第三凹陷區
191C‧‧‧第四凹陷區
191D‧‧‧第五凹陷區
195A‧‧‧第一電阻器
195B‧‧‧第二電阻器
195C‧‧‧第一導電插塞
195D‧‧‧第二導電插塞
CAR‧‧‧單元陣列區
CH‧‧‧通道結構
CTR‧‧‧接觸區
DTR‧‧‧驅動電晶體
ILD‧‧‧第二層間絕緣圖案
PAR‧‧‧週邊電路區
PG‧‧‧管道閘極
RAR1、RAR2‧‧‧電阻元件區

Claims (17)

  1. 一種半導體裝置，包括：基板，所述基板包括第一區和第二區；第一層間絕緣層和導電圖案，所述第一層間絕緣層和所述導電圖案交替堆疊在所述基板的第一區上；第二層間絕緣層，所述第二層間絕緣層覆蓋所述第一層間絕緣層和所述導電圖案；通孔，所述通孔穿通所述第一層間絕緣層和所述導電圖案；通道層，所述通道層沿著所述通孔的表面形成，使得所述通道層為具有開口中心部分的管形；以及電阻器，所述電阻器形成在所述基板的第二區中的第二層間絕緣層中，其中所述電阻器係位於所述通道層的頂端部的高度；其中，所述第一區係單元陣列區，記憶體單元係配置在所述單元陣列區，所述第二區包含接觸區及週邊電路區，自所述單元陣列區延伸的導體圖案的邊緣係配置在該接觸區，用於驅動所述記憶體單元的驅動電晶體係配置在所述週邊電路區，以及其中，所述電阻器係與所述接觸區及所述週邊電路區之至少一者重疊。
  2. 如申請專利範圍第1項所述的半導體裝置，進一步包括：絕緣層，所述絕緣層形成在所述通道層的所述中心部分中，其中所述絕緣層的高度小於所述通道層的 高度；以及導電插塞，所述導電插塞形成在所述通道層的位於所述絕緣層上的中心部分中。
  3. 如申請專利範圍第2項所述的半導體裝置，其中，所述導電插塞由與所述電阻器相同的材料形成。
  4. 如申請專利範圍第2項所述的半導體裝置，其中，所述導電插塞和所述電阻器具有相同高度。
  5. 如申請專利範圍第1項所述的半導體裝置，其中，所述導電圖案的邊緣和所述第一層間絕緣層的邊緣從所述第一區延伸至所述接觸區，使得在所述基板的接觸區上形成了台階結構。
  6. 如申請專利範圍第5項所述的半導體裝置，其中，所述驅動電晶體之每一者包括：驅動閘極，所述驅動閘極形成在所述基板的週邊電路區中，其中所述驅動閘極被所述第二層間絕緣層覆蓋且被設置成與所述台階結構相鄰，其中所述電阻器包括與所述驅動閘極重疊的第一電阻器。
  7. 如申請專利範圍第5項所述的半導體裝置，其中所述電阻器包括設置在覆蓋所述台階結構的第二層間絕緣層中的第二電阻器。
  8. 如申請專利範圍第1項所述的半導體裝置，其中所述電阻器由多晶矽形成。
  9. 一種製造半導體裝置的方法，所述方法包括：在包括第一區和第二區的基板上交替堆疊第一材 料層和第二材料層；蝕刻形成在所述第二區上的第一材料層和第二材料層；形成層間絕緣層，所述層間絕緣層填充在所述第一材料層和第二材料層被蝕刻掉的區域中；形成通孔，所述通孔穿通形成在所述基板的第一區上的第一材料層和第二材料；沿著限定所述通孔的表面形成管形通道層，使得所述通道層具有開口中心部分；通過蝕刻所述基板的第二區上的層間絕緣層來形成第一凹陷區；以及在所述第一凹陷區內形成電阻器，使得所述電阻器係位於所述通道層的頂端部的高度，其中，所述第一區係單元陣列區，記憶體單元係配置在所述單元陣列區，所述第二區包含接觸區及週邊電路區，自所述單元陣列區延伸的第一材料層及第二材料層的邊緣係配置在該接觸區，用於驅動所述記憶體單元的驅動電晶體係配置在所述週邊電路區，以及其中，所述電阻器係與所述接觸區及所述週邊電路區之至少一者重疊。
  10. 如申請專利範圍第9項所述的方法，進一步包括：在所述管形通道層的中心部分中形成絕緣層；通過蝕刻所述絕緣層來在所述通孔中形成第二凹陷區；以及 在所述第二凹陷區中形成導電插塞。
  11. 如申請專利範圍第10項所述的方法，其中，形成所述第二凹陷區和形成所述第一凹陷區被同時執行。
  12. 如申請專利範圍第10項所述的方法，其中形成導電插塞和形成電阻器被同時執行。
  13. 如申請專利範圍第9項所述的方法，進一步包括：在形成所述第一材料層和所述第二材料層之前在所述週邊電路區中形成所述驅動電晶體之每一者的驅動閘極。
  14. 如申請專利範圍第13項所述的方法，其中，形成電阻器進一步包括：形成第一電阻器以重疊所述驅動閘極。
  15. 如申請專利範圍第9項所述的方法，其中，蝕刻所述第一材料層和所述第二材料層進一步包括：蝕刻所述接觸區中的所述第一材料層和所述第二材料層以具有台階結構。
  16. 如申請專利範圍第15項所述的方法，其中，所述層間絕緣層覆蓋所述台階結構，並且所述電阻器包括設置在所述層間絕緣層中的第二電阻器。
  17. 如申請專利範圍第9項所述的方法，其中，所述電阻器由摻雜多晶矽層形成。
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