CN103872005B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN103872005B
CN103872005B CN201310299558.XA CN201310299558A CN103872005B CN 103872005 B CN103872005 B CN 103872005B CN 201310299558 A CN201310299558 A CN 201310299558A CN 103872005 B CN103872005 B CN 103872005B
Authority
CN
China
Prior art keywords
interlayer insulating
area
insulating film
layer
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201310299558.XA
Other languages
English (en)
Other versions
CN103872005A (zh
Inventor
李东基
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mimi Ip Co ltd
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN103872005A publication Critical patent/CN103872005A/zh
Application granted granted Critical
Publication of CN103872005B publication Critical patent/CN103872005B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02595—Microstructure polycrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H10N70/25—Multistable switching devices, e.g. memristors based on bulk electronic defects, e.g. trapping of electrons
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/841—Electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/883—Oxides or nitrides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

公开了一种半导体器件，所述半导体器件具有包括第一区和第二区的衬底。第一层间绝缘层和导电图案交替层叠在所述衬底的第一区上。第二层间绝缘层覆盖所述第一层间绝缘层和所述导电图案。电阻器形成在所述衬底的第二区中的第二层间绝缘层中。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请基于2012年12月13日提交至韩国专利局的申请号为10-2012-0145241的韩国专利申请并要求其优先权，其全部公开内容通过引用合并于此。
技术领域
本发明涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括电阻器的半导体器件及其制造方法。
背景技术
半导体器件在电路中使用电阻器用于施加或控制半导体器件的操作电压以便产生期望的偏置电平。电阻器典型地被用在用于分配电压的泵浦调节器电路中。由于电阻器形成在具有特定尺寸的单层中，数个电阻器需要利用接触插塞和金属布线来耦接，以实现需要的电阻值。
同时，为了提高半导体器件的集成度，已经提出了其中存储单元是三维布置的3D半导体器件。3D半导体器件包括单元阵列区、接触区、外围区和电阻元件区。单元阵列区是其中形成了用于储存数据的存储单元和与存储单元耦接的字线和位线的区域。接触区是其中布置了从单元阵列区起延伸的字线的区域。外围电路区是其中布置了配置用于驱动存储单元的电路的驱动晶体管的区域。电阻元件区是其中形成了电阻器的区域。
布置在接触区中的字线和外围电路区的驱动晶体管可以通过接触插塞和金属布线而电耦接。电阻元件区中的电阻器和外围电路区中的驱动晶体管被同时形成，使得驱动晶体管和电阻器需要被布置在衬底的不同区域中。此外，由于多个电阻器形成在电阻元件区中，电阻元件区的面积在半导体器件的整个面积中占了较大部分。因而，因电阻元件区而引起提高半导体器件的集成度存在限制。
发明内容
本发明致力于提供一种能够提高集成度的半导体器件及其制造方法。
一种示例性的半导体器件包括：衬底，所述衬底包括第一区和第二区；第一层间绝缘层和导电图案，所述第一层间绝缘层和导电图案交替层叠在所述衬底的第一区上；第二层间绝缘层，所述第二层间绝缘层覆盖所述第一层间绝缘层和所述导电图案；以及电阻器，所述电阻器形成在所述衬底的第二区中的第二层间绝缘层中。
一种示例性的制造半导体器件的方法包括：在包括第一区和第二区的衬底上交替层叠第一材料层和第二材料层；刻蚀形成在所述第二区上的第一材料层和第二材料层；形成层间绝缘层，所述层间绝缘层填充在刻蚀了第一材料层和第二材料层的区域中；通过刻蚀所述衬底的第二区上的层间绝缘层来形成第一凹陷区；以及在所述第一凹陷区内形成电阻器。
附图说明
通过以下结合附图详细描述实施例，本发明的以上和其他的特征以及优点将变得更容易被本领域技术人员理解，其中：
图1是用于描述根据本发明示例性实施例的半导体器件的视图；
图2A至2I是用于描述根据本发明示例性实施例的半导体器件及其制造方法的视图；
图3是用于描述根据本发明示例性实施例的半导体器件及其制造方法的视图；
图4是示出示例性存储系统的配置图；以及
图5是示出示例性计算系统的配置图。
具体实施方式
此后，将参考附图详细描述本发明的各个实施例。然而，本发明不限于以下公开的实施例而是还可以用各种方式来实现，本发明的范围不限于以下的实施例。相反，提供实施例以更准确和全面地公开本发明，并将本发明的实质传递给本发明所属的领域的普通技术人员，本发明的范围应通过本发明的权利要求来理解。
图1是用于描述根据本发明示例性实施例的半导体器件的视图。
参见图1，根据本发明示例性实施例的半导体器件包括单元阵列区CAR、一个或多个接触区CTR、一个或多个外围电路区PAR以及一个或多个电阻元件区RAR1和RAR2。单元阵列区CAR是其中形成了单元串、字线、第一和第二选择线以及位线的区域。每个单元串包括第一和第二选择晶体管以及耦接在第一和第二选择晶体管之间的存储单元。位线是与单元串耦接的导电图案。字线是与存储单元的栅极耦接的导电图案。第一和第二选择线是分别与第一和第二选择晶体管的栅极耦接的导电图案。
接触区CTR是其中布置了从单元阵列区CAR起延伸的字线的边缘以及从单元阵列区CAR起延伸的第一和第二选择线的边缘的区域。接触区CTR可以设置在单元阵列区CAR的两侧。
外围电路区PAR是其中布置了配置为用于驱动存储单元的电路的驱动晶体管的区域。外围电路区PAR可以与接触区CTR相邻设置。尽管在图中没有说明，但是外围电路区PAR可以与单元阵列区CAR相邻设置。驱动晶体管可以通过接触插塞和金属布线耦接到接触区CTR的字线、第一选择线或第二选择线。
电阻元件区RAR1和RAR2是其中布置了分配电压的电阻器的区域。电阻元件区RAR1和RAR2可以与外围电路区PAR和接触区CTR中至少一种重叠。例如，电阻元件区RAR1和RAR2可以包括与外围电路区PAR重叠的第一电阻元件区RAR1以及与接触区CTR重叠的第二电阻元件区RAR2。
如上所述，示例性半导体器件包括与外围电路区PAR和接触区CTR中的至少一种重叠的电阻元件区RAR1和RAR2。因而，无需在衬底中准备用于设置电阻元件区RAR1和RAR2的独立空间，由此实现了半导体器件的高集成度。
以下将参考附图更详细地描述示例性电阻器。为了便于描述，以下基于一个单元串和一个驱动晶体管来说明单元阵列区和外围电路区，但是外围电路区中也可以形成多个驱动晶体管、且单元阵列区中也可以形成多个单元串。
图2A至2I是用于描述示例性的半导体器件及其制造方法的视图。
参见图2A，在包括了单元阵列区CAR、接触区CTR和外围电路区PAR的衬底101中形成隔离层103。用于形成阱结构的杂质和用于调节阈值电压的杂质可以被注入到衬底101中。
接着，在衬底101上顺序形成栅绝缘层105和第一导电层109。栅绝缘层105可以在单元阵列区CAR和外围电路区PAR中具有相同厚度。与在单元阵列区CAR中相比，栅绝缘层105可以在外围电路区PAR中更厚。与在单元阵列区CAR中相比，栅绝缘层105可以在外围电路区PAR中更薄。第一导电层109可以用作管道晶体管的管道栅和驱动晶体管的驱动栅。
然后，通过刻蚀单元阵列区CAR的第一导电层109来形成沟槽111。接着，用牺牲层113来填充沟槽111。
参见图2B，可以在包括了被牺牲层113填充的沟槽111的第一导电层109上进一步形成第二导电层115。接着，通过刻蚀第一导电层109和第二导电层115来形成管道栅PG和驱动栅DG。在这种情况下，栅绝缘层105可以被进一步刻蚀，使得第一栅绝缘图案105A可以形成在管道栅PG之下、而第二栅绝缘图案105B可以形成在驱动栅DG之下。
管道栅PG可以由其中层叠了第一导电图案109A和第二导电图案115A的结构形成。管道栅PG从单元阵列区CAR朝着接触区CTR延伸。
驱动栅DG可以与管道栅PG同时形成，且可以以其中层叠了第一导电图案109B和第二导电图案115B的结构形成。
随后，通过使用掩模（未示出）作为杂质注入阻挡部，用于形成源极区S和漏极区D的杂质可以被注入到驱动栅DG两侧的衬底101中。然后，可以去除被用作杂质注入阻挡部的掩模。因而，在外围电路区PAR中形成了驱动晶体管DTR。
参见图2C，形成了填充管道栅PG与驱动栅DG之间的空间的第一层间绝缘层121。接着，第一材料层131和第二材料层133交替层叠在包括了第一层间绝缘层121、第一导电图案109B和第二导电图案115B的整个结构上。
所述第一材料层131可以形成在形成第二层间绝缘层之处。所述第二材料层133可以形成在形成字线或选择线之处。选择线可以形成在一个或多个层上。形成选择线的层和形成字线的层可以具有相同或不同的厚度。
可以利用具有较大差异的刻蚀选择性的材料层来形成第一材料层131和第二材料层133。例如，第一材料层131可以是能够用作第二层间绝缘层的氧化物层，且第二材料层133可以是诸如多晶硅层、金属层或金属硅化物层的导电层。可替选地，第一材料层131可以是能够用作第二层间绝缘层的氧化物层，且第二材料层133可以是能够用作牺牲层的氮化物层。可替选地，第一材料层131可以是能够用作牺牲层的未掺杂的多晶硅层，且第二材料层133可以是能够用作字线或选择线的掺杂多晶硅层。
接着，通过刻蚀单元阵列区CAR的第一材料层131和第二材料层133来形成第一和第二通孔141A和141B。第一和第二通孔141A和141B连接到沟槽111。如果第二导电层形成，则第一和第二通孔141A和141B可以通过进一步刻蚀管道栅PG的第二导电图案115A来形成。因而，沟槽111内部的牺牲层113暴露。
参见图2D，通过去除牺牲层113来敞开沟槽111。结果，形成了U形沟道孔，该U形沟道孔包括第一通孔141A、与第一通孔141A连接的沟槽111以及与沟槽111连接的第二通孔141B。
接着，沿着限定了第一和第二通孔141A和141B以及沟槽111的表面来形成至少一层第三材料层151。第三材料层151可以包括电荷阻挡层、存储层和隧道绝缘层中至少一种。电荷阻挡层可以防止电荷朝着存储单元的字线移动，且可以是介电常数比硅氧化物层的介电常数大的高电介质层或氧化物层。存储层用作存储单元的数据储存层，且可以是能够将电荷俘获其中的氮化物层。隧道绝缘层可以由氧化物形成。
接着，沿着限定了第一和第二通孔141A和141B以及沟槽111并且其中形成了第三材料层151的表面来形成沟道结构CH。沟道结构CH可以形成为具有开口中心部分的管形。沟道结构CH包括形成在第一通孔141A内部的第一沟道层153A、形成在第二通孔141B内部的第二沟道层153B、以及形成在沟槽111内部以耦接第一沟道层153A和第二沟道层153B的管道沟道层153C。沟道结构CH可以由诸如多晶硅层的半导体材料形成。
接着，用第一绝缘层155来填充沟道结构CH的中心部分。
管道沟道层153C的底部表面和侧壁被管道栅PG的第一导电图案109A包围。此外，管道沟道层153C的顶部表面可以被管道栅PG的第二导电图案115A覆盖。第二导电图案115A可以用来增强被施加给管道沟道层153C的电场。
参见图2E，第一材料层131和第二材料层133被刻蚀，使得第一材料层131的边缘和第二材料层133的边缘在接触区CTR具有台阶结构。在这种情况下，第一材料层131和第二材料层133在外围电路区PAR中可以被去除。为了将第一材料层131和第二材料层133图案化成台阶结构，在第一材料层131和第二材料层133上形成光刻胶图案（未示出），然后使用光刻胶图案作为刻蚀阻挡部来反复刻蚀第一材料层131和第二材料层133。每次执行第一材料层131和第二材料层133的刻蚀工艺，光刻胶图案的尺寸都被减少。在形成台阶结构之后，去除剩余的光刻胶图案。
然后，在形成了台阶结构的整个结构上形成第三层间绝缘层161。第三层间绝缘层161填充其中第一材料层131和第二材料层133被刻蚀掉的区域。第三层间绝缘层161覆盖了接触区CTR的台阶结构和外围电路区PAR的驱动晶体管DTR。第三层间绝缘层的表面可以是平坦的。为了将第三层间绝缘层161的表面平坦化，可以执行化学机械抛光（CMP）工艺。
参见图2F，通过刻蚀单元阵列区CAR的第一材料层131和第二材料层133来形成狭缝171。第一材料层131和第二材料层133可以通过狭缝171针对每个存储块而隔离、或者针对每个线而隔离。此外，第一材料层131和第二材料层133的侧表面透过狭缝171而暴露。狭缝171可以形成在第一沟道层153A和第二沟道层153B之间，以便将第一材料层131和第二材料层133划分成围绕第一沟道层153A的部分和围绕第二沟道层153B的部分。
后续工艺可以根据第一材料层131和第二材料层133的成分而变化。
例如，如果第一材料层131由可以用作第二层间绝缘层的氧化物层形成、而第二材料层133是可以用作牺牲层的氮化物层，则透过狭缝171暴露的第二材料层133可以通过选择性刻蚀工艺来去除。从而，第一凹陷区173被形成在去除了第二材料层133的区域中。此外，第二层间绝缘层图案ILD从第一材料层131形成。
参见图2G，通过用导电材料填充第一凹陷区173来形成用作字线和选择线的导电图案181A至181E。导电图案181A至181E之中至少一层最上方导电图案可以用作选择线。下导电图案可以用作字线。围绕第一沟道层153A的选择线可以是第一选择线，围绕第二沟道层153B的选择线可以是第二选择线。第一选择线和第二选择线中一个是源极选择线，第一选择线和第二选择线中剩余的一个是漏极选择线。在用导电材料填充第一凹陷区173之前，可以在第一凹陷区173的内表面中形成电荷阻挡层、存储层和隧道绝缘层中的至少一种。例如，可以沿着限定了第一凹陷区173的内表面形成电荷阻挡层、存储层和隧道绝缘层之中的层，其中沿着限定了第一通孔141A和第二通孔141B的内表面未形成所述层。
虽然附图中没有示出，但是如果第一材料层131是能够用作第二层间绝缘层的氧化物层、且第二材料层133是导电层，则导电图案181A至181E以及第二层间绝缘图案ILD可以由狭缝171来限定。
可替选地，如果第一材料层131是能够用作牺牲层的未掺杂多晶硅层、且第二材料层133是掺杂多晶硅层，则导电图案181A至181E可以由狭缝171来限定。在这个例子中，通过选择性刻蚀工艺仅去除透过狭缝171暴露的第一材料层131。从而，在去除了第一材料层131的区域中形成了第一凹陷区。接着，通过利用用于第二层间绝缘层的绝缘材料来填充第一凹陷区，形成第二层间绝缘图案ILD。
如上所述，在通过各种工艺形成导电图案181A至181E以及第二层间绝缘图案ILD之后，在狭缝171中形成第二绝缘层183。
参见图2H，通过使用掩模（未示出）作为刻蚀阻挡部、利用刻蚀工艺来将单元阵列区CAR的第一绝缘层155、以及接触区CTR和外围电路区PAR的第三层间绝缘层161刻蚀掉部分厚度，来形成第二至第五凹陷区191A至191D。因而，第一绝缘层155的高度低于第一和第二沟道层153A和153B的高度。这里，掩模可以被形成为用于定义第二至第五凹陷区191A至191D的图案，且可以在形成第二至第五凹陷区191A至191D之后被去除。
第二至第五凹陷区191A至191D可以被形成为具有相同或不同的深度。例如，如果第一绝缘层155和第三层间绝缘层161由相同材料形成，则第二至第五凹陷区191A至191D可以被形成为具有相同深度。可替选地，如果第一绝缘层155和第三层间绝缘层161由不同材料形成，则第二至第五凹陷区191A至191D可以具有不同的深度。
第二凹陷区191A设置在外围电路区PAR中，第三凹陷区191B设置在接触区CTR中，第四凹陷区191C设置在第一通孔141A内部，第五凹陷区191D设置在第二通孔141B内部。
可以形成多个第二和第三凹陷区191A和191B。多个第二和第三凹陷区191A和191B的形状和尺寸可以基于待形成的存储器的尺寸。此外，第二凹陷区191A可以与驱动晶体管DTR分隔开或者与驱动晶体管DTR重叠。
参见图2I，第二至第五凹陷区191A至191D被导电材料填充。因而，第一电阻器195A形成在第二凹陷区191A内，以及第二电阻器195B形成在第三凹陷区191B内。因而，限定了与外围电路区PAR重叠的第一电阻元件区RAR1、并且限定了与接触区CTR重叠的第二电阻元件区RAR2。
第一电阻器195A或第二电阻器195B的形状或尺寸可以基于期望的电阻器的尺寸或形状而变化。
此外，第一导电插塞195C形成在第四凹陷区191C中，第二导电插塞195D形成在第五凹陷区191D中。第一和第二导电插塞195C和195D耦接到将要在后续工艺中形成在沟道结构CH上的接触插塞，以用来改善针对接触插塞的接触电阻。此外，第一和第二导电插塞195C和195D以及第一和第二电阻器195A和195B可以由掺杂多晶硅层形成。在这种情况下，第一和第二导电插塞195C和195D可以与用于选择线的导电图案（例如，导电图案181E）重叠以便用作源极区和漏极区。
当第二至第五凹陷区191A至191D被导电材料填充时，可以执行平坦化工艺使得导电材料仅保留在第二至第五凹陷区191A至191D内部。在这种情况下，用于限定第二至第五凹陷区191A至191D的掩模可以用作平坦化停止层。在这种情况下，用于限定第二至第五凹陷区191A至191D的掩模可以在第一和第二电阻器195A和195B以及第一和第二导电插塞195C和195D形成之后被去除。
如上所述，单元阵列区CAR的第一和第二导电插塞195C和195D、以及第一和第二电阻器195A和195B可以同时形成，所以制造包括了电阻器的半导体器件的工艺可以被简化。第一和第二电阻器195A和195B以及第一和第二导电插塞195C和195D可以同时形成，使得第一和第二电阻器195A和195B可以具有与第一和第二导电插塞195C和195D相同的高度。第一和第二电阻器195A和195B可以通过第三层间绝缘层161与驱动晶体管DTR以及导电图案181A至181E分隔开。因而，获得了其中第一和第二电阻器195A和195B可以分别与外围电路区PAR和接触区CTR重叠的第一和第二电阻元件区RAR1和RAR2，由此提高了半导体器件的集成度。
在示例性实施例中，单元串沿着包括了第一和第二沟道层153A和153B的沟道结构CH形成为U形，并且高于单元阵列区CAR中的衬底101以及高于耦接第一和第二沟道层153A和153B的管道沟道层153C而延伸。第一和第二沟道层153A和153B形成在第一和第二通孔141A和141B中，且穿通交替层叠在衬底101上的第二层间绝缘图案ILD和导电图案181A至181E。因而，第一和第二沟道层153A和153B被第二层间绝缘图案ILD和导电图案181A至181E围绕。管道沟道层153C被设置在管道栅PG的沟槽111内，其中沟槽111被形成在第一和第二沟道层153A和153B之下并层叠在衬底101之上。因而，管道沟道层153C被管道栅PG围绕。管道晶体管被限定在管道层153C与管道栅PG的相交部分中。存储单元被限定在第一和第二沟道层153A和153B与用于字线的导电图案（例如，导电图案181A至181D）的相交部分中，而选择晶体管被限定在第一和第二沟道层153A和153B与用于选择线的导电图案（例如，导电图案181E）的相交部分中。
尽管附图中没有示出，但是在形成第一和第二导电插塞195C和195D以及第一和第二电阻器195A和195B之后，形成公共源级线、位线、接触插塞和金属布线。这里，接触插塞中的至少一个（例如第一接触插塞）耦接到导电图案181A至181E中的一个、接触插塞中的至少一个（例如第二接触插塞）耦接到驱动晶体管DTR、以及金属布线中的至少一个耦接到第一和第二接触插塞，使得驱动晶体管DTR可以与导电图案181A至181E耦接。在这种情况下，穿通第三层间绝缘层161的第一接触插塞被设置成未耦接到第二电阻器195B，且穿通第三层间绝缘层161的第二接触插塞被设置成未耦接到第一电阻器195A。此外，尽管附图中没有示出，然而第三接触插塞形成在第一电阻器195A和第二电阻器195B上，且耦接第三接触插塞中的一部分的金属布线可以被形成。因而，通过耦接第一电阻器195A和第二电阻器195B可以实现具有各种值的电阻器。
图3是用于描述示例性半导体器件及其制造方法的视图。
该示例性半导体器件包括：包含了单元阵列区CAR、接触区CTR和外围电路区PAR的衬底201，以及与衬底201上的接触区CTR和外围电路区PAR中的至少一个重叠的电阻元件区RAR1和RAR2。第一电阻元件区RAR1可以与外围电路区PAR重叠，第二电阻元件区RAR2可以与接触区CTR重叠。用于隔离元件的隔离层203可以形成在衬底201内部。
单元串的源极区S1可以形成在单元阵列区CAR中的衬底201内，耦接到源极区S1的多个单元串形成在单元阵列区CAR中的衬底201上。每个单元串沿着包括了沟道层253的沟道结构CH而形成，沟道层253高于衬底201的上部而延伸。
沟道层253沿着限定通孔241的侧壁来形成，通孔241穿通交替层叠在衬底201上的第一层间绝缘层图案ILD和导电图案281A至281F。因而，沟道层253耦接到源极区S1，且被第一层间绝缘层图案ILD和导电图案281A至281F包围。沟道层253可以形成为具有开口中心部分的管形样式，且管形的中心部分被第一绝缘层255填充。第一绝缘层255的高度可以比沟道层253的高度低。
包括电荷停止层、存储层或隧道绝缘层的材料层251可以形成在沟道层253与导电图案281A至281F之间。材料层251可以延伸到沟道层253与第一层间绝缘图案ILD之间的空间中。
导电图案281A至281F以及第一层间绝缘图案ILD从单元阵列区CAR延伸到接触区CTR。导电图案281A至281F和第一层间绝缘图案ILD的边缘以台阶结构形成在接触区CTR中。
导电图案281A至281F之中至少一层最下导电图案可以用作第一选择线。导电图案281A至281F之中至少一层最上导电图案可以用作第二选择线。第一选择线与第二选择线之间的导电图案可以用作字线。存储单元被限定在沟道层253与用于字线的导电图案（例如，导电图案281B至281E）的相交部分中。第一选择晶体管被限定在沟道层253与用于第一选择线的导电图案（例如，导电图案281A）的相交部分中。第二选择晶体管被限定在沟道层253与用于第二选择线的导电图案（例如，导电图案281F）的相交部分中。
导电图案281A至281F和第一层间绝缘图案ILD可以针对每个存储块或针对每个线被穿通导电图案281A至281F和第一层间绝缘图案ILD的狭缝271隔离。狭缝271可以形成在沟道层253之间。狭缝271被第二绝缘层283填充。
驱动晶体管DTR形成在外围电路区PAR中。驱动晶体管DTR包括形成在衬底201上的栅绝缘层205、形成在栅绝缘层205上的驱动栅DG、和形成在驱动栅DG两侧的衬底201内的源极区S2和漏极区D2。
驱动晶体管DTR、接触区CTR的具有台阶结构的导电图案281A至281F以及第一层间绝缘图案ILD被第二层间绝缘层261覆盖。第二层间绝缘层261可以被形成为具有平坦结构。
至少一个第一凹陷区291A形成在外围电路区PAR的第二层间绝缘层261中，且至少一个第二凹陷区291B形成在接触区CTR的第二层间绝缘层261中。第三凹陷区291C被比沟道层253低的第一绝缘层255限定在通孔241中。第一至第三凹陷区291A、291B和291C可以被形成为具有相同或不同的深度。第一电阻器295A形成在第一凹陷区291A中，第二电阻器295B形成在第二凹陷区291B中，以及导电插塞295C形成在第三凹陷区291C中。第一电阻器295A可以与驱动晶体管DTR重叠。
单元阵列区CAR的第一导电插塞295C以及第一和第二电阻器295A和295B可以同时形成，使得制造包括了电阻器的半导体器件的工艺可以被简化。第一和第二电阻器295A和295B以及导电插塞295C可以同时形成，使得第一和第二电阻器295A和295B的高度可以与导电插塞295C的高度相同。第一和第二电阻器295A和295B可以通过第二层间绝缘层261与驱动晶体管DTR以及导电图案281A至281F分隔开。第一电阻元件区RAR1可以与外围电路区PAR重叠，第二电阻元件区RAR2可以与接触区CTR重叠，由此提高半导体器件的集成度。
以下将更详细描述制造半导体器件的示例性方法。
隔离层203形成在包括单元阵列区CAR、接触区CTR和外围电路区PAR的衬底201上。用于形成阱结构的杂质和用于调整阈值电压的杂质可以被注入到衬底201中。此外，用于形成单元串的源极区S1的杂质可以被注入到衬底201中。
接着，栅绝缘层205和驱动栅DG被形成在外围电路区PAR中的衬底201上，然后可以通过将杂质注入到驱动栅DG两侧的衬底201中来形成源极区S2和漏极区D2。结果，形成了驱动晶体管DTR。
接着，第一材料层131和第二材料层133如图2C所示交替层叠。通过刻蚀第一材料层131和第二材料层133来形成通孔241。随后，沿着通孔241的表面形成包括电荷阻挡层、存储层或隧道绝缘层中至少一种的材料层251，且沟道层253和第一绝缘层255如图2D所示形成。
后续工艺类似于参考图2E至2I描述的上述工艺。
图4是示出示例性存储系统的配置图。
参见图4，示例性存储系统1100可以包括非易失性存储器件1120和存储器控制器1110。
非易失性存储器件1120可以包括结合图1至3描述的半导体存储器件。另外，非易失性存储器件1120可以是包括了多个快闪存储器芯片的多芯片封装。
存储器控制器1110被配置成控制非易失性存储器件1120，且可以包括SRAM1111、CPU1112、主机接口1113、ECC1114和存储器接口1115。SRAM1111用作CPU1112的操作存储器，CPU1112执行针对存储器控制器1110的数据交换的总控制操作，且主机接口1113包括与存储系统1100耦接的主机的数据交换协议。另外，ECC1114检测和纠正从非易失性存储器件1120读取的数据中包括的错误，以及存储器接口1115与非易失性存储器件1120进行接口。另外，存储器控制器1110还可以包括储存用于与主机接口的代码数据的ROM等。
具有上述配置的存储系统1100可以是其中组合了非易失性存储器件1120和存储器控制器1110的固态硬盘（SSD）或存储卡。例如，当存储系统1100是SSD时，存储器控制器1110可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI或IDE的各种接口协议中的一种来与外部设备（例如主机）通信。
图5是示出示例性计算系统的配置图。
参见图5，示例性计算系统1200可以包括与系统总线1260电连接的CPU1220、RAM1230、用户接口1240、调制解调器1250和存储系统1210。另外，当计算系统1200是移动设备时，计算系统1200可以进一步包括用于向计算系统1200供应操作电压的电池，计算系统1200还可以包括应用芯片组、相机图像处理器（CIS）或移动DRAM。
如结合图4所描述的那样，存储系统1210可以包括非易失性存储器件1212和存储器控制器1211。
如上所述，在附图和说明书中描述了实施例。本文所使用的特定术语是为了说明的目的，且不对权利要求中限定的本发明的范围构成限制。因而，本领域技术人员将理解到，可以在不脱离本公开的实质和范围的情况下进行各种修改和实施其他等同示例。因此，本发明唯一的技术保护范围将由所附权利要求的技术实质来限定。
通过以上实施例可以看出，本申请提供了如下的技术方案。
技术方案1.一种半导体器件，包括：
衬底，所述衬底包括第一区和第二区；
第一层间绝缘层和导电图案，所述第一层间绝缘层和所述导电图案交替层叠在所述衬底的第一区上；
第二层间绝缘层，所述第二层间绝缘层覆盖所述第一层间绝缘层和所述导电图案；以及
电阻器，所述电阻器形成在所述衬底的第二区中的第二层间绝缘层中。
技术方案2.如技术方案1所述的半导体器件，还包括：
通孔，所述通孔穿通所述第一层间绝缘层和所述导电图案；
沟道层，所述沟道层沿着所述通孔的表面形成，使得所述沟道层为具有开口中心部分的管形；
绝缘层，所述绝缘层形成在所述沟道层的所述中心部分中，其中所述绝缘层的高度小于所述沟道层的高度；以及
导电插塞，所述导电插塞形成在所述沟道层的位于所述绝缘层上的中心部分中
技术方案3.如技术方案2所述的半导体器件，其中，所述导电插塞由与所述电阻器相同的材料形成。
技术方案4.如技术方案2所述的半导体器件，其中，所述导电插塞和所述电阻器具有相同高度。
技术方案5.如技术方案1所述的半导体器件，其中，所述导电图案的边缘和所述第一层间绝缘层的边缘从所述第一区延伸至所述第二区，使得在所述衬底的第二区上形成了台阶结构。
技术方案6.如技术方案5所述的半导体器件，还包括：
驱动栅，所述驱动栅形成在所述衬底的第二区中，其中所述驱动栅被所述第二层间绝缘层覆盖、且被设置成与所述台阶结构相邻，
其中所述电阻器包括与所述驱动栅重叠的第一电阻器。
技术方案7.如技术方案5所述的半导体器件，其中所述电阻器包括设置在覆盖所述台阶结构的第二层间绝缘层中的第二电阻器。
技术方案8.如技术方案1所述的半导体器件，其中所述电阻器由多晶硅形成。
技术方案9.一种制造半导体器件的方法，所述方法包括：
在包括第一区和第二区的衬底上交替层叠第一材料层和第二材料层；
刻蚀形成在所述第二区上的第一材料层和第二材料层；
形成层间绝缘层，所述层间绝缘层填充在其中第一材料层和第二材料层被刻蚀掉的区域中；
通过刻蚀所述衬底的第二区上的层间绝缘层来形成第一凹陷区；以及
在所述第一凹陷区内形成电阻器。
技术方案10．如技术方案9所述的方法，还包括：
形成通孔，所述通孔穿通形成在所述衬底的第一区上的第一材料层和第二材料；
沿着限定所述通孔的表面形成管形沟道层，使得所述沟道层具有开口中心部分；
在所述管形沟道层的中心部分中形成绝缘层；
通过刻蚀所述绝缘层来在所述通孔中形成第二凹陷区；以及
在所述第二凹陷区中形成导电插塞。
技术方案11．如技术方案10所述的方法，其中，形成所述第二凹陷区和形成所述第一凹陷区被同时执行。
技术方案12.如技术方案10所述的方法，其中形成导电插塞和形成电阻器被同时执行。
技术方案13．如技术方案9所述的方法，还包括：
在形成所述第一材料层和所述第二材料层之前在所述第二区中形成驱动栅。
技术方案14.如技术方案13所述的方法，其中，形成电阻器还包括：
形成第一电阻器以重叠所述驱动栅。
技术方案15.如技术方案9所述的方法，其中，刻蚀所述第一材料层和所述第二材料层还包括：
刻蚀所述第二区中的所述第一材料层的边缘和所述第二材料层的边缘以具有台阶结构。
技术方案16.如技术方案15所述的方法，其中，所述层间绝缘层覆盖所述台阶结构，并且所述电阻器包括设置在所述层间绝缘层中的第二电阻器。
技术方案17.如技术方案9所述的方法，其中，所述电阻器由掺杂多晶硅层形成。

Claims (17)

1.一种半导体器件，包括：
衬底，所述衬底包括第一区和第二区；
第一层间绝缘层和导电图案，所述第一层间绝缘层和所述导电图案交替层叠在所述衬底的第一区上；
通孔，所述通孔穿通所述第一层间绝缘层和所述导电图案；
沟道层，所述沟道层沿着所述通孔的表面形成；
第二层间绝缘层，所述第二层间绝缘层覆盖所述第一层间绝缘层和所述导电图案；以及
电阻器，所述电阻器形成在所述衬底的第二区中的第二层间绝缘层中。
2.如权利要求1所述的半导体器件，还包括：
绝缘层，所述绝缘层形成在所述沟道层中，其中所述绝缘层的高度小于所述沟道层的高度；以及
导电插塞，所述导电插塞形成在位于所述绝缘层上的所述沟道层中，
其中，所述沟道层为具有开口中心部分的管形，所述绝缘层和所述导电插塞形成在所述沟道层的所述中心部分中。
3.如权利要求2所述的半导体器件，其中，所述导电插塞由与所述电阻器相同的材料形成。
4.如权利要求2所述的半导体器件，其中，所述导电插塞和所述电阻器具有相同高度。
5.如权利要求1所述的半导体器件，其中所述电阻器由多晶硅形成。
6.一种半导体器件，包括：
衬底，所述衬底包括第一区和第二区；
第一层间绝缘层和导电图案，所述第一层间绝缘层和所述导电图案交替层叠在所述衬底的第一区上；
第二层间绝缘层，所述第二层间绝缘层覆盖所述第一层间绝缘层和所述导电图案；以及
电阻器，所述电阻器形成在所述衬底的第二区中的第二层间绝缘层中，
其中，所述导电图案的边缘和所述第一层间绝缘层的边缘从所述第一区延伸至所述第二区，使得在所述衬底的第二区上形成了台阶结构。
7.如权利要求6所述的半导体器件，还包括：
驱动栅，所述驱动栅形成在所述衬底的第二区中，其中所述驱动栅被所述第二层间绝缘层覆盖、且被设置成与所述台阶结构相邻，
其中所述电阻器包括与所述驱动栅重叠的第一电阻器。
8.如权利要求6所述的半导体器件，其中所述电阻器包括设置在覆盖所述台阶结构的第二层间绝缘层中的第二电阻器。
9.一种制造半导体器件的方法，所述方法包括：
在包括第一区和第二区的衬底上交替层叠第一材料层和第二材料层；
形成通孔，所述通孔穿通形成在所述衬底的第一区上的第一材料层和第二材料；
沿着限定所述通孔的表面形成管形沟道层，使得所述沟道层具有开口中心部分；
刻蚀形成在所述第二区上的第一材料层和第二材料层；
形成层间绝缘层，所述层间绝缘层填充在其中第一材料层和第二材料层被刻蚀掉的区域中；
通过刻蚀所述衬底的第二区上的层间绝缘层来形成第一凹陷区；以及
在所述第一凹陷区内形成电阻器。
10.如权利要求9所述的方法，还包括：
在所述管形沟道层的中心部分中形成绝缘层；
通过刻蚀所述绝缘层来在所述通孔中形成第二凹陷区；以及
在所述第二凹陷区中形成导电插塞。
11.如权利要求10所述的方法，其中，形成所述第二凹陷区和形成所述第一凹陷区被同时执行。
12.如权利要求10所述的方法，其中形成导电插塞和形成电阻器被同时执行。
13.如权利要求9所述的方法，还包括：
在形成所述第一材料层和所述第二材料层之前在所述第二区中形成驱动栅。
14.如权利要求13所述的方法，其中，形成电阻器还包括：
形成第一电阻器以重叠所述驱动栅。
15.如权利要求9所述的方法，其中，所述电阻器由掺杂多晶硅层形成。
16.一种制造半导体器件的方法，所述方法包括：
在包括第一区和第二区的衬底上交替层叠第一材料层和第二材料层；
刻蚀形成在所述第二区上的第一材料层和第二材料层，使得所述第二区中的所述第一材料层的边缘和所述第二材料层的边缘具有台阶结构；
形成层间绝缘层，所述层间绝缘层填充在其中第一材料层和第二材料层被刻蚀掉的区域中；
通过刻蚀所述衬底的第二区上的层间绝缘层来形成第一凹陷区；以及
在所述第一凹陷区内形成电阻器。
17.如权利要求16所述的方法，其中，所述层间绝缘层覆盖所述台阶结构，并且所述电阻器包括设置在所述层间绝缘层中的第二电阻器。
CN201310299558.XA 2012-12-13 2013-07-17 半导体器件及其制造方法 Active CN103872005B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020120145241A KR102027133B1 (ko) 2012-12-13 2012-12-13 반도체 소자 및 그 제조 방법
KR10-2012-0145241 2012-12-13

Publications (2)

Publication Number Publication Date
CN103872005A CN103872005A (zh) 2014-06-18
CN103872005B true CN103872005B (zh) 2017-10-10

Family

ID=50910394

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310299558.XA Active CN103872005B (zh) 2012-12-13 2013-07-17 半导体器件及其制造方法

Country Status (4)

Country Link
US (2) US9040374B2 (zh)
KR (1) KR102027133B1 (zh)
CN (1) CN103872005B (zh)
TW (1) TWI609466B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598081A (zh) * 2018-04-25 2018-09-28 长江存储科技有限责任公司 三维存储器件及其制造方法

Families Citing this family (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136277B2 (en) 2012-10-16 2015-09-15 Macronix International Co., Ltd. Three dimensional stacked semiconductor structure and method for manufacturing the same
US9293348B2 (en) * 2013-12-30 2016-03-22 Macronix International Co., Ltd. Semiconductor structure including stacked structure and method for forming the same
KR20150139255A (ko) 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
TWI550764B (zh) * 2014-08-08 2016-09-21 旺宏電子股份有限公司 半導體結構及其製造方法
US9484356B2 (en) 2014-09-02 2016-11-01 Macronix International Co., Ltd. Semiconductor structure and method for manufacturing the same
US9761601B2 (en) * 2015-01-30 2017-09-12 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
KR20160138883A (ko) * 2015-05-26 2016-12-06 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9941292B2 (en) 2016-03-10 2018-04-10 Toshiba Memory Corporation Semiconductor memory device and method for manufacturing same
JP6762897B2 (ja) * 2017-03-22 2020-09-30 キオクシア株式会社 半導体記憶装置及びその製造方法
SG10201803464XA (en) 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same
US10727244B2 (en) 2017-06-12 2020-07-28 Samsung Electronics Co., Ltd. Semiconductor memory devices and methods of fabricating the same
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
KR102521282B1 (ko) 2017-10-12 2023-04-14 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102612195B1 (ko) * 2018-06-11 2023-12-12 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN118785714A (zh) * 2018-06-22 2024-10-15 长江存储科技有限责任公司 制作三维存储器的字线连接区的方法及三维存储器
CN110062958B (zh) * 2019-03-04 2020-05-26 长江存储科技有限责任公司 用于形成三维存储器件的方法
CN110121778B (zh) * 2019-03-04 2020-08-25 长江存储科技有限责任公司 三维存储器件
KR20210106294A (ko) * 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
KR20210106293A (ko) 2020-02-20 2021-08-30 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
CN111527604B (zh) 2020-03-20 2021-03-12 长江存储科技有限责任公司 三维存储器件以及其制作方法
KR20210157791A (ko) 2020-06-22 2021-12-29 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그 제조방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543951A (zh) * 2010-11-30 2012-07-04 台湾积体电路制造股份有限公司 堆叠并可调谐的电源熔丝

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100634371B1 (ko) * 2004-05-25 2006-10-16 삼성전자주식회사 저항 소자를 구비하는 반도체 장치 및 그 제조 방법
US20070128758A1 (en) * 2005-12-01 2007-06-07 Keisuke Tanaka Semiconductor device and method for fabricating the same
US7838429B2 (en) * 2007-07-18 2010-11-23 Texas Instruments Incorporated Method to manufacture a thin film resistor
KR101321948B1 (ko) * 2007-10-10 2013-10-28 삼성전자주식회사 저항소자를 갖는 반도체소자 및 그 제조방법
JP5380190B2 (ja) * 2009-07-21 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20120121171A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 장치, 반도체 장치의 저항소자 형성 방법 및 3차원 구조의 비휘발성 메모리 소자의 제조 방법
JP5788274B2 (ja) * 2011-09-14 2015-09-30 ルネサスエレクトロニクス株式会社 抵抗変化型不揮発記憶装置、半導体装置及び抵抗変化型不揮発記憶装置の製造方法
US9059168B2 (en) * 2012-02-02 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. Adjustable meander line resistor
KR20140071778A (ko) * 2012-12-04 2014-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US8927385B2 (en) * 2012-12-17 2015-01-06 Texas Instruments Incorporated ZTCR poly resistor in replacement gate flow

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102543951A (zh) * 2010-11-30 2012-07-04 台湾积体电路制造股份有限公司 堆叠并可调谐的电源熔丝

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN108598081A (zh) * 2018-04-25 2018-09-28 长江存储科技有限责任公司 三维存储器件及其制造方法
CN108598081B (zh) * 2018-04-25 2019-12-10 长江存储科技有限责任公司 三维存储器件及其制造方法

Also Published As

Publication number Publication date
TWI609466B (zh) 2017-12-21
US20150228709A1 (en) 2015-08-13
CN103872005A (zh) 2014-06-18
KR102027133B1 (ko) 2019-10-02
US20140166963A1 (en) 2014-06-19
TW201423927A (zh) 2014-06-16
US9040374B2 (en) 2015-05-26
KR20140076797A (ko) 2014-06-23
US9236426B2 (en) 2016-01-12

Similar Documents

Publication Publication Date Title
CN103872005B (zh) 半导体器件及其制造方法
US9698158B2 (en) Semiconductor device and method of fabricating the same
KR102333173B1 (ko) 반도체 장치
US9087688B2 (en) Semiconductor device and method of manufacturing the same
KR102125018B1 (ko) 반도체 장치 및 그 제조방법
CN109346473B (zh) 3d存储器件及其制造方法
CN107833888B (zh) 半导体装置及其制造方法
EP3420595A1 (en) Within-array through-memory-level via structures and method of making thereof
KR20150106660A (ko) 반도체 장치 및 그 제조방법
CN109273453B (zh) 3d存储器件的制造方法及3d存储器件
CN106571369A (zh) 半导体装置和非易失性存储装置
CN103824859A (zh) 半导体器件及其制造方法
KR20170139331A (ko) 반도체 장치 및 그 제조 방법
KR20150116510A (ko) 반도체 장치 및 그 제조방법
CN106486487A (zh) 半导体器件及其制造方法
US8754395B1 (en) Semiconductor device and method of manufacturing the same
KR20140020558A (ko) 반도체 장치 및 그 제조 방법
KR20170022481A (ko) 반도체 장치 및 그 제조 방법
CN106206594A (zh) 半导体器件及其制造方法
CN108695272A (zh) 半导体装置
CN109712988A (zh) 3d存储器件及其制造方法
KR20150017600A (ko) 반도체 메모리 소자
KR20190024579A (ko) 반도체 장치 및 그 제조 방법
CN109273457B (zh) 3d存储器件及其制造方法
CN103311251A (zh) 半导体器件及其制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right

Effective date of registration: 20240613

Address after: American Texas

Patentee after: Mimi IP Co.,Ltd.

Country or region after: U.S.A.

Address before: Gyeonggi Do, South Korea

Patentee before: Sk Hynix Inc.

Country or region before: Republic of Korea

TR01 Transfer of patent right