CN103824859A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件，包括：层叠在衬底上的至少一个第一导电层，所述衬底中限定了单元区和接触区；穿通所述第一导电层的至少一个第一狭缝；层叠在所述第一导电层上的第二导电层；第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的一侧连接；以及第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的另一侧连接。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年11月16日向韩国知识产权局提交的申请号为10-2012-0130163的韩国专利申请的优先权，其全部公开内容通过引用合并于此。
技术领域
各种实施例主要涉及一种半导体器件及其制造方法，更具体而言，涉及一种三维半导体器件及其制造方法。
背景技术
非易失性存储器件是一种即使在电源切断时也可以保留其中储存的数据的存储器件。存储器单元以单层被制作在硅衬底之上的二维存储器件在提高其集成度方面已经达到物理极限。因而，已经提出了存储器单元在垂直方向上层叠在硅衬底上的三维（3D）非易失性存储器件。
3D非易失性存储器件包括相互交替层叠的层间绝缘层和导电层、以及穿通所述层间绝缘层和导电层的沟道层。沿着沟道层层叠了下选择晶体管、存储器单元和上选择晶体管。因而，层叠的导电层将被图案化，以便选择性地驱动需要的存储器单元。
发明内容
实施例涉及一种能够容易地将层叠的导电层图案化的半导体器件及其制造方法。
根据本发明实施例的半导体器件包括：层叠在衬底上的至少一个第一导电层，在所述衬底中限定了单元区和接触区；穿通所述第一导电层的至少一个第一狭缝；层叠在所述第一导电层上的多个第二导电层；第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层且与所述第一狭缝的一侧连接；以及第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的另一侧连接。
附图说明
图1A是示出根据本发明实施例的半导体器件的结构的布局图；
图1B是沿着图1A的线A-A’获得的横截面图；
图1C是沿着图1A的线B-B’获得的横截面图；
图2A是沿着图1A的线C-C’获得的横截面图，示出了根据本发明实施例的半导体器件；
图2B是根据本发明第二实施例的半导体器件的横截面图；
图2C是根据本发明第三实施例的半导体器件的横截面图；
图3A至8C是示出制造根据本发明第一实施例的半导体器件的方法的布局图或横截面图；
图9A至9C是示出根据本发明实施例的半导体器件的结构的布局图；
图10是示出根据本发明实施例的存储系统的配置的框图；以及
图11是示出根据本发明实施例的计算系统的配置的框图。
具体实施方式
此后，将参考附图描述本发明的各个实施例。在附图中，为了便于说明，与部件的实际物理厚度和间隔相比，部件的厚度和距离被夸大。在以下描述中，将省略对已知的相关功能和部分的详细描述，以避免不必要地使本发明的主题不清楚。在说明书和附图中，相同的附图标记表示相同的元件。
图1A是示出根据本发明实施例的半导体器件的结构的布局图。图1B是沿着图1A的线A-A’获得的横截面图。图1C是沿着图1A的线B-B’获得的横截面图。
如图1A至1C所示，根据本发明实施例的半导体器件可以包括：衬底（未示出）；至少一个第一导电层11；至少一个第一狭缝SL1；第二导电层14；第二狭缝SL2和第三狭缝SL3。单元区CL和接触区CT1和CT2可以被限定在衬底中。第一导电层11可以被层叠在衬底上且在至少一个水平面上形成。第一狭缝SL1可以穿通第一导电层11。第二导电层14可以层叠在第一导电层11上。第二狭缝SL2可以位于单元区CL中且穿过第一导电层11和第二导电层14与第一狭缝SL1连接。第三狭缝SL3可以位于接触区CT1和CT2中，且穿过第一导电层11和第二导电层14与第一狭缝SL1连接。
每个存储块MB可以包括单元区CL和位于单元区CL的两侧或任一侧的接触区CT1和CT2。存储单元可以形成在单元区CL中，相互在顶部层叠的字线或选择线的接触焊盘可以位于接触区CT1和CT2中。例如，单元区CL可以位于接触区CT1与CT2之间。
半导体器件还可以包括填充在第一狭缝SL1中的第一绝缘层13、填充在第二狭缝SL2中的第二绝缘层16以及插入在第一导电层11与第二导电层14之间的层间绝缘层12和15。
根据半导体器件的上述结构，第一导电层11可以被第一狭缝SL1至第三狭缝SL3分成多个图案。例如，第一导电层11可以被分成多个线图案。另外，每个水平面上的各个第二导电层14可以经过第二狭缝SL2和第三狭缝SL3之间的区域而连接。
例如，半导体器件可以包括垂直排列的存储串。在这种情况下，第一导电层11可以是下选择栅极，第二导电层14中的至少一个最上方的第二导电层14可以是上选择栅极，而其余的第二导电层可以是控制栅极。每层上的下选择栅极可以被图案化成线形形状。另一方面，由于相应层上的控制栅极和上选择栅极可以不包括第一狭缝SL1，所以控制栅极和上选择栅极可以是包括由第二狭缝和第三狭缝形成的开口的板的形状。
半导体器件还可以包括沟道层CH、一个或多个第四狭缝SL4、一个或多个第五狭缝SL5、一个或多个第六狭缝SL6以及一个或多个第七狭缝SL7中的任意一种或组合。沟道层CH可以位于单元区CL中，且穿通第一导电层11和第二导电层14。第四狭缝SL4可以位于沟道层CH之间。第五狭缝SL5可以位于接触区CT1和CT2中，且穿过第一导电层11和第二导电层14与第四狭缝SL4连接。第六狭缝SL6可以位于接触区CT1和CT2中。第七狭缝SL7可以位于相邻的存储块MB之间的边界处、且穿通第一导电层11和第二导电层14。
根据存储器件的上述结构，第一导电层11和第二导电层14可以被分成存储块MB的单元。第一导电层11可以具有被第一狭缝SL1至第五狭缝SL5分开的线形形状。例如，每个存储块MB的第一导电层11可以先被第一狭缝SL1至第三狭缝SL3分成两个部分，然后再被第四狭缝SL4和第五狭缝SL5分隔开，由此形成四个线图案。另外，每一水平面上的各个第二导电层可以经过除了第二狭缝SL2、第三狭缝SL3、第四狭缝SL4和第六狭缝SL6以外的其它区域而连接。
可以对第一狭缝至第七狭缝SL7的位置和形状进行各种变化。以下参考图9A至图9C来描述根据本发明实施例的半导体器件的各种布局。
图2A是沿着图1A的线C-C’获得的横截面图，示出了根据本发明第一实施例的半导体器件。
如图2A所示，根据本发明第一实施例的半导体器件可以包括衬底20、形成在衬底20上的绝缘层21、形成在绝缘层21上的第一源极层S1、形成在第一源极层S1中的沟槽T、沿着沟道T的内表面形成的第二源极层S2以及形成在第二源极层S2中的第三源极层S3。
另外，半导体器件还可以包括导电层23、沟道层CH和存储层M。导电层23可以层叠在第一源极层S1上。沟道层CH可以穿通导电层23且耦合到第二源极层S2。存储层M可以围绕着沟道层CH和第二源极层S2的外表面。
第七狭缝SL7可以足够深使得暴露第一源极层S1。第二狭缝SL2可以位于相邻的第二源极层S2之间，且可以足够深使得暴露第一源极层S1。第二狭缝SL2可以被绝缘层25填充。第四狭缝SL4可以位于沟道孔之间，且可以足够深使得穿通沟槽T。在这种情况下，第四狭缝SL4的下部可以被第三源极层S3填充，而第四狭缝SL4的剩余部分被绝缘层24填充。因此，第三源极层S3可以穿通第二源极层S2和存储层M、且接触第一源极层S1。
层间绝缘层22可以插入在层叠的导电层23之间。另外，每个沟道层CH可以是具有开口中心部分的管状结构或者是具有被完全填充的中心部分的柱状结构。每个沟道层CH具有管状结构时，开口中心部分可以被绝缘层26填充。
第一源极层S1和第二源极层S2各自可以包括掺杂多晶硅层，且第三源极层S3可以包括金属层，诸如钨层。通过利用金属层形成源极层的一部分，可以降低源极电阻。
导电层23中的至少一个最下方的导电层23可以是下选择栅极LSG，至少一个最上方的导电层23可以是上选择栅极USG，而剩余的导电层23可以是控制栅极CG。以此方式，可以垂直排列存储串以提高存储器件的集成度。
存储层M可以包括隧道绝缘层、电荷储存层和电荷阻挡层中的部分或全部。这里，电荷储存层可以包括能够储存电荷的浮栅（诸如多晶硅层）、能够俘获电荷的陷阱层（诸如氮化物层）和纳米点中的至少一种。作为参考，存储层M可以包括相变材料，代替电荷储存层。
另外，尽管在图2A中没有示出，但是还可以进一步包括另一个存储层使得该存储层可以被插入在存储层M与导电层23之间，且围绕导电层23的底表面和顶表面。这里，附加存储层可以包括隧道绝缘层、电荷储存层和电荷阻挡层中的全部或部分。另外，附加存储层中的电荷阻挡层可以是氧化物层与具有高介电常数的材料层的层叠层。
图2B是根据本发明第二实施例的半导体器件的横截面图。下文中将省略对第二实施例中与第一实施例的内容相同的内容的描述。
如图2B所示，根据第二实施例的半导体器件可以包括衬底20、形成在衬底20上的绝缘层21、形成在绝缘层21上的第一导电层27、形成在第一导电层27上的缓冲层28、形成在缓冲层28中的沟槽T、沿着沟槽T的内表面形成的第一源极层S1、形成在第一源极层S1中的第二源极层S2、层叠在缓冲层28上的第二导电层23、穿通第二导电层23且耦合到第一源极层S1的沟道层CH、以及围绕沟道层CH和第一源极层S1的外表面的存储层M。这里，缓冲层28可以包括绝缘层。
第四狭缝SL4可以与沟槽T连接。在这个例子中，第一源极层S1和第二源极层S2可以形成在沟槽T中且可以不与缓冲层28接触。在另一例子中，第四狭缝SL4可以足够深使得穿通沟槽T。在这种情况下，第二源极层S2可以穿通第一源极层S1和存储层M、且接触缓冲层28。
第二狭缝SL2和第七狭缝SL7可以足够深使得暴露第一导电层27。在为了形成第二狭缝SL2和第七狭缝SL7而执行的刻蚀工艺期间，第一导电层27可以用作刻蚀停止层。
作为参考，第一导电层27可以形成在外围区域（未示出）以及单元区域CL中。形成在外围区域中的第一导电层27可以是晶体管的栅电极。例如，绝缘层21和第一导电层27可以顺序地形成在包括单元区CL和外围区的衬底20上。随后，可以刻蚀第一导电层27以形成第八狭缝SL8，绝缘层29可以形成在第八狭缝SL8中。结果，晶体管的栅电极可以位于外围区域中，而位于单元区中的第一导电层27可以被分成存储块MB的单元。第七狭缝SL7和第八狭缝SL8可以位于相邻存储块MB之间的边界处且可以彼此错列。
图2C是根据本发明第三实施例的半导体器件的横截面图。此后，将省略对第三实施例中与第一实施例和第二实施例的内容相同的内容的描述。
如图2C所示，根据本发明第三实施例的半导体器件可以包括源极层S、层叠在源极层S上的导电层23、穿通导电层23且耦合到源极层S的沟道层CH、以及围绕沟道层CH的外表面的存储层M。
这里，源极层S可以通过将杂质注入到衬底20中来形成、或者可以包括独立的导电层。另外，第二狭缝SL2、第四狭缝SL4和第七狭缝SL7可以足够深使得暴露源极层S。
图3A至8C是示出制造根据本发明第一实施例的半导体器件的方法的布局图或横截面图。这里，布局图示出了在I-I’或II-II’的高度处的横截面视图的布局，横截面图示出了沿着布局图的线C-C’、D-D’和E-E’获得的横截面图。
如图3A和3B所示，可以在限定了单元区CL和接触区CT1和CT2的衬底30上形成绝缘层31。这里，绝缘层31可以将第一源极层32与衬底30电隔离，且包括氧化物层。
随后，第一源极层32可以形成在绝缘层31上，且第一源极层32可以被刻蚀以形成沟槽T。这里，第一源极层32可以是掺有杂质的多晶硅层。例如，第一源极层32可以是掺有N型杂质或P型杂质的多晶硅层。
每个沟槽T可以限定在后续工艺中形成第二源极层S2和第三源极层S3的区域。沟槽T可以位于每个存储块MB的单元区CL中。每个沟槽T可以包括岛图案、线图案或它们的组合。在这个实施例中，沟槽T可以成形为梯状，包括线沟槽和耦合所述线沟槽的岛沟槽。
随后，牺牲层33可以形成在沟槽T中。例如，每个牺牲层33可以是氮化硅层（SiN）或氮化钛层（TiN）。
如图4A至4C所示，至少一个第一材料层35和第二材料层34可以彼此交替地形成在第一源极层32之上。第一材料层35可以被配置成形成导电层，所述导电层被配置作为下选择栅极。第二材料层34可以将层叠的导电层彼此分隔开。
第一材料层35和第二材料层34可以由其间具有高刻蚀选择性的材料形成。例如，第一材料层35可以包括诸如多晶硅层的导电层，而第二材料层34可以包括诸如氧化物层的绝缘层。在另一个例子中，第一材料层35可以包括诸如掺杂多晶硅层或者掺杂非晶硅层的导电层。第二材料层34可以包括诸如非掺杂多晶硅层和非掺杂非晶硅层的牺牲层。在又一个例子中，第一材料层35可以包括诸如氮化物层的牺牲层，第二材料层可以包括诸如氧化物层的绝缘层。
在这个实施例中，将参考第一材料层35包括牺牲层且第二材料层34包括绝缘层的情况进行描述。
随后，可以刻蚀第一材料层35和第二材料层34以形成一个或多个第一狭缝SL1以及一个或多个第五狭缝SL5。第一狭缝SL1和第五狭缝SL5可以被绝缘层36填充。第一狭缝SL1和第五狭缝SL5可以足够深使得暴露第一源极层32。另外，第一狭缝SL1可以形成在单元区CL中或接触区CT1和CT2中，第五狭缝SL5可以形成在接触区CT1和CT2中。
如图5A至5C所示，第三材料层37和第四材料层36可以彼此交替地形成在第一材料层35和第二材料层34之上。这里，第三材料层37可以由与第一材料层35相同的材料形成，而第四材料层36可以由与第三材料层37相同的材料形成。
随后，第一至第四材料层34至37可以被刻蚀以形成沟道孔H，使得沟道孔H可以与沟槽T连接。沟道孔H可以从顶部到底部逐渐变细。沟道孔H可以排列成矩阵形式或错列的图案。为了说明，将四个沟道孔H绘制成位于同一横截面中。与每个沟槽T耦合的沟道孔H的数目可以根据存储器件的集成度而改变。
随后，透过沟道孔H的底表面可以去除沟槽T中的牺牲层33（见图4B），并且存储层38可以沿着沟槽T和沟道孔H的内表面来形成。存储层38可以被形成为在其中存储数据。每个存储层38可以包括电荷阻挡层、电荷储存层和隧道绝缘层中的全部或部分。
随后，可以在存储层38上形成半导体层39。例如，半导体层39可以包括没有掺杂杂质的多晶硅层。由于沟道孔H的宽度从顶部到底部减小，所以沟槽T和沟道孔H的连接部分可以在沟槽T被半导体层39完全填充之前被完全密封。因此，沟槽T中可以形成空的空间。另外，沟道孔H可以没有被半导体层39完全填充，而是其中心部分可以保留为空。在这种情况下，绝缘层40可以大体形成在半导体层39的中心部分中。
随后，第四狭缝SL4可以穿过每个沟槽T来形成。例如，第一至第四材料层34至37、存储层38和半导体层39可以被刻蚀，并且第一源极层32可以随后被刻蚀到预定深度，使得可以形成第四狭缝SL4。每个第四狭缝SL4可以大体位于沟槽T的中心处，且第四狭缝SL4的端部可以被加宽以大体形成I形。
作为参考，在形成第四狭缝SL4时，可以同时或基本同时地形成第六狭缝SL6。第六狭缝SL6可以位于每个存储块MB的接触区CT1和CT2中。例如，每个第六狭缝SL6可以大体具有在一个方向延伸的线形、具有至少一个突出部分的线形、或U形。另外，当第一源极层32包括绝缘层时，第四狭缝SL4可以足够深以便耦合到沟槽T（参见第二实施例）。
随后，可以穿过第四狭缝SL4利用杂质对沟槽T中的半导体层39进行掺杂以形成第二源极层39B。例如，通过执行等离子体掺杂工艺利用N型杂质或P型杂质对沟槽T内的半导体层39进行掺杂来形成第二源极层39B。在另一个例子中，通过在半导体层39上形成掺有杂质的氧化物层、并通过热处理使包括在氧化物层中的杂质扩散到半导体层39中来形成第二源极层39B，然后可以去除氧化物层。以这种方式，半导体层39的形成在沟槽中的水平区域可以是第二源极层39B，半导体层39的穿通层叠层的垂直区域可以是沟道层39A。
如图6A至6C所示，第三源极层41可以形成在第二源极层39B中和第四狭缝SL4的下部中。例如，沿着形成了第二源极层39B的沟槽T的内表面和第四狭缝SL4的内表面可以形成阻障层，随后可以形成金属层。随后，可以去除形成在第一源极层32和第二源极层39B以外的区域中的阻障层和金属层，以形成第三源极层41。阻障层可以是钛（Ti）层和氮化钛（TiN）层中的任意一种或其组合。金属层可以包括钨（W）层。另外，当刻蚀阻障层和金属层时，如果形成在第四狭缝SL4的下部中的钨层与形成在第二源极层39B中的钨层断开连接，则可以通过使用选择性生长工艺来生长钨层而将断开的钨层再次连接在一起。
随后，可以在第四狭缝SL4中形成绝缘层42。这里，也可以利用绝缘层42来填充第六狭缝SL6。这里，绝缘层42可以是使用高温氧化（HTO）或高密度等离子体（HDP）形成的氧化物层，或者是诸如旋涂电介质（SOD）层或聚硅氮烷层（PSZ）的氧化物层。
作为参考，如图6A至6C所示，在形成第四狭缝SL4之前，可以通过刻蚀第一至第四材料层34至37来将接触区CT1和CT2图案化成阶梯状。例如，接触区CT1和CT2可以被图案化成阶梯状，使得至少一对第一材料层35和第二材料层34或者至少一对第三材料层37和第四材料层36可以形成单级阶梯。随后，可以在整个被图案化成阶梯状的形成物之上形成绝缘层45（见图8C）。
将接触区CT1和CT2图案化成阶梯状的时间可以根据形成第四狭缝SL4和第六狭缝SL6的次序来改变。例如，当第四狭缝SL4和第六狭缝SL6同时形成时，接触区CT1和CT2可以在形成第四狭缝SL4和第六狭缝SL6之前被图案化成阶梯状。在另一个例子中，当第六狭缝SL6在形成第四狭缝SL4之后形成时，接触区CT1和CT2可以在形成第六狭缝SL6之前被图案化成阶梯状。
如图7A至7C所示，第一至第四材料层34至37可以被刻蚀以形成第二狭缝SL2和第三狭缝SL3。第二狭缝SL2可以位于单元区CL中且与第一狭缝SL1连接。第三狭缝SL3可以位于接触区CT1和CT2中，且与第一狭缝SL1连接。第二狭缝SL2和第三狭缝SL3可以穿通第一至第四材料层34至37且与第一狭缝SL1连接。
作为参考，当形成第二狭缝SL2和第三狭缝SL3时，还可以形成至少一个第七狭缝SL7使得第七狭缝SL7可以位于相邻存储块MB之间的边界处。这里，第七狭缝SL7可以足够深使得穿通第一至第四材料层34至37。
随后，可以刻蚀透过第二狭缝SL2、第三狭缝SL3和第七狭缝SL7而暴露的第一材料层35和第三材料层37，以形成第一凹陷区。由于在第一狭缝SL1、第四狭缝SL4和第五狭缝SL5被填充了绝缘层36和42的状态下刻蚀掉第一材料层35和第三材料层37，所以可以防止留下的第二材料层34和第四材料层36向一侧倾斜或坍塌。
随后，可以在第一凹陷区中形成导电层43。作为参考，在形成导电层43之前，包括电荷阻挡层的存储层可以进一步形成在第一凹陷区中。
随后，可以在第二狭缝SL2、第三狭缝SL3和第七狭缝SL7中形成绝缘层44。这时，可以通过控制沉积条件来在第二狭缝SL2、第三狭缝SL3和第七狭缝SL7中形成空气缝隙。
如图8A至8C所示，可以形成第一接触插塞CP1至第三接触插塞CP3，使得第一接触插塞CP1至第三接触插塞CP3可以与导电层43耦合。另外，可以形成第四接触插塞CP4，使得第四接触插塞CP4可以穿过第四狭缝SL4而与第三源极层41耦合。
第一接触插塞CP1可以穿通绝缘层45和36且与被配置作为下选择栅的导电层43耦合。第二接触插塞CP2可以穿通绝缘层45和36且与被配置作为控制栅的导电层43耦合。第三接触插塞CP3可以穿通绝缘层45和36且与被配置作为上选择栅的导电层43耦合。另外，第二接触插塞CP2可以形成在第六狭缝SL6之间。第六狭缝SL6的形状和位置可以确定形成第二接触插塞CP2的位置。
结果，可以制作包括第一至第三源极层32、39B和41的半导体器件。根据上述工艺，可以先形成第一狭缝SL1和第五狭缝SL5，然后形成第四狭缝SL4和第六狭缝SL6，最后形成第二狭缝SL2、第三狭缝SL3和第七狭缝、SL7。因此，可以通过使用自对准工艺将被配置为下选择栅的第一材料层35图案化成线形形状。另外，由于被配置作为控制栅和上选择栅的第三材料层37不包括第一狭缝SL1和第五狭缝SL5，第三材料层37可以被形成为连续层。换句话说，通过使用自对准工艺，可以将层叠层形成为各种图案。
上述制作工艺可以根据第一至第四材料层34至37的类型而局部改变。
例如，第一材料层35和第三材料层37可以包括导电层，第二材料层34和第四材料层36可以包括层间绝缘层。在这个例子中，在形成第二狭缝SL2、第三狭缝SL3和第七狭缝SL7之后，可以进一步执行将暴露的第一材料层35和第三材料层37硅化的工艺。可以省略形成第一凹陷区的工艺。
在另一个例子中，第一材料层35和第三材料层37可以包括导电层，且第二材料层34和第四材料层36可以包括牺牲层。在这种情况下，代替形成第一凹陷区，可以刻蚀透过第二狭缝SL2、第三狭缝SL3和第七SL7而暴露的第二材料层34和第四材料层36，以形成第二凹陷区。随后，可以利用绝缘层44来填充第二凹陷区以及第二狭缝SL2、第三狭缝SL3和第七狭缝SL7。如上所述，在形成这些狭缝之后，可以进一步执行使透过狭缝暴露的第一材料层35和第三材料层37硅化的工艺。
作为参考，在说明书中已经描述了制造根据第一实施例的半导体器件的方法。然而，通过应用这种制造方法，可以制造根据本发明第二和第三实施例的半导体器件。可以通过控制形成第四狭缝SL4的深度来制造根据第二实施例的半导体器件。另外，通过省略形成沟槽T、牺牲层33、第四狭缝SL4和第二与第三源极层39B和41的工艺，可以制造根据第三实施例的半导体器件。当制造根据第三实施例的半导体器件时，可以在形成第六狭缝SL6时进一步形成第四狭缝SL4，并且可以在第四狭缝SL4中形成绝缘层42。在这种情况下，第四狭缝SL4可以具有与第六狭缝SL6大体相同的深度。
图9A是示出根据本发明实施例的半导体器件的结构的布局图。下文中，省略对所述实施例中与第一、第二和第三实施例相同的内容的描述。
如图9A所示，根据本发明这些实施例的半导体器件可以包括硅化物层SC，所述硅化物层SC通过将第四狭缝SL4和第六狭缝SL6周围的导电层43的预定厚度硅化来形成。
例如，当第一材料层35和第三材料层37包括诸如多晶硅层的导电层、第二材料层34和第四材料层36包括诸如氧化物层的绝缘层时，透过狭缝SL1至SL7暴露的第一材料层35和第三材料层37可以被硅化以形成硅化物层SC。
在这些实施例中，已经参考暴露的第一和第三材料层35和37在形成第四狭缝SL4和第六狭缝SL6之后被硅化的情况进行了描述。可替选地，硅化工艺也可以在形成第一狭缝SL1和第五狭缝SL5之后或者在形成第二狭缝SL2、第三狭缝SL3和第七狭缝SL7之后执行。
图9B是示出根据本发明实施例的半导体器件的结构的布局图。此后，省略对所述实施例中与之前实施例相同的内容的描述。
如图9B所示，根据本发明这些实施例的半导体器件可以包括在存储块MB周围形成的第七狭缝SL7。例如，第七狭缝SL7可以大体为方形。在这种情况下，第七狭缝SL7可以与第三狭缝SL3和第五狭缝SL5连接。因此，下选择栅可以首先被第一至第三以及第七狭缝SL1至SL3以及SL7隔开，然后进一步被第四和第五狭缝SL4和SL5分隔开，由此形成四个线图案。
图9C是示出根据本发明实施例的半导体器件的结构的布局图。下文中，省略对所述实施例中与之前实施例相同的内容的描述。
如图9C所示，根据本发明这些实施例的半导体器件可以包括具有各种长度（未示出）的第六狭缝SL6。另外，第三狭缝SL3和第二狭缝SL2可以排列成直线结构或错列结构。当根据这个实施例第三狭缝SL3和第二狭缝SL2相互错列时，第一狭缝SL1可以是弯曲的，使得第二狭缝SL2和第三狭缝SL3相互连接。作为参考，第二狭缝SL2和第三狭缝SL3可以通过增加第一狭缝SL1的宽度而彼此连接。
图10是示出根据本发明实施例的存储系统的配置的视图。
如图10所示，根据本发明实施例的存储系统100可以包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120可以具有根据上述布图的结构。另外，非易失性存储器件120可以是包括多个闪存芯片的多芯片封装。
存储器控制器110可以被配置成控制非易失性存储器件120。存储器控制器110可以包括SRAM111、CPU112、主机接口113、ECC114和存储器接口115。SRAM111可以用作CPU112的操作存储器。CPU112可以执行针对存储器控制器110的数据交换的总体控制操作。主机接口113可以包括与存储系统100耦合的主机的数据交换协议。另外，ECC114可以检测和纠正包括在从非易失性存储器件120读取的数据中的错误。存储器接口115可以与非易失性存储器件120接口。存储器控制器110还可以包括存储用以与主机接口的代码数据的ROM。
具有上述配置的存储系统100可以是组合了存储器件120和存储器控制器110的固态硬盘（SSD）或存储卡。例如，当存储系统100是SSD时，存储器控制器可以通过包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI和IDE的接口协议中的一个来与外部（例如主机）通信。
图11是示出根据本发明实施例的计算系统的配置的框图。
如图11所示，根据本发明实施例的计算系统200可以包括电耦合至系统总线260的CPU220、RAM230、用户接口240、调制解调器250和存储系统210。另外，当计算系统200是移动装置时，可以进一步包括电池来为计算系统200提供操作电压。计算系统200还可以包括应用芯片组、摄像机图像处理器（CIS）和移动DRAM。
如以上结合图10所描述的那样，存储系统210可以包括非易失性存储器件212和存储器控制器211。这样，非易失性存储器件212可以具有根据上述布局的结构。
根据本发明的实施例，可以使用自对准工艺将相互层叠在顶部的第一导电层和第二导电层图案化。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种半导体器件，包括：
层叠在衬底上的至少一个第一导电层，所述衬底中限定了单元区和接触区；
穿通所述第一导电层的至少一个第一狭缝；
层叠在所述第一导电层上的多个第二导电层；
第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的一侧连接；以及
第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的另一侧连接。
技术方案2.如技术方案1所述的半导体器件，其中所述第二狭缝位于所述单元区中，所述第三狭缝位于所述接触区中。
技术方案3.如技术方案1所述的半导体器件，其中所述第一导电层被所述第一狭缝至所述第三狭缝分成多个图案。
技术方案4.如技术方案1所述的半导体器件，其中所述第二导电层中的每个具有板形，所述板形包括由所述第二狭缝和所述第三狭缝形成的开口。
技术方案5.如技术方案1所述的半导体器件，还包括：
形成在所述第一导电层之下的第一源极层；
形成在所述第一源极层中的沟槽；
形成在所述沟槽中的第二源极层；
沟道层，所述沟道层穿通所述第一导电层和所述第二导电层、且与所述第二源极层耦合；
第四狭缝，所述第四狭缝位于所述沟道层之间且穿通所述沟槽；以及
第三源极层，所述第三源极层形成在所述第二源极层中和所述第四狭缝的下部中，其中所述第三源极层穿通所述第二源极层且与所述第一源极层耦合。
技术方案6.如技术方案1所述的半导体器件，还包括：
形成在所述第一导电层之下的绝缘层；
形成在所述绝缘层中的沟槽；
形成在所述沟槽中的第一源极层；
形成在所述第一源极层中的第二源极层；
沟道层，所述沟道层穿通所述第一导电层和所述第二导电层、且与所述第一源极层耦合；以及
位于所述沟道层之间且与所述沟槽耦合的第四狭缝。
技术方案7.如技术方案5所述半导体器件，还包括第五狭缝，所述第五狭缝穿通所述第一导电层、且与所述第四狭缝耦合，其中，所述第五狭缝位于所述接触区中。
技术方案8.如技术方案7所述的半导体器件，其中所述第一导电层被所述第一狭缝至第五狭缝分成多个图案。
技术方案9.如技术方案7所述的半导体器件，其中所述第二导电层中的每个具有板形，所述板形包括由所述第二狭缝至所述第四狭缝形成的开口。
技术方案10.如技术方案7所述的半导体器件，还包括第六狭缝，所述第六狭缝与所述第五狭缝相交叉、且穿通所述第一导电层和所述第二导电层。
技术方案11.如技术方案10所述的半导体器件，其中所述第六狭缝具有各种尺寸。
技术方案12.如技术方案10所述的半导体器件，其中所述第六狭缝位于所述接触区中。
技术方案13.如技术方案10所述的半导体器件，其中所述第六狭缝大体具有：在一个方向延伸的线形、具有至少一个突出部分的线形、或者U形。
技术方案14.如技术方案6所述的半导体器件，其中所述第四狭缝大体位于所述沟槽的中心。
技术方案15.如技术方案6所述的半导体器件，其中所述第四狭缝的端部被加宽，大体形成了I形。
技术方案16.如技术方案1所述的半导体器件，还包括第七狭缝，所述第七狭缝位于相邻存储块之间的边界处、且穿通所述第一导电层和所述第二导电层。
技术方案17.如技术方案16所述的半导体器件，其中所述第七狭缝中的每个形成在所述存储块中的每个的周围，且与所述第三狭缝连接。
技术方案18.如技术方案1所述的半导体器件，其中所述第一导电层是下选择栅极，所述第二导电层中的至少一个最上方的第二导电层是上选择栅极，且其余的第二导电层是控制栅极。
技术方案19.如技术方案1所述的半导体器件，其中所述第二狭缝和所述第三狭缝被排列成直线或者被排列成错列结构。
技术方案20.如技术方案1所述的半导体器件，其中所述第一狭缝具有弯曲的线形。

Claims (10)

1.一种半导体器件，包括：
层叠在衬底上的至少一个第一导电层，所述衬底中限定了单元区和接触区；
穿通所述第一导电层的至少一个第一狭缝；
层叠在所述第一导电层上的多个第二导电层；
第二狭缝，所述第二狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的一侧连接；以及
第三狭缝，所述第三狭缝穿通所述第一导电层和所述第二导电层、且与所述第一狭缝的另一侧连接。
2.如权利要求1所述的半导体器件，其中所述第二狭缝位于所述单元区中，所述第三狭缝位于所述接触区中。
3.如权利要求1所述的半导体器件，其中所述第一导电层被所述第一狭缝至所述第三狭缝分成多个图案。
4.如权利要求1所述的半导体器件，其中所述第二导电层中的每个具有板形，所述板形包括由所述第二狭缝和所述第三狭缝形成的开口。
5.如权利要求1所述的半导体器件，还包括：
形成在所述第一导电层之下的第一源极层；
形成在所述第一源极层中的沟槽；
形成在所述沟槽中的第二源极层；
沟道层，所述沟道层穿通所述第一导电层和所述第二导电层、且与所述第二源极层耦合；
第四狭缝，所述第四狭缝位于所述沟道层之间且穿通所述沟槽；以及
第三源极层，所述第三源极层形成在所述第二源极层中和所述第四狭缝的下部中，其中所述第三源极层穿通所述第二源极层且与所述第一源极层耦合。
6.如权利要求1所述的半导体器件，还包括：
形成在所述第一导电层之下的绝缘层；
形成在所述绝缘层中的沟槽；
形成在所述沟槽中的第一源极层；
形成在所述第一源极层中的第二源极层；
沟道层，所述沟道层穿通所述第一导电层和所述第二导电层、且与所述第一源极层耦合；以及
位于所述沟道层之间且与所述沟槽耦合的第四狭缝。
7.如权利要求5所述半导体器件，还包括第五狭缝，所述第五狭缝穿通所述第一导电层、且与所述第四狭缝耦合，其中，所述第五狭缝位于所述接触区中。
8.如权利要求7所述的半导体器件，其中所述第一导电层被所述第一狭缝至第五狭缝分成多个图案。
9.如权利要求7所述的半导体器件，其中所述第二导电层中的每个具有板形，所述板形包括由所述第二狭缝至所述第四狭缝形成的开口。
10.如权利要求7所述的半导体器件，还包括第六狭缝，所述第六狭缝与所述第五狭缝相交叉、且穿通所述第一导电层和所述第二导电层。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN110168724A (zh) * 2017-03-07 2019-08-23 长江存储科技有限责任公司 三维存储器器件的沟槽结构
CN110391242A (zh) * 2019-07-31 2019-10-29 中国科学院微电子研究所 L形台阶状字线结构及其制作方法及三维存储器
CN110914989A (zh) * 2019-06-17 2020-03-24 长江存储科技有限责任公司 不具有栅极线缝隙的三维存储器件及用于形成其的方法
CN111527605A (zh) * 2020-03-20 2020-08-11 长江存储科技有限责任公司 三维存储器件及其制造方法
CN112234066A (zh) * 2020-10-15 2021-01-15 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667A (zh) * 2020-11-10 2021-02-05 长江存储科技有限责任公司 三维存储器及其制造方法
CN112670294A (zh) * 2020-12-22 2021-04-16 长江存储科技有限责任公司 半导体器件及其制作方法
CN112768459A (zh) * 2019-11-28 2021-05-07 长江存储科技有限责任公司 三维存储器件及其制作方法
CN112840455A (zh) * 2018-10-15 2021-05-25 美光科技公司 堆叠式存储器阵列中的电介质延伸部

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140062636A (ko) * 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20150073251A (ko) * 2013-12-20 2015-07-01 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US11514288B2 (en) * 2014-08-10 2022-11-29 Amatech Group Limited Contactless metal card constructions
KR20160020210A (ko) * 2014-08-13 2016-02-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20170014036A (ko) * 2015-07-28 2017-02-08 삼성전자주식회사 반도체 장치
KR102499385B1 (ko) * 2015-10-01 2023-02-14 에스케이하이닉스 주식회사 메모리 장치의 제조 방법
US10049744B2 (en) 2016-01-08 2018-08-14 Samsung Electronics Co., Ltd. Three-dimensional (3D) semiconductor memory devices and methods of manufacturing the same
KR102415206B1 (ko) 2016-06-27 2022-07-01 에스케이하이닉스 주식회사 반도체 장치
CN106876397B (zh) * 2017-03-07 2020-05-26 长江存储科技有限责任公司 三维存储器及其形成方法
KR102346409B1 (ko) * 2017-03-08 2021-12-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
JP7105543B2 (ja) 2017-05-26 2022-07-25 エルジー ディスプレイ カンパニー リミテッド 有機表示素子
KR102385564B1 (ko) 2017-06-13 2022-04-12 삼성전자주식회사 반도체 소자
KR102369654B1 (ko) 2017-06-21 2022-03-03 삼성전자주식회사 반도체 장치
KR102397903B1 (ko) 2017-07-17 2022-05-13 삼성전자주식회사 게이트들을 포함하는 반도체 소자
KR102373818B1 (ko) 2017-07-18 2022-03-14 삼성전자주식회사 반도체 장치
KR102550602B1 (ko) * 2017-07-21 2023-07-04 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
KR102335107B1 (ko) * 2017-10-16 2021-12-03 삼성전자 주식회사 로우 디코더를 포함하는 비휘발성 메모리 장치
KR102401178B1 (ko) * 2017-11-03 2022-05-24 삼성전자주식회사 3차원 반도체 소자
KR102587973B1 (ko) 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102617961B1 (ko) 2018-05-09 2023-12-26 삼성전자주식회사 반도체 장치
US11121146B2 (en) * 2018-10-15 2021-09-14 Micron Technology, Inc. Forming terminations in stacked memory arrays
CN109690776B (zh) 2018-12-07 2020-01-10 长江存储科技有限责任公司 新型3d nand存储器件及其形成方法
KR20200074303A (ko) * 2018-12-14 2020-06-25 삼성전자주식회사 3차원 반도체 메모리 장치
KR20200106785A (ko) 2019-03-05 2020-09-15 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
CN111758162B (zh) * 2020-05-15 2021-03-12 长江存储科技有限责任公司 三维nand存储器件及其形成方法
CN111819691B (zh) 2020-05-25 2021-04-16 长江存储科技有限责任公司 存储器件及其形成方法
KR20220013819A (ko) * 2020-07-27 2022-02-04 에스케이하이닉스 주식회사 반도체 장치 및 반도체 장치의 제조 방법
JP2023045239A (ja) * 2021-09-21 2023-04-03 キオクシア株式会社 半導体記憶装置

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090321813A1 (en) * 2008-06-30 2009-12-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20100213538A1 (en) * 2009-02-25 2010-08-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
CN102237368A (zh) * 2010-04-30 2011-11-09 海力士半导体有限公司 非易失性存储器件及其制造方法
CN102263109A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 非易失性存储器件及其制造方法
CN102449699A (zh) * 2009-04-08 2012-05-09 桑迪士克3D有限责任公司 具有垂直位线和单侧字线架构的可重编程非易失性存储器元件的三维阵列
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
CN102646678A (zh) * 2011-02-17 2012-08-22 海力士半导体有限公司 半导体存储器件及其制造方法
US20120241846A1 (en) * 2011-03-24 2012-09-27 Kaori Kawasaki Nonvolatile semiconductor memory device and method of manufacturing the same

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3322936B2 (ja) * 1992-03-19 2002-09-09 株式会社東芝 半導体記憶装置
JP2000307084A (ja) * 1999-04-23 2000-11-02 Hitachi Ltd 半導体集積回路装置およびその製造方法
DE10204871A1 (de) * 2002-02-06 2003-08-21 Infineon Technologies Ag Kondensatorlose 1-Transistor-DRAM-Zelle und Herstellungsverfahren
JP2004214379A (ja) * 2002-12-27 2004-07-29 Toshiba Corp 半導体装置、ダイナミック型半導体記憶装置及び半導体装置の製造方法
US7015537B2 (en) * 2004-04-12 2006-03-21 Silicon Storage Technology, Inc. Isolation-less, contact-less array of nonvolatile memory cells each having a floating gate for storage of charges, and methods of manufacturing, and operating therefor
TWI278100B (en) * 2005-07-01 2007-04-01 Nanya Technology Corp Method of fabricating dynamic random access memory and array of the same
US7435648B2 (en) * 2006-07-26 2008-10-14 Macronix International Co., Ltd. Methods of trench and contact formation in memory cells
US7586157B2 (en) * 2006-10-17 2009-09-08 Sandisk Corporation Non-volatile memory with dual voltage select gate structure
JP5142692B2 (ja) * 2007-12-11 2013-02-13 株式会社東芝 不揮発性半導体記憶装置
KR20100032211A (ko) * 2008-09-17 2010-03-25 삼성전자주식회사 비휘발성 메모리 소자 및 그 동작 방법
US8786007B2 (en) * 2008-12-03 2014-07-22 Samsung Electronics Co., Ltd. Three-dimensional nonvolatile memory device
KR101532366B1 (ko) 2009-02-25 2015-07-01 삼성전자주식회사 반도체 기억 소자
KR101698193B1 (ko) * 2009-09-15 2017-01-19 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101761366B1 (ko) * 2010-06-22 2017-07-25 삼성전자주식회사 3차원 반도체 장치의 형성 방법
KR101677740B1 (ko) 2010-06-24 2016-11-21 삼성전자주식회사 반도체 메모리 소자 및 그의 형성 방법
KR20120003351A (ko) * 2010-07-02 2012-01-10 삼성전자주식회사 3차원 비휘발성 메모리 장치 및 그 동작방법
KR101807254B1 (ko) * 2011-04-29 2018-01-11 삼성전자주식회사 반도체 기억 소자의 형성 방법
KR20130136249A (ko) 2012-06-04 2013-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140008622A (ko) 2012-07-10 2014-01-22 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140062636A (ko) * 2012-11-14 2014-05-26 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20140075340A (ko) 2012-12-11 2014-06-19 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090321813A1 (en) * 2008-06-30 2009-12-31 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing same
US20100213538A1 (en) * 2009-02-25 2010-08-26 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method of manufacturing the same
CN102449699A (zh) * 2009-04-08 2012-05-09 桑迪士克3D有限责任公司 具有垂直位线和单侧字线架构的可重编程非易失性存储器元件的三维阵列
CN102237368A (zh) * 2010-04-30 2011-11-09 海力士半导体有限公司 非易失性存储器件及其制造方法
CN102263109A (zh) * 2010-05-31 2011-11-30 海力士半导体有限公司 非易失性存储器件及其制造方法
CN102468283A (zh) * 2010-11-17 2012-05-23 三星电子株式会社 存储器件及其制造方法、存储系统和多层器件
CN102646678A (zh) * 2011-02-17 2012-08-22 海力士半导体有限公司 半导体存储器件及其制造方法
US20120241846A1 (en) * 2011-03-24 2012-09-27 Kaori Kawasaki Nonvolatile semiconductor memory device and method of manufacturing the same

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105977257A (zh) * 2015-03-11 2016-09-28 爱思开海力士有限公司 半导体器件及其制造方法
CN112117272B (zh) * 2017-03-07 2024-04-26 长江存储科技有限责任公司 三维存储器器件的沟槽结构
CN110168724A (zh) * 2017-03-07 2019-08-23 长江存储科技有限责任公司 三维存储器器件的沟槽结构
US11205656B2 (en) 2017-03-07 2021-12-21 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
US10727245B2 (en) 2017-03-07 2020-07-28 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
US11729971B2 (en) 2017-03-07 2023-08-15 Yangtze Memory Technologies Co., Ltd. Trench structures for three-dimensional memory devices
CN110168724B (zh) * 2017-03-07 2020-10-30 长江存储科技有限责任公司 三维存储器器件的沟槽结构
CN112117272A (zh) * 2017-03-07 2020-12-22 长江存储科技有限责任公司 三维存储器器件的沟槽结构
CN112840455A (zh) * 2018-10-15 2021-05-25 美光科技公司 堆叠式存储器阵列中的电介质延伸部
US11424267B2 (en) 2018-10-15 2022-08-23 Micron Technology, Inc. Dielectric extensions in stacked memory arrays
CN110914989A (zh) * 2019-06-17 2020-03-24 长江存储科技有限责任公司 不具有栅极线缝隙的三维存储器件及用于形成其的方法
CN110391242B (zh) * 2019-07-31 2021-08-20 中国科学院微电子研究所 L形台阶状字线结构及其制作方法及三维存储器
CN110391242A (zh) * 2019-07-31 2019-10-29 中国科学院微电子研究所 L形台阶状字线结构及其制作方法及三维存储器
CN112768459A (zh) * 2019-11-28 2021-05-07 长江存储科技有限责任公司 三维存储器件及其制作方法
CN111527605A (zh) * 2020-03-20 2020-08-11 长江存储科技有限责任公司 三维存储器件及其制造方法
WO2021184357A1 (en) * 2020-03-20 2021-09-23 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices and fabricating methods thereof
CN112234066A (zh) * 2020-10-15 2021-01-15 长江存储科技有限责任公司 三维存储器及其制造方法
CN112234066B (zh) * 2020-10-15 2021-12-17 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667B (zh) * 2020-11-10 2021-09-28 长江存储科技有限责任公司 三维存储器及其制造方法
CN112331667A (zh) * 2020-11-10 2021-02-05 长江存储科技有限责任公司 三维存储器及其制造方法
CN112670294A (zh) * 2020-12-22 2021-04-16 长江存储科技有限责任公司 半导体器件及其制作方法
CN112670294B (zh) * 2020-12-22 2024-04-09 长江存储科技有限责任公司 半导体器件及其制作方法

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