KR20130051074A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, P형 불순물 도핑 영역을 포함하는 기판; 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 상기 복수의 채널층 측벽과 접하면서 하단이 상기 P형 불순물 도핑 영역과 접하는 P형 반도체 패턴; 및 상기 P형 반도체 패턴 양측에 배치되고 상기 복수의 채널층 측벽과 접하는 소스 라인을 포함한다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 포함하는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 낸드형 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 셀을 형성하는 2차원 비휘발성 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 비휘발성 메모리 장치가 제안되었다. 3차원 비휘발성 메모리 장치로는, 기판에 대하여 수직 방향으로 형성된 채널을 따라 복수의 워드라인이 적층된 수직 채널형 장치와, 기판에 대하여 수직 방향으로 형성된 게이트를 따라 복수의 채널층이 적층된 수직 게이트형 장치가 있다.
이러한 3차원 비휘발성 메모리 장치 중 특히 수직 게이트형 장치의 채널층은 절연층을 사이에 두고 기판 상에 적층되기 때문에, 기판과 연결되지 않는 구조를 갖는다. 이는 3차원 비휘발성 메모리 장치에서는 기판 바디와 같은 역할을 하는 부분이 존재하지 않음을 의미한다. 따라서, 3차원 비휘발성 메모리 장치에서는 고농도의 P형 불순물 영역을 갖는 기판 바디에 높은 양 전압을 인가하여 메모리 셀의 게이트에 F-N 터널링(Fowler-Nordheim Tunneling)으로 정공을 주입하는 방식의 소거 동작이 불가능하다. 대신, 3차원 비휘발성 메모리 장치의 선택 트랜지스터의 게이트에 고전압을 인가하여 GIDL(Gate Induced Drain Leakage) 전류를 발생시키고, 이러한 GIDL 전류에 의해 생성된 핫 홀(hot hole)을 채널로 공급하는 방식으로 소거를 수행한다.
그러나, GIDL 전류를 이용한 소거 동작은 소거 속도가 저하되는 등 소거 효율이 떨어지고, 구현이 어려운 문제가 있다.
한편, 비휘발성 메모리 장치는 소스 선택 트랜지스터, 메모리 셀 트랜지스터 및 드레인 선택 트랜지스터가 직렬로 연결된 스트링을 복수개 포함한다. 각 스트링의 일단은 대응하는 각 비트라인에 연결되고, 각 스트링의 타단은 소스 라인에 공통으로 연결된다.
그런데, 최근 소스 라인에 연결되는 스트링의 수가 급격히 증가하면서, 리드 동작시의 전류 증가로 인하여 소스 라인의 저항을 낮추는 것이 요구되고 있다.
본 발명이 해결하고자 하는 과제는, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도 소거 동작을 용이하고 효율적으로 수행할 수 있고, 나아가 소스 라인의 저항을 감소시킬 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, P형 불순물 도핑 영역을 포함하는 기판; 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 상기 복수의 채널층 측벽과 접하면서 하단이 상기 P형 불순물 도핑 영역과 접하는 P형 반도체 패턴; 및 상기 P형 반도체 패턴 양측에 배치되고 상기 복수의 채널층 측벽과 접하는 소스 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판에 P형 불순물을 도핑 영역을 형성하는 단계; 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계; 상기 복수의 채널층 측벽과 접하면서 하단이 상기 P형 불순물 도핑 영역과 접하는 P형 반도체 패턴을 형성하는 단계; 및 상기 P형 반도체 패턴의 양측에 상기 복수의 채널층 측벽과 접하는 소스 라인을 형성하는 단계를 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치는, 기판; 기판 상에 형성되는 제1 주변회로 게이트; 상기 제1 주변회로 게이트 상에 배치되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물; 상기 복수의 채널층 측벽과 접하면서 하단이 상기 제1 주변회로 게이트와 접하는 P형 반도체 패턴; 및 상기 P형 반도체 패턴 양측에 배치되고 상기 복수의 채널층 측벽과 접하는 소스 라인을 포함한다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 제1 주변회로 게이트를 형성하는 단계; 상기 제1 주변회로 게이트가 형성된 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계; 상기 복수의 채널층 측벽과 접하면서 하단이 상기 제1 주변회로 게이트와 접하는 P형 반도체 패턴을 형성하는 단계; 및 상기 P형 반도체 패턴의 양측에 상기 복수의 채널층 측벽과 접하는 소스 라인을 형성하는 단계를 포함한다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 메모리 셀을 수직으로 적층하여 집적도를 증가시키면서도 소거 동작을 용이하고 효율적으로 수행할 수 있고, 나아가 소스 라인의 저항을 감소시킬 수 있다.
도 1은 수직 게이트형 3차원 비휘발성 메모리 장치를 도시한 사시도이다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3c는 P형 반도체 패턴의 형상을 예시적으로 나타낸 도면들이다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 7a 내지 도 7c는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
이하에서는, 도 1을 참조하여 본 발명의 실시예들이 적용될 수 있는 수직 게이트형 3차원 비휘발성 메모리 장치의 기본적인 구조에 대하여 간략히 설명한 후, 도 2a 내지 도 8을 참조하여 본 발명의 실시예들에 대하여 상세히 설명하기로 한다.
도 1은 수직 게이트형 3차원 비휘발성 메모리 장치를 도시한 사시도이다.
도 1을 참조하면, 수직 게이트형 3차원 비휘발성 메모리 장치는, 기판(100), 기판(100) 상에 배치되면서 제1 방향(A-A' 참조)으로 연장되는 채널 구조물(C), 채널 구조물(C)의 연장 방향과 교차하는 제2 방향(B-B' 참조)으로 연장되면서 채널 구조물(C)에 포함되는 복수의 채널층(120) 측벽과 접하는 워드라인(WL_0~WL_N), 소스 선택 라인(SSL) 및 소스 라인(SL), 채널 구조물(C)의 계단형 단부 상에 배치되면서 제2 방향으로 연장되는 드레인 선택 라인(DSL_0~DSL_N), 및 드레인 선택 라인(DSL_0~DSL_N) 상에 배치되면서 제1 방향으로 연장되는 비트라인(BL)을 포함한다.
기판(100)은 단결정 실리콘 기판일 수 있고, 웰(well), 절연층 등과 같이 요구되는 소정 구조물(미도시됨)을 포함할 수 있다.
채널 구조물(C)은 교대로 적층되는 복수의 층간 절연층(110) 및 복수의 채널층(120)을 포함한다. 층간 절연층(110)은 산화막 또는 질화막을 포함할 수 있다. 채널층(120)은 P 타입 또는 N 타입의 불순물이 도핑된 폴리실리콘막 또는 단결정 실리콘막일 수 있다. 채널 구조물(C)은 복수개가 평행하게 이격되어 배치될 수 있다. 채널 구조물(C)의 단부는 계단형 형상을 가질 수 있다.
워드라인(WL_0~WL_N)은 제2 방향으로 연장되면서 복수개가 평행하게 이격되어 배치될 수 있다. 이러한 워드라인(WL_0~WL_N)은 각각 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 서로 이격된 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖는다. 그에 따라, 상기 돌출된 부분은 후술하는 메모리막(130)을 사이에 두고 채널 구조물(C)의 측벽과 접한다. 워드라인(WL_0~WL_N)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질이나 금속 물질을 포함할 수 있다.
메모리막(130)은 워드라인(WL_0~WL_N)과 채널 구조물(C) 사이에 개재되고, 워드라인(WL_0~WL_N)과 채널 구조물(C)을 전기적으로 절연시키면서 전하를 트랩하여 실질적으로 데이터를 저장하는 역할을 수행할 수 있다. 이러한 메모리막(130)은 터널 절연막, 전하 트랩막 및 전하 차단막의 3중막을 포함할 수 있다. 터널 절연막은 채널 구조물(C)과 인접한 쪽에 배치되고 예컨대 산화막일 수 있고, 전하 차단막은 워드라인(WL_0~WL_N)과 인접한 쪽에 배치되고 예컨대 산화막일 수 있고, 전하 트랩막은 터널 절연막과 전하 차단막의 사이에 배치되고 예컨대 질화막일 수 있다.
소스 선택 라인(SSL)은 워드라인(WL_0~WL_N)과 평행하게 제2 방향으로 연장되고, 워드라인(WL_0~WL_N)과 소스 라인(SL) 사이에 위치한다. 소스 선택 라인(SSL)은 워드라인(WL_0~WL_N)과 동일한 형상을 가질 수 있다. 즉, 소스 선택 라인(SSL)은 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖는다. 그에 따라, 상기 돌출된 부분은 후술하는 게이트 절연막(140)을 사이에 두고 채널 구조물(C)의 측벽과 접한다. 소스 선택 라인(SSL)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질이나 금속 물질을 포함할 수 있다.
게이트 절연막(140)은 소스 선택 라인(SSL)과 채널 구조물(C) 사이에 개재될 수 있고, 예컨대 산화막일 수 있다.
소스 라인(SL)은 소스 선택 라인(SSL)과 평행하게 제2 방향으로 연장된다. 소스 라인(SL)은 워드라인(WL_0~WL_N) 또는 소스 선택 라인(SSL)과 유사하게, 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과, 상기 연장되는 부분으로부터 서로 이격된 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 가질 수 있다. 그에 따라, 상기 돌출된 부분은 채널 구조물(C)의 측벽과 직접 접할 수 있다. 다만, 소스 라인(SL)의 수직 높이는 워드라인(WL_0~WL_N) 또는 소스 선택 라인(SSL)과 상이할 수 있다. 이러한 소스 라인(SL)은 도전 물질 예컨대, 불순물이 도핑된 폴리실리콘 등의 반도체 물질을 포함할 수 있다.
드레인 선택 라인(DSL_0~DSL_N)은 채널 구조물(C)의 계단형 단부 상에 배치되고, 제2 방향으로 연장되면서 제2 방향으로 배열되는 드레인 선택 트랜지스터(미도시됨)를 서로 연결시킨다. 구체적으로, 각 채널층(120)의 돌출된 단부 상에는 채널 콘택(150)이 형성되고, 각 채널 콘택(150)의 상부에는 드레인 선택 트랜지스터의 채널(160)이 각각 배치된다. 드레인 선택 라인(DSL_0~DSL_N)은 게이트 절연막(미도시됨)을 사이에 두고 이들 드레인 선택 트랜지스터의 채널(160)을 둘러싸면서 제2 방향으로 연장된다.
비트라인(BL)은 드레인 선택 라인(DSL_0~DSL_N)의 상부에 배치되고, 제1 방향으로 연장되어 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(160)과 연결된다. 본 도면에서는 비트라인(BL)이 채널 구조물(C)의 계단형 단부 상에만 배치되는 것처럼 도시되었으나, 이 비트라인(BL)은 제1 방향으로 연장되어, 워드라인(WL), 소스 선택 라인(SSL), 소스 라인(SL)의 상부를 가로지를 수 있다.
본 도면에는 도시되지 않았으나, 소스 라인(SL)을 중심으로 좌측에 배치된 구성요소들은 소스 라인(SL) 우측에 대칭적으로 배치될 수 있다.
이상으로 설명한 비휘발성 메모리 장치에서는, 어느 하나의 채널층(120), 상기 어느 하나의 채널층(120)과 접하는 어느 하나의 워드라인(WL) 및 이들 사이에 개재되는 메모리막(130)으로 구성되는 단위 메모리 셀(MC)이 복수개 배치돤다. 복수의 메모리 셀(MC)은 수직 방향으로는 채널층(120)의 수와 동일한 수로 적층되고, 수평 방향으로는 제1 방향 및 제2 방향을 따라 매트릭스 형태로 배열될 수 있다.
여기서, 동일한 채널층(120)을 공유하는 복수개의 메모리 셀(MC)은 하나의 스트링(ST)을 구성하며, 그에 따라 하나의 채널 구조물(C)마다 채널층(120)의 수와 동일한 수로 적층된 스트링(ST_0~X)이 배치된다. 동일한 채널 구조물(C)을 공유하는 적층 스트링(ST_O~X)은 동일한 비트라인(BL)에 연결된다. 또한, 복수의 비트라인(BL)에 연결되는 복수의 적층 스트링(ST_0~X)은 하나의 소스 라인(SL)에 공통적으로 연결된다.
동일한 워드라인(WL)을 공유하는 복수의 메모리 셀(MC)은 하나의 페이지(PAGE)를 구성하며, 그에 따라 하나의 워드라인(WL)마다 채널층(120)의 수와 동일한 수로 적층된 페이지(PAGE_0~X)가 배치된다. 하나의 워드라인(WL)을 공유하는 적층 페이지(PAGE_0~X) 중에서 원하는 페이지(PAGE)는 드레인 선택 트랜지스터에 의하여 선택될 수 있다.
위와 같은 구조의 비휘발성 메모리 장치의 읽기/쓰기 동작은, 통상적인 방법으로 워드라인(WL_0~WL_N) 및 비트라인(BL)을 제어하면서, 특히 복수의 드레인 선택 트랜지스터을 이용함으로써 원하는 페이지(PAGE)를 선택하는 방식으로 수행될 수 있다. 즉, 읽기/쓰기 동작시 원하는 페이지(PAGE)에 연결된 드레인 선택 트랜지스터를 턴온시키고 그 외의 드레인 선택 트랜지스터는 턴오프시킴으로써 원하는 페이지(PAGE)를 선택할 수 있다.
위와 같은 구조의 비휘발성 메모리 장치의 소거 동작은 소스 선택 라인(SSL)에 고전압을 인가하여 GIDL 전류를 발생시킴으로써 생성된 핫 홀을 채널층(120)으로 공급하는 방식으로 수행될 수 있으나, 이러한 방식이 소거 효율을 저하시킴은 전술하였다. 또한, 위와 같은 구조의 비휘발성 메모리 장치에서는 복수의 비트라인(BL)에 연결되는 복수의 적층 스트링(ST_0~X)은 하나의 소스 라인(SL)에 공통적으로 연결된다. 즉, 하나의 소스 라인(SL)에 다수의 스트링(ST)이 연결되므로, 소스 라인(SL)의 저항을 감소시키는 것이 필수적이다. 따라서, 소거 효율을 증가시키면서 아울러 소스 라인의 저항을 감소시킬 수 있는 구조가 요구되며 이에 대하여 이하의 도 2a 내지 도 8을 참조하여 상세히 설명하기로 한다.
도 2a 내지 도 2f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 2f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 2a 내지 도 2e는 도 2f의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 본 도면들은 도 1의 A-A' 방향의 단면을 기준으로 하여 도시된 것으로서, 이하에서는 도 1의 장치와 동일한 부분에 대하여는 설명을 간략히 하거나 생략하기로 하고, 도 1의 장치에서 변형된 부분을 중심으로 설명하기로 한다.
도 2a를 참조하면, 기판(10)에 P형 불순물을 도핑함으로써, P형 불순물 도핑 영역(10A)을 형성한다.
기판(10)은 실리콘 기판 등과 같은 반도체 기판일 수 있다.
P형 불순물 도핑 영역(10A)은 상대적으로 고농도의 불순물 도핑으로 형성될 수 있고, 기판(10)의 상부에 형성될 수 있다. 본 실시예에는 P형 불순물 도핑 영역(10A)이 기판(10) 상부 전체에 형성된 것처럼 도시되어 있으나, 본 발명이 이에 한정되는 것은 아니며, P형 불순물 도핑 영역(10A)은 필요한 영역 예를 들어, 후술하는 P형 반도체 패턴과 접하는 영역에만 형성될 수 있다.
이어서, P형 불순물 도핑 영역(10A)을 포함하는 기판(10) 상에 복수의 층간 절연층(11) 및 복수의 채널층(12)을 교대로 형성하고 이를 패터닝하여, 제1 방향으로 연장되는 초기 채널 구조물(C')을 형성한다. 본 도면에는 도시되지 않았으나, 복수의 초기 채널 구조물(C')이 평행하게 이격되어 제2 방향으로 배열될 수 있다.
이어서, 본 도면에는 도시되지 않았으나, 복수의 초기 채널 구조물(C') 사이를 매립하는 절연막(미도시됨)을 형성한다.
도 2b를 참조하면, 초기 채널 구조물(C')의 측벽과 접하면서 하단이 P형 불순물 도핑 영역(10A)과 접하는 P형 반도체 패턴(13)을 형성한다.
여기서, P형 반도체 패턴(13)은 예를 들어, 도 3a 내지 도 3c에 도시된 형상 중 어느 하나를 갖도록 형성될 수 있다. 도 3a 내지 도 3c는 P형 반도체 패턴(13)의 제2 방향의 단면을 나타내고 있다.
구체적으로, 도 3a에 도시된 바와 같이, P형 반도체 패턴(13)은 초기 채널 구조물(C')을 관통하면서 제2 방향으로 연장되는 라인 형상을 갖도록 형성될 수 있다. 이러한 P형 반도체 패턴(13)은, 복수의 초기 채널 구조물(C') 및 그 사이를 매립하는 절연막 상에 P형 반도체 패턴이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성하고, 이 마스크 패턴을 식각 베리어로 P형 불순물 도핑 영역(10A)이 노출될 때까지 초기 채널 구조물(C') 및 절연막을 식각하여 트렌치를 형성한 후, 이 트렌치를 P형 반도체 물질로 매립하는 공정을 수행함으로써, 형성될 수 있다.
또는, 도 3b에 도시된 바와 같이, P형 반도체 패턴(13)은 초기 채널 구조물(C') 상부에 배치되어 제2 방향으로 연장되는 부분과 상기 연장되는 부분으로부터 초기 채널 구조물(C') 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖도록 형성될 수 있다. 이러한 P형 반도체 패턴(13)은, 복수의 초기 채널 구조물(C') 및 그 사이를 매립하는 절연막 상에 P형 반도체 패턴이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성하고, 이 마스크 패턴을 식각 베리어로 P형 불순물 도핑 영역(10A)이 노출될 때까지 초기 채널 구조물(C')을 제외한 절연막을 식각하여 트렌치를 형성한 후, 이 트렌치를 P형 반도체 물질로 매립하는 공정을 수행함으로써, 형성될 수 있다.
또는, 도 3c에 도시된 바와 같이, P형 반도체 패턴(13)은 초기 채널 구조물(C') 사이에 배치되는 기둥형 형상을 가질 수도 있다. 이러한 P형 반도체 패턴(13)은, 복수의 초기 채널 구조물(C') 및 그 사이를 매립하는 절연막 상에 P형 반도체 패턴이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성하고, 이 마스크 패턴을 식각 베리어로 P형 불순물 도핑 영역(10A)이 노출될 때까지 초기 채널 구조물(C')을 제외한 절연막을 식각하여 트렌치를 형성한 후, 이 트렌치를 P형 반도체 물질로 매립하고 초기 채널 구조물(C')의 최상부의 층간 절연층(11)이 드러날 때까지 P형 반도체 물질을 에치백함으로써, 형성될 수 있다.
그러나, P형 반도체 패턴(13)의 형상은 위에서 예시한 것에 한정되지 않으며, 초기 채널 구조물(C')에 포함된 복수의 채널층(12)과 접하면서 하단이 P형 불순물 도핑 영역(10A)에 접하기만 하면 족하다.
한편, P형 반도체 패턴(13) 형성을 위한 상기 트렌치 형성 공정 후, 트렌치에 P형 반도체 물질을 매립하기 전에 트렌치에 의해 드러나는 P형 불순물 도핑 영역(10A)에 P형 불순물을 추가로 도핑할 수 있다. 이는 트렌치 형성을 위한 식각 공정 등에서 P형 불순물 도핑 영역(10A)의 불순물 손실을 보상하기 위한 것이다. P형 불순물의 추가 도핑은 이온주입(ion implantation) 또는 플라즈마 도핑(plasma doping)으로 수행될 수 있다.
또한, P형 반도체 패턴(13)의 불순물의 농도는 P형 불순물 도핑 영역(10A)의 불순물 농도보다 작을 수 있다. P형 반도체 패턴(13)은 채널층(12)과 직접 접하고 있어 불순물 농도가 높은 경우 전류 누설을 야기할 수 있기 때문이다. 이와 같이 P형 반도체 패턴(13)의 불순물 농도가 낮더라도 소거 동작시 고농도의 P형 불순물 도핑 영역(10A)으로부터 충분히 정공을 제공받을 수 있으므로, 소거 동작에 악영향을 끼치지 않는다.
이어서, P형 반도체 패턴(13)의 양측에 소스 선택 라인(SSL) 및 복수의 워드라인(WL_0~WL_N)을 형성한다. 복수의 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 P형 반도체 패턴(13)을 중심으로 그 양측에 대칭적으로 배치되도록 형성될 수 있다. 또한, 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 각각 초기 채널 구조물(C') 상부에 배치되어 제2 방향으로 연장되는 부분과 상기 연장되는 부분으로부터 초기 채널 구조물(C') 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖도록 형성될 수 있다. 이때, 돌출된 부분은 복수의 채널층(12) 측벽과 접하면서 하단이 P형 불순물 도핑 영역(10A)과 접하지 않는 높이를 갖는다.
이러한 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)은 예를 들어 다음과 같은 방법으로 형성될 수 있다. 우선, 복수의 초기 채널 구조물(C') 및 그 사이를 매립하는 절연막 상에 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성하고, 이 마스크 패턴을 식각 베리어로 초기 채널 구조물(C')을 제외한 절연막을 식각하되 복수의 채널층(12) 측벽은 전부 노출시키면서 P형 불순물 도핑 영역(10A)은 노출시키지 않는 깊이로 식각을 수행하여 워드라인용 트렌치 및 소스 선택 라인용 트렌치를 형성한다. 이어서, 워드라인용 트렌치 내에 메모리막(도 1의 130 참조)을 형성하고, 소스 선택 라인용 트렌치 내에 게이트 절연막(도 1의 140 참조)을 형성한 후, 이 트렌치들을 도전물질로 매립한다.
본 실시예에서는, P형 반도체 패턴(13)을 먼저 형성하고 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)을 나중에 형성하는 경우에 대하여 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)을 먼저 형성하고 P형 반도체 패턴(13)을 나중에 형성하거나, 또는, 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)과 P형 반도체 패턴(13)을 동시에 형성할 수도 있다.
도 2c를 참조하면, 워드라인(WL_0~WL_N), 소스 선택 라인(SSL) 및 P형 반도체 패턴(13)이 배치된 영역을 제외한 영역의 초기 채널 구조물(C')을 식각하여, 양 단부가 계단형 형상을 갖는 채널 구조물(C)을 형성한다. 여기서, 채널 구조물(C)의 양 단부가 계단형 형상을 갖는다는 것은, 어느 하나의 채널층(12)이 자신의 바로 위에 배치된 채널층(12)보다 수평 방향에서 더 돌출되어 있음을 의미한다. 채널 구조물(C) 형성을 위한 식각 방법은 이미 잘 알려져 있으므로 이에 대한 상세한 설명은 생략하기로 한다.
이어서, 결과물을 덮는 제1 절연층(14)을 형성한다.
이어서, 제1 절연층(14)을 선택적으로 식각하여 채널층(12) 각각의 돌출된 단부를 노출시키는 콘택홀을 형성한 후, 이 콘택홀 내에 도전 물질을 매립함으로써 채널층(12) 각각의 돌출된 단부 상에 채널 콘택(15)을 형성한다.
도 2d를 참조하면, 도 2c의 공정 결과물 상에 제2 절연층(16)을 형성한다.
이어서, 제1 절연층(14) 및 제2 절연층(16)을 관통하여 채널 구조물(C)의 측벽과 접하고, P형 반도체 패턴(13)과 그 좌측의 소스 선택 라인(SSL) 사이 및 P형 반도체 패턴(13)과 그 우측의 소스 선택 라인(SSL) 사이에 각각 배치되는 소스 라인(SL)을 형성한다. 소스 라인(SL)은, 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)의 형상과 유사하게, 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과 상기 연장되는 부분으로부터 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖도록 형성될 수 있다. 이때, 돌출된 부분은 복수의 채널층(12) 측벽과 접하면서 하단이 P형 불순물 도핑 영역(10A)과 접하지 않는 높이를 갖는다.
이러한 소스 라인(SL)은 예를 들어 다음과 같은 방법으로 형성될 수 있다. 우선, 제2 절연층(16) 상에 소스 라인(SL)이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 채널 구조물(C)을 제외한 제2 절연층(16) 및 제1 절연층(14)을 식각하되 복수의 채널층(12) 측벽은 전부 노출시키면서 P형 불순물 도핑 영역(10A)은 노출시키지 않는 깊이로 식각을 수행하여 소스 라인용 트렌치를 형성한다. 이어서, 소스 라인용 트렌치 내에 불순물이 도핑된 반도체 물질과 같은 도전 물질을 매립한다.
본 실시예에서는, 제2 절연층(16) 형성 후 소스 라인(SL)을 형성한다. 이러한 경우, 후술하는 소스 라인 연결부를 소스 라인(SL)과 직접 접하도록 형성할 수 있어 별도의 콘택 형성 공정이 생략되므로, 공정이 단순화되는 효과가 있다. 아울러, 소스 라인 연결부를 후술하는 드레인 선택 라인용 도전층과 함께 형성하여 공정을 더욱 단순화시킬 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니다. 소스 라인(SL)은 전술한 도 2b의 공정 단계에서 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)과 함께 형성되거나 또는 도 2d 이후의 공정 단계에서 형성될 수도 있다. 소스 라인(SL)이 어느 단계에서 형성되느냐에 따라 다양한 높이를 가질 수 있다.
도 2e를 참조하면, 소스 라인(SL) 및 제2 절연층(16) 상에 드레인 선택 라인용 도전층(17) 및 소스라인 연결부(18)를 형성한다. 여기서, 드레인 선택 라인용 도전층(17) 각각은 대응하는 채널 콘택(15)의 상부에 배치되면서, 제2 방향으로 연장되는 라인 형상을 갖는다. 소스 라인 연결부(18)는 P형 반도체 패턴(13) 양측에 배치된 두 개의 소스 라인(SL)을 서로 연결시키기 위한 것으로서, 두 개의 소스 라인(SL) 상단과 동시에 접하여 이들을 연결시키기만 하면 어떠한 형상을 가져도 무방하다.
이때, 드레인 선택 라인용 도전층(17) 및 소스라인 연결부(18)는, 제2 절연층(16) 상에 도전물질을 증착하고 패터닝하는 공정에 의하여 동시에 형성될 수 있으나, 본 발명이 이에 한정되지는 않는다.
이어서, 드레인 선택 라인용 도전층(17) 및 소스라인 연결부(18)를 덮는 제3 절연층(19)을 형성한다.
도 2f를 참조하면, 제3 절연층(19), 드레인 선택 라인용 도전층(17) 및 제2 절연층(16)을 선택적으로 식각하여 각각의 채널 콘택(15)을 노출시키는 콘택홀을 형성한 후, 이 콘택홀의 측벽에 드레인 선택 트랜지스터의 게이트 절연막(20)을 형성하고, 게이트 절연막(20)이 형성된 콘택홀을 채널용 물질 예컨대, 반도체 물질 등으로 매립하여 드레인 선택 트랜지스터의 채널(21)을 형성한다. 본 공정에서 식각된 드레인 선택 라인용 도전층(17)은 드레인 선택 라인(17A)을 형성한다.
이어서, 제3 절연층(19) 상에 도전막을 증착하고 패터닝하여 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(21)과 연결되면서 제1 방향으로 연장되는 비트라인(BL)을 형성한다.
이상으로 설명한 단계들에 의해 도 2f에 도시된 것과 같은 비휘발성 메모리 장치가 제조될 수 있으며, 그에 따라 다음과 같은 효과가 획득될 수 있다.
도 2f를 다시 참조하면, 두 개로 나누어진 소스 라인(SL) 사이에 복수의 채널층(12)과 접하는 P형 반도체 패턴(13)이 개재되어 있고, 이 P형 반도체 패턴(13)의 하단이 기판(10)에 형성된 P형 불순물 도핑 영역(10A)에 연결되어 있음을 알 수 있다. 즉, 채널층(12)이 P형 반도체 패턴(13)을 통하여 기판(10)의 P형 불순물 도핑 영역(10A)에 연결되어 있다.
따라서, 종래와 같이 GIDL 전류를 이용하는 소거 동작 대신, P형 불순물 도핑 영역(10A)에 양의 고전압을 인가하여 채널층(12)에 직접 정공을 공급하는 방식으로 소거 동작을 수행할 수 있으므로, 소거 효율이 크게 증가할 수 있다.
한편, 전술한 제1 실시예에서는 소스 라인(SL)의 저저항을 구현하는 방법에 대해서는 언급하지 않았다. 이하에서는, 도 4a 내지 7c를 참조하여, 제1 실시예와 같이 소거 효율을 증가시킬 수 있으면서 아울러 소스 라인(SL)의 저저항을 구현할 수 있는 장치 및 그 제조 방법에 대하여 설명하기로 한다.
도 4a 내지 도 4c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 4c는 본 발명의 제2 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 4a 및 도 4b는 도 4c의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 본 실시예를 설명함에 있어, 제1 실시예와의 차이점을 중심으로 설명하기로 한다.
도 4a를 참조하면, 기판(10)에 P형 불순물을 도핑함으로써, P형 불순물 도핑 영역(10A)을 형성한다.
이어서, 기판(10) 상에 게이트 절연막(미도시됨)을 형성한 후, 도전막을 증착하고 패터닝하여 주변회로 트랜지스터의 게이트(22)를 형성한다. 이때, 게이트(22)는 후술하는 P형 반도체 패턴이 배치될 영역을 제외한 영역에 형성되어, P형 반도체 패턴이 P형 불순물 도핑 영역(10A)과 연결될 수 있게 한다.
이어서, 게이트(22)가 형성된 기판(10) 상에 복수의 층간 절연층(11) 및 복수의 채널층(12)을 교대로 형성하고 이를 패터닝하여, 제1 방향으로 연장되는 초기 채널 구조물(C')을 형성한다. 이때, 최하부의 층간 절연층(11)은 게이트(22)를 완전히 덮도록 두껍게 형성될 수 있다.
2차원 비휘발성 메모리 장치에서는 반도체 기판이 메모리 셀들의 채널로 이용되는 반면, 본 실시예와 같은 3차원 비휘발성 메모리 장치에서는 기판(10)이 메모리 셀들의 일부를 이루는 것이 아니기 때문에, 다시 말하면, 메모리 셀들이 기판(10)과 분리되어 기판(10) 상부에 형성되기 때문에, 메모리 셀들이 형성되는 셀 영역과 기판(10) 사이에 주변회로 영역을 배치하여도 무방하다. 따라서, 기판(10)과 초기 채널 구조물(C') 사이에 주변회로 트랜지스터의 게이트(22)와 같은 다양한 주변회로 소자를 배치할 수 있다.
이어서, P형 반도체 패턴(13), 소스 선택 라인(SSL) 및 복수의 워드라인(WL_0~WL_N)을 형성하고, 초기 채널 구조물(C')을 식각하여 양 단부가 계단형 형상을 갖는 채널 구조물(C)을 형성한 후, 제1 절연층(14) 및 채널 콘택(15)을 형성함은 제1 실시예에서 설명한 공정(도 2b 및 도 2c 참조)과 동일하다.
도 4b를 참조하면, 채널 콘택(15) 및 제1 절연층(14) 상에 제2 절연층(16)을 형성한 후, 제1 절연층(14) 및 제2 절연층(16)을 관통하여 채널 구조물(C)의 측벽과 접하고, P형 반도체 패턴(13)과 좌측의 소스 선택 라인(SSL) 사이 및 P형 반도체 패턴(13)과 우측의 소스 선택 라인(SSL) 사이에 각각 배치되는 소스 라인(SL)을 형성한다. 소스 라인(SL)은, 워드라인(WL_0~WL_N) 및 소스 선택 라인(SSL)의 형상과 유사하게, 채널 구조물(C) 상부에 배치되어 제2 방향으로 연장되는 부분과 상기 연장되는 부분으로부터 채널 구조물(C) 사이의 공간을 향하여 수직 하부로 돌출된 부분을 갖도록 형성될 수 있다.
이때, 소스 라인(SL)의 돌출된 부분은 복수의 채널층(12) 측벽과 접하면서 하단이 게이트(22)와 접하도록 형성된다. 게이트(22)는 주변회로 트랜지스터의 일부로서, 금속, 금속 실리사이드 등의 저저항 물질로 이루어지면서 큰 사이즈를 가질 수 있다. 따라서, 이러한 저저항의 게이트(22)에 소스 라인(SL)을 연결시킴으로써 소스 라인(SL)의 저항 감소가 가능하다.
이러한 소스 라인(SL)은 예를 들어 다음과 같은 방법으로 형성될 수 있다. 우선, 제2 절연층(16) 상에 소스 라인(SL)이 형성될 영역을 노출시키는 마스크 패턴(미도시됨)을 형성한 후, 이 마스크 패턴을 식각 베리어로 채널 구조물(C)을 제외한 제2 절연층(16) 및 제1 절연층(14)을 식각하되 복수의 채널층(12) 측벽 전부를 노출시키면서 게이트(22)가 드러나는 깊이로 식각을 수행하여 소스 라인용 트렌치를 형성한다. 이어서, 소스 라인용 트렌치 내에 불순물이 도핑된 반도체 물질과 같은 도전 물질을 매립한다.
도 4c를 참조하면, 후속 공정으로 소스라인 연결부(18), 드레인 선택 트랜지스터(17A, 20, 21 참조) 및 비트라인(BL)을 형성함은 제1 실시예에서 설명한 공정(도 2e 및 도 2f 참조)과 동일하다.
이상으로 설명한 단계들에 의해 도 4c에 도시된 것과 같은 비휘발성 메모리 장치가 제조될 수 있다. 도 2f의 장치와의 차이는 소스 라인(SL)의 하단이 채널 구조물(C) 하부에 배치된 주변회로 트랜지스터의 게이트(22)와 연결된다는 점이다. 그에 따라, 도 2f의 장치와 마찬가지로 소거 효율이 증가하는 효과가 있으며, 나아가, 소스 라인(SL)의 저항을 감소시킬 수 있다.
도 5a 내지 도 5d는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 도 5c는 본 발명의 제3 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 5a 및 도 5b는 도 5c의 장치를 제조하기 위한 공정 중간 단계의 일례를 나타내는 도면이다. 도 5d는 도 5c의 일부 구성요소를 도시한 평면도로서, 도 5a 내지 5c는 도 5d의 B-B'선에 따른 단면을 나타내고 있으며, 필요에 따라 도 5a 내지 도 5c와 함께 참조하기로 한다. 본 실시예를 설명함에 있어, 제1 실시예와의 차이점을 중심으로 설명하기로 한다.
도 5a를 참조하면, 제1 실시예의 도 2a 내지 도 2d의 공정과 동일한 공정을 수행한 후, 그 결과물 상에 드레인 선택 라인용 도전층(17)을 형성한다.
이어서, 드레인 선택 라인용 도전층(17)을 덮는 제3 절연층(19)을 형성한다.
도 5b를 참조하면, 제3 절연층(19), 드레인 선택 라인용 도전층(17) 및 제2 절연층(16)을 선택적으로 식각하여 각각의 채널 콘택(15)을 노출시키는 콘택홀을 형성한다. 이어서, 이 콘택홀의 측벽에 드레인 선택 트랜지스터의 게이트 절연막(20)을 형성하고, 게이트 절연막(20)이 형성된 콘택홀을 채널용 물질 예컨대, 반도체 물질 등으로 매립하여 드레인 선택 트랜지스터의 채널(21)을 형성한다. 본 공정에서 식각된 드레인 선택 라인용 도전층(17)은 드레인 선택 라인(17A)을 형성한다.
또한, 제3 절연층(19)을 선택적으로 식각하여 두 개의 소스 라인(SL) 각각을 노출시키는 적어도 두개의 콘택홀을 형성한 후, 이 콘택홀 내에 도전 물질을 매립하여 두 개의 소스 라인(SL) 각각과 연결되는 적어도 두 개의 제1 콘택(24)을 형성한다. 본 실시예에서는 두 개의 제1 콘택(24)이 도시되어 있으나, 제1 콘택(24)은 두 개의 소스 라인(SL) 각각과 연결되는 것을 전제로 세개 이상일 수도 있다.
도 5c 및 도 5d를 참조하면, 제3 절연층(19) 상에 도전막을 증착하고 패터닝하여, 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(21)과 연결되면서 제1 방향으로 연장되는 비트라인(BL)을 형성하되, 제1 콘택(24)이 위치하는 영역에서는 적어도 두 개의 제1 콘택(24) 상에 배치되어 이들과 동시에 접하는 패드(25A)를 형성한다. 이와 같이 패드(25A)가 형성된 부분에서는 비트라인(BL)이 절단되어 패드(25A)와 이격 배치되어 있다. 절단된 비트라인(BL)을 도면부호 25B로 표시하고, 더 이상 비트라인(BL)으로서의 역할을 수행하지 않으므로 더미 비트라인이라 하기로 한다. 더미 비트라인(25B) 외의 비트라인(BL)들은 통상적인 비트라인(BL)으로서의 역할을 수행함은 물론이다.
이와 같이 본 실시예에서는, 제1 콘택(24)이 배치된 영역에 패드(25A)를 형성함으로써 두 개의 소스 라인(SL)을 연결시킬 수 있다. 패드(25A)는 비트라인(BL) 형성 공정에서 함께 형성될 수 있으므로, 별도의 소스라인 연결부 형성 공정이 요구되지 않아 공정이 단순화되는 장점이 있다.
이어서, 비트라인(BL), 패드(25A) 및 더미 비트라인(25B)을 덮는 제4 절연층(26)을 형성한 후, 제4 절연층(26)을 관통하여 패드(25A)와 연결되는 제2 콘택(27)을 형성한다.
이어서, 제4 절연층(26) 상에 도전 물질을 증착하고 패터닝하여 제2 콘택(27)과 연결되면서 소정 방향으로 연장되는 금속 배선(28)을 형성한다. 금속 배선(28)은 금속, 금속 실리사이드 등의 저저항 물질로 이루어지면서 큰 사이즈를 가질 수 있다. 이러한 저저항의 금속 배선(28)에 소스 라인(SL)이 제1 콘택(24), 패드(25A) 및 제2 콘택(27)을 통하여 연결되므로, 소스 라인(SL)의 저항 감소가 가능하다.
이상으로 설명한 단계들에 의해 도 5c에 도시된 것과 같은 비휘발성 메모리 장치가 제조될 수 있다. 도 2f의 장치와의 차이는 소스 라인(SL)의 상단이 비트라인(BL)과 동일층에 배치된 패드(25A)에 의해 서로 연결되면서, 제2 콘택(27)을 통하여 금속 배선(28)에까지 연결된다는 점이다. 그에 따라, 도 2f의 장치와 마찬가지로 소거 효율이 증가하는 효과가 있으며, 나아가, 소스 라인(SL)의 저항을 감소시킬 수 있다.
도 6a 및 도 6b는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 도 6a는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 6b는 도 6a의 일부 구성요소를 도시한 평면도로서, 도 6a는 도 6b의 C-C'선에 따른 단면을 나타내고 있다. 필요에 따라 도 6a 및 도 6b를 함께 참조하기로 한다. 본 실시예를 설명함에 있어, 제1 실시예와의 차이점을 중심으로 설명하기로 한다.
도 6a 및 도 6b를 참조하면, 제1 실시예의 도 2a 내지 도 2d의 공정과 동일한 공정을 수행한 후, 그 결과물 상에 드레인 선택 라인용 도전층(17)을 형성한다.
이어서, 제3 절연층(19), 드레인 선택 라인용 도전층(17) 및 제2 절연층(16)을 선택적으로 식각하여 각각의 채널 콘택(15)을 노출시키는 콘택홀을 형성한다. 이어서, 이 콘택홀의 측벽에 드레인 선택 트랜지스터의 게이트 절연막(20)을 형성하고, 게이트 절연막(20)이 형성된 콘택홀을 채널용 물질로 매립하여 드레인 선택 트랜지스터의 채널(21)을 형성한다. 본 공정에서 식각된 드레인 선택 라인용 도전층(17)은 드레인 선택 라인(17A)을 형성한다.
또한, 제3 절연층(19)을 선택적으로 식각하여 두 개의 소스 라인(SL) 각각을 노출시키는 적어도 두개의 콘택홀을 형성한 후, 이 콘택홀 내에 도전 물질을 매립하여 두 개의 소스 라인(SL) 각각과 연결되는 적어도 두 개의 제1 콘택(24)을 형성한다. 이때, 제1 콘택(24)은 비트라인(BL) 중 적어도 하나의 비트라인(BL)과 중첩하는 위치에 형성된다. 본 실시예서는 하나의 비트라인(BL) 및 두 개의 소스 라인(SL)의 교차점에 제1 콘택(24)이 배치된 경우를 나타내고 있으나, 본 발명이 이에 한정되는 것은 아니다.
이어서, 제3 절연층(19) 상에 도전막을 증착하고 패터닝하여, 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(21)과 연결되면서 제1 방향으로 연장되는 비트라인(BL)을 형성한다.
이러한 비트라인(BL) 중 제1 콘택(24)과 연결된 적어도 하나의 비트라인(BL)(예를 들어, C-C' 선 상의 비트라인(BL))은 비트라인(BL)으로서의 역할을 수행하지 않는 더미가 된다. 제1 콘택(24)이 연결되지 않은 비트라인(BL)들은 통상적인 비트라인(BL)으로서의 역할을 수행함은 물론이다.
이와 같이 본 실시예에서는, 제1 콘택(24)을 비트라인(BL) 중 적어도 하나에 연결시킴으로써, 두 개의 소스 라인(SL)을 서로 연결시킬 수 있다. 이러한 경우 별도의 소스라인 연결부 형성 공정이 요구되지 않아 공정이 단순화되는 장점이 있다.
이어서, 비트라인(BL)을 덮는 제4 절연층(26)을 형성한 후, 제4 절연층(26)을 관통하여 제1 콘택(24)과 연결된 비트라인(BL)에 연결되는 제2 콘택(27)을 형성한다.
이어서, 제4 절연층(26) 상에 도전 물질을 증착하고 패터닝하여 제2 콘택(27)과 연결되면서 소정 방향으로 연장되는 금속 배선(28)을 형성한다. 금속 배선(28)은 금속 등의 저저항 물질로 이루어지면서 큰 사이즈를 가질 수 있다. 이러한 저저항의 금속 배선(28)에 소스 라인(SL)이 제1 콘택(24), 비트라인(BL) 및 제2 콘택(27)을 통하여 연결되므로, 소스 라인(SL)의 저항 감소가 가능하다.
이상으로 설명한 단계들에 의해 도 6a에 도시된 것과 같은 비휘발성 메모리 장치가 제조될 수 있다. 도 2f의 장치와의 차이는 소스 라인(SL)의 상단이 비트라인(BL) 중 적어도 하나를 이용하여 서로 연결되면서, 제2 콘택(27)을 통하여 금속 배선(28)에까지 연결된다는 점이다. 그에 따라, 도 2f의 장치와 마찬가지로 소거 효율이 증가하는 효과가 있으며, 나아가, 소스 라인(SL)의 저항을 감소시킬 수 있다.
도 7a 내지 도 7c는 본 발명의 제5 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 도 7a 및 도 7b는 본 발명의 제4 실시예에 따른 비휘발성 메모리 장치를 나타내고, 도 7c는 도 7a 및 도 7b의 일부 구성요소를 도시한 평면도로서, 도 7a 및 도 7b는 각각 도 7c의 C-C'선 및 D-D'선에 따른 단면을 나타내고 있다. 필요에 따라 도 7a, 도 7b 및 도 7c를 함께 참조하기로 한다. 본 실시예를 설명함에 있어, 제1 실시예와의 차이점을 중심으로 설명하기로 한다.
먼저, 제1 실시예의 도 2a 내지 도 2d의 공정과 동일한 공정을 수행한 후, 그 결과물 상에 드레인 선택 라인용 도전층(17)을 형성하고 이를 덮는 제3 절연층(19)을 형성한다. 그 결과, 도 5a와 동일한 구조물이 획득된다.
이어서, 제3 절연층(19)을 선택적으로 식각하여 두 개의 소스 라인(SL) 각각을 노출시키는 적어도 두개의 콘택홀을 형성한 후, 이 콘택홀 내에 도전 물질을 매립하여 두 개의 소스 라인(SL) 각각과 연결되는 적어도 두 개의 제1 콘택(24)을 형성한다(도 7a 및 도 7c 참조). 이때, 제1 콘택(24)은 비트라인(BL) 중 적어도 하나의 비트라인(BL)과 중첩하는 위치에 형성된다.
또한, 제1 콘택(24)과 연결되는 비트라인(BL)이 형성될 영역을 제외한 나머지 영역의 제3 절연층(19), 드레인 선택 라인용 도전층(17) 및 제2 절연층(16)을 선택적으로 식각하여 각각의 채널 콘택(15)을 노출시키는 콘택홀을 형성하고, 콘택홀 내에 게이트 절연막(20) 및 채널(21)을 형성한다(도 7b 참조). 반면, 제1 콘택(24)과 연결되는 비트라인(BL)이 형성될 영역에서는 콘택홀 형성 공정 및, 게이트 절연막(20) 및 채널(21) 형성 공정이 수행되지 않는다(도 7a 참조).
이어서, 제3 절연층(19) 상에 도전막을 증착하고 패터닝하여, 제1 방향으로 연장되는 비트라인(BL)을 형성한다. 이때, 제1 콘택(24)과 연결되지 않는 비트라인(BL)(예를 들어, 도 7c의 D-D' 선 상의 비트라인(BL))은 제1 방향으로 배열되는 드레인 선택 트랜지스터의 채널(21)과 연결되고, 통상적인 비트라인(BL)으로서의 역할을 수행한다. 반면, 제1 콘택(24)과 연결된 적어도 하나의 비트라인(BL)(예를 들어, C-C' 선 상의 비트라인(BL))은 비트라인(BL)으로서의 역할을 수행하지 않는 더미가 되고, 제1 콘택(24)을 제외한 다른 하부 구조물과 연결되지 않는다. 전술한 바와 같이, 제1 콘택(24)과 연결되는 비트라인(BL)이 형성될 영역에서는 드레인 선택 트랜지스터의 채널(21) 등이 형성되지 않기 때문이다.
이와 같이 본 실시예에서는, 제1 콘택(24)을 비트라인(BL) 중 적어도 하나에 연결시킴으로써, 두 개의 소스 라인(SL)을 서로 연결시킬 수 있다. 이러한 경우 별도의 소스라인 연결부 형성 공정이 요구되지 않아 공정이 단순화되는 장점이 있다. 나아가, 제1 콘택(24)이 연결되는 비트라인(BL)을 드레인 선택 트랜지스터의 채널(21)과 연결시키지 않음으로써 비트라인(BL)의 캐패시턴스(capacitance)를 감소시킬 수 있다.
이어서, 비트라인(BL)을 덮는 제4 절연층(26)을 형성한 후, 제4 절연층(26)을 관통하여 제1 콘택(24)과 연결된 비트라인(BL)에 연결되는 제2 콘택(27)을 형성한다.
이어서, 제4 절연층(26) 상에 도전 물질을 증착하고 패터닝하여 제2 콘택(27)과 연결되면서 소정 방향으로 연장되는 금속 배선(28)을 형성한다. 금속 배선(28)은 금속 등의 저저항 물질로 이루어지면서 큰 사이즈를 가질 수 있다. 이러한 저저항의 금속 배선(28)에 소스 라인(SL)이 제1 콘택(24), 비트라인(BL) 및 제2 콘택(27)을 통하여 연결되므로, 소스 라인(SL)의 저항 감소가 가능하다.
이상으로 설명한 단계들에 의해 도 7a 및 도 7b에 도시된 것과 같은 비휘발성 메모리 장치가 제조될 수 있다. 도 2f의 장치와의 차이는 소스 라인(SL)의 상단이 비트라인(BL) 중 적어도 하나를 이용하여 서로 연결되면서, 제2 콘택(27)을 통하여 금속 배선(28)에까지 연결된다는 점이다. 그에 따라, 도 2f의 장치와 마찬가지로 소거 효율이 증가하는 효과가 있으며, 나아가, 소스 라인(SL)의 저항을 감소시킬 수 있다.
도 8은 본 발명의 제6 실시예에 따른 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 본 실시예를 설명함에 있어, 제1 실시예와의 차이점을 중심으로 설명하기로 한다.
도 8을 참조하면, 기판(30)을 제공한다. 기판(30)은 반도체 기판과 같은 실리콘 기판일 수 있다.
이어서, 기판(30) 상에 게이트 절연막(미도시됨)을 형성한 후, P형 반도체 또는 금속 등과 같은 도전막을 증착하고 패터닝하여 주변회로 트랜지스터의 게이트(31)를 형성한다. 이때, 게이트(31)는 후술하는 P형 반도체 패턴(33)이 배치될 영역 하부에 형성될 수 있다.
후속 공정은 제1 실시예에서 설명한 것과 실질적으로 동일하다. 다만, 제1 실시예에서는 P형 반도체 패턴(13) 형성시 하단이 기판(10)의 P형 불순물 도핑 영역(10A)과 접하도록 형성되었으나, 본 실시예에서는 P형 반도체 패턴(33) 형성시 하단이 기판(30) 상의 게이트(31)에 접하도록 형성된다는 점만이 제1 실시예와 상이하다.
이러한 경우, 게이트(31)에 양의 고전압을 인가함으로써 P형 반도체 패턴(33)의 정공을 채널층(12)에 직접 공급할 수 있어, 소거 효율이 증가될 수 있다.
한편, 도시하지는 않았으나, 상기 제6 실시예의 장치는 소스 라인(SL)의 저저항 구현을 위하여 전술한 제2 실시예 내지 제5 실시예와 유사하게 변형될 수 있다. 다시 말하면, 제2 내지 제5 실시예에서 P형 불순물 도핑 영역(10A)에 연결된 P형 반도체 패턴(13)이 주변회로 트랜지스터의 게이트(31)에 연결된 P형 반도체 패턴(33)으로 대체된 실시예들이 이용될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
10: 기판 10A: P형 불순물 도핑 영역
11: 층간 절연층 12: 채널층
13: P형 반도체 패턴 WL_0~WL_N: 워드라인
SSL: 소스 선택 라인 SL: 소스 라인

Claims (26)

  1. P형 불순물 도핑 영역을 포함하는 기판;
    상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물;
    상기 복수의 채널층 측벽과 접하면서 하단이 상기 P형 불순물 도핑 영역과 접하는 P형 반도체 패턴; 및
    상기 P형 반도체 패턴 양측에 배치되고 상기 복수의 채널층 측벽과 접하는 소스 라인을 포함하는
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 P형 반도체 패턴의 불순물 농도는, 상기 P형 불순물 도핑 영역의 불순물 농도보다 작은
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 P형 반도체 패턴 양측의 상기 소스 라인의 상단은, 서로 연결된
    비휘발성 메모리 장치.
  4. 제3 항에 있어서,
    상기 P형 반도체 패턴 양측의 상기 소스 라인의 상단은, 상기 채널 구조물 상부에 배치되는 비트라인에 함께 연결된
    비휘발성 메모리 장치.
  5. 제4 항에 있어서,
    상기 소스 라인이 연결된 상기 비트라인은, 콘택을 통하여 자신의 상부에 배치되는 금속 배선에 연결된
    비휘발성 메모리 장치.
  6. 제4 항에 있어서,
    상기 소스 라인이 연결된 상기 비트라인은, 자신의 하부에 배치된 드레인 선택 트랜지스터의 채널과 연결되지 않는
    비휘발성 메모리 장치.
  7. 제3 항에 있어서,
    상기 P형 반도체 패턴 양측의 상기 소스 라인의 상단은, 상기 채널 구조물 상부에 배치되는 비트라인과 동일한 층에 비트라인과 이격 배치된 패드에 함께 연결된
    비휘발성 메모리 장치.
  8. 제1 항 또는 제3 항에 있어서,
    상기 기판 상에 형성되고 상기 채널 구조물 아래에 배치되는 주변회로 게이트를 더 포함하고,
    상기 소스 라인의 하단은 상기 주변회로 게이트에 연결된
    비휘발성 메모리 장치.
  9. 기판에 P형 불순물을 도핑 영역을 형성하는 단계;
    상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계;
    상기 복수의 채널층 측벽과 접하면서 하단이 상기 P형 불순물 도핑 영역과 접하는 P형 반도체 패턴을 형성하는 단계; 및
    상기 P형 반도체 패턴의 양측에 상기 복수의 채널층 측벽과 접하는 소스 라인을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 P형 반도체 패턴을 형성하는 단계는,
    상기 채널 구조물 상에 상기 P형 반도체 패턴이 형성될 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 P형 불순물 도핑 영역이 노출될 때까지 상기 채널 구조물 또는 상기 채널 구조물 사이의 절연막을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 P형 반도체 물질로 매립하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  11. 제10 항에 있어서,
    상기 트렌치 형성 단계 후에,
    상기 트렌치에 의해 드러난 상기 P형 불순물 도핑 영역에 P형 불순물을 추가로 도핑하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  12. 제9 항에 있어서,
    상기 소스 라인 형성 단계 후에,
    상기 소스 라인 상에 상기 P형 반도체 패턴 양측의 상기 소스 라인과 동시에 접하는 소스 라인 연결부를 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 소스 라인 연결부 형성 단계는,
    드레인 선택 라인용 도전층의 형성 단계와 동시에 수행되는
    비휘발성 메모리 장치의 제조 방법.
  14. 제9 항에 있어서,
    상기 소스 라인 형성 단계 후에,
    비트라인과 상기 채널층의 연결을 제어하기 위한 드레인 선택 트랜지스터를 형성하는 단계를 더 포함하되,
    상기 소스 라인은 적어도 하나의 비트라인에 연결되고,
    상기 소스라인과 연결되는 비트라인의 하부에서는, 상기 드레인 선택 트랜지스터의 채널이 형성되지 않는
    비휘발성 메모리 장치의 제조 방법.
  15. 제9 항 또는 제12 항에 있어서,
    상기 채널 구조물 형성 단계 전에,
    상기 기판 상에 주변회로 게이트를 형성하는 단계를 더 포함하고,
    상기 소스 라인의 하단은 상기 주변회로 게이트에 연결된
    비휘발성 메모리 장치의 제조 방법.
  16. 기판;
    기판 상에 형성되는 제1 주변회로 게이트;
    상기 제1 주변회로 게이트 상에 배치되고, 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물;
    상기 복수의 채널층 측벽과 접하면서 하단이 상기 제1 주변회로 게이트와 접하는 P형 반도체 패턴; 및
    상기 P형 반도체 패턴 양측에 배치되고 상기 복수의 채널층 측벽과 접하는 소스 라인을 포함하는
    비휘발성 메모리 장치.
  17. 제16 항에 있어서,
    상기 P형 반도체 패턴 양측의 상기 소스 라인의 상단은, 서로 연결된
    비휘발성 메모리 장치.
  18. 제17 항에 있어서,
    상기 P형 반도체 패턴 양측의 상기 소스 라인의 상단은, 상기 채널 구조물 상부에 배치되는 비트라인에 함께 연결된
    비휘발성 메모리 장치.
  19. 제18 항에 있어서,
    상기 소스 라인이 연결된 상기 비트라인은, 자신의 하부에 배치된 드레인 선택 트랜지스터의 채널과 연결되지 않는
    비휘발성 메모리 장치.
  20. 제16 항 또는 제17 항에 있어서,
    상기 기판 상에 형성되는 제2 주변회로 게이트를 더 포함하고,
    상기 소스 라인의 하단은 상기 제2 주변회로 게이트에 연결된
    비휘발성 메모리 장치.
  21. 기판 상에 제1 주변회로 게이트를 형성하는 단계;
    상기 제1 주변회로 게이트가 형성된 상기 기판 상에 교대로 적층된 복수의 층간 절연층 및 복수의 채널층을 포함하는 채널 구조물을 형성하는 단계;
    상기 복수의 채널층 측벽과 접하면서 하단이 상기 제1 주변회로 게이트와 접하는 P형 반도체 패턴을 형성하는 단계; 및
    상기 P형 반도체 패턴의 양측에 상기 복수의 채널층 측벽과 접하는 소스 라인을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  22. 제21 항에 있어서,
    상기 P형 반도체 패턴을 형성하는 단계는,
    상기 채널 구조물 상에 상기 P형 반도체 패턴이 형성될 영역을 노출시키는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 식각 베리어로 상기 제1 주변회로 게이트가 노출될 때까지 상기 채널 구조물 또는 상기 채널 구조물 사이의 절연막을 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치를 P형 반도체 물질로 매립하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  23. 제21 항에 있어서,
    상기 소스 라인 형성 단계 후에,
    상기 소스 라인 상에 상기 P형 반도체 패턴 양측의 상기 소스 라인과 동시에 접하는 소스 라인 연결부를 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  24. 제23항에 있어서,
    상기 소스 라인 연결부 형성 단계는,
    드레인 선택 라인용 도전층의 형성 단계와 동시에 수행되는
    비휘발성 메모리 장치의 제조 방법.
  25. 제21 항에 있어서,
    상기 소스 라인 형성 단계 후에,
    비트라인과 상기 채널층의 연결을 제어하기 위한 드레인 선택 트랜지스터를 형성하는 단계를 더 포함하되,
    상기 소스 라인은 적어도 하나의 비트라인에 연결되고,
    상기 소스 라인과 연결되는 비트라인의 하부에서는, 상기 드레인 선택 트랜지스터의 채널이 형성되지 않는
    비휘발성 메모리 장치의 제조 방법.
  26. 제21 항 또는 제23 항에 있어서,
    상기 채널 구조물 형성 단계 전에,
    상기 기판 상에 제2 주변회로 게이트를 형성하는 단계를 더 포함하고,
    상기 소스 라인의 하단은 상기 제2 주변회로 게이트에 연결된
    비휘발성 메모리 장치의 제조 방법.
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