KR20110121332A - 비휘발성 메모리장치 및 그 제조 방법 - Google Patents

비휘발성 메모리장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 전극 배선 공정을 단순화할 수 있고, 드레인선택라인이 차지하는 면적을 감소시킬 수 있는 비휘발성메모리장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 비휘발성 메모리 장치 제조 방법은 복수의 활성층과 복수의 절연층이 교대로 적층된 다층막을 형성하는 단계; 상기 다층막의 일측 끝단을 식각하여 계단형 비트라인연결부를 형성하는 단계; 상기 다층막을 식각하여 복수의 스트링을 형성하는 단계; 및 상기 비트라인연결부에 연결되는 복수의 비트라인을 형성하는 단계를 포함하며, 상술한 본 발명은 동일 스트링층의 모든 스트링들과 이어져 있는 비트 라인과 다층의 스트링을 동시에 선택하는 하나의 드레인선택라인을 이용하여 다층의 스트링을 선택 가능하게 하므로, 적층되는 활성층의 수가 증가하더라도 드레인선택라인이 소비하는 면적 증가는 없으므로, 집적도를 향상시킬 수 있다.

Description

비휘발성 메모리장치 및 그 제조 방법{NON VOLATILE MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명의 메모리장치에 관한 것으로서, 특히 비휘발성메모리장치 및 그 제조 방법에 관한 것이다.
도 1은 종래 기술에 따른 비휘발성메모리장치를 도시한 도면이다.
도 1을 참고하면, 게이트가 기판에 수직 방향으로 정의된 3차원 메모리 구조체가 있다. 절연층과 활성층을 적층하면서 디코드 형식의 드레인선택라인(DSL)의 정의를 위해 리소그래피와 정밀 조정, 그리고 엔-타입 이온주입(N type implantation)을 진행한다. 이를 반복하여 다수의 층을 쌓고, 패터닝하여 식각하고, ONO층과 게이트 물질을 증착하여 게이트를 기판에 수직 방향으로 정의된 3차원 집적 비휘발성 메모리 장치를 형성하였다. 도면부호 'BL'은 비트라인, 'BLC'는 비트라인플러그, 'DSL'은 드레인선택라인, 'WL'은 워드라인, 'SSL'은 소스선택라인, 'CSL(Common Sourde Line)'은 공통소스라인, 'Vbb'는 바디전압(Body voltage)을 의미한다.
상기 구조에서 개별의 스트링 선택은 다음과 같이 이루어진다. 각각의 스트링 모든 층과 이어져 있는 각 비트 라인(BL)에 전압을 인가하고, 모든 층과 모든 스트링이 워드라인(WL)과 같은 방향과 형식으로 이어져 있는 디코드 형식의 드레인선택라인(DSL)이 층을 선택하는 것으로 이루어진다. 다시 말해 비트 라인(BL)의 전압이 하나의 스트링 전층에 인가되면, 드레인선택트랜지스터의 드레인선택라인(DSL)이 그 인가된 스트링 전층 중에 하나의 층을 선택하여 하나의 스트링을 선택할 수 있게 된다.
상기 종래 기술의 경우, 절연층과 활성층을 적층할 때 드레인선택라인(DSL)을 정의해주기 위해 매 층마다 추가적인 포토리소그라피 공정과 임플란트 공정이 필요하며, 층수(m)가 많아질수록 드레인선택라인(DSL)의 개수가 증가하게 된다. 층수(m)는 n이 짝수인 경우 m=(n!)/{(n/2)!*(n/2)!}만큼 증가하게 되고, n이 홀수인 경우 m=(n!)/[{(n-1)/2)!*{(n+1)/2}!]만큼 증가하게 된다.
본 발명은 전극 배선 공정을 단순화할 수 있고, 드레인선택라인이 차지하는 면적을 감소시킬 수 있는 비휘발성메모리장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본발명의 비휘발성 메모리장치는 복수의 스트링, 상기 복수의 스트링을 연결하는 연결부 및 상기 연결부를 통해 상기 복수의 스트링과 연결된 비트라인연결부를 포함하는 활성층이 수직방향으로 복수 적층된 스트링 구조체; 및 각각의 상기 활성층의 비트라인연결부에 접속된 복수의 비트라인을 포함하는 것을 특징으로 한다. 상기 복수의 활성층의 비트라인연결부는 상기 수직 방향으로 계단 형태를 갖는 것을 특징으로 하고, 상기 복수의 스트링은 수평 방향으로 연장되고, 하나의 상기 비트라인은 상기 활성층의 복수의 스트링을 모두 선택하는 형태를 갖는 것을 특징으로 한다.
그리고, 본 발명의 비휘발성 메모리 장치 제조 방법은 복수의 활성층과 복수의 절연층이 교대로 적층된 다층막을 형성하는 단계; 상기 다층막의 일측 끝단을 식각하여 복수의 계단을 갖는 비트라인연결부를 형성하는 단계; 각각의 상기 활성층이 복수의 스트링을 갖도록 상기 다층막을 식각하는 단계; 및 상기 비트라인연결부의 각 계단에 연결되는 복수의 비트라인을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 스트링 단위로 분리되고 수직방향으로 적층된 상기 복수의 스트링을 동시에 선택하는 복수의 드레인선택라인을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
상술한 본 발명은 고집적화가 가능한 수직형 제어게이트전극을 갖는 3차원 비휘발성메모리장치의 전극 배선을 간소화 할 수 있다.
또한, 동일 스트링층의 모든 스트링들과 이어져 있는 비트 라인과 다층의 스트링을 동시에 선택하는 하나의 드레인선택라인이 수직을 이루어 다층의 스트링을 선택 가능하게 하므로, 적층되는 활성층의 수가 증가하더라도 드레인선택라인이 소비하는 면적 증가는 없으므로, 집적도를 향상시킬 수 있다.
추가적으로 본 발명은, 디코드 형식의 드레인선택라인 구조의 제조 공정과 비교하였을 때, 적층 과정에서 드레인선택라인 정의를 위해 추가적인 포토리소그래피, 정밀 조정, 그리고 이온주입 공정을 필요로 하지 않으므로, 적층된 층수가 증가할수록 공정단가 절감 측면에서 유리하다.
도 1은 종래 기술에 따른 비휘발성메모리장치를 도시한 도면이다.
도 2a는 본 발명의 실시예에 따른 비휘발성메모리장치의 등가 회로도이다.
도 2b는 어느 하나의 드레인선택라인이 선택된 경우의 회로도이다.
도 2c는 어느 하나의 비트라인이 선택된 경우의 회로도이다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 비휘발성메모리장치의 제조 방법을 도시한 도면이다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성메모리장치를 도시한 도면이다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 계단형 비트라인연결부의 형성 방법을 도시한 도면이다.
도 6은 계단형 비트라인연결부를 포함하는 복수의 블록을 도시한 평면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a는 본 발명의 실시예에 따른 비휘발성메모리장치의 등가 회로도이다. 도 2b는 어느 하나의 드레인선택라인이 선택된 경우의 회로도이고, 도 2c는 어느 하나의 비트라인이 선택된 경우의 회로도이다. 드레인선택라인(DSL)은 '스트링선택라인(String Select Line)'이라고도 하고, 소스선택라인(SSL)은 '그라운드셀렉트라인(Ground Select Line)'이라고도 한다.
도 2a 내지 도 2c를 참조하면, 기판에 수평 방향으로 정의되는 하나의 비트라인(BL1∼BL8)에 연결된 다수의 스트링들과 기판에 수직 방향으로 정의되는 드레인선택라인(DSL1∼SSL8) 구조를 형성한다. 절연층과 활성층을 번갈아 다수의 층을 쌓고, 각 층의 연결을 유지하는 패턴으로 패터닝하고, 식각하여 동일 활성층의 모든 스트링을 연결하는 비트 라인(BL1∼BL8)을 정의하고, 각각의 게이트절연층 물질을 증착하고, 개별의 드레인선택라인플러그, 워드라인플러그, 그리고 소스선택라인플러그를 정의한다. 드레인선택라인플러그는 드레인선택게이트, 워드라인플러그는 게이트, 그리고 소스선택라인플러그는 소스선택게이트가 된다. 그럼으로써 각 층별로 비트라인 전압을 인가할 수 있고, 여러개의 드레인선택라인 중 어느 하나를 선택하여 단 하나의 스트링을 선택하게 된다. 도면부호 'CSL'은 공통소스라인이며, WL1∼WL10은 워드라인이다.
본 발명을 위한 이하의 실시예는 8개의 활성층을 갖는 메모리 구조체에 대한 것으로써 활성층의 층 수는 확장될 수 있다.
도 3a 내지 도 3j는 본 발명의 실시예에 따른 비휘발성메모리장치의 제조 방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 기판 상에(도시되지 않음) 복수의 워드 라인(WL, 11), 하나의 소스선택라인(SSL, 12), 하나의 공통소스라인(CSL, 13) 그리고 복수의 드레인선택라인(DSL, 14)을 제조하는 전극 배선 공정을 실시한다. 전극 배선 공정은 메모리 배열의 제조가 완료된 후 실시하여도 무방하다. 워드라인(11), 소스선택라인(12) 및 공통소스라인(13)은 제1방향으로 연장된다. 드레인선택라인(14)은 제2방향으로 연장된다. 제1방향과 제2방향은 수직으로 교차하는 방향이다. 워드라인(11), 소스선택라인(12) 및 공통소스라인(13)은 폭을 동일하게 형성한다. 드레인선택라인(14)은 워드라인(11), 소스선택라인(12) 및 공통소스라인(13)보다 폭을 더 넓게 형성할 수도 있다. 워드라인(11), 소스선택라인(12) 및 공통소스라인(13)은 동일 평면 상에 형성되고, 드레인선택라인(14)은 절연층(도시 생략)에 의해 워드라인(11), 소스선택라인(12) 및 공통소스라인(13)과 서로 절연된다. 드레인선택라인(14)이 먼저 형성된 이후에 나머지가 형성될 수 있다.
도 3b에 도시된 바와 같이, 메모리 배열의 기틀이 될 절연층(21, 22, 23, 24, 25, 26, 27, 28, 29)과 활성층(31, 32, 33, 34, 35, 36, 37, 38)이 교대로 번갈아 형성된 다층막(100)을 형성한다. 실시예에서, 다층막(100)을 형성하기 위해 절연층은 제1절연층 내지 제9절연층까지 총 9회 적층하고, 활성층은 제1활성층 내지 제8활성층까지 총 8회 적층한다. 제1절연층 내지 제9절연층(21, 22, 23, 24, 25, 26, 27, 28, 29)은 이산화실리콘(SiO2)을 포함한다. 제1활성층 내지 제8활성층(31, 32, 33, 34, 35, 36, 37, 38)은 p형 불순물이 도핑된 다결정 실리콘을 포함한다. 제1절연층 내지 제9절연층(21, 22, 23, 24, 25, 26, 27, 28, 29)과 제1활성층 내지 제8활성층(31, 32, 33, 34, 35, 36, 37, 38)의 물질은 이산화실리콘과 다결정실리콘으로 제한되지 않고, 다른 물질이 사용될 수 있다. 최상부의 제9절연층(29)은 후속 플러그 형성공정까지 그 아래의 제8활성층(38)이 노출되지 않을 정도로 두꺼운 두께를 갖는다. 제1 내지 제8활성층(31, 32, 33, 34, 35, 36, 37, 38)은 메모리셀트랜지스터의 채널로 작용한다.
도 3c에 도시된 바와 같이, 제1 내지 제8활성층(31, 32, 33, 34, 35, 36, 37, 38)의 연결을 보장하는 계단형(stairway) 구조물(101)을 형성한다. 도 3c에 도시된 계단형 구조물(101)은 하나의 블록만을 도시한 것으로서, 후술하겠지만, 4개의 블록 각각 계단형 구조물(101)이 형성될 수 있다. 계단형 구조물(101)은 후속의 비트라인이 연결될 비트라인연결부로서 다층막(100)의 일측 끝단에 마련된다. 계단형 구조물(101)은 총 8개의 계단(101A)을 갖는다. 각 계단(101A)은 활성층의 갯수와 동일하게 구비된다. 계단형 구조물(101)은 수직 방향으로 계단이 순차적으로 낮아지는 구조를 갖는다. 최상부의 계단이 가장 높은 계단이고, 점차 높이가 낮아진다. 각 계단의 면적은 모두 동일할 수 있다.
상술한 바에 따르면, 계단형 구조물(101)은 비트라인연결부에만 형성되는 구조물이다. 이하, 계단형 구조물(102)을 '계단형 비트라인연결부(101)'라 한다.
후속하여 셀 공정을 도시한 도면이다. 셀공정을 진행하기에 앞서, 페시베이션(Passivation) 및 평탄화 공정을 진행할 수 있다. 이하, 활성층들과 절연층들의 도면부호는 생략하고 다층막(100)으로 약칭하여 설명하기로 한다.
도 3d에 도시된 바와 같이, 계단형 비트라인연결부(101)가 형성된 다층막은 후술하는 4개의 블록 중 어느 하나의 블록이라 가정한다.
하나의 비트라인 당 한 층의 스트링층(103)이 형성되도록 다층막(100)을 식각하여 식각부(102)를 형성한다. 식각부(102)에 의해 동일 층의 스트링층(103)에 복수의 스트링(103A)이 독립된다. 즉, 한 층의 스트링층(103)은 수평방향으로 연장된 복수의 스트링(103A)을 갖고, 복수의 스트링층(103)은 수직방향으로 적층된다. 스트링층(103)의 갯수는 활성층의 갯수와 동일하다.
식각부(102)는 계단형 비트라인연결부(101)와 완전히 맞닿아서는 않된다. 즉, 계단형 비트라인연결부(101)와 식각부(102) 간에 일정한 공간(104)을 유지해주어야 한다. 공간은 비트라인연결부(101)와 스트링(103A)간 연결부(104)라 한다.
상술한 바와 같이, 식각부(102)를 형성하기 위해 마스크(도시 생략)가 사용된다. 마스크는 비트라인연결부(101) 및 연결부(104)를 커버링한다. 마스크는 한 층의 스트링층(103)에서 스트링(103A)을 여러개로 독립시켜주기 위해 복수개의 라인 형태로 패터닝될 수 있다. 스트링(103A)은 동일 스트링층(103)에 복수개가 형성되고 연결부(104)에 의해 스트링층(103)은 빗모양(Comb)을 갖는다. 빗모양의 스트링층(103)은 활성층의 갯수만큼 적층된다. 드레인선택라인(14)은 스트링(103A) 단위로 분리되어 복수개가 형성된다. 스트링(103A) 측면에서 볼 때, 수직방향으로는 스트링(103A)들이 적층되며, 하나의 드레인선택라인(14)에 의해 수직방향으로 적층된 스트링(103A)들이 동시에 선택된다.
도시되고 있지는 않으나, 스트링(103A)이 갖는 활성층은 메모리셀트랜지스터, 드레인선택트랜지스터, 소스선택트랜지스터의 채널로 작용한다. 따라서, 하나의 스트링(103)은 복수개의 메모리셀트랜지스터가 수평방향으로 직렬연결된 구조를 갖게 된다.
도 3e에 도시된 바와 같이, 비트라인 연결을 보장하기 위해 계단형 비트라인연결부(101)의 활성층들을 치환부(105)로 대체한다. 활성층들은 외부전계의 영향을 받지 않는 경우 높은 저항을 갖는다. 따라서 비트라인을 연결한 뒤, 원활한 전하 소통을 보장하기 위해서 계단형 비트라인연결부(101)와 연결부(104)의 활성층들의 저항을 낮추어야 한다. 이를 위해 비트라인연결부(101)와 연결부(104)의 활성층들을 제거한 후에 고농도 도핑된 N+ 다결정실리콘이나 금속(텅스텐, 탄탈륨) 등의 전도성이 높은 물질로 치환부(105)를 형성한다. 치환부(105)는 전도성이 높으면서도 증착과 식각이 가능한 물질을 포함한다. 치환부(105)를 방법 외에 이온주입을 통해서도 저항을 낮출 수 있다. 비트라인연결부(101)와 스트링층(103) 사이의 연결부(104)는 비트라인연결부(101)의 활성층 치환을 보정하는 크기를 갖도록 한다. 치환부(105)로 사용된 물질이 텅스텐, 탄탈륨 같은 금속일 경우, 스트링층(103)의 활성층과 오믹컨택(Ohmic contact)을 보장해주기 위해, 치환부(105)와 스트링층(103)의 활성층간 콘택 영역에 실리사이드를 형성하는 추가적인 열공정을 해주거나, 또는 고농도 N+ 폴리실리콘을 증착해줄 수 있다. 또한, 활성층 증착후 리소그래피와 도핑을 통한 방법도 가능하다.
도 3f에 도시된 바와 같이, 식각부(102)의 측벽면에 터널링 절연층, 전하 포획층, 블로킹 절연층을 차례로 증착하여 게이트 절연층(106)을 제조한다. 터널링 절연층 또는 블로킹 절연층으로써, SiO2, Al2O3, HfN, HfAlO 등을 포함하는 절연 물질 또는, High-k의 절연 물질을 사용한다. 전하 포획층으로써, Si3N4, HfAlO, Al2O3, AlN, HfSiO 등을 포함하는 절연 물질 또는, 고유전율(High-k)을 갖는 절연 물질을 사용한다. 활성층이 실리콘일 경우, 터널링 절연층은 열산화를 통해 형성 가능하다. 터널링 절연층 또는 전자 포획층 또는 블로킹 절연층은 Al 또는 Si 등의 물질을 증착하여, 열산화를 통해 형성가능하다.
그리고, 도 3a와 같이 전극 배선 공정을 선행한 경우, 추후에 제조될 각각의 플러그를 각각의 워드라인(11), 소스선택라인(12), 공통소스라인(13) 그리고 드레인선택(14)과 전기적인 단락을 보장해야 하므로, 식각부(102)의 바닥면에 증착되는 게이트 절연층(106)을 식각해준다. 한편, 전극 배선 공정이 마지막에 진행된다면, 게이트 절연층(106)의 식각은 후속의 플러그 물질 증착 후에 같이 실행할 수 있다.
도 3g에 도시된 바와 같이, 식각부(102) 내부에 플러그물질(107)을 갭필한다. 이 때, 식각부(102)를 모두 채우는 것이 아니라, 전기적인 단락을 보장하는 정도로만 증착을 진행한다. 이어서, 식각부(102)의 바닥면에 증착되어 있는 플러그물질(107)을 식각한다. 후속하여, 플러그물질(107) 사이를 절연 물질(도시 생략)로 채워준다. 이후, 마스크를 제거한다.
위와 같이, 게이트절연층(106) 및 플러그물질(107) 형성시 식각부(102)를 형성하기 위해 사용된 마스크가 그대로 잔류한다. 마스크 위에도 게이트절연층(106)및 플러그물질(107)이 형성되지만, 마스크를 제거할 때 리프트-오프(Lift off)되므로 도면에서는 생략한다. 마스크를 제거한 후에 평탄화 공정을 진행할 수 있다.
도 3h에 도시된 바와 같이, 플러그마스크(108)를 형성한다. 플러그마스크(108)는 워드라인(11)과 동일 방향으로 연장된 라인 형태이다. 라인의 폭은 워드라인(11)과 동일할 수 있다.
도 3i에 도시된 바와 같이 플러그마스크(108)에 가려지지 않은 부분의 플러그물질(107)을 식각한다. 이에 따라, 복수의 플러그(107A, 107B, 109)가 형성된다. '107A'는 워드라인(11)과 접속되는 워드라인플러그이고, '107B'는 소스선택라인(12)과 접속되는 소스선택라인플러그이다. '109'는 드레인선택라인(14)과 접속되는 드레인선택라인플러그이다. 도시하지 않았지만, 플러그(107A, 107B, 109) 형성후에 절연물질을 채울 수 있다. 이 때, 각각의 드레인선택라인(14)에 접속된 플러그(109)들은 이웃하는 플러그(109)와 전기적 독립이 보장되도록 한다. 워드라인(11)에 접속된 플러그(107A)는 제어게이트전극(Control gate electrode)의 역할을 하며, 이에 따라, 제어게이트전극은 모든 스트링층(103)의 스트링(103A)들을 동시에 선택하는 수직 형태를 갖는다. 드레인선택라인(14)에 접속된 플러그(109)는 드레인선택트랜지스터의 게이트전극이 된다. 이에 따라, 모든 스트링층(103)의 스트링(103A)들을 동시에 선택하는 수직 형태의 드레인선택게이트가 형성된다. 소스선택라인(12)에 접속된 플러그(107B)는 소스선택트랜지스터의 게이트전극이 된다.
플러그(107A, 107B, 109) 형성후에는 플러그마스크를 제거하고, 공통소스라인(13)에 접속되는 관통형의 공통소스라인플러그(110)를 형성한다. 공통소스라인플러그(110)는 다층막을 관통하는 형태이다. 플러그마스크를 제거한 후에는 평탄화 공정을 실시할 수 있다.
도 3j에 도시된 바와 같이, 비트라인연결부(101)의 각 활성층에 접속되는 비트라인(112)을 형성한다. 비트라인(112)은 비트라인플러그(111)를 통해 각 활성층과 연결된다. 비트라인(112)은 워드라인(11)과 수직교차하는 방향으로 연장된 형태이다. 비트라인(112)은 스트링층(103) 상부에 형성하되, 스트링층(103) 상부까지 가로지르는 형태는 아니다. 비트라인플러그(111)가 다층막(100)의 각 활성층과 접속되도록 각 활성층 상부의 절연층이 식각될 수 있다.
상술한 바에 따르면, 하나의 비트라인(112)은 동일 스트링층(103)의 모든 스트링(103A)들과 연결된다. 복수의 스트링(103A)을 갖는 스트링층(103)이 수직방향으로 다층을 이루므로, 본 발명의 비휘발성메모리장치는 복수의 스트링(103A)을 갖는 스트링층(103)이 다층을 이루는 다층의 스트링 구조체가 된다. 아울러, 비트라인(112)마다 한 층의 스트링층(103)이 연결된다. 또한, 드레인선택라인(14)은 수직 방향의 플러그(109)에 접속되므로, 수직 방향으로 적층된 모든 스트링층(103)의 스트링(103A)을 동시에 선택할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 비휘발성메모리장치를 도시한 도면으로서, 도 3j에 도시된 구조와 전극 배선의 형성 순서가 다르다.
도 4를 참조하면, 워드라인(11), 소스선택라인(12A) 및 공통소스라인(13A)이 플러그(107A, 107B) 및 관통플러그(110) 형성후에 형성된다. 드레인선택라인(14A)은 비트라인(112) 형성후에 형성된다. 드레인선택라인(14A)에 접속되는 플러그(109A)는 다른 플러그들(107A, 107B)과 동시에 형성된다.
도 5a 내지 도 5f는 본 발명의 실시예에 따른 계단형 비트라인연결부의 형성 방법을 도시한 도면이다. 이하, 다층막(100)을 구성하고 있는 활성층들과 절연층들은 도 4b를 참조하기로 하고, 이하 이들의 도면부호는 생략하기로 한다.
도 5a에 도시된 바와 같이, 다층막(100)의 최상부인 제9절연층 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 제1마스크(41)를 형성한다. 제1마스크(41)는 비트라인연결부로 예정된 영역이 오픈되도록 패터닝하여 형성한다. 비트라인연결부를 제외한 다층막의 나머지는 제1마스크(41)가 커버링한다.
도 5b에 도시된 바와 같이, 제1마스크(41)를 포함한 전면에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 제2마스크(42)를 형성한다. 제2마스크(42)는 비트라인연결부의 양쪽 모서리가 일정 크기를 갖고 오픈되도록 패터닝된다. 따라서, 제2마스크(42)는 제1방향으로는 제1마스크(41)를 일정 크기로 오픈시키면서 동시에 제2방향으로는 비트라인연결부까지 연장된다. 이에 따라, 제1마스크(41)와 제2마스크(42)가 중첩되지 않은 영역, 즉 비트라인연결부의 양쪽 모서리가 일정 크기를 갖고 오픈된다.
이어서, 제1마스크(41)와 제2마스크(42)를 식각장벽으로 하여 다층막(100) 중 최상부의 제9절연층을 식각한다. 이때, 제9절연층 아래의 제8활성층이 식각 정지막으로 이용된다. 제9절연층 식각후에 제8활성층을 식각하는데, 이때는 제8절연층이 식각 정지막으로 이용된다.
도 5c에 도시된 바와 같이, 제3마스크(43)를 형성한다. 제3마스크(43)는 제2마스크(42)를 슬리밍(Slimming)하여 형성한다. 또한, 제3마스크(43)는 제2마스크를 스트립한 후에 감광막을 도포하고 노광 및 현상을 진행하여 형성할 수도 있다. 제3마스크(43)는 제2마스크(42)보다 폭이 작게 패터닝된다. 제3마스크(43)는 제1방향에서 폭이 작아지고, 제2방향에서는 폭이 유지된다. 이와 같이, 제2마스크(42)보다 폭이 작은 제3마스크(43)를 형성하므로써 제1마스크(41)와 제3마스크(43)간의 중첩되지 않은 영역, 즉 비트라인연결부의 양쪽 모서리가 일정 크기를 갖고 오픈된다.
이어서, 제1마스크(41)와 제3마스크(43)를 식각장벽으로 하여 다층막(100) 중 제9절연층과 제8절연층을 식각한다. 이때, 제8활성층과 제7활성층이 각각 식각 정지막으로 이용된다. 이어서, 제8활성층과 제7활성층을 식각하는데, 이때는 제8절연층과 제7절연층이 각각 식각 정지막으로 이용된다.
상술한 바와 같이, 제1마스크(41)는 그대로 잔류시킨 상태에서 제2마스크(42)에 대한 슬링밍 또는 추가 마스크 공정을 이용하여 제3마스크(43)를 형성하는 방법을 수회 반복 진행하여 계단형 비트라인연결부를 형성한다.
도 5d는 계단형 비트라인연결부가 형성된 최종 결과를 도시한 도면으로서, 다층막(100)의 활성층이 모두 8층이므로, 계단형 비트라인연결부(101)는 8개의 계단을 갖는다.
마지막 계단을 형성하기 위해 사용되는 최종 마스크(48)는 제2마스크(42)를 수회 슬링밍한 마스크를 포함한다. 또한, 최종 마스크(48)는 수회 마스크 공정을 실시한 것일 수도 있다.
도 5e에 도시된 바와 같이, 최종 마스크(48)를 제거한다. 다층막(100)의 일측 끝단에 2개의 계단형 비트라인연결부(101)가 형성된다.
도 5f에 도시된 바와 같이, 계단형 비트라인연결부(101)가 형성된 다층막(101)이 독립된 블록으로 분할되도록 다층막을 식각한다. 이에 따라, 슬릿(Slit, 50)이 형성된다. 슬릿(50)을 형성하므로써 불필요한 읽기/쓰기(disturb)를 줄일 수 있다. 슬릿(50) 형성을 위해 다층막(100) 식각시 제1절연층까지 모두 식각한다.
도 6은 계단형 비트라인연결부가 형성된 복수의 블록을 도시한 평면도이다.
도 6을 참조하면, 슬릿(50)은 십자 형태로 확장될 수 있다. 십자형태로 슬릿(50)이 확장되면 4개의 블록을 분할할 수 있다. 좌우대칭 및 전후대칭을 이루도록 계단형 비트라인연결부(101)를 제조한 경우에 있어서는 십자형의 슬릿(50)이 형성되도록 다층막(100)을 식각하여 4개의 블록으로 분할한다.
본 발명의 실시예에 따른 메모리 배열에 대해서 단일 셀을 선택하는 방식은 이하와 같다. 본 발명의 메모리 배열의 등가 회로인 도 2a 내지 도 2c를 참고하면 도면상에 나타난 하나의 비트라인을 선택하고, 드레인선택라인 중 하나를 동작시키면, 하나의 스트링이 선택된다. 선택된 스트링에서 워드라인에 인가된 전압에 의해 읽기/쓰기가 가능하며 비선택된 스트링은 읽기/쓰기가 불가능하다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
11 : 워드라인 12 : 소스선택라인
13 : 공통소스라인 14 : 드레인선택라인
100 : 다층막 101 : 계단형 비트라인연결부
102 : 식각부 103 : 스트링층
103A : 스트링 104 : 연결부
105 : 치환부
106 : 게이트절연층 107 : 플러그물질
107A, 107B, 109 : 플러그 110 : 관통플러그
111 : 비트라인플러그 112 : 비트라인

Claims (25)

  1. 복수의 스트링, 상기 복수의 스트링을 연결하는 연결부 및 상기 연결부를 통해 상기 복수의 스트링과 연결된 비트라인연결부를 포함하는 활성층이 수직방향으로 복수 적층된 스트링 구조체; 및
    상기 활성층 각각의 비트라인연결부에 접속된 복수의 비트라인
    을 포함하는 비휘발성 메모리 장치.
  2. 제1항에 있어서,
    상기 복수의 활성층의 비트라인연결부는 상기 수직 방향으로 계단 형태를 갖는 비휘발성 메모리 장치.
  3. 제1항에 있어서,
    상기 스트링 구조체에서,
    상기 복수의 스트링은 수평 방향으로 연장되고, 하나의 상기 비트라인는 상기 활성층의 복수의 스트링을 모두 선택하는 형태를 갖는 비휘발성 메모리 장치.
  4. 제1항에 있어서,
    상기 비트라인은 상기 스트링 구조체의 상부에 형성된 비휘발성 메모리 장치.
  5. 제1항에 있어서,
    상기 비트라인과 상기 복수의 스트링은 동일한 방향으로 연장된 형태를 포함하는 비휘발성 메모리 장치.
  6. 제1항에 있어서,
    상기 비트라인은 비트라인플러그를 통해 상기 비트라인연결부와 연결된 비휘발성 메모리 장치.
  7. 제1항에 있어서,
    상기 스트링 구조체의 하부에 형성되고 상기 스트링을 선택하는 복수의 드레인선택라인; 및
    상기 스트링 구조체와 드레인선택라인 사이에 형성되며, 서로 이격되는 복수의 워드라인, 소스선택라인 및 공통소스라인
    을 더 포함하는 비휘발성 메모리 장치.
  8. 제7항에 있어서,
    상기 드레인선택라인, 상기 복수의 워드라인과 소스선택라인은 각각의 상기 스트링 양측에 구비된 수직방향의 플러그와 접속된 비휘발성 메모리 장치.
  9. 제7항에 있어서,
    상기 공통소스라인의 연결부는 계단형태를 갖고, 상기 드레인선택라인은 상기 스트링 단위로 개별적으로 분리되는 비휘발성 메모리 장치.
  10. 제7항에 있어서,
    상기 스트링과 비트라인은 제1방향으로 연장된 형태이고, 상기 복수의 워드라인, 소스선택라인 및 공통소스라인은 상기 제1방향과 수직교차하는 제2방향으로 연장된 형태인 비휘발성 메모리 장치.
  11. 제1항에 있어서,
    상기 스트링구조체는 슬릿에 의해 분할된 복수의 블록 각각에 구비되며, 상기 복수의 블록 각각은 서로 대칭되는 상기 비트라인연결부를 구비하는 비휘발성 메모리 장치.
  12. 복수의 활성층과 복수의 절연층이 교대로 적층된 다층막을 형성하는 단계;
    상기 다층막의 일측 끝단을 식각하여 복수의 계단을 갖는 비트라인연결부를 형성하는 단계;
    각각의 상기 활성층이 복수의 스트링을 갖도록 상기 다층막을 식각하는 단계; 및
    상기 비트라인연결부의 각 계단에 연결되는 복수의 비트라인을 형성하는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  13. 제12항에 있어서,
    상기 스트링 단위로 분리되고 수직방향으로 적층된 상기 스트링을 동시에 선택하는 복수의 드레인선택라인을 형성하는 단계를 더 포함하는 비휘발성 메모리 장치 제조 방법.
  14. 제12항에 있어서,
    상기 비트라인연결부를 형성하는 단계에서,
    상기 복수의 계단은, 각각의 상기 활성층의 일측 끝단에 형성하는 비휘발성 메모리 장치 제조 방법.
  15. 제12항에 있어서,
    상기 비트라인연결부를 형성하는 단계는,
    상기 다층막 상에 상기 비트라인연결부로 예정된 영역을 오픈시키는 제1마스크를 형성하는 단계;
    상기 제1마스크 상에 제2마스크를 형성하는 단계;
    상기 제2마스크 및 상기 제1마스크를 이용하여 상기 다층막을 식각하는 단계
    를 포함하는 비휘발성 메모리 장치 제조 방법.
  16. 제15항에 있어서,
    상기 비트라인연결부를 형성하는 단계는,
    상기 복수의 계단이 형성되도록 상기 제2마스크를 수회 슬리밍한 후 상기 다층막을 식각하는 단계를 포함하는 비휘발성 메모리 장치 제조 방법.
  17. 제12항에 있어서,
    상기 활성층이 복수의 스트링을 갖도록 상기 다층막을 식각하는 단계는,
    상기 복수의 스트링이 독립되도록 복수의 식각부를 형성하면서 상기 비트라인연결부와 상기 복수의 스트링을 연결하는 연결부를 동시에 형성하는 비휘발성 메모리 장치 제조 방법.
  18. 제17항에 있어서,
    상기 식각부를 형성하는 단계 이후에,
    상기 비트라인연결부 및 연결부의 활성층을 전도성물질로 치환시키는 단계를 진행하는 비휘발성 메모리 장치 제조 방법.
  19. 제12항에 있어서,
    상기 다층막을 형성하기 전에,
    기판 상부에 복수의 드레인선택라인, 복수의 워드라인, 소스선택라인 및 공통소스라인을 포함하는 전극 배선을 형성하는 단계를 더 포함하는 비휘발성 메모리장치 제조 방법.
  20. 제12항에 있어서,
    상기 비트라인을 형성하는 단계 이후에,
    복수의 워드라인, 소스선택라인 및 공통소스라인을 형성하는 단계; 및
    복수의 드레인선택라인을 형성하는 단계
    를 더 포함하는 비휘발성 메모리 장치 제조 방법.
  21. 제19항 또는 제20항에 있어서,
    상기 복수의 드레인선택라인은 각각의 상기 스트링 단위로 분리되는 것을 특징으로 하는 비휘발성 메모리 장치 제조 방법.
  22. 제21항에 있어서,
    상기 비트라인을 형성하기 전에,
    상기 복수의 드레인선택라인에 접속되도록 상기 스트링 양측에 플러그를 형성하는 비휘발성 메모리 장치 제조 방법.
  23. 제21항에 있어서,
    상기 플러그 형성시 상기 복수의 워드라인과 소스선택라인에 접속되는 플러그를 동시에 형성하는 비휘발성 메모리 장치 제조 방법.
  24. 제12항에 있어서,
    상기 비트라인연결부를 형성하는 단계 이전에,
    상기 비트라인결부로 예정된 상기 다층막의 활성층을 전도성물질로 치환시키는 단계를 포함하는 비휘발성 메모리 장치 제조 방법.
  25. 제12항에 있어서,
    상기 계단형 비트라인 연결부를 형성하는 단계 이후에,
    상기 다층막을 복수의 블록으로 분할하는 슬릿 형성 단계를 더 포함하고,
    상기 복수의 블록은 각각 상기 계단형 비트라인연결부를 갖도록 하는 비휘발성 메모리 장치 제조 방법.
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