KR20110001487A - 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 기술은 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 본 기술은 3차원 구조를 갖는 비휘발성 메모리 소자에 있어서, 기판 상에 교대로 적층된 복수의 채널막 및 층간절연막으로 이루어지고, 제1방향으로 평행하게 확장되는 복수의 채널 구조물; 상기 채널 구조물의 측벽을 따라 적층되어, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 복수의 메모리 셀; 및 상기 제2방향으로 배열된 메모리 셀들의 게이트 전극에 연결되어, 상기 제2방향으로 평행하게 확장되는 복수의 워드라인을 포함한다. 본 기술에 따르면, 복수의 채널막을 적층한 채널 구조물을 이용하여 메모리 셀을 형성함으로써, 복수의 스트링이 적층되는 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다.
3차원, 비휘발성 메모리 소자
Description
본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세히는 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 소자는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 소자이다. 최근 실리콘 기판 상에 단층으로 메모리 소자를 제조하는 2차원 구조의 메모리 소자의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 소자가 제안되고 있다.
이하, 도면을 참조하여 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자 제조 방법을 상세히 살펴보도록 한다.
도 1a 내지 도 4b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면이다. 여기서, 각 a도는 중간 결과물의 단면도를 나타내며, 각 b도는 중간 결과물의 A-A' 높이에서의 평면도를 나타낸다.
도 1a 및 도 1b에 도시된 바와 같이, 기판(10) 상에 층간절연막(11) 및 게이트 전극용 도전막(12)을 형성한 후, 게이트 전극용 도전막(12) 및 층간절연막(11)을 식각하여 기판(10)을 노출시키는 콘택홀을 형성한다.
이어서, 콘택홀의 내벽에 게이트 절연막(1)을 형성한 후, 게이트 절연막(1)이 형성된 콘택홀 내에 채널용막(2)을 매립한다. 이로써, 수직으로 배열되는 스트링의 하부 선택트랜지스터(도면의 "하부 Tr" 참조)가 형성된다.
이어서, 하부 선택 트랜지스터가 형성된 기판(10) 상에 복수층의 층간절연막(11) 및 게이트 전극용 도전막(12)을 교대로 형성한다. 이어서, 층간절연막(11) 및 게이트 전극용 도전막(12)을 선택적으로 식각하여 기판(10)을 노출시키는 복수의 콘택홀(H)을 형성한다.
도 2a 및 2b에 도시된 바와 같이, 콘택홀(H) 내벽에 전하차단막(13)을 형성한다. 여기서, 전하차단막(13)은 전하가 전하트랩막(14)을 통과하여 게이트 전극 방향으로 이동하는 것을 방지하는 역할을 한다.
이어서, 전하차단막(13) 상에 전하트랩막(14)을 형성한다. 여기서, 전하트랩막(14)은 깊은 준위 트랩 사이트에 전하를 트랩하며, 실질적인 데이터 저장소로서의 역할을 하게 된다. 또한, 전하트랩막(14)은 일반적으로 질화막으로 이루어진다.
이어서, 전하차단막(13) 및 전하트랩막(14)이 형성된 콘택홀(H) 내에 터널절연막(15)을 매립한다. 여기서, 터널절연막(15)은 전하의 터널링에 따른 에너지 장 벽막으로 제공된다.
도 3a 및 3b에 도시된 바와 같이, 터널절연막(15)의 중심 영역을 식각하여 채널용 트렌치를 형성한 후, 채널용 트렌치 내에 채널용막을 매립하여 기판(10)으로부터 돌출되는 복수의 채널(16)을 형성한다.
이어서, 채널(16)이 형성된 결과물 상에, 상부 선택 트랜지스터(도면의 "상부 Tr" 참조)를 형성한다. 여기서, 상부 선택 트랜지스터 형성의 세부적인 사항은 앞서 하부 선택 트랜지스터 형성 과정에서 설명한 바와 동일하므로, 생략하도록 한다.
도 4a 및 4b에 도시된 바와 같이, 상부 선택 트랜지스터가 형성된 결과물 상에, 메모리 셀(MC)이 형성될 영역을 덮으면서 제1방향(I-I')으로 확장되는 복수의 마스크 패턴(미도시)을 형성한 후, 상기 마스크 패턴을 식각 베리어로 층간절연막(11) 및 게이트 전극용 도전막(12)을 식각하여 게이트 전극(12A)을 형성한다. 이어서, 식각된 영역에 절연막(17)을 매립한다.
이로써, 수직형 채널(16)의 외주 표면을 둘러싸는 터널절연막(15), 전하트랩막(14), 전하차단막(13) 및 게이트 전극(12A)으로 이루어지는 복수의 메모리 셀(MC)이 형성된다.
여기서, 동일한 채널(16)을 따라 적층된 복수의 메모리 셀(MC)들은 하부 선택 트랜지스터와 상부 선택 트랜지스터 사이에 직렬로 연결되어 스트링(ST)을 구성하게 된다. 즉, 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자는 기판으로부터 수직으로 배열된 복수의 스트링(ST)을 구비한다.
또한, 게이트 전극(12A)이 연결된 메모리 셀(MC)들(본 도면에서는, 제1방향으로 배열된 메모리 셀(MC)들은 하나의 페이지(PAGE)로서 동작하게 된다.
전술한 바와 같은 종래기술에 따르면, 복수의 게이트 전극용 도전막을 적층하여 메모리 셀(MC)을 형성하므로, 기판으로부터 수직으로 배열되는 스트링(ST) 구조를 갖는 3차원의 비휘발성 메모리 소자를 제공할 수 있다.
그러나, 이와 같은 구조에 따르면, 각 층의 게이트 전극용 도전막이 넓은 면적으로 마주하고 있을 뿐만 아니라, 공정 상의 한계상 게이트 전극용 도전막의 물질이 폴리실리콘막으로 제한된다. 따라서, 워드라인 저항값 및 캐패시턴스 값이 크며, 그에 따른 RC 지연(RC delay)에 의해 메모리 소자의 퍼포먼스가 저하되는 문제점이 발생하게 된다.
뿐만 아니라, 종래기술에 따르면, 먼저, 게이트 전극용 도전막(12)을 형성한 후에, 전하차단막(13), 전하트랩막(14) 및 터널절연막(15)을 차례로 형성한 후, 채널(16)을 형성하게 된다. 즉, 평판형 비휘발성 메모리 소자 제조 방법과는 역순으로 제조 공정이 진행되기 때문에, 메모리 소자의 특성이 저하되는 문제점이 발생하게 된다. 이를 보다 상세히 살펴보면 다음과 같다.
첫째, 터널절연막(15)을 가장 마지막으로 형성하게 되며, 터널절연막(15)의 중심 영역을 식각하여 채널용 트렌치를 형성하게 되므로, 터널절연막(15)의 막질이 저하되는 문제점이 발생한다.
둘째, 채널용 트랜치 내에 채널용 막을 형성하는 과정에서, 기 형성된 전하 차단막(13), 전하트랩막(14) 및 터널절연막(15)이 손상될 수 있으므로, 고온의 단결정 실리콘막 성장이 어렵다. 따라서, 단결정 실리콘막으로 이루어지는 채널(16)을 형성하지 못해, 채널(16)에서의 전류 흐름이 저하되고 문턱 전압 분포의 균일성이 저하되는 등의 문제점이 발생한다.
한편, 종래기술에 따른 2차원 구조의 메모리 소자는 하나의 메모리 블록에 대해 하나의 드레인 선택 라인을 구비한다. 그러나, 3차원 구조의 메모리 소자는 기판으로부터 수직으로 적층된 복수의 메모리 셀을 구비하기 때문에, 종래와 같이 하나의 메모리 블록에 대해 하나의 드레인 선택 라인을 구비하는 경우, 복수의 메모리 셀을 제어하여 읽기/쓰기 동작을 수행하는데 한계가 있다.
본 발명은 상기 문제점을 해결하기 위해 제안된 것으로, 복수의 채널막을 적층한 채널 구조물의 측벽에 메모리 셀을 적층함으로써, 복수의 스트링이 적층된 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제1목적으로 한다.
또한, 본 발명은 복수의 채널막에 각각 연결된 복수의 드레인 선택 트랜지스터를 포함하는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제2목적으로 한다.
또한, 본 발명은 채널, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극이 차례로 형성되는 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법을 제공하는 것을 제3목적으로 한다.
이러한 목적을 달성하기 위해 제안된 본 발명은 3차원 구조의 비휘발성 메모리 소자에 있어서, 기판 상에 교대로 적층된 복수의 채널막 및 층간절연막으로 이루어지고, 제1방향으로 평행하게 확장되는 복수의 채널 구조물; 상기 채널 구조물의 측벽을 따라 적층되어, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 복수의 메모리 셀; 및 상기 제2방향으로 배열된 메모리 셀들의 게이트 전극에 연결되어, 상기 제2방향으로 평행하게 확장되는 복수의 워드라인을 포함하는 것을 일 특징으로 한다.
또한, 본 발명은 3차원 구조를 갖는 비휘발성 메모리 소자 제조 방법에 있어서, 기판 상에, 복수의 채널막 및 층간절연막을 교대로 적층하는 단계; 상기 복수의 채널막 및 층간절연막을 식각하여 제1방향으로 평행하게 확장되는 복수의 채널 구조물을 형성하는 단계; 상기 채널 구조물의 측벽을 따라 적층되어, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 메모리 셀을 형성하는 단계; 및 상기 제2방향으로 배열된 메모리 셀들의 게이트 전극에 연결되어, 제2방향으로 평행하게 확장되는 복수의 워드라인을 형성하는 단계를 포함하는 것을 다른 특징으로 한다.
본 발명에 따르면, 복수의 채널막을 적층한 채널 구조물의 측벽을 따라 메모리 셀을 적층시킴으로써, 복수의 스트링이 적층되는 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다. 이와 같은 구조에 따르면, 워드라인 저항 또는 캐패시턴스에 대한 RC 지연을 최소화할 수 있으며, 메모리 소자의 집적도를 향상시킬 수 있다.
또한, 채널막의 양측에 메모리 셀(MC)이 형성되므로, 공핍 모드 동작시 채널을 용이하게 제어할 수 있으며, 증가 모드 동작시 채널에 흐르는 전류의 양을 증가시켜 메모리 소자를 용이하게 제어할 수 있다.
또한, 채널막을 먼저 형성한 후에, 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성할 수 있으므로, 터널절연막의 막질을 향상시킬 수 있다. 뿐만 아니라, 단결정 실리콘으로 이루어지는 채널막을 형성하여 채널에서의 전류 흐름을 개선하고, 문턱 전압 분포의 균일성을 향상시킬 수 있다.
또한, 복수의 채널막에 각각 연결된 복수의 드레인 선택 트랜지스터를 형성하여, 읽기/쓰기 동작시 원하는 페이지를 용이하게 선택함으로써, 3차원 구조를 갖는 비휘발성 메모리 소자의 동작을 용이하게 제어할 수 있다. 특히, 드레인 선택 트랜지스터 형성시 동일한 구조로 소스 선택 트랜지스터를 함께 형성함으로써, 3차원 구조를 갖는 비휘발성 메모리 소자의 동작을 더욱 용이하게 제어할 수 있다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 5a는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 레이아웃도이다.
도시된 바와 같이, 기판 상에는 제1방향( I-I')으로 평행하게 확장되는 복수 의 비트라인(BL)이 구비되고, 상기 제1방향과 교차하는 제2방향(II-II')으로 평행하게 확장되는 다수의 워드라인(WL)이 구비된다.
비트라인(BL)은 데이터를 입출력하기 위한 것이다. 본 도면에는 나타나지 않았으나, 하나의 비트라인(BL)에 대해 복수의 스트링(ST_0~ST_X)이 적층되어 연결된다. 또한, 복수의 비트라인(BL)에 연결된 복수의 스트링(ST)들은 소스 라인(SL)에 병렬 연결되어 메모리 블록(MB)을 구성한다.
워드라인(WL)은 메모리 셀을 선택하여 활성화하기 위한 것이다. 본 도면에는 나타나지 않았으나, 하나의 워드라인(WL)에 대해 복수의 페이지(PAGE_0~PAGE_X)가 적층되어 연결되며, 복수의 채널막에 각각 형성된 드레인 선택 라인(DSL_0~DSL_X)에 의해 원하는 페이지(PAGE)가 선택된다.
여기서, 복수의 비트라인(BL)들은 페이지 버퍼(PB)에 연결되며, 페이지 버퍼(PB)는 입력된 어드레스를 디코딩하여 해당 비트라인(BL)을 제어한다. 또한, 복수의 워드라인(WL)들은 X-디코더(X-decoder)로 연결되며, X-디코더는 입력된 어드레스를 디코딩하여 해당 워드라인(WL)을 제어한다.
또한, 기판 상에는 제2방향으로 평행하게 확장되는 복수의 소스 선택 라인(SSL)이 구비되며, 소스 선택 라인(SSL) 사이의 접합 영역에는 소스라인(SL)이 구비된다.
또한, 기판 상에는 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인(DSL_0~DSL_X)이 구비된다. 본 발명에 따르면, 복수층의 채널막 마다 각각 드레인 선택 트랜지스터가 형성되므로, 동일한 층에 형성된 드레인 선택 트랜지스터를 연결하는 복수의 드레인 선택 라인(DSL)이 구비된다. 즉, 하나의 메모리 블록(MB)에 대해 적층된 채널막의 갯수에 따른 복수개의 드레인 선택 라인(DSL_0~DSL_X)이 구비된다. 예를 들어, X층의 채널막이 적층된 3차원 구조의 비휘발성 메모리 소자의 경우, X개의 드레인 선택 라인(DSL_0~DSL_X)이 구비된다.
여기서, 복수의 드레인 선택 라인(DSL_0~DSL_X)들은 Z-디코더(z-decoder)로 연결되며, Z-디코더는 입력된 어드레스를 디코딩하여 해당 드레인 선택 라인(DSL)을 제어한다.
도 5b는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도를 나타낸다. 단, 설명의 편의를 위하여 채널 구조물(C), 메모리 셀(MC) 및 워드라인(WL)을 중심으로 도시하였으며, 그 외의 막들은 생략하였다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 3차원 구조의 비휘발성 메모리 소자는 제1방향(I-I')으로 평행하게 확장되는 복수의 채널 구조물(C), 채널 구조물(C)의 측벽을 따라 적층된 복수의 메모리 셀(MC) 및 제2방향으로 배열되는 메모리 셀(MC)들의 게이트 전극에 연결되는 워드라인(WL)을 구비한다.
여기서, 채널 구조물(C)은 교대로 적층된 복수의 채널막(52) 및 층간절연막(51)으로 이루어지며, 적층된 채널막(52)의 갯수에 따라 비트라인(BL)을 공유하는 스트링(ST)의 갯수가 결정된다. 예를 들어, X층의 채널막이 적층되는 경우, X개의 적층된 스트링(ST)이 하나의 비트라인(BL)을 공유하게 된다.
채널 구조물(C)의 측벽을 따라 적층된 복수의 메모리 셀(MC)은 제1방향 및 제2방향으로 배열된다. 여기서, 제1방향으로 배열되어 채널막(52)을 공유하는 동일한 층의 복수의 메모리 셀(MC)들은 소스 선택 트랜지스터와 드레인 선택 트랜지스터 사이에 직렬 연결되어 스트링(ST) 구조를 형성하게 된다.
이와 같은 구조에 따르면, 기판(50)으로부터 적층된 복수의 스트링(ST) 즉, 동일한 채널 구조물(C)을 따라 적층된 복수의 스트링(ST_0~ST_X)들은 동일한 비트라인(BL)에 연결된다.
워드라인(WL)은 제2방향으로 배열되는 메모리 셀(MC)들의 게이트 전극에 연결되는데, 여기서, 워드라인(WL)을 공유하는 복수의 메모리 셀(MC)들 중에서도 동일한 층에 형성된 메모리 셀(MC)들은 하나의 페이지(PAGE)를 구성하게 된다. 즉, 하나의 워드라인(WL)은 복수의 페이지(PAGE_0~PAGE_X)에 연결되며, 읽기/쓰기 동작시, 채널막의 각 층에 형성된 드레인 선택 트랜지스터의 온/오프에 의해 원하는 페이지(PAGE)를 선택하게 된다.
물론, 동일한 층에 형성된 메모리 셀(MC)일지라도, 연결된 비트라인에 따라 페이지(PAGE)가 구분될 수 있으며, 이븐 비트라인(even BL)에 연결된 페이지(PAGE)는 이븐 페이지(even PAGE)로 동작하고, 오드 비트라인(odd BL)에 연결된 페이지(PAGE)는 오드 페이지(odd PAGE)로 동작할 수 있다. 단, 본 명세서에서는 설명의 편의를 위하여 이븐 페이지(even PAGE)와 오드 페이지(odd PAGE)를 구분하여 도시하지는 않았다.
도 5c는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소 자의 셀 어레이 일부를 나타내는 회로도이다. 단, 설명의 편의를 위하여, 하나의 비트라인(BL)에 연결된 복수의 스트링(ST)을 중심으로 도시하였다.
도시된 바와 같이, 하나의 비트라인(BL)에 대하여 복수의 스트링(ST_0~ST_X)이 연결되며, 복수의 스트링(ST_0~ST_X)들은 복수의 드레인 선택 라인(DSL_0~DSL_X)에 각각 연결된다. 따라서, 읽기/쓰기 동작시 원하는 페이지(PAGE)에 연결된 드레인 선택 라인(DSL)은 활성화하고, 그 외의 드레인 선택 라인(DSL)은 비활성화함으로써, 원하는 페이지(PAGE)를 선택할 수 있다.
도 6a 내지 도 9b는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 방법을 설명하기 위한 도면이다. 특히, 각 번호의 a도는 중간결과물의 사시도를 나타내고, b도는 평면도를 나타낸다.
도 6a 및 도 6b에 도시된 바와 같이, 웰(well), 주변회로 영역의 STI 소자분리막, HV 트랜지스터 등의 요구되는 구조물이 형성된 기판(50) 상에 복수의 층간절연막(51) 및 채널막(52)을 교대로 적층한다.
층간절연막(51)은 적층되는 채널막(52)을 상호 분리시키기 위한 분리막으로서, 충분한 두께의 산화막, 질화막 또는 산화막/질화막의 적층 구조로 이루어지는 것이 바람직하다.
채널막(52)은 메모리 셀의 채널을 형성하기 위한 것으로서, 적층하고자하는 메모리 셀의 갯수만큼, 다시 말해, 적층하고자하는 스트링(ST)의 갯수만큼 채널막(52)을 적층한다. 물론, 스트링(ST)을 복수회로 나누어 적층할 수 있는데, 예를 들어, 20개의 스트링(ST)을 적층하고자 하는 경우, 한번에 4개의 스트링(ST)을 형성하되 이러한 과정을 총 5회 반복함으로써 20개의 스트링(ST)을 적층시킬 수 있다.
여기서, 채널막(52)은 예를 들어, P타입 또는 N타입의 불순물이 도핑된 폴리실리콘막 또는 단결정 실리콘막으로 형성되는 것이 바람직하며, 이를 통해, NMOS 또는 PMOS의 메모리 셀을 형성할 수 있다. 또한, 이러한 채널막(52)을 이용하여 형성된 메모리 셀은 공핍 모드(depletion mode) 또는 증가 모드(enhancement mode)로 동작될 수 있다. 특히, 단결정 실리콘막으로 이루어지는 채널막(52)을 형성함으로써, 채널에서의 전류 흐름을 개선하고, 문턱 전압 분포의 균일성을 향상시킬 수 있다.
복수의 채널막(52)의 불순물 농도가 각각 상이하도록, 불순물 도핑 농도를 조절할 수 있다. 또한, 복수의 층간절연막(51) 및 채널막(52)은 기판(50) 상에 교대로 증착되거나, 별도로 층간절연막(51)과 채널막(52)의 적층물을 제작한 후, 기판(50) 상에 부착할 수 있다.
이어서, 적층된 복수의 층간절연막(51) 및 채널막(52)을 식각하여 제1방향(I-I')으로 평행하게 확장되는 복수의 채널 구조물(C)을 형성한다. 이와 같이, 채널막(52)이 적층된 라인형의 채널 구조물(C)을 형성함으로써, 후속 공정에서 채널 구조물(C)의 측벽을 따라 적층되는 메모리 셀을 형성할 수 있다. 도면 6b의 점선으로 표시된 영역이 메모리 셀 예정 영역을 나타낸다.
본 도면에서는 채널 구조물(C)의 측벽이 기판으로부터 수직으로 형성되는 경 우에 대해 도시하고 있으나, 이는 설명의 편의를 위한 것일 뿐 본 발명이 이에 한정되는 것은 아니다. 이 밖에도, 적층된 복수의 층간절연막(51) 및 채널막(52)을 식각함에 있어서, 채널 구조물(C)의 하부 폭이 상부 폭보다 큰 값을 갖도록 식각하는 것 또한 가능한데, 예를 들어, 채널 구조물(C)의 측벽과 기판(50)의 각도는 90 내지 135°인 것이 바람직하다.
이러한 경우, 채널 구조물(C)의 하층부로 갈수록 채널의 폭이 증가하도록 형성되는데, 이를 통해, 각층에 형성된 스트링(ST) 간의 길이 차이에 따른 전류의 차이를 보상할 수 있다. 도 11b를 참조하면, 계단형으로 드레인 선택 트랜지스터를 형성하는 경우, 하부에 형성된 스트링(ST)의 길이가 상부에 형성된 스트링(ST)의 길이보다 큰 값을 갖게 되어 채널에 흐르는 전류의 양이 감소할 수 있으나, 채널 구조물(C)의 하층부로 갈수록 채널의 폭을 증가시킴으로써 이러한 감소분을 보상할 수 있게 된다. 물론, 이 밖에도 각 층의 불순물 도핑 농도를 조절함으로써, 각 층의 스트링(ST)에서 흐르는 전류의 양을 제어하는것 또한 가능하다.
이어서, 후속 공정에 의해 형성되는 메모리 셀의 문턱 전압 조절을 위해 채널 구조물(C)이 형성된 결과물에 대해 이온 주입 공정을 수행하는 것이 바람직하다.
도 7a 및 도 7b에 도시된 바와 같이, 채널 구조물(C) 간의 갭영역에 절연막(53)을 매립한 후, 절연막(53)이 매립된 결과물 상에 메모리 셀 예정 영역을 노출시키면서 제2방향으로 평행하게 확장되는 복수의 하드마스크 패턴(54)을 형성한다. 여기서, 절연막(53)은 습식 식각율이 높은 산화막, 예를 들어, PSZ막으로 이루 어지는 것이 바람직하다.
이어서, 하드마스크 패턴(54)을 식각베리어로 절연막(53)을 식각하여, 기판(50)을 노출시키는 트렌치(T)를 형성한다. 이와 같이, 트렌치(T)를 형성함으로써, 채널 구조물(C)의 측벽을 소정 간격으로 노출시킬 수 있다(도면 부호 "①" 참조).
도 8a 내지 도 8c는 채널 구조물(C)의 측벽을 따라 적층되어, 제1방향 및 제2방향으로 배열되는 복수의 메모리 셀(MC)들이 형성된 중간 결과물을 나타내는 것으로서, 특히, 도 8b는 A-A' 높이에서의 평면도를 나타내며, 도 8c는 B-B' 단면을 나타내는 단면도이다. 이하, 본 발명의 일 실시예에 따른 메모리 셀(MC) 형성 과정을 상세히 살펴보도록 한다.
먼저, 트렌치(T)가 형성된 결과물의 전면에 터널절연막(55), 전하트랩막(56) 및 전하차단막(57)을 차례로 형성한다.
여기서, 터널절연막(55)은 산화막으로 이루어지는 것이 바람직하고, 전하트랩막(56)은 질화막으로 이루어지는 것이 바람직하다. 또한, 전하차단막(57)은 실리콘 산화막, 금속 산화막 또는 실리콘산화막/금속 산화막의 적층으로 형성되는 것이 바람직하며, 금속산화막은 Al2O3, HfO2, LaOx, TiOx 및 Ta2O5 중 하나 또는 이들의 적층으로 형성되는 것이 더욱 바람직하다.
이어서, 터널절연막(55), 전하트랩막(56) 및 전하차단막(57)이 형성된 형성된 결과물의 전체 구조 상에 게이트 전극용 도전막(58)을 형성한다. 이로써, 터널 절연막(55), 전하트랩막(56) 및 전하차단막(57)이 형성된 트렌치 내에 게이트 전극용 도전막(58)이 매립된다.
이때, 터널절연막(55), 전하트랩막(56) 및 전하차단막(57)에 의해 트렌치(T)가 전부 매립된 경우에는, 전하차단막(57)의 중심을 일부 식각하여 게이트 전극용 도전막을 위한 홀을 형성하고, 상기 홀 내에 게이트 전극용 도전막(58)을 매립되도록 하는 것이 바람직하다.
여기서, 게이트 전극용 도전막(58)은 N타입의 폴리실리콘막, P타입의 폴리실리콘막 또는 금속막으로 이루어지는 것이 바람직하며, 금속막은 TiN, TaN, TaCN, TiSiN, TaSiN 또는 귀금속으로 이루어지는 것이 더욱 바람직하다.
이로써, 채널 구조물(C)의 측벽을 따라 적층되는 복수의 메모리 셀(MC)들이 형성된다. 여기서, 적층된 메모리 셀(MC)들은 제1방향 및 제2방향으로 배열된다. 즉, 메모리 셀(MC)들이 적층된 기둥들이 제1방향 및 제2방향으로 배열된다.
만약, 앞서 설명한 바와 같이, 스트링(ST)을 복수회로 나누어 적층하는 경우에는, 게이트 전극용 도전막(58)을 형성한 후, 채널 구조물(C)의 표면이 노출될때까지 평탄화 공정을 수행하는 것이 바람직하다.
본 실시예에서는 채널 구조물(C) 사이에 매립된 절연막(53)을 식각하여 형성된 트렌치(T) 내에 터널절연막(55) 등을 매립하여 메모리 셀(MC)을 형성하는 방법에 대해 설명하였으나, 이는 일 실시예에 불과하며, 이 밖에도 다양한 방법에 의해 메모리 셀(MC)을 형성할 수 있다.
예를 들어, 채널 구조물(C)이 형성된 결과물의 전면에 터널절연막, 전하트랩 막, 전하차단막 및 게이트 전극용 도전막을 차례로 형성한 후, 이를 선택적으로 식각하여 메모리 셀을 형성한 후, 식각된 영역에 절연막을 매립할 수 있다.
도 9a 및 도 9b는 워드라인(WL)이 형성된 중간 결과물을 나타내는 도면이다. 단, 설명의 편의를 위해 절연막(53)을 생략하였으며, 메모리 셀(MC)를 구성하는 막들의 단면이 보이도록 도시하였다.
도시된 바와 같이, 메모리 셀(MC)이 형성된 결과물의 전체 구조상에, 워드라인용 도전막을 형성한다. 이때, 워드라인용 도전막 상에 저저항 물질을 추가로 증착하는 것이 바람직한데, 예를 들어, 텅스텐 실리사이드막을 추가로 증착하는 것이 더욱 바람직하다.
이어서, 워드라인용 도전막을 선택적으로 식각하여 워드라인(WL)을 형성한다. 이때, 채널 구조물(C) 상에 형성된 게이트 전극용 도전막(58), 전하차단막(57), 전하트랩막(56) 및 터널절연막(55)이 함께 패터닝될 수 있다.
이로써, 제2방향으로 배열된 메모리 셀(MC)들의 게이트 전극에 연결되어 제2방향으로 평행하게 확장되는 복수의 워드라인(WL)이 형성된다.
이와 같은 구조에 따르면, 제1방향으로 배열되면서 채널막(52)을 공유하는 메모리 셀(MC)들은 드레인 선택 트랜지스터와 소스 선택 트랜지스터 사이에 직렬로 연결되어 스트링(ST) 구조를 형성하게 된다. 또한, 제2방향으로 배열된 메모리 셀(MC)들은 동일한 워드라인(WL)에 연결되어 페이지(PAGE)를 구성하게 된다.
이어서, 절연막(53)을 제거한 후, 소스/드레인 이온 주입 공정 및 재산 화(re-oxidation) 공정을 수행하는 것이 바람직하다.
전술한 바와 같은 본 발명에 따르면, 복수의 채널막(52)을 적층한 채널 구조물(C)을 이용하여 메모리 셀(MC)을 형성함으로써, 복수의 스트링(ST)이 적층되는 3차원 구조의 비휘발성 메모리 소자를 제조할 수 있다.
이와 같은 구조에 따르면, 게이트 전극용 도전막이 필라 형태로 트렌치 내에 매립되므로, 종래에 비해 캐패시턴스 값을 크게 감소시킬 수 있다. 뿐만 아니라, 게이트 전극 및 워드라인 형성시, 저저항 물질막을 추가로 형성할 수 있으므로, 종래에 비해 워드라인 저항 값을 크게 감소시킬 수 있다. 따라서, RC 지연(RC delay)을 감소시켜 메모리 소자의 퍼포먼스를 개선할 수 있다.
또한, 채널 구조물(C)의 양 측벽을 따라 메모리 셀(MC)을 적층함으로써, 채널막(52)을 공유하면서 제1방향으로 배열되는 복수의 메모리 셀(MC)들이 하나의 스트링(ST)을 구성하게 되고, 이러한 스트링(ST)을 적층시킴으로써, 메모리 소자의 집적도를 향상시킬 수 있다.
또한, 채널막(52)을 먼저 형성한 후에, 터널절연막(55), 전하트랩막(56) 및 전하차단막(44)을 차례로 형성할 수 있으므로, 터널절연막(55)의 막질을 향상시킬 수 있다. 뿐만 아니라, 단결정 실리콘으로 이루어지는 채널막(52)을 형성하여 채널에서의 전류 흐름을 개선하고, 문턱 전압 분포의 균일성을 향상시킬 수 있다.
또한, 메모리 셀(MC)은 공핍 모드(depletion mode) 또는 증가 모드(enhancement mode)로 동작이 가능하다. 특히, 본 발명에 따르면, 채널막의 양측 에 데이터 저장막을 갖는 메모리 셀(MC)이 형성되므로, 공핍 모드 동작시 채널을 용이하게 제어할 수 있으며, 증가 모드 동작시 채널에 흐르는 전류의 양을 증가시킬 수 있다.
도 10은 본 발명의 일 실시예에 따른 소스 선택 라인(SSL) 및 소스 라인(SL)이 형성된 비휘발성 메모리 소자의 사시도를 나타낸다.
도시된 바와 같이, 본 발명의 일 실시예에 따른 비휘발성 메모리 소자는 제2방향으로 평행하게 확장되는 복수의 소스 선택 라인(SSL)을 구비하며, 소스 선택 라인 사이에 제2방향으로 확장되는 라인형의 소스 라인(SL)을 구비한다.
본 도면에서는, 소스 선택 라인(SSL)이 메모리 셀(MC) 및 워드라인(WL) 형성시 함께 형성된 경우를 도시하고 있으며, 이러한 경우, 소스 선택 라인(SSL)은 채널 구조물(C)들 간의 갭영역에 메모리 셀(MC) 및 워드라인(WL)과 같은 구조로 형성된다. 물론, 복수의 채널막(52)마다 각각 소스 선택 트랜지스터를 형성하는 것 또한 가능하며, 이에 대해서는 후속 도 11a 내지 도 11c에서 상세히 설명하도록 한다.
소스 라인(SL)은 소스 선택 라인(SSL) 사이의 소스 라인(SL) 예정 영역을 식각하여 소스 라인용 트렌치를 형성한 후, 소스 라인용 트렌치 내에 도전막을 매립함으로써 형성된다.
이때, 소스 라인(SL) 예정 영역의 기판(50)이 노출되도록 소스라인용 트렌치를 형성하거나, 최하층의 채널막(52)이 노출되도록 소스라인용 트렌치를 형성하는 것이 바람직하다.
또한, 소스 라인(SL) 예정 영역을 식각한 후, 접합(junction) 형성을 위해 N타입의 불순물을 이온 주입하는 것이 바람직하며, 도전막은 폴리실리콘막인 것이 바람직하다.
특히, 소스 라인용 도전막은 N타입의 폴리실리콘막으로 이루어지거나, 에피택셜 성장(epitaxial growth)에 의해 실리콘막을 형성한 후, N타입의 불순물을 도핑하는 것이 바람직하다. 또는, 베리어 메탈(barrier metal;BM) 또는 텅스텐(W)을 포함하는 것이 바람직하다.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 드레인 선택 라인(DSL_0~DSL_X), 드레인 콘택 플러그(DCT_0~DCT_X) 및 비트라인(BL)이 형성된 비휘발성 메모리 소자의 사시도를 나타낸다. 단, 설명의 편의를 위하여 중간 결과물의 전체 구조 상에 형성된 층간 절연막은 생략하여 도시하도록 한다.
도 11a에 도시된 바와 같이, 드레인 선택 트랜지스터 예정 영역의 채널 구조물(C)을 선택적으로 식각하여, 복수의 채널막(52) 표면을 각각 노출시킨다. 이때, 채널 구조물(C)을 계단형으로 식각하여 각 층의 채널막(52)을 노출시키는 것이 바람직하다.
이어서, 복수의 채널막(52)이 각각 노출된 결과물에 대해, 드레인 선택 트랜지스터의 문턱 전압 조절을 위한 이온 주입 공정을 수행하는 것이 바람직하다.
이어서, 노출된 복수의 채널막(52) 상에 게이트 절연막(59)을 각각 형성한 다. 여기서, 게이트 절연막(59)은 저온의 라디칼 산화(radical oxidation) 공정 또는 플라즈마 산화(plasma oxidation) 공정에 의해 형성된 산화막인 것이 바람직하다.
도 11b에 도시된 바와 같이, 게이트 절연막(59) 상에 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인(DSL)을 형성한다. 즉, 복수의 게이트 절연막(59) 상에, 게이트 전극용 도전막을 각각 형성하여 드레인 선택 트랜지스터를 형성한 후, 제2방향으로 배열되는 드레인 선택 트랜지스터를 연결시키면서, 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인(DSL_0~DSL_X)을 형성한다(본 도면에서는 설명의 편의상, 드레인 선택 라인만을 도시하였다.). 이로써, 동일한 층의 채널막(52) 상에 형성되어 제2방향으로 배열되는 드레인 선택 트랜지스터들이 드레인 선택 라인(DSL_0~DSL_X)에 의해 연결된다.
이어서, 드레인 선택 트랜지스터의 소스/드레인 이온 주입 공정을 수행하는 것이 바람직하며, 드레인 선택 라인(DSL_0~DSL_X)의 측벽에 스페이서(미도시됨)를 형성하는 것이 더욱 바람직하다.
이어서, 드레인 선택 라인(DSL_0~DSL_X)이 형성된 결과물의 전체 구조 상에, 절연막을 형성하는데, 본 도면에서는 설명의 편의를 위해 절연막은 생략하여 도시하였다.
이와 같이, 복수의 채널막(52) 각각에 드레인 선택 트랜지스터를 형성하는 경우, 읽기/쓰기 동작시 각 층에 형성된 드레인 선택 트랜지스터를 각각 온/오프시 킴으로써, 원하는 페이지(PAGE)를 용이하게 선택할 수 있다.
본 실시예에서는 패터닝에 의해 드레인 선택 라인(DSL)을 형성하는 공정을 설명하였으나, 이 밖에도 다마신(damascene) 공법에 의해 드레인 선택 라인(DSL)을 형성할 수 있다. 예를 들어, 복수의 채널막(52)이 각각 노출된 결과물의 전체 구조 상에, 절연막을 형성한 후, 절연막을 선택적으로 식각하여 드레인 선택 라인이 형성될 영역을 노출시키는 트렌치를 형성한다. 이어서, 트렌치 저면에 노출된 채널막(52) 상에 게이트 절연막(59)을 형성한 후, 트렌치 내에 도전막을 매립하여 드레인 선택 라인(DSL_0~DSL_X)을 형성한다.
또한, 드레인 선택 라인(DSL) 형성시, 주변회로 영역의 저전압 트랜지스터를 함께 형성할 수 있다.
또한, 본 도면에서는 드레인 선택 라인(DSL)을 형성하는 경우에 대해 도시하고 있으나, 소스 선택 라인(SSL)도 드레인 선택 라인(DSL)시 함께 형성될 수 있다. 즉, 소스 선택 라인 예정 영역을 선택적으로 식각하여 복수의 채널막(52)을 각각 노출시킨 후, 복수의 채널막(52) 각각에 소스 선택 트랜지스터를 형성한 후, 제2방향으로 배열되는 소스 선택 트랜지스터를 연결시키면서, 제2방향으로 평행하게 확장되는 복수의 소스 선택 라인(SSL)을 형성할 수 있다. 이러한 경우, 읽기/쓰기 동작시 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 온/오프에 의해 원하는 페이지(PAGE)를 선택할 수 있으며, 드레인 선택 트랜지스터 및 소스 선택 트랜지스터를 동시에 온/오프 또는 플로팅 시켜 소거 동작을 수행할 수 있다.
즉, 복수의 채널막에 각각 연결되는 복수의 드레인 선택 라인(DSL_0~DSL_X) 형성시 복수의 소스 선택 라인(SSL_0~SSL_X)을 동일한 형태로 함께 형성할 수 있다(도 11a 내지 도 11c 참조). 또는, 복수의 드레인 선택 라인(DSL_0~DSL_X)만이 복수의 채널막에 각각 연결되도록 형성하고, 소스 선택 라인(SSL)은 메모리 셀(MC) 및 워드라인(WL) 형성시 함께 형성할 수 있다(도 10 참조).
도 11c에 도시된 바와 같이, 절연막(미도시됨)을 식각하여 복수의 채널막(52) 표면을 각각 노출시키는 드레인 콘택홀을 형성한 후, 드레인 콘택홀 내에 도전막을 매립하여 복수의 채널막(52) 각각에 연결되는 드레인 콘택 플러그(DCT0~DCTX)를 형성한다. 이어서, 제1방향으로 배열되는 드레인 콘택 플러그(DCT0~DCTX)들과 연결되면서, 제1방향으로 평행하게 확장되는 복수의 비트라인(BL)을 형성한다.
전술한 바와 같은 본 발명에 따르면, 복수의 채널막(52)이 적층된 채널 구조물(C)을 이용하여 복수의 메모리 셀(MC)을 형성하면서, 복수의 채널막(52)에 각각 연결된 드레인 선택 트랜지스터를 형성할 수 있다. 따라서, 복수의 채널막(52)에 각각 연결된 드레인 선택 라인을 활성화/비활성화함으로써, 3차원 구조를 갖는 비휘발성 메모리 소자의 동작을 용이하게 제어할 수 있다.
특히, 드레인 선택 트랜지스터 형성시 동일한 구조로 소스 선택 트랜지스터를 함께 형성함으로써, 3차원 구조를 갖는 비휘발성 메모리 소자의 동작을 더욱 용이하게 제어할 수 있다.
뿐만 아니라, 복수의 채널막(52)에 각각 연결된 드레인 선택 라인을 형성함으로써, 워드라인 저항 또는 캐패시턴스에 대한 RC 지연을 최소화하여, 메모리 소자의 집적도를 더욱 향상시킬 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 4b는 종래기술에 따른 3차원 구조의 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면.
도 5a는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 레이아웃도.
도 5b는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도.
도 5c는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 셀 어레이 일부를 나타내는 회로도.
도 6a 내지 도 9b는 본 발명의 일 실시예에 따른 3차원 구조를 갖는 비휘발성 메모리 소자의 제조 공정을 설명하기 위한 도면.
도 10은 본 발명의 일 실시예에 따른 소스 선택 라인 및 소스 라인이 형성된 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도.
도 11a 내지 도 11c는 본 발명의 일 실시예에 따른 드레인 선택 라인, 드레인 콘택 플러그, 비트라인이 형성된 3차원 구조를 갖는 비휘발성 메모리 소자의 사시도.
[도면의 주요 부분에 대한 부호의 설명]
50: 기판 51: 층간절연막
52: 채널막 53: 절연막
54: 하드마스크 패턴 55: 터널절연막
56: 전하트랩막 57: 전하차단막
58: 게이트 전극용 도전막 59: 게이트 절연막
Claims (19)
- 기판 상에 교대로 적층된 복수의 채널막 및 층간절연막으로 이루어지고, 제1방향으로 평행하게 확장되는 복수의 채널 구조물;상기 채널 구조물의 측벽을 따라 적층되어, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 복수의 메모리 셀; 및상기 제2방향으로 배열된 메모리 셀들의 게이트 전극에 연결되어, 상기 제2방향으로 평행하게 확장되는 복수의 워드라인을 포함하는 3차원 구조의 비휘발성 메모리 소자.
- 제 1 항 있어서,상기 제1방향으로 배열되어 상기 채널막을 공유하는 복수의 메모리 셀들은,하나의 스트링을 구성하는3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 워드라인을 공유하는 복수의 메모리 셀 중, 동일한 층에 형성된 메모리 셀들은,하나의 페이지(PAGE)로서, 읽기/쓰기 동작을 수행하는3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 복수의 워드라인은,X-디코더에 연결된3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 채널 구조물의 복수의 채널막에 각각 연결된 복수의 드레인 선택 트랜지스터를 더 포함하고,읽기/쓰기 동작시, 상기 드레인 선택 트랜지스터의 온/오프에 의해 원하는 페이지를 선택하는3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 채널 구조물의 복수의 채널막에 각각 연결된 복수의 드레인 선택 트랜 지스터 및 소스 선택 트랜지스터를 더 포함하고,읽기/쓰기 동작시, 상기 드레인 선택 트랜지스터 및 소스 선택 트랜지스터의 온/오프에 의해 원하는 페이지를 선택하는3차원 구조의 비휘발성 메모리 소자.
- 제 5 항 또는 제 6 항에 있어서,상기 제2방향으로 배열된 드레인 선택 트랜지스터들의 게이트 전극에 연결되어, 상기 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인을 더 포함하고,상기 복수의 드레인 선택 라인은 Z-디코더에 연결된3차원 구조의 비휘발성 메모리 소자.
- 제 1 항에 있어서,상기 메모리 소자는,X층의 채널막이 적층된 경우, 메모리 블럭당 X개의 드레인 선택 라인을 포함하는3차원 구조의 비휘발성 메모리 소자.
- 기판 상에, 복수의 채널막 및 층간절연막을 교대로 적층하는 단계;상기 복수의 채널막 및 층간절연막을 식각하여 제1방향으로 평행하게 확장되는 복수의 채널 구조물을 형성하는 단계;상기 채널 구조물의 측벽을 따라 적층되어, 제1방향 및 상기 제1방향과 교차하는 제2방향으로 배열되는 메모리 셀을 형성하는 단계; 및상기 제2방향으로 배열된 메모리 셀들의 게이트 전극에 연결되어, 제2방향으로 평행하게 확장되는 복수의 워드라인을 형성하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 메모리 셀 형성 단계는,상기 채널 구조물 간의 갭영역에 절연막을 매립하는 단계;상기 절연막을 선택적으로 식각하여 상기 메모리 셀을 위한 트렌치를 형성하는 단계;상기 트렌치가 형성된 결과물의 전면에, 터널절연막, 전하트랩막 및 전하차단막을 차례로 형성하는 단계; 및상기 터널절연막, 전하트랩막 및 전하차단막이 형성된 트렌치 내에 게이트 전극용 도전막을 매립하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 메모리 셀 형성 단계는,상기 채널 구조물이 형성된 결과물의 전면에, 터널절연막, 전하트랩막, 전하차단막 및 게이트 전극용 도전막을 차례로 형성하는 단계;상기 게이트 전극용 도전막, 전하차단막, 전하트랩막 및 터널절연막을 선택적으로 식각하는 단계; 및식각된 영역 내에 절연막을 매립하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 워드라인 형성 단계 후에,상기 채널 구조물 간의 갭영역에 매립된 절연막을 제거하는 단계; 및이온 주입 공정을 수행하는 단계를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 12 항에 있어서,상기 절연막 제거 단계 후에,재산화(re-oxidation) 공정을 수행하는 단계를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 12 항에 있어서,상기 이온 주입 공정 단계 후에,결과물의 전체 구조 상에 절연막을 형성하는 단계를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,상기 메모리 셀 및 워드라인 형성시,소스 선택 라인을 함께 형성하는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 15 항에 있어서,상기 소스 선택 라인 형성 후에,상기 소스 선택 라인 사이의 소스라인 예정 영역을 식각하여 소스라인용 트렌치를 형성하는 단계; 및상기 소스라인용 트렌치 내에 도전막을 매립하여 소스 라인을 형성하는 단계를 더 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 9 항에 있어서,드레인 선택 트랜지스터 예정 영역의 상기 채널 구조물을 선택적으로 식각하여, 복수의 채널막 표면을 각각 노출시키는 단계;노출된 상기 복수의 채널막 상에 게이트 절연막을 형성하는 단계; 및상기 게이트 절연막 상에, 상기 제2방향으로 배열되는 상기 드레인 선택트랜지스터를 연결시키면서, 상기 제2방향으로 평행하게 확장되는 복수의 드레인 선택 라인을 형성하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 17 항에 있어서,상기 복수의 드레인 선택 라인 형성시,소스 선택 라인을 함께 형성하는3차원 구조의 비휘발성 메모리 소자 제조 방법.
- 제 17 항에 있어서,상기 드레인 선택 라인 형성 단계 후에,상기 드레인 선택 라인이 형성된 결과물의 전체 구조 상에, 절연막을 형성하는 단계;상기 절연막을 선택적으로 식각하여, 복수의 채널막을 각각 노출시키는 드레인 콘택홀을 형성하는 단계;상기 드레인 콘택홀 내에 도전막을 매립하여, 상기 복수의 채널막으로 각각 연결되는 드레인 콘택 플러그를 형성하는 단계; 및상기 제1방향으로 배열되는 상기 드레인 콘택 플러그를 연결시키면서, 상기 제1방향으로 평행하게 확정되는 복수의 비트라인을 형성하는 단계를 포함하는 3차원 구조의 비휘발성 메모리 소자 제조 방법.
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