KR20100116198A - 반도체 메모리 및 그 제조 방법 - Google Patents

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Abstract

셀의 3차원 배치에 의해 비트 밀도를 향상시킬 수 있는 반도체 메모리 및 그 제조 방법이 제공된다.
반도체 메모리(1)에서, 게이트 전극막(21)이 실리콘 기판(11) 상에 제공된다. 게이트 전극막(21)은 실리콘 기판(11)의 상면에 평행한 일 방향(X 방향)으로 배열된다. 각 게이트 전극막(21)의 형상은 격자 형상의 판 형상이며, X 방향에서 보았을 때 관통 구멍(22)이 매트릭스 형상으로 형성되어 있다. 실리콘 빔(23)은 게이트 전극막(21)의 관통 구멍(22)을 관통하여 X 방향으로 연장되게 제공된다. 또한, 전하 축적층을 포함하는 ONO막(24)이 게이트 전극막(21)과 실리콘 빔(23) 사이에 제공된다.

Description

반도체 메모리 및 그 제조 방법{SEMICONDUCTOR MEMORY AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리 및 그 제조 방법에 관한 것이며, 보다 구체적으로는 3차원적으로 배열된 메모리 셀을 포함하는 반도체 메모리 및 그 제조 방법에 관한 것이다.
플래시 메모리는 휴대 전화, 디지털 스틸 카메라, USB(Universal Serial Bus) 메모리, 실리콘 오디오 플레이어 등의 대용량 데이터 저장 장치로서 널리 사용되고 있으며, 비트당 제조 비용이 급속한 미세화에 의해 저감됨에 따라 시장의 확대를 계속하고 있다. 또한, 새로운 응용 분야도 급속하게 출현하고 있어, 미세화 및 제조 비용 저감이 새로운 시장을 발굴하는 선순환을 달성하고 있다.
특히, NAND 플래시 메모리는 복수의 액티브 에리어(이하, "AA"라고 함)가 게이트 콘덕터(이하, "GC"라고 함)를 공유하는 것을 가능하게 함으로써, 셀 면적이 4F2(여기서, F는 최소 가공 치수임)인 교점 셀을 실질적으로 실현하고 있고, 그 심플한 구조로 인해 급속하게 미세화되고 있다. 이러한 미세화에 관련된 비트당 가격 저감으로 인해, NAND 플래시 메모리는 상기 USB 메모리 및 실리콘 오디오 플레이어 등의 저장 장치 용도로 널리 사용되어 오고 있어, 미래에는 HDD(하드 디스크 드라이브) 및 기타의 주 기억 장치를 대체할 것으로 예상된다. 그로 인해, 최근, NAND 플래시 메모리는 반도체의 미세 가공을 선도해 오고 있어, 최소 가공 치수는 양산 레벨에서도 70㎚이하에 도달해 오고 있다. 미세화와 함께 기술적 어려움도 급격히 증가하고 있지만, 앞으로도 1.5년마다 셀 면적이 약 1/2이 되는 급격한 미세화가 요구된다.
그러나, 앞으로도 플래시 메모리의 미세화를 진척시키는 데에는 많은 과제가 있다. 이하에 과제를 열거한다.
(1) 리소그래피 기술의 개발이 급격한 미세화를 따라잡을 수 없다. 이미 현재의 상황에서는, 리소그래피 장치의 발매에 바로 이어 양산이 개시되었다. 앞으로, 리소그래피 기술은 현상을 유지한 채로 비트 밀도를 계속 증가시키는 것이 요구된다.
(2) 미세화와 관련된 작아진 소자 치수로 인해 쇼트 채널 효과 및 내로우(narrow) 채널 효과가 급격하게 현저하게 되어, 세대마다 불휘발성 메모리의 신뢰성 및 고속 동작을 확보하는 것을 곤란하게 하고 있다.
(3) 미세화와 관련된 작아진 소자 치수로부터, 앞으로 예를 들면 원자 수의 통계적 변동이 소자 특성 또는 소자 특성의 편차를 악화시킬 것이라는 것이 예측된다.
상기 (1) 내지 (3)의 과제 때문에, 단지 수평면 내에서의 단순한 미세화에 의해서는 앞으로 비트 집적도를 계속 증가시키는 것이 곤란해질 가능성이 높다.
그로 인해, 리소그래피 기술의 미세화에 전면적으로 의지하지 않아도 메모리 소자의 높은 비트 밀도를 실현할 수 있는 반도체 메모리의 구조로서 적층형 메모리가 검토되고 있다(예를 들어, 특허문헌1 참조). 특허문헌1은 복수의 메모리층을 순차적으로 적층하는 방법을 개시하고 있다. 그러나, 이 기술은 메모리층을 한 층씩 적층하는 것에 기초한다. 그래서, 메모리 층의 수를 늘이면 제조 공정의 수도 증가하고, 제조 비용도 증가한다. 따라서, 이 기술은 비트당 제조 비용의 과제가 있다.
이와 같은 과제를 극복하기 위해, 새로운 적층형 플래시 메모리가 제안되어 있다(특허문헌2 및 비특허문헌1 참조). 이 메모리에서, 유전체막과 전극막을 기판 상에 교대로 적층한 후, 일괄로 관통 구멍을 형성한다. 이 관통 구멍의 측면 상에 전하를 유지하는 전하 축적층을 형성하고, 관통 구멍의 내부에 기둥 형상의 전극을 매립한다. 이에 의해, 메모리 셀이 기둥 형상의 전극과 전극막 간의 교차 부분에 3차원적으로 배열된다. 그리고, 한 방향으로 연장되는 복수의 선택 게이트선이 최상층의 전극막 상에 제공되고, 다른 방향으로 연장되는 복수의 비트선이 그 상방에 제공되고, 기둥 형상의 전극의 상단부에 접속함으로써, 임의의 기둥 형상의 전극이 선택 가능해진다. 한편, 전극막을 각각 서로 다른 워드 배선에 접속함으로써, 임의의 전극막이 선택 가능해진다. 이 결과, 임의의 메모리 셀을 선택하여 데이터를 기입 및 판독할 수 있다.
특허문헌1에 개시된 전술된 적층형 메모리와는 대조적으로, 이 기술은 적층 수에 무관하게 AA 및 GC와 같은 각각의 미세한 구성요소에 대해 단 하나의 리소그래피 공정을 포함한다. 따라서, 적층 수가 증가함에 따라 비트당 제조 비용이 저감되는 장점이 있다. 또한, 셀 트랜지스터는 게이트 전극이 기둥 형상의 실리콘 채널을 완전히 둘러싸는 SGT(surrounding gate transistor)이다. SGT는 채널에 대한 강한 지배력, 단채널 효과를 감소시킬 수 있고, 다치 동작이 용이한 것을 특징으로 한다.
그러나, 어레이 형상으로 배열된 채널 실리콘 필러들 중 임의의 것을 선택하기 위해서는, 선택 게이트를 평면 내에서 줄무늬 형상으로 제공할 필요가 있다.
특허문헌1 : JP-A-H07-235649호
특허문헌2 : JP-A-2007-266143호
비특허문헌1 : H.Tanaka, M. Kido, 등 "Bit Cost Scalable Technology with Punch and Plug Process for Ultra High Density Flash Memory" 2007 Symposium on VLSI Technology Digest of Technical Papers, p.14-15
본 발명의 목적은 셀의 3차원 배치에 의해 비트 밀도를 향상시킬 수 있는 반도체 메모리 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 기판, 상기 기판상에 제공되고, 상기 기판의 상면에 평행한 일 방향을 따라 배열되고, 상기 일방향에서 보았을 때 복수의 관통 구멍을 포함하는 복수의 게이트 전극막, 상기 복수의 게이트 전극막의 상기 관통 구멍들을 관통하여 상기 일 방향으로 연장되는 복수의 반도체 빔, 및 상기 게이트 전극막과 상기 반도체 빔 사이에 제공되는 전하 축적층을 포함하는 반도체 메모리가 제공된다.
본 발명의 다른 양태에 따르면, 기판상에 복수의 유전체막 및 반도체막을 교대로 적층하여 적층체를 형성하는 공정, 상기 적층체를 상기 기판의 상면에 평행한 제1 방향으로 분단하여, 분단된 상기 반도체막들로 이루어지고, 상기 기판의 상면에 평행하고 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 반도체 빔을 형성하는 공정, 상기 제2 방향으로 상기 분단된 적층체들 사이에 단속적으로 유전체들을 제공하는 공정, 상기 분단된 적층체들 및 상기 유전체들에 의해 둘러싸인 간극을 통해 에칭을 행하여 상기 간극들 사이에 끼워져 있던 상기 유전체막들의 부분을 제거하는 공정, 상기 반도체 빔들의 노출면 상에 전하 축적층을 형성하는 공정, 및 상기 유전체막들의 잔류 부분, 상기 유전체들 및 상기 반도체 빔들 사이의 공간에 도전 재료를 매립하여 게이트 전극막을 형성하는 공정을 포함하는 반도체 메모리의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 기판상에 복수의 실리콘 게르마늄막 및 실리콘막을 교대로 에피택셜 성장시킴으로써 적층체를 형성하는 공정, 상기 적층체를 상기 기판의 상면에 평행한 제1 방향으로 분단함으로써, 분단된 상기 실리콘막들로 이루어지고, 상기 기판의 상면에 평행하고 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 실리콘 빔을 형성하는 공정, 상기 실리콘 게르마늄막들을 제거하여 상기 실리콘 빔들을 노출시키는 공정, 상기 실리콘 빔들 사이에 유전체들을 매립하는 공정, 상기 제1 방향으로 배열된 실리콘 빔들 간의 상기 유전체들의 부분에 상기 제2 방향을 따라 배열된 복수의 트렌치를 형성하는 공정, 상기 트렌치들을 통해 에칭을 행함으로써, 상기 트렌치들 사이에 끼워져 있으며 상기 상하로 배열된 실리콘 빔들 사이에 끼워져 있는 상기 유전체들의 부분을 제거하는 공정, 상기 실리콘 빔들의 노출면 상에 전하 축적층을 형성하는 공정; 및 상기 유전체들의 잔류 부분 및 상기 실리콘 빔들 사이의 공간에 도전 재료를 매립함으로써 게이트 전극막을 형성하는 공정을 포함하는 반도체 메모리의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 기판상에 복수의 실리콘 게르마늄막 및 실리콘막을 교대로 에피택셜 성장시킴으로써 제1 적층체를 형성하는 공정, 상기 실리콘 게르마늄막들을 제거하는 공정, 상기 실리콘막들을 열 산화시켜 상기 실리콘막들 사이에 실리콘 열 산화막을 형성함으로써, 상기 실리콘막들 및 상기 실리콘 열산화막들이 교대로 적층된 제2 적층체를 형성하는 공정, 상기 제2 적층체를 상기 기판의 상면에 평행한 제1 방향으로 분단함으로써, 분단된 상기 실리콘막들로 이루어지고, 상기 기판의 상면에 평행하고 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 실리콘 빔을 형성하는 공정, 상기 제2 방향으로 단속적으로 상기 분단된 제2 적층체들 사이에 유전체들을 제공하는 공정, 상기 분단된 제2 적층체 및 상기 유전체에 의해 둘러싸인 간극을 통해 에칭을 행함으로써, 상기 간극들 사이에 끼워져 있던 상기 실리콘 열산화막들의 부분을 제거하는 공정, 상기 실리콘 빔들의 노출면 상에 전하 축적층을 형성하는 공정, 및 상기 실리콘 열 산화막들의 잔류 부분, 상기 유전체들 및 상기 실리콘 빔들 사이의 공간에 도전 재료를 매립함으로써 게이트 전극막을 형성하는 공정을 포함하는 반도체 메모리의 제조 방법이 제공된다.
본 발명에 따르면, 셀의 3차원 배열에 의해 비트 밀도를 증가시킬 수 있는 반도체 메모리 및 그 제조 방법을 실현할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 반도체 메모리를 예시하는 실리콘 빔의 연장 방향에 평행한 단면도.
도 2는 제1 실시 형태에 따른 반도체 메모리를 예시하는 실리콘 빔의 연장 방향에 수직인 단면도.
도 3은 제1 실시 형태에 따른 반도체 메모리의 메모리 영역의 내부를 예시하는 단면 사시도.
도 4는 제1 실시 형태에 따른 반도체 메모리의 메모리 영역에서의 게이트 전극막 및 실리콘 빔을 예시하는 사시도.
도 5는 제1 실시 형태의 구조체(25)의 기본 단위를 예시하는 단면도.
도 6은 제1 실시 형태에 따른 반도체 메모리의 메모리 영역의 일단부를 예시하는 사시도.
도 7은 비교예에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도.
도 8은 비교예에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도.
도 9는 비교예에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도.
도 10은 비교예에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도.
도 11은 비교예에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도.
도 12는 비교예에 따른 반도체 메모리를 예시하는 평면도.
도 13a 및 도 13b는 본 발명의 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도이며, 도 13a는 YZ 단면을 나타내고, 도 13b는 XZ 단면을 나타낸다.
도 14a 및 도 14b는 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도이며, 도 14a는 YZ 단면을 나타내고, 도 14b는 XZ 단면을 나타낸다.
도 15a 및 도 15b는 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도이며, 도 15a는 YZ 단면을 나타내고, 도 15b는 XZ 단면을 나타낸다.
도 16a 및 도 16b는 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도이며, 도 16a는 YZ 단면을 나타내고, 도 16b는 XZ 단면을 나타낸다.
도 17a 및 도 17b는 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도이며, 도 17a는 YZ 단면을 나타내고, 도 17b는 XZ 단면을 나타낸다.
도 18은 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 19는 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 20은 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 21은 제2 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 22는 본 발명의 제3 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도.
도 23은 제3 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 24는 제3 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 25는 제3 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 26은 제3 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 27은 제3 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 28은 본 발명의 제4 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도.
도 29는 제4 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 30은 제4 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 31은 제4 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
도 32는 제4 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도.
이하 도면을 참조하여 본 발명의 실시 형태에 대해서 설명한다.
우선, 본 발명의 제1 실시 형태에 대해서 설명한다.
본 실시 형태는 반도체 메모리에 관한 것이며, 보다 구체적으로는 불휘발성 반도체 메모리에 관한 것이다.
도 1은 본 실시 형태에 따른 반도체 메모리를 예시하는 실리콘 빔의 연장 방향에 평행한 단면도이다.
도 2는 본 실시 형태에 따른 반도체 메모리를 예시하는 실리콘 빔의 연장 방향에 수직인 단면도이다.
도 3은 본 실시 형태에 따른 반도체 메모리의 메모리 영역의 내부를 예시하는 단면 사시도이다.
도 4는 본 실시 형태에 따른 반도체 메모리의 메모리 영역에서의 게이트 전극막 및 실리콘 빔을 예시하는 사시도이다.
도 5는 본 실시 형태의 구조체(25)의 기본 단위를 예시하는 단면도이다.
도 6은 본 실시 형태에 따른 반도체 메모리의 메모리 영역의 일단부를 예시하는 사시도이다.
도면을 보기 쉽게 하기 위해서, 도 4에서는 게이트 전극막 및 1개의 실리콘 빔 이외의 구성 요소는 도시되어 있지 않다. 또한, 도 6에서는 층간 유전체막은 도시되어 있지 않다.
도 1 및 도 2에 나타낸 바와 같이, 본 실시 형태에 따른 반도체 메모리(1)는 실리콘 기판(11)을 포함하고, 실리콘 기판(11) 위에는 다층 배선층(12)이 제공되어 있다. 반도체 메모리(1)에서는, 데이터를 기억하기 위한 복수의 메모리 셀을 포함하는 메모리 영역 Rm과 메모리 영역 Rm을 구동하기 위한 구동 회로를 포함하는 주변 회로 영역 Rc가 설정되어 있다.
주변 회로 영역 Rc는, 메모리 영역 Rm을 구동하기 위한 구동 회로의 일부로서 예시적으로 트랜지스터(13)를 포함한다. 주위로부터 트랜지스터(13)를 분리시키기 위한 STI(shallow trench isolation)(14)는 실리콘 기판(11)의 트랜지스터(13) 주위에 제공된다. 트랜지스터(13)는 실리콘 기판(11)의 상층 부분에 형성된 소스/드레인 영역(미도시), 그 상면에 형성된 게이트 산화막(15) 및 그 상방에 제공된 게이트 전극(16)으로 형성되어 있다. 또한, 주변 회로 영역 Rc의 다층 배선층(12)은, 트랜지스터(13)의 게이트 전극(16) 등에 접속된 콘택트 플러그(17), 배선(18) 및 수직으로 배열된 배선(18)들을 접속시키기 위한 비아 플러그(19)를 포함하며, 이것들은 층간 유전체막(20) 내에 매립되어 있다.
본 실시 형태에서는, 설명의 편의상, XYZ 직교 좌표계를 사용한다. 실리콘 기판(11)의 상면에 수직인 방향, 즉, 수직 방향을 Z 방향이라 하고, 수평 방향은 실리콘 기판(11)의 상면에 평행하며, 서로 직교하는 두 방향을 X 방향 및 Y 방향이라 한다. 이것은 후술하는 다른 실시 형태에도 동일하게 적용된다.
도 1 내지 도 5에 나타낸 바와 같이, 메모리 영역 Rm에서는, 복수의 게이트 전극막(21)이 다층 배선층(12)의 최하층에 제공되어 있다. 도 3 및 도 4에 나타낸 바와 같이, 각 게이트 전극막(21)의 형상은 YZ 평면으로 뻗어가는(spread) 판 형상이며, X 방향에서 보았을 때 복수의 관통 구멍(22)이 매트릭스 형상으로 배열된 격자 형상이다. 복수의 게이트 전극막(21)은 X 방향으로 등간격으로 서로 이격해 있고, X 방향에서 보았을 때 서로 다른 게이트 전극막(21)에 형성된 관통 구멍(22)의 위치는 서로 일치하고 있다. 게이트 전극막(21)은, 예를 들어 다결정 실리콘 또는 금속 또는 합금, 예를 들어, 텅스텐 질화물(WN) 또는 탄탈 질화물(TaN)로 형성되어 있다. 게이트 전극막(21) 사이에는 실리콘 산화막(31)이 제공되어 있다.
X 방향으로 연장되는 빔 형상의 실리콘 빔(23)은 게이트 전극막(21)의 관통 구멍(22)을 관통하여 삽입되어 있다. 실리콘 빔(23)은, 예를 들어 다결정 실리콘으로 형성되어 있다. 각 게이트 전극막(21)에서는 1개의 실리콘 빔(23)이 1개의 관통 구멍(22)을 관통하여 삽입되어 있다. 따라서, 실리콘 빔(23)의 개수는 각 게이트 전극막(21)에 형성된 관통 구멍(22)의 수와 동일하고, 복수의 실리콘 빔(23)은 YZ 평면에서 매트릭스 형상으로 배열되어 있다. 각 실리콘 빔(23)은 모든 게이트 전극막(21)의 관통 구멍(22)을 관통하여 삽입되어 있다. 본 실시 형태에서는, Z 방향으로 배열된 실리콘 빔(23)의 수는 예시적으로 4개이다. 그러나, 본 발명은 이에 제한되지 않는다.
도 5에 나타낸 바와 같이, 게이트 전극막(21)과 실리콘 빔(23) 사이에는 ONO막(oxide-nitride-oxide film: 산화물-질화물-산화물막)(24)이 제공되어 있다. ONO막(24)은 실리콘 빔(23) 측으로부터 실리콘 산화층(24a), 실리콘 질화층(24b) 및 실리콘 산화층(24c)이 이 순서대로 적층된 막이다. 또한, ONO막(24)은 실리콘 산화막(31)과 게이트 전극막(21) 사이에도 제공되어 있다.
관통 구멍(22)의 내부에 위치하는 실리콘 빔(23)의 부분은 액티브 에리어(AA)로서 기능하고, 게이트 전극막(21)은 게이트 콘덕터(GC)로서 기능하고, ONO막(24)의 실리콘 질화층(24b)은 전하 축적층으로서 기능한다. 이에 의해, 게이트 전극막(21)과 실리콘 빔(23) 사이의 각 교차 부분에 SGT가 형성되고, 이 SGT가 메모리 셀로서 기능한다. 이 결과, 구조체(25)에서는 복수의 메모리 셀이 X, Y 및 Z 방향을 따라 3차원 매트릭스 형상으로 배열된다.
또한, 도 1 및 도 2에 나타낸 바와 같이, 복수의 게이트 전극막(21), 복수의 실리콘 빔(23) 및 ONO막(24)으로 이루어지는 구조체(25)는 반도체 메모리(1)의 폐쇄된 공간 내에 배치되어 있다. 구체적으로는, 구조체(25)는 메모리 영역 Rm의 다층 배선층(12)의 최하층의 하부에 배치되어 있다. 실리콘 질화막(26)은 다층 배선층(12)의 최하층의 구조체(25)의 상방에 제공되어 있다.
도 5에서는, 각 부의 치수의 일례를 나타내고 있다. 게이트 전극막(21)의 개구부(22) 사이의 부분의 X 방향의 길이는 29㎚이며 Y 방향의 길이는 25㎚이다. ONO막(24)의 두께는 10㎚이다. 실리콘 산화막(31)의 폭, 즉, 그 X 방향의 길이는 11㎚이다. 실리콘 빔(23)의 폭, 즉, 그 Y 방향의 길이는 15㎚이다. 이로 인해, 구조체(25)를 구성하는 기본 단위의 X 방향 및 Y 방향의 길이는 모두 60㎚이다.
한편, 도 6에 나타낸 바와 같이, 구조체(25)의 X 방향의 일단부에서는 게이트 전극막(21) 및 ONO막(24)은 제공되지 않고, 실리콘 빔(23)은 실리콘 산화막(31)에 메워 넣어져 있다. 구조체(25)는 계단 형상으로 가공되어 있고, 그 단의 수는 Z 방향으로 배열된 실리콘 빔(23)의 수, 즉, 층 수와 동일하다. 각 단에서는, 각 실리콘 빔(23)의 단부의 적어도 상면, 예를 들어, 상면 및 양 측면이 실리콘 산화막(31)의 외부에 위치하고 있다. 실리콘 빔(23)의 X 방향 단부의 위치는 구조체(25)의 단차 부분과 일치하고 있다. 이에 의해, 동일한 Z 좌표를 갖는 복수의 실리콘 빔(23), 즉, 동일한 층에 제공된 복수의 실리콘 빔(23)의 종단부의 X 좌표는 서로 동일하다.
계단 형상으로 가공된 구조체(25)의 각 단의 상방에는 Y 방향으로 연장되는 게이트 전극 부재(33)가 제공되어 있다. 따라서, 게이트 전극 부재(33)의 개수는 구조체(25)의 단의 수, 즉, Z 방향으로 배열된 실리콘 빔(23)의 수와 동일하다. 각 게이트 전극 부재(33)는 각 층에 제공된 복수의 실리콘 빔(23)의 단부, 즉, 실리콘 산화막(31)의 외부에 위치하고 있는 부분의 바로 위를 통과하고 있다. 이들 실리콘 빔(23)과 게이트 전극 부재(33) 사이에는 게이트 산화막(미도시)이 제공되어 있다. 이 게이트 산화막의 두께는 게이트 전극 부재(33)를 실리콘 빔(23)으로부터 절연할 수 있을 정도로 두껍게, 그리고 게이트 전극 부재(33)의 전위가 이 실리콘 빔(23)의 도전 상태에 영향을 끼칠 수 있을 정도로 얇다. 이에 의해, 실리콘 빔(23)과 게이트 전극 부재(33) 사이의 최근접 점에 전계 효과 트랜지스터가 형성된다.
각 실리콘 빔(23)의 단부의 바로 위에는 비아 플러그(34)가 제공되고, 그 바로 위에는 X 방향으로 연장되는 비트 배선(35)이 제공되어 있다. 비트 배선(35)은 다층 배선층(12)의 제2 배선층에 제공되어 있고, 비아 플러그(34)는 실리콘 빔(23)을 비트 배선(35)에 접속시킨다. 비트 배선(35)은 Z 방향으로 배열된 실리콘 빔(23)의 열마다 제공되어 있고, 각 열에 속하는 실리콘 빔(23), 즉, Y 좌표가 동일한 복수의 실리콘 빔(23)에 공통 접속되어 있다. 따라서, 비트 배선(35)의 개수는 실리콘 빔(23)의 Y 방향에서의 열의 수와 동일하다. 비트 배선(35)은 Y 방향으로 배열되어 있고, 그 배열 주기는 실리콘 빔(23)의 배열 주기와 동일하다.
비트 배선(35)은 구조체(25)의 바로 위 영역으로부터 X 방향으로 튀어나와 있다. 돌출 부분의 바로 아래에는 콘택트 플러그(36)가 제공되어 있고, 그 바로 아래에는 트랜지스터(37)가 제공되어 있다. 이에 의해, 비트 배선(35)은 콘택트 플러그(36)를 통해 트랜지스터(37)의 소스 영역(37s)에 접속된다. 도 5에서는, 도시의 편의상, 한 세트의 비아 플러그(34), 비트 배선(35) 및 콘택트 플러그(36)만 도시하고 있다.
트랜지스터(37)의 소스 영역(37s) 및 드레인 영역(37d)은 실리콘 기판(11)의 상부에 형성되어 있고, X 방향으로 배열되어 있다. 소스 영역(37s)과 드레인 영역(37d) 사이에는 채널 영역(37c)이 형성되어 있고, 그 바로 위에는 게이트 유전체막(미도시)이 제공되어 있고, 그 바로 위에는 게이트 전극(37g)(도 1 참조)이 제공되어 있다. 제공되는 트랜지스터(37)의 수는 실리콘 빔(23)의 열의 수와 같고, X 방향과 Y 방향 사이의 방향을 따라 비스듬히 배열되어 있다. Y 방향에서의 트랜지스터(37)의 배열 주기는 실리콘 빔(23)의 배열 주기와 동일하다.
다음으로, 본 실시 형태에 따른 반도체 메모리(1)의 동작에 대해 설명한다.
반도체 메모리(1)에서, 복수의 게이트 전극 부재(33) 중 1개의 게이트 전극 부재(33)의 전위를, 이 1개의 게이트 전극 부재(33)에 이웃하는 실리콘 빔(23)이 온 상태로 되도록 하는 전위로 설정함으로써, 1개의 층에 제공된 복수의 실리콘 빔(23)을 도통시킬 수 있다. 즉, 1개의 게이트 전극 부재(33)를 선택함으로써, 구조체(25)로부터 1개의 층을 선택할 수 있고, 메모리 셀의 Z 좌표를 선택할 수 있다.
또한, 복수의 트랜지스터(37)의 중 1개의 트랜지스터(37)를 온 상태로 하고 나머지 트랜지스터(37)를 오프 상태로 함으로써, 1개의 비트 배선(35)을 선택할 수 있고, Z 방향을 따라 일렬로 배열된 복수의 실리콘 빔(23)을 동시에 선택할 수 있다. 즉, 1개의 트랜지스터(37)를 선택함으로써 메모리 셀의 Y 좌표를 선택할 수 있다.
또한, 복수의 게이트 전극막(21) 중 1개의 게이트 전극막(21)의 전위를 나머지 게이트 전극막들(21)의 전위와는 다르게 설정함으로써, 각 실리콘 빔(23)에서, 이 1개의 게이트 전극막(21)의 개구부(22) 내에 위치하는 부분의 상태를 나머지 게이트 전극막(21)의 개구부(22) 내에 위치하는 부분의 상태와 다르게 할 수 있다. 즉, 1개의 게이트 전극막(21)을 선택함으로써, 메모리 셀의 X 좌표를 선택할 수 있다.
이와 같이 하여, 구조체(25) 내에 3차원 매트릭스 형상으로 배열된 복수의 메모리 셀로부터 1개의 메모리 셀을 선택할 수 있다. 그리고 나서, 이 메모리 셀에 제공된 실리콘 질화층(24b)에 전하를 축적함으로써 데이터를 기억할 수 있다. 또한, 실리콘 질화층(24b)으로부터 전하를 추출함으로써 데이터를 소거할 수 있다. 또한, 이 메모리 셀을 구성하는 SGT의 임계 전압은 실리콘 질화층(24b)에서의 전하의 유무에 좌우된다. 따라서, 이 메모리 셀이 속하는 실리콘 빔(23)에 감지 전류를 흘리면서 실리콘 빔(23)의 이 메모리 셀 이외의 메모리 셀들을 "통과" 상태로 함으로써, 이 메모리 셀에 전하가 축적되어 있는지의 여부를 검지하고 데이터를 판독할 수 있다.
다음으로, 본 실시 형태의 효과에 대해서 설명한다.
도 5에 나타낸 바와 같이, 반도체 메모리(1)의 구조체(25)의 X 방향에서는 ONO막(24)에 의해 둘러싸인 게이트 전극막(21)과 실리콘 산화막(31)이 교대로 배열되어 있고, 하나의 게이트 전극막(21) 및 하나의 실리콘 산화막(31)이 기본 단위를 구성한다. 이 기본 단위마다 메모리 셀이 구성되어 있다. 후술하는 제2 내지 제4 실시 형태에서 상세하게 설명하는 바와 같이, 이 기본 단위는, 예를 들어, 실리콘 산화막(31)을 에칭함으로써 제작될 수 있다. ONO막(24)은 실리콘 빔(23)의 표면을 열 산화한 후 실리콘 질화층 및 실리콘 산화층을 퇴적시켜 형성하므로, 리소그래피 가공이 필요하지 않다. 따라서, 이 기본 단위는 최소 가공 치수를 F로 할 때, 2F의 길이로 구성될 수 있다.
한편, 구조체(25)의 Y 방향에서는, 실리콘 빔(23)과 ONO막(24)에 의해 둘러싸이고 관통 구멍(22)들 사이에 위치한 게이트 전극막(21)의 부분을 교대로 배열시키고 있어, 1개의 실리콘 빔(23) 및 게이트 전극막(21)의 한 부분이 기본 단위를 구성한다. 이러한 기본 단위마다 메모리 셀이 구성되어 있다. 제2 내지 제4 실시 형태에서 상세하게 후술하는 바와 같이, 이 기본 단위는, 예를 들어, 실리콘 기판(11) 상에 실리콘막과 실리콘 산화막을 교대로 퇴적시켜서 형성된 적층체를 에칭 함으로써 제작가능하다. 따라서, 이 기본 단위는 최소 가공 치수를 F로 할 때, 2F의 길이로 구성될 수 있다.
또한, 도 6에 나타낸 바와 같이, 구조체(25)의 층을 선택하기 위한 게이트 전극 부재(33)는 Y 방향으로 연장되는 기둥 형상으로 형성되기 때문에 Y 방향에서의 가공 정밀도의 제약을 받지 않는다. 또한, Y 방향에서 실리콘 빔(23)의 열을 선택하기 위한 트랜지스터(37)는 Y 방향으로 배열된 실리콘 빔(23) 만큼 많은 트랜지스터(37)가 필요하다. 그러나, 트랜지스터(37)의 소스 및 드레인이 X 방향으로 배열되어 있기 때문에, Y 방향에서의 트랜지스터(37)의 배열 주기는 2F로 설정될 수 있다. 또한, 트랜지스터(37)는 필요에 따라 X 방향으로 시프트될 수 있고, 이 경우에서는, Y 방향에서의 가공 정밀도의 제약을 받지 않는다.
따라서, 구조체(25)의 기본 단위는 X 방향의 길이를 2F로 하고 Y 방향의 길이를 2F로 하여 형성될 수 있고, XY 평면에서의 기본 단위의 면적을 4F2로 설정할 수 있다. 또한, 기본 단위마다 메모리 셀이 형성되기 때문에, 메모리 셀당 XY 평면의 면적(셀 면적)은 4F2이다. 이 결과, 본 실시 형태에 따른 반도체 메모리(1)는 XY 평면의 평면 구조를 미세화할 수 있고, 종래의 평면형 NAND 플래시 메모리에 필적할 만한 비트 밀도를 달성할 수 있다. 그리고, 본 실시 형태에 따른 반도체 메모리(1)에서는, 메모리 셀이 Z 방향으로 배열되어 있기 때문에, Z 방향에서의 배열의 수에 비례하여 메모리 셀의 비트 밀도를 증가시킬 수 있다. 이 결과, 제조 기술의 한계를 넘어 평면 구조를 미세화하지 않고 메모리 셀의 비트 밀도를 향상시킬 수 있다.
또한, 종래의 평면형 NAND 플래시 메모리는 NAND 체인을 포함하며, 이 NAND 체인은 각각 32 셀 또는 64 셀이 직렬 접속된 트랜지스터로 구성되어 있다. 여기서, 우선 1개의 NAND 체인을 선택하고, 그 다음, 선택된 NAND 체인에 대해 32 또는 64개의 게이트 전극을 순차 구동함으로써 데이터 기입 및 판독을 행한다. 그리고, 평면형 NAND 플래시 메모리에서는, 이 동작을 전제로 해서 주변 회로를 설계한다. 한편, 본 실시 형태에 따른 반도체 메모리에서도, 각 실리콘 빔(23)에 수 십개 이상의 메모리 셀을 형성할 수 있고, 1개의 실리콘 빔(23)을 선택하고, 그 다음, 게이트 전극막(21)을 순차 구동함으로써 데이터 기입 및 판독을 행할 수 있다. 즉, 종래의 평면형 NAND 플래시 메모리에서와 유사한 방법으로 데이터 기입 및 판독을 행할 수 있다. 이로 인해, 본 실시 형태에 따른 반도체 메모리는, 종래의 평면형 NAND 플래시 메모리의 주변 회로를 그대로 사용할 수 있다.
또한, 본 실시 형태에 따른 반도체 메모리(1)에서는, 각 메모리 셀을 구성하는 트랜지스터가 SGT 구조를 갖는다. 이로 인해, 쇼트 채널 효과에 대하여 강하다. 또한, 게이트 전극막(21)이 채널에 대해 강한 지배력을 갖기 때문에, 2비트/ 셀(=4치) 및 3비트/셀(=8치)과 같은 다치 기억이 쉽게 실현된다. 또한, 게이트 전극막이 AA를 완전하게 둘러쌀 수 있기 때문에, 인접 셀의 기입/소거 동작에 따라 셀의 임계치가 변동하는 인접 셀들 간의 간섭을 방지하는 것이 가능하다.
다음으로, 본 실시 형태의 비교예에 대해서 설명한다.
본 비교예는 종래 기술에서 설명한 기술의 일례이다.
도 7 내지 도 11은 본 비교예에 따른 반도체 메모리를 제조하는 방법을 예시하는 공정 단면도이다.
도 12는 본 비교예에 따른 반도체 메모리를 예시하는 평면도이다.
제1 실시 형태에 따른 반도체 메모리와 마찬가지로, 본 비교예에 따른 반도체 메모리는 3차원 매트릭스 형상으로 배열된 복수의 메모리 셀을 포함한다. 그러나, 본 비교예는 게이트 전극막이 뻗어가는 방향 및 실리콘 빔이 연장하는 방향에 있어서 제1 실시 형태와 상이하다. 보다 구체적으로는, 제1 실시 형태에 따른 반도체 메모리에서는, 각 게이트 전극막이 실리콘 기판의 상면에 대해 수직으로 뻗어가고, 실리콘 빔은 실리콘 기판의 상면에 평행하게 연장하고 있다. 이와는 대조적으로, 본 비교예에 따른 반도체 메모리에서는, 게이트 전극막은 실리콘 기판의 상면에 평행하게 뻗어가고 채널 실리콘(이하, 본 비교예에서는 "실리콘 필러"라고 함)은 실리콘 기판의 상면에 수직으로 연장하고 있다.
이하, 본 비교예에 따른 반도체 메모리를 제조하는 방법에 대해 간단하게 설명한다.
우선, 도 7에 나타낸 바와 같이, 실리콘 산화물로 이루어지는 유전체막(402) 및 다결정 실리콘으로 이루어지는 게이트 전극막(401)을 실리콘 기판(406) 상에 교대로 적층시키고, 그 위에 하드 마스크(405)를 형성한다.
다음으로, 도 8에 나타낸 바와 같이, 하드 마스크(405)를 패터닝하고, 복수의 개구부(405a)를 Z 방향에서 보았을 때 매트릭스 형상으로 형성한다. 그리고 나서, 패터닝된 하드 마스크(405)를 마스크로서 사용하여, 유전체막(402) 및 게이트 전극막(401)에 대해 RIE(reactive ion etching:반응성 이온 에칭) 또는 다른 에칭을 실시하여, 유전체막(402)과 게이트 전극막(401)의 적층체에 실리콘 기판(406)에 도달하는 관통 구멍(410)을 형성한다.
다음으로, 도 9에 나타낸 바와 같이, CVD(chemical vapor deposition:화학 기상 성장) 또는 ALD(atomic layer deposition:원자층 증착) 등의 등방성 성막 기술(conformal deposition)을 사용하여, 관통 구멍(410)의 내면 위에 ONO막(403)을 형성한다. 관통 구멍(410)의 측면 상에 형성된 ONO막(403) 중의 실리콘 질화층이 전하 축적층으로서 기능한다. 이어서, 관통 구멍(410)의 저면 상에 제공된 ONO막(403)을 제거한다. 그러나, 관통 구멍(410)의 측면 상에 제공된 ONO막(403)이 노출된 상태에서 RIE를 행하면, 전하 축적층으로서 기능하는 ONO막(403)에 데미지가 발생한다. 따라서, 보호를 위해 일단 관통 구멍(410)의 내면을 전체적으로 실리콘막(407)으로 덮는다.
그리고 나서, 도 10에 나타낸 바와 같이, RIE를 행하여, 관통 구멍(410)의 저면 상에 형성된 실리콘막(407) 및 ONO막(403)을 제거한다.
다음으로, 도 11에 나타낸 바와 같이, 관통 구멍(410)의 내부에 다결정 실리콘을 매립하여 실리콘 기판(406)에 접속된 실리콘 플러그(404)를 제작한다. 실리콘 플러그(404) 및 그 주위의 실리콘막(407)은 실리콘 필러(411)를 구성한다. 실리콘 필러(411)는 XY 평면에서 매트릭스 형상으로 배열된다.
이어서, 도 12에 나타낸 바와 같이, 유전체막(402)과 게이트 전극막(401)의 적층체 상에 1개의 다결정 실리콘막을 성막하고, 이것을 리소그래피 기술에 의해 가공함으로써 복수의 선택 게이트 전극(409)을 형성한다. 각 선택 게이트 전극(409)의 형상은, 실리콘 필러(411)의 배열 방향 중 한 방향, 예를 들어, X 방향으로 연장되는 스트라이프 형상이다. 즉, 복수의 선택 게이트 전극(409)은 서로 동일한 높이에서 서로 평행하게 이격되어 있다. 여기서, 선택 게이트 전극들(409) 사이에는 유전체막(408)이 제공되어 선택 게이트 전극(409)들을 서로 절연시킨다.
다음으로, 선택 게이트 전극(409)을 관통하여 관통 구멍(410)과 연통하는 관통 구멍을 형성하고, 이 관통 구멍의 내면 상에 실리콘 산화막(412)을 형성한다. 다음으로, 관통 구멍의 저면 상에 형성된 실리콘 산화막(412)을 제거하여 실리콘 필러(411)의 상단부 면을 노출시킨 뒤, 관통 구멍 내에 다결정 실리콘을 매립한다. 이에 의해, 새롭게 매립된 다결정 실리콘이 실리콘 필러(411)의 일부를 구성한다. 또한, Y 방향으로 연장하는 복수의 비트 배선(미도시)이 선택 게이트 전극(409)의 상방에 제공된다. 각 비트 배선은 Y 방향을 따라 일렬로 배열된 실리콘 필러(411)에 접속된다.
이에 의해, 선택 게이트 전극(409)이 게이트 전극으로서 기능하고, 실리콘 산화막(412)이 게이트 유전체막으로서 기능하고, 선택 게이트 전극(409)에 둘러싸여 있는 실리콘 필러(411)의 부분이 채널 영역으로서 기능하는 SGT가 구성된다. 이 결과, 임의의 선택 게이트 전극(409)의 전위를 제어함으로써, X 방향으로 일렬로 배열된 복수의 실리콘 필러(411)의 "패스" 상태는 온 상태와 오프 상태 사이에서 전환될 수 있다.
도 11 및 도 12에 나타낸 바와 같이, 이러한 반도체 메모리의 X 방향에서는, 관통 구멍(410)이 유전체막(402)과 게이트 전극막(401)의 적층체에 간단하게 형성될 수 있다. 따라서, 최소 가공 치수를 F로 했을 때, 기본 단위의 치수를 2F로 설정할 수 있다. 여기서, 비트 배선들도 X 방향으로 배열되어 있지만, 각 비트 배선은 각 실리콘 필러(411)에 접속되기만 하면 되고, 실리콘 산화막(412)을 둘러쌀 필요는 없다. 따라서, 비트 배선도 2F의 주기로 형성될 수 있다.
그러나, Y 방향에서는, 선택 게이트 전극(409)이 서로 절연될 필요가 있고, 관통 구멍이 각 선택 게이트 전극(409)에 형성될 필요가 있다. 그래서, 기본 단위의 길이는 3F이다. 즉, 개략적으로 말하면, 관통 구멍의 폭은 F로 설정될 수 있지만, 관통 구멍이 선택 게이트 전극(409) 내에 배치되기 때문에 선택 게이트 전극(409)은 2F의 폭을 필요로 한다. 또한, 선택 게이트 전극(409)들 간의 절연을 위해, 선택 게이트 전극(409)들 사이에 유전체막(408)을 제공할 필요가 있고, 이것은 적어도 F의 폭을 필요로 한다. 이 결과, XY 평면에서의 기본 단위의 면적은 2F×3F=6F2이다.
예로서, ONO막(403) 및 실리콘 산화막(412)의 막 두께는 10㎚ 이상을 필요로 하고, ONO막(403)을 보호하기 위한 실리콘막(407)의 막 두께도 10㎚ 이상이 필요하다. 또한, 전류량 확보 및 실리콘 기판(406)에 대한 맞춤(alignment)의 필요성으로부터, 실리콘 플러그(404)의 폭은 15㎚ 이상 필요하다. 따라서, 관통 구멍(410)의 폭은 55㎚ 이상이 된다. 또한, 맞춤 어긋남을 고려하면, 관통 구멍들(410) 간의 거리는 15㎚ 이상 필요하며, Z 방향으로부터 본 관통 구멍(410)과 선택 게이트 전극(409)의 단부 가장자리까지의 거리도 15㎚ 이상 필요하다. 또한, 절연 파괴를 방지하기 위해, 유전체막(408)의 폭은 20㎚ 이상 필요하다. 이로 인해, 적층체의 기본 단위의 크기는, X 방향의 최소 길이는 70㎚{=10(ONO막 두께)+10(실리콘막 두께)+15(실리콘 필러 직경)+10(실리콘막 두께)+10[ONO막 두께]+15(관통 구멍들 간의 최소 거리)}가 되고, Y 방향의 최소 길이는 105㎚ {=15+10+10+15+10+10+15+20(선택 게이트 전극들 간의 최소 거리)}가 된다. 따라서, 기본 단위의 면적은 대략 70×105=7350㎚2가 된다.
이와는 대조적으로, 상술한 바와 같이, 제1 실시 형태에 따른 반도체 메모리(1)에서는, 적층체(25)를 구성하는 기본 단위의 X 방향 및 Y 방향의 길이는 모두2F이므로, 그 면적은 4F2이다. 이것은, 종래의 평면형 NAND 플래시 메모리와 같다. 이에 의해, 비교예와는 대조적으로, 제1 실시 형태는 적층 수가 동일한 경우에는 실효적 셀 면적을 적어도 2/3배만큼 저감할 수 있거나, 동등한 실효적 셀 면적의 경우에는 적층 수를 적어도 2/3배만큼 저감할 수 있다. 적층형 구조의 수율은 각 층의 수율의 적(product)이다. 따라서, 제1 실시 형태는 보다 높은 수율을 달성할 수 있다.
또한, 제1 실시 형태에서는, 비교예와는 대조적으로 실리콘 빔이 ONO막 형성 전에 형성된다. 이에 의해, ONO막을 보호하기 위한 실리콘막(407)을 제공할 필요가 없다. 이로 인해, XY 평면에서의 기본 단위를 보다 미세화할 수 있다.
예를 들어, 상술한 바와 같이, 제1 실시 형태에서는, 기본 단위의 X 방향 및Y 방향의 길이는 모두 60㎚이므로, XY 평면에서의 그 면적은 3600㎚2이다. 이 면적은 비교예에서의 기본 단위의 면적(7350㎚2)을 기준(100%)로 하면 약 55%이다. 또한, 제1 실시 형태에서의 적층 수를 4로 하면, 실효적 셀 면적은 3600/4=900㎚2이다. 이와 동등한 실효적 셀 면적을 실현하기 위해서는, 비교예는 8.17 층, 즉, 2배 이상의 적층 수가 필요하다.
이와는 대조적으로, 상술한 바와 같이, 제1 실시 형태에 따른 반도체 메모리(1)에서는, 실리콘 빔(23)이 기판의 상면에 평행하게 연장되고 있기 때문에, 긴 실리콘 빔(23)을 형성하는 것이 용이하며, 1개의 실리콘 빔(23)에 수십 개 이상의 메모리 셀을 제공하는 것이 용이하다. 이로 인해, 종래의 평면형 NAND 플래시 메모리의 주변 회로를 사용할 수 있다. 또한, 제1 실시 형태는 비교예보다 더 작은 개수의 비트 배선(35)을 포함한다. 이에 의해, 감지 회로의 수를 저감할 수 있고, 반도체 메모리(1)의 면적을 저감할 수 있다. 여기서, 게이트 전극막(21)의 수는 증가한다. 그러나, 게이트 전극막(21)은 전원에 접속되므로, 그 수가 증가하여도 반도체 메모리(1)의 면적을 실질적으로 증가시키지는 않는다.
다음으로, 본 발명의 제2 실시 형태에 대해서 설명한다.
본 실시 형태는, 전술한 제1 실시 형태에 따른 반도체 메모리를 제조하는 제1 방법에 관한 것이다. 본 실시 형태는 예를 들어, 종래의 평면형 NAND 플래시 메모리에서 1X㎚ 세대에 상당하는 셀 면적 900㎚2을 실현하는 4층 적층형 메모리를 제조하고 있다. 이 실시 형태에서, 액티브 에리어(AA)를 구성하는 실리콘 빔은 다결정 실리콘으로 형성되어 있다.
도 13a 및 도 13b, 도 14a 및 도 14b, 도 15a 및 도 15b, 도 16a 및 도 16b, 도 17a 및 도 17b는 본 실시 형태에 따른 반도체 메모리를 제조하는 방법을 예시하는 공정 단면도이며, 여기서, 도 13a, 14a, 15a, 16a, 및 17a는 YZ 단면을 나타내고, 도 13b, 14b, 15b, 16b, 및 17b는 XZ 단면을 나타낸다.
도 18 내지 도 21은 본 실시 형태에 따른 반도체 메모리를 제조하는 방법을 예시하는 사시 단면도이다.
우선, 도 13a 및 도 13b에 나타낸 바와 같이, 주변 회로 영역 Rc에서 구동 회로를 구성하는 트랜지스터가 형성된다. 예를 들어, 실리콘 기판(101) 상에 트랜지스터의 게이트 산화막(102)을 형성하고, 트랜지스터의 게이트 전극으로서 기능하는 n형의 다결정 실리콘막(103)을 형성한다. 또한, 트랜지스터들 간의 분리를 위해 STI(104)를 형성한다. 이와 같이 하여 형성된 트랜지스터들 중 일부가 도 1, 도 2 및 도 6에 나타내는 트랜지스터(13 및 37)이다. 실리콘 기판(101)은 도 1 및 다른 도면에 나타낸 실리콘 기판(11)에 상당한다.
다음으로, 층간 유전체막으로서 기능하는 실리콘 산화막(105)을 예를 들어 200㎚의 두께로 실리콘 기판(101) 상의 전체면에 형성한다. 다음으로, 두께가 20㎚인 다결정 실리콘막(106)과 두께가 예를 들어 40㎚인 실리콘 산화막(107)을 교대로 예를 들어 4층씩 적층한다. 다결정 실리콘막(106)의 도전형은 예를 들어 n형이다. 다음으로, 실리콘 질화막(108)을 예를 들어 100㎚의 두께로 형성한다. 이에 의해, 실리콘 산화막(105), 4층의 다결정 실리콘막(106), 4층의 실리콘 산화막(107) 및 실리콘 질화막(108)으로 이루어지는 적층체(121)를 형성한다.
다음으로, 도 14a 및 도 14b에 나타낸 바와 같이, 공지의 리소그래피 기술 및 반응성 이온 에칭(RIE) 기술을 사용하여, 주변 회로 영역 Rc로부터 실리콘 질화막(108), 실리콘 산화막(107) 및 다결정 실리콘막(106)을 제거한다. 여기서, 메모리 영역 Rm과 주변 회로 영역 Rc 사이의 경계 근방에서는, 적층체(121)가 XZ 평면에서 계단 형상으로 가공된다. 즉, 각 다결정 실리콘막(106)의 X 방향의 단부가 노출되도록 그 상방의 막을 제거한다.
다음으로, 각 다결정 실리콘막(106)의 X 방향의 단부를 Y 방향을 따라 분할하여, 복수의 빔 형상의 부분을 형성한다. 그리고, 빔 형상으로 분할된 다결정 실리콘막(106)의 단부의 적어도 상면을 노출시킨다. 다음으로, 계단 형상으로 가공된 적층체(121)를 덮도록 게이트 산화막(미도시)을 전체면에 형성하고, 이어서 전체면에 도전막(122)을 형성한다.
다음으로, 도 15a 및 도 15b에 나타낸 바와 같이, 실리콘 기판(101) 상의 전체면에 유전체막(123)이 형성되고, CMP(화학적 기계 연마)에 의해 평탄화된다. 다음으로, 공지의 리소그래피 기술 및 반응성 이온 에칭 기술을 사용하여 유전체막(123)을 선택적으로 제거하여, 각 다결정 실리콘막(106)의 노출 부분 상에서 Y 방향으로 연장되는 띠 형상의 영역에만 잔류시킨다. 다음으로, 가공된 유전체막(123)을 하드 마스크로서 사용하여 도전막(122)을 에칭한다. 이에 의해, 도전막(122)이 각 다결정 실리콘막(106)의 노출 부분의 바로 위 영역을 가로 지르고 Y 방향으로 연장되는 스트라이프 형상으로 가공된다. 이에 의해, 다결정 실리콘으로 이루어지는 게이트 전극 부재(33)가 형성된다. 제1 실시 형태에서 설명한 바와 같이, 이 게이트 전극 부재(33)는 적층체(121)의 층을 선택하는 것이다. 다음으로, 공지된 이온 주입 기술, 어닐링 및 다른 기술을 사용하여 다결정 실리콘막(106)의 단부에 확산층을 형성한다.
다음으로, 도 16a 및 도 16b에 나타낸 바와 같이, 실리콘 기판(101) 상의 전체면에 유전체막(124)을 형성하고 평탄화한다.
도 14a 및 도 14b에 나타낸 공정에서, 빔 형상으로 분할된 다결정 실리콘막(106)의 상면 외에 그 측면도 노출되는 것이 바람직하다. 그러면, 도 15a 및 도 15b에 나타낸 공정에서, 빔 형상으로 분할된 다결정 실리콘막(106)의 ３면을 덮도록 게이트 전극 부재(33)를 형성할 수 있다. 이것은 다결정 실리콘막(106)의 단부 및 게이트 전극 부재(33)로 구성되는 트랜지스터의 컷-오프 특성을 향상시킨다.
다음으로, 도 17a 및 도 17b에 나타낸 바와 같이, 적층체(121) 상의 전체면에 CVD에 의해 탄소막(미도시, 이하에서는 "CVD-C막"이라고 함)이 형성되고, 통상의 ArF 리소그래피 기술 및 RIE 기술을 사용하여 가공하여, X 방향으로 연장되는 스트라이프 형상의 복수의 패턴(미도시)으로 된다. 여기서, 예를 들어, 이 CVD-C막의 Y 방향에서의 배열 주기는 120㎚이고 폭은 45㎚이다. 다음으로, 저온 CVD법에 의해, 이 CVD-C막을 덮도록 실리콘 산화막(109)을 예를 들어 15㎚의 두께로 형성한다. 이어서, RIE를 행하여 측벽을 형성하고, 실리콘 산화막(109)을 CVD-C막의 측면 상에만 잔류시킨다. 그리고 나서, 애싱에 의해 CVD-C막을 제거한다. 이때, 실리콘 산화막(109)으로 이루어지는 측벽은 잔류한다. 이에 의해, X 방향으로 연장되는 스트라이프 형상이며 Y 방향에서의 배열 주기가 60㎚이며 폭이 15㎚인 하드 마스크가 형성된다.
다음으로, 도 18에 나타낸 바와 같이, 실리콘 산화막(109)을 하드 마스크로서 사용하여 에칭을 행하고, 적층체(121)를 줄무늬 형상으로 일괄 가공한다. 이에 의해, 적층체(121)는 Y 방향으로, XZ 방향으로 뻗어가는 복수의 판 형상 부분으로 분할된다. 각 판 형상 부분의 두께, 즉, Y 방향에서의 그 길이는 실리콘 산화막(109)의 폭과 동일하고, 예를 들어 15㎚이며, 판 형상 부분간의 거리는 예를 들어 45㎚이다. 이때, 다결정 실리콘막(106)도 X 방향으로 연장되는 복수의 실리콘 빔(23)으로 Y 방향으로 분할된다. 즉, 각 판 형상 부분에서, 분할된 다결정 실리콘막(106)으로 이루어지고, X 방향으로 연장되고 Z 방향을 따라 배열된 복수의 실리콘 빔(23)이 형성된다. 각 실리콘 빔(23)의 XY 단면의 형상은, Y 방향의 길이가 예를 들어 15㎚이고 Z 방향의 길이가 예를 들어 20㎚인 직사각형이다. 이때, 도 14에 나타내는 공정에서, 다결정 실리콘막(106)의 단부를 분할하여 형성된 빔 형상의 각 부분은 대응하는 실리콘 빔(23)과 연결된다.
다음으로, 도 19에 나타낸 바와 같이, 줄무늬 형상으로 분단된 적층체들(121) 사이에 유전체인 TEOS(tetraethoxysilane, Si(OC2H5)4)/O3막(110)을 매립하고, CMP에 의해 상면을 평탄화한다.
다음으로, ArF 리소그래피 기술 및 RIE 기술을 사용하여, 적층체(121) 및 TEOS/O3막(110) 상에 CVD-C막의 패턴을 형성한다. 이 패턴은 Y 방향으로 연장되는 복수의 스트라이프 형상으로 이루어지고 X 방향에서의 배열 주기를 120㎚, 폭을 15㎚로 한다. 다음으로, 이 CVD-C막의 측면 상에 실리콘 산화막으로 이루어지는 측벽을 형성함으로써, CVD-C막과 일체화되어 Y 방향으로 연장되고 X 방향에서의 배열 주기가 60㎚이고 폭이 45㎚인 복수의 스트라이프 형상의 패턴을 형성한다.
다음으로, 도 20에 나타낸 바와 같이, 이 패턴을 하드 마스크로서 사용하여 통상의 RIE를 행하고, X 방향을 따라 단속적으로 TEOS/O3막(110)에 트렌치(111)를 형성한다. 트렌치(111)는 실리콘 기판(101)까지 도달하게 한다. 이때, 적층체(121)는 제거되지 않기 때문에, 트렌치(111)는 Y 방향으로 분단된 적층체들(121) 사이의 영역에만 형성되고, 분단된 적층체(121) 및 TEOS/O3막(110)에 의해 둘러싸인 간극을 구성한다. 바꾸어 말하면, 유전체인 TEOS/O3막(110)이 Y 방향으로 분단된 적층체들(121) 사이에 X 방향을 따라 단속적으로 형성된다. 따라서, Z 방향에서 보았을 때, 트렌치(111)는 매트릭스 형상으로 배열된다. 각 트렌치(111)의 형상은 X 방향의 길이가 15㎚이고 Y 방향의 길이가 45㎚인 직사각형이다. 이때, 적층체(121)의 X 방향의 단부 중, 게이트 전극 부재(33)를 형성한 단부에서는 트렌치(111)가 형성되지 않는다.
다음으로, 도 21에 나타낸 바와 같이 습식 에칭을 행한다. 이에 의해, 트렌치(111)를 통하여 TEOS/O3막(110)이 양측으로부터 제거된다. 그러나, TEOS/O3막(110)은 완전하게는 제거되지 않는다. 예를 들어, 에칭 전에 45㎚의 두께(X방향의 길이)를 갖는 TEOS/O3막(110)은 양측으로부터 17㎚만큼 에칭되어, 잔존하는 부분의 두께는 11㎚가 된다.
한편, 이때, 트렌치들 사이(111)에 끼워져 있던 실리콘 산화막(107)의 부분도 양측으로부터 에칭된다. 예를 들어, 에칭 전의 실리콘 산화막(107)의 두께(Y 방향의 길이)가 15㎚이면, 양측으로부터 각각 10㎚만큼 에칭된다. 이에 의해, 이 부분은 완전하게 제거되어서 관통 구멍이 형성된다. 그러나, TEOS/O3막들(110) 사이에 끼워져 있던 실리콘 산화막(107)의 부분은 잔존한다.
이 결과, Y 방향으로 배열된 트렌치(111)는 모두 서로 연통하여, YZ 평면으로 뻗어가는 1개의 간극(126)을 형성한다. 간극(126) 내에는, 다결정 실리콘막(106)으로 이루어진 실리콘 빔(23)이 빔 형상으로 통과한다. 즉, 간극(126)에서는 실리콘 빔(23)이 노출되어 있다. 이와는 대조적으로, X 방향으로 배열된 트렌치(111)들은 TEOS/O3막(110) 및 실리콘 산화막(107)에 의해 서로 분리된 채로 남아 있다. 따라서, X 방향으로 배열된 간극(126)은 연통되지 않고 서로 구획되어 있다. 간극(126)은 이후의 공정에서는 게이트 전극막(21)을 형성하기 위한 템플릿으로서 기능한다.
본 실시 형태에서는, 실리콘 산화막(107) 및 TEOS/O3막(110)을 에칭하기 위해 습식 에칭을 사용하였다. 그러나, 대안으로, 예를 들면 CDE(chemical dry etching: 화학적 건식 에칭) 또는 불소계의 가스 및 암모니아계의 가스를 사용하여 규화불화 암모늄을 생성하여 실리콘 산화물(SiO2)을 에칭하는 가스 에칭 등을 사용하는 것도 가능하다.
다음으로, 도 1 내지 도 5에 나타낸 바와 같이, 산화 분위기 중에서 가열 처리를 행함으로써, 실리콘 빔(23)의 노출면을 열 산화하여 실리콘 산화층(24a)을 형성한다. 다음으로, CVD법에 의해 간극(126)의 내면 상에 실리콘 질화물 및 실리콘 산화물을 순차 퇴적시켜서, 실리콘 질화층(24b) 및 실리콘 산화층(24c)을 형성한다. 이에 의해, 실리콘 빔(23)의 노출면 상에 실리콘 산화층(24a), 실리콘 질화층(24b) 및 실리콘 산화층(24c)이 이 순서대로 적층되어, 실리콘 빔(23)의 주위에 ONO막(24)이 형성된다. ONO막(24)은 예를 들어 10㎚의 총 두께를 갖는다.
다음으로, 간극(126)의 내부, 즉, 실리콘 산화막(107)의 잔류 부분, TEOS/O3막(110) 및 실리콘 빔(23)에 의해 둘러싸여진 공간에 다결정 실리콘과 같은 도전 재료를 매립하여 게이트 전극막(21)을 형성한다. 여기서, 다결정 실리콘 대신 금속 또는 합금을 매립할 수도 있다. 게이트 전극막(21)은 간극(126)을 주형으로서 사용하여 형성된다. 따라서, 게이트 전극막(21)은 YZ 평면에서 뻗어가고, 실리콘 빔(23)이 통과하는 관통 구멍을 갖는 격자 형상을 갖는다. 이 결과, 적층된 SGT형의 MONOS 셀이 형성된다.
다음으로, 층간 유전체막, 배선, 콘택트 플러그, 비아 플러그 등이 형성된다. 이에 의해, 도 1 내지 도 6에 나타낸 것과 같은 반도체 메모리가 제작된다. 이때, 실리콘 산화막(107) 및 TEOS/O3막(110)의 잔존 부분이 도 1 및 나머지 도면에 나타낸 실리콘 산화막(31)을 구성한다.
다음으로, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 따르면, 전술한 제1 실시 형태에 따른 반도체 메모리를 제작할 수 있다. 이때, 이 반도체 메모리에서는, 메모리 셀을 3차원적으로 적층함으로써 구조를 미세화하지 않고 메모리 셀의 비트 밀도를 향상시킬 수 있다. 이로 인해, EUV(extreme ultraviolet:극자외선) 리소그래피 및 액침 ArF 리소그래피와 같은 최첨단의 기술을 필요로 하지 않는다. 이 결과, 반도체 메모리의 제조 비용을 저감할 수 있다.
또한, 본 실시 형태에서는, 액티브 에리어(AA)를 구성하는 실리콘 빔 및 게이트 콘덕터(GC)를 구성하는 게이트 전극막이 평면형 NAND 플래시 메모리와 마찬가지로 1회의 리소그래피 공정에 의해 각각 형성될 수 있다. 이와 같이, 적층 수를 늘려도 단지 1회의 가공 공정만을 필요로 하므로, 적층 수의 증가에 따라 제조 비용이 증가하지 않는다.
또한, 본 실시 형태에 따르면, 실리콘 빔(23)을 형성한 후에 게이트 전극막(21)이 형성된다. 따라서, 게이트 전극막이 금속 또는 합금으로 형성될 수 있다. 이에 의해, 금속 게이트 전극을 실현할 수 있고, 게이트 전극막의 두께 및 간격을 미세화할 수 있다. 따라서, 기억 밀도를 보다 향상시킬 수 있다.
본 실시 형태에서는, 다결정 실리콘막과 실리콘 산화막이 적층되고 일괄 가공된다. 그러나, 대안으로, 단결정 실리콘막과 실리콘 산화막을 적층하여 일괄 가공할 수도 있다. 단결정 실리콘막의 형성 방법으로서는, 예를 들어, 기판의 일부를 시드로서 사용하여 고온에서 에피택셜 실리콘막을 성막하는 방법 및 비정질 실리콘막을 성막하고 나서 기판의 일부를 시드로서 사용하여 평면 에피택셜 성장(lateral epitaxial growth)을 촉진시킴으로써 에피택셜 실리콘막을 형성하는 방법이 있다. 또한, 다결정 실리콘막 대신 비정질 실리콘막을 형성할 수도 있다. 또한, 이들 실리콘막은 불순물로 미리 도핑되어 있을 수 있고, 또는 형성 후에 고상 확산 또는 다른 방법에 의해 불순물로 도핑될 수도 있다.
다음으로, 본 발명의 제3 실시 형태에 대해서 설명한다.
본 실시 형태는 전술한 제1 실시 형태에 따른 반도체 메모리를 제조하는 제2 방법에 관한 것이다. 본 실시 형태에서는, 예를 들어, 종래의 평면형 NAND 플래시 메모리의 0X㎚ 세대에 상당하는 셀 면적 450㎚2를 실현하는 8층 적층 메모리를 제조한다. 이 실시 형태에서, 액티브 에리어(AA)를 구성하는 실리콘 빔은 에피택셜 실리콘으로 형성된다.
도 22는 본 실시 형태에 따른 반도체 메모리를 제조하는 방법을 예시하는 공정 단면도이다.
도 23 내지 도 27은 본 실시 형태에 따른 반도체 메모리를 제조하는 방법을 예시하는 사시 단면도이다.
도 23 내지 도 27에서는, 도시를 간략화하기 위해, 적층체의 상층 측으로부터 6층만을 도시하고 있다.
우선, 도 22에 나타낸 바와 같이, 실리콘 게르마늄이 실리콘 기판(201) 상에서 예를 들어 100㎚의 두께까지 에피택셜 성장되어 에피택셜 실리콘 게르마 막(epi-SiGe막)(202)을 형성한다. 다음으로, 실리콘과 실리콘 게르마늄을 이 epi-SiGe막(202) 상에 교대로 에피택셜 성장시켜, 두께가 예를 들어 20㎚이며 도전형이 예를 들어 n형인 에피택셜 실리콘막(epi-Si막)(203)과, 두께가 예를 들어 40㎚인 에피택셜 실리콘 게르마늄막(epi-SiGe막)(204)을 교대로, 예를 들어, 각각 8층씩 적층한다. 다음으로, 두께가 예를 들어 100㎚인 실리콘 질화막(205)을 형성한다. 이에 의해, 실리콘 기판(201) 상에, epi-SiGe막(202), 8층의 epi-Si막(203), 8층의epi-SiGe막(204) 및 실리콘 질화막(205)으로 이루어지는 적층체(206)가 형성된다.
다음으로, 통상의 리소그래피 기술 및 반응성 이온 에칭을 사용하여 적층체(206)를 일괄 가공하여, 적층체(206)를 주변 회로 영역 Rc로부터 제거하고, 메모리 영역 Rm에만 잔류시킨다.
다음으로, 플라즈마 CVD법에 의해, 두께가 예를 들어 200㎚인 실리콘 산화막(207)을 형성한다. 그리고, 리소그래피 기술에 의해 실리콘 산화막(207)을 적층체(206)의 X 방향 양단부의 측면상에만 잔류시켜 측벽을 형성한다. 이 실리콘 산화막(207)은 이후의 공정에서 적층체(206) 중의 epi-Si막(203)의 지지체(support)로서 기능한다.
다음으로, 전술한 제2 실시 형태(도 14 내지 도 16 참조)와 마찬가지의 방법에 의해, 적층체(207)의 X 방향의 일단부에 게이트 전극 부재(33) 등이 형성된다. 다음으로, 전술한 제2 실시 형태(도 17 참조)와 마찬가지의 방법에 의해, CVD-C막의 패턴이 형성되고, 실리콘 산화막의 성막 및 측벽을 잔존시키는 RIE에 의해 측벽이 형성되고, CVD-C막은 애싱에 의해 제거된다. 이에 의해, 제1 실시 형태와 같은 하드 마스크, 즉, 실리콘 산화물로 이루어지고, X 방향으로 연장되는 스트라이프 형상이며, Y 방향에서의 배열 주기가 예를 들어 60㎚이며 폭이 예를 들어 15㎚인 하드 마스크(미도시)가 형성된다.
다음으로, 도 23에 나타낸 바와 같이, 상기 하드 마스크를 마스크로서 사용하여 에칭을 행하고, 적층체(206)를 줄무늬 형상으로 일괄 가공한다. 이에 의해, 적층체(206)를 Y 방향으로 분단하여, XZ 방향으로 뻗어가는 복수의 판 형상 부분으로 한다. 이 결과, 각 판 형상 부분에서, 분단된 epi-Si막(203)으로 이루어지고 X 방향으로 연장되는 복수의 실리콘 빔(23)이 형성된다. 실리콘 빔(23)의 형상 및 치수는 예를 들어 전술한 제2 실시 형태와 마찬가지이다. 그러나, 본 실시 형태에서는, 제2 실시 형태와는 대조적으로, 각 epi-Si막(203)은 epi-SiGe막(204)을 통해 적층되어 있기 때문에 RIE에 의한 가공은 비교적 용이하다.
다음으로, 도 24에 나타낸 바와 같이, 적층체(206)를 선택적으로 에칭하여 epi-SiGe막(202 및 204)을 제거한다. 이 선택 에칭은, 예를 들어, 질산, 불산 및 아세트산을 혼합시킨 수용액계의 에칭액을 사용한 습식 에칭, 또는, CF4계의 에칭 가스를 사용한 CDE에 의해 행해질 수 있다. 이에 의해, epi-Si막(203)으로 이루어지는 실리콘 빔(23)이 노출된다. 이때, 각 실리콘 빔(23)의 양단부는 실리콘 산화막(207)에 의해 지지된다.
다음으로, 도 25에 나타낸 바와 같이, epi-SiGe막(202 및 204)이 제거되어 형성된 실리콘 빔들(23) 사이의 공간에 유전체인 SOG(spin on glass)막(208)이 매립되고, 실리콘 질화막(205)을 스토퍼로서 사용하여 CMP에 의해 평탄화된다.
다음으로, 전술한 제2 실시 형태(도 20 참조)와 마찬가지의 방법에 의해, Y 방향으로 배열된 실리콘 빔들(23) 사이의 SOG막(208)의 부분에 복수의 트렌치(209)가 형성된다. 트렌치(209)는 X 방향을 따라 주기적으로 배열되고, 그 배열 주기는 예를 들어 60㎚이고 X 방향의 폭은 예를 들어 20㎚이다.
다음으로, 도 26에 나타낸 바와 같이 습식 에칭을 행한다. 이에 의해, 트렌치(209)를 통해 SOG막(208)이 에칭된다. 이때, 에칭량을 예를 들어 10㎚ 상당으로 한다. 이에 의해, Y 방향으로 배열된 실리콘 빔들(23) 사이의 SOG막(208)의 X 방향의 두께는 에칭 전에는 40㎚이기 때문에 에칭 후에는 20㎚가 된다. 한편, Z 방향으로 배열된 실리콘 빔들(23) 사이에 위치하고 트렌치들(209) 사이에 끼워져 있는 SOG막(208) 부분의 두께, 즉, Y 방향의 길이는 에칭 전에는 15㎚이다. 따라서, 이 부분은 양측으로부터 10㎚ 만큼 에칭되어 완전히 제거되어, 관통 구멍이 형성된다.
이 결과, Y 방향으로 배열된 트렌치(209)는 모두 서로 연통하여 YZ 평면에서 뻗어가는 1개의 간극(210)을 형성한다. 간극(210) 내에는 epi-Si막(203)으로 이루어지는 실리콘 빔(23)이 통과한다. 즉, 간극(210) 내에서는 실리콘 빔(23)이 노출되어 있다. 이에 대해, X 방향으로 배열된 트렌치들(209)은 잔존하는 SOG막(208)에 의해 서로 분리된 채로 남아 있다. 따라서, X 방향으로 배열된 간극(210)은 연통하지 않고 서로 구획되어 있다. 간극(210)은 이후의 공정에서 게이트 전극막(21)을 형성하기 위한 템플릿으로서 기능한다.
본 실시 형태에서는, SOG막(208)을 에칭하여 게이트 전극막의 템플릿으로서 기능하는 간극(210)을 형성하기 위해 습식 에칭을 사용한다. 그러나, 대안으로, 예를 들어, CDE 또는 불소계의 가스 및 암모니아계의 가스를 사용해서 규화불화 암모늄을 생성하여 실리콘 산화물(SiO2)을 에칭하는 가스 에칭을 사용하는 것도 가능하다.
다음으로, 도 27에 나타낸 바와 같이, 가공에 의해 노출된 실리콘 빔(23)의 표면을 열 산화하여 실리콘 산화층을 형성하고, CVD에 의해 실리콘 질화층을 형성하고, ALD에 의해 알루미나(Al2O3)층을 형성한다. 이에 의해, 실리콘 빔(23)의 노출면 상에 합계 막 두께가 예를 들어 10㎚인 ONO막(24)이 형성된다. 다음으로, 간극(210) 내에, 즉, 잔존 SOG막(208) 및 주위에 ONO막(24)이 형성된 실리콘 빔(23)에 의해 둘러싸인 공간에 도전 재료인 텅스텐 질화물(WN)을 매립하고, WN막(211)으로 이루어진 게이트 전극막(21)을 형성한다. 이후의 공정은, 전술한 제2 실시 형태와 마찬가지이다. 이에 의해, 전술한 제1 실시 형태에 따른 반도체 메모리가 제조된다.
다음으로, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 의해서도, 전술한 제1 실시 형태에 따른 반도체 메모리를 제작할 수 있다. 또한, 본 실시 형태에 따르면, 전술한 제2 실시 형태와 비교했을 때, 실리콘 빔(23)을 구성하는 epi-Si막(203)을 에피택셜 성장에 의해 형성할 수 있다. 따라서, 실리콘 빔(23)이 결정성이 양호한 단결정의 실리콘에 의해 형성될 수 있다. 이로 인해, 액티브 에리어(AA)의 특성이 양호하다. 또한, 적층체(206)에서는, epi-Si막(203) 및 epi-SiGe막(204)이 적층되어 있기 때문에 가공이 용이하다. 따라서, 적층 수를 늘릴 수 있다.
본 실시 형태에 의해 제조된 반도체 메모리는 기판 상에 적층된 8개의 실리콘 빔(23)을 포함하고 있기 때문에, 평면형 NAND 플래시 메모리보다 더 높은 기억 밀도를 달성할 수 있다. 보다 구체적으로, 본 실시 형태에 의해 제조되는 반도체 메모리의 실효적 셀 면적은 3600/8=450㎚2이다. 이에 대해, 이것과 동등한 실효적 셀 면적을 달성하기 위해, 전술한 비교예에 따른 반도체 메모리는 16.33층의 적층이 필요하다. 적층 구조의 수율은 각 층의 수율의 적(product)이다. 따라서, 본 실시예는 높은 수율을 달성할 수 있다. 본 실시 형태의 상기 이외의 효과는 전술한 제2 실시 형태와 마찬가지이다.
다음으로, 본 발명의 제4 실시 형태에 대해서 설명한다.
본 실시 형태는, 전술한 제1 실시 형태에 따른 반도체 메모리의 제3 제조 방법에 관한 것이다. 본 실시 형태는, 예를 들어, 종래의 평면형 NAND 플래시 메모리의 00X㎚ 세대에 상당하는 셀 면적 225㎚2을 실현하는 16층 적층 메모리를 제조한다. 본 실시 형태에서는, 액티브 에리어(AA)를 구성하는 실리콘 빔이 에피택셜 실리콘으로 형성되고, AA들 간의 유전체막은 열산화막으로 형성된다.
도 28은 본 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 공정 단면도이다.
도 29 내지 도 32는 본 실시 형태에 따른 반도체 메모리의 제조 방법을 예시하는 사시 단면도이다.
도 29 내지 도 32에서는, 도시를 간략화하기 위해서, 적층체의 상층 측에서부터 6층분만을 나타내고 있다.
우선, 전술한 제3 실시 형태(도 22 참조)와 같은 방법에 의해, 에피택셜 실리콘막과 에피택셜 실리콘 게르마늄막으로 구성된 적층체가 실리콘 기판(301) 상에 형성된다. 그러나, 전술한 제3 실시 형태에서는 적층 수가 8이지만 본 실시 형태에서는 적층 수가 16이다.
구체적으로는, 도 28에 나타낸 바와 같이, 실리콘 기판(301) 상에 실리콘 게르마늄을 예를 들어 100㎚의 두께까지 에피택셜 성장시켜 에피택셜 실리콘 게르마늄막(epi-SiGe막)(302)을 형성한다. 다음으로, 이 epi-SiGe막(302) 상에 실리콘과 실리콘 게르마늄을 교대로 에피택셜 성장시켜, 두께가 예를 들어 45㎚이며 도전형이 예를 들어 n형인 에피택셜 실리콘막(epi-Si막)(303)과, 두께가 예를 들어 20㎚인 에피택셜 실리콘 게르마늄막(epi-SiGe막)(304)을 교대로 예를 들어 16층씩 적층한다. 다음으로, 두께가 예를 들어 100㎚인 실리콘 질화막(305)을 형성한다. 이에 의해, 실리콘 기판(301) 상에 epi-SiGe막(302), 16층의 epi-Si막(303), 16층의 epi-SiGe막(304) 및 실리콘 질화막(305)으로 이루어지는 적층체(306)가 형성된다.
다음으로, 통상의 리소그래피 기술 및 반응성 이온 에칭을 사용하여 적층체(306)를 일괄 가공하고, 적층체(306)를 주변 회로 영역 Rc로부터 제거하고, 메모리 영역 Rm에만 잔류시킨다.
다음으로, 플라즈마 CVD법에 의해, 두께가 예를 들어 200㎚인 실리콘 산화막(307)이 형성된다. 그리고, 리소그래피 기술에 의해, 실리콘 산화막(307)이 적층체(306)의 일방향의 양단부, 예를 들어 X 방향 양단부의 측면 상에만 남겨진다. 이에 의해, 적층체(306)의 한 쌍의 측면 상에 적층체(306)을 지지하는 측벽이 형성된다.
다음으로, 도 29에 나타낸 바와 같이, 전술한 제3 실시 형태와 마찬가지의 방법에 의해, 적층체(306)의 노출된 측면, 즉, Y 방향 양단부의 측면에 대해 선택에칭을 행하여, epi-SiGe막(302 및 304)(도 28 참조)을 제거한다. 이때, 각 epi-Si막(303)의 X 방향 양단부는 실리콘 산화막(307)(도 28 참조)으로 이루어지는 측벽 지주(bracing)에 의해 지지된다.
다음으로, 도 30에 나타낸 바와 같이, 수증기 산화 처리에 의해, epi-Si막(303)이 상하 표면에서 산화된다. 이에 의해, epi-Si막들(303) 사이에 실리콘 열산화막(308)이 형성되고, epi-SiGe막(302 및 304)을 제거함으로써 형성된 간극이 실리콘 열 산화막(308)에 의해 매립된다. 이 결과, epi-Si막(303) 및 실리콘 열 산화막(308)이 교대로 적층된 적층체(309)가 형성된다. 이때, epi-Si막(303)의 막 두께는 양면 산화에 의해 약 20㎚까지 감소된다.
이후의 공정은 전술한 제2 실시 형태와 마찬가지이다. 보다 구체적으로는, 도 31에 나타낸 바와 같이, 통상의 ArF 리소그래피 기술, RIE 기술 및 측벽 전사 기술을 사용하여, X 방향으로 연장되고 Y 방향의 배열 주기가 60㎚이고 폭이 15㎚인 스트라이프 형상의 하드 마스크(미도시)를 형성하고, 이 하드 마스크를 사용하여 적층체(309)를 적층형 메모리의 AA 영역으로서 기능하는 줄무늬 형상 패턴으로 일괄 가공한다. 이에 의해, X 방향으로 연장되는 복수의 실리콘 빔(23)이 분단된epi-Si막(303)으로부터 형성된다.
다음으로, 줄무늬 형상으로 분단된 적층체(309)들 사이에 TEOS/O3막을 매립하고, CMP에 의해 상면을 평탄화한다. 다음으로, ArF 리소그래피 기술, RIE 기술 및 측벽 전사 기술을 사용하여, Y 방향으로 연장되고 X 방향의 배열 주기가 60㎚이고 폭이 15㎚인 하드 마스크(미도시)를 형성한다. 그리고, 이 하드 마스크를 사용하여 에칭을 행하여, TEOS/O3막에 트렌치를 형성한다. 이 결과, TEOS/O3막이 분단된 적층체(309)들 사이에서 X 방향을 따라 단속적으로 형성된다.
다음으로, NF3 플라즈마 및 암모니아를 사용하는 가스 에칭에 의해, 이들 트렌치를 통해 Y 방향의 양면측으로부터 실리콘 열산화막(308)이 에칭된다. 이때, 에칭량은 예를 들어 15㎚ 상당으로 한다. 이에 의해, 트렌치들 사이에 끼워져 있던 실리콘 열산화막(308)의 부분은 에칭 전에 Y 방향의 폭이 15㎚이기 때문에, 에칭에 의해 완전하게 제거되어 관통 구멍이 형성된다. 한편, NF3 플라즈마 및 암모니아를 사용하는 가스 에칭은 실리콘 열산화막(308)과 TEOS/O3막에 대해 무 선택 에칭을 달성할 수 있다. 그러므로, TEOS/O3막도 X 방향의 양면측으로부터 15㎚씩 각각 에칭된다. TEOS/O3막의 에칭 전의 X 방향의 두께는 45㎚이기 때문에, 에칭 후에는 두께가 15㎚가 되고 잔류된다. 이 결과, 전술한 제2 실시 형태와 마찬가지로, Y 방향으로 배열된 트렌치들은 서로 연통하여, 게이트 전극막(21)의 템플릿으로서 기능하는 간극을 형성한다.
다음으로, epi-Si막(303)으로 이루어지는 실리콘 빔(23)의 노출면을 열 산화하여, 터널층으로서 기능하는 실리콘 산화층을 형성한다. 다음으로, CVD법에 의해 전하 축적층으로서 기능하는 실리콘 질화층을 형성한다. 다음으로, ALD법에 의해 블록층으로서 기능하는 HfO2층을 형성한다. 이에 의해, 합계 막 두께가 예를 들어 10㎚인 ONO막(24)이 실리콘 빔(23) 주위에 형성된다.
다음으로, 도 32에 나타낸 바와 같이, 에칭에 의해 형성된 간극 내에, 즉, 실리콘 열산화막(308) 잔류 부분, TEOS/O3막의 잔류 부분 및 실리콘 빔(23)에 의해 둘러싸이는 공간 내에, ALD법에 의해 도전 재료인 탄탈 질화물(TaN)이 퇴적된다. 이에 의해, TaN막(311)으로 이루어진 게이트 전극막(21)이 이 간극 내에 매립된다. 이 결과, 적층된 SGT형의 MONOS 셀이 형성된다. 이후의 공정은, 전술한 제2 실시 형태와 마찬가지이다. 이와 같이 하여, 전술한 제1 실시 형태에 따른 반도체 메모리가 제조된다.
다음으로, 본 실시 형태의 효과에 대해서 설명한다.
본 실시 형태에 의해서도 전술한 제1 실시 형태에 따른 반도체 메모리를 제작할 수 있다. 또한, 본 실시 형태에 따르면, 전술한 제2 실시 형태와 비교하여, 실리콘 빔(23)을 구성하는 epi-Si막(303)을 에피택셜 성장에 의해 형성할 수 있다. 따라서, 결정성이 양호한 단결정의 실리콘으로 실리콘 빔(23)을 형성할 수 있다. 이로 인해, 액티브 에리어(AA)의 특성이 양호하다. 또한, 본 실시 형태에 따르면, 실리콘 빔들 사이에 제공되는 유전체막이 열 산화막으로부터 형성될 수 있기 때문에 견고성 및 신뢰성을 달성할 수 있다. 이로 인해, 적층 수를 늘릴 수 있다.
본 실시 형태에 의해 제조된 반도체 메모리는 기판 상에 적층된 16개의 실리콘 빔(23)을 포함하고 있기 때문에, 평면형 NAND 플래시 메모리보다 16배 높은 기억 밀도를 달성할 수 있다. 보다 구체적으로는, 본 실시 형태에 의해 제조되는 반도체 메모리의 실효적 셀 면적은 3600/16=225㎚2이다. 이에 대해, 이것과 동등한 실효적 셀 면적을 달성하기 위해서는, 전술한 비교예에 따른 반도체 메모리는 32.67층의 적층이 필요하다. 적층 구조에서의 수율은 각 층의 수율의 적이다. 따라서, 본 실시 형태는 높은 수율을 달성할 수 있다. 본 실시 형태의 상기 이외의 효과는 전술한 제2 실시 형태와 마찬가지이다.
이와 같이, 전술한 실시 형태들은, 적층 수의 증가에 따라 비트당 제조 비용이 저감되는 특성과 고성능 SGT 셀을 구성할 수 있는 특성을 손상시키지 않으면서 보다 미세한 셀을 형성할 수 있고, 금속 게이트를 용이하게 사용할 수 있게 하고, 또한 종래의 평면형 NAND 플래시 메모리의 주변 회로에 실질적인 변경을 필요로 하지 않는 반도체 메모리를 실현할 수 있다. 전술한 실시 형태들에 따르면, 도 7 내지 도 11에 나타내는 것과 같은 구조를 갖는 메모리의 경우, 셀 면적을 약 1/2, 즉, 적층수를 약 절반으로 줄일 수 있다. 그러므로, 공정 수를 대폭 증가시키지 않고 메모리 층을 적층할 수 있다. 이에 의해, 앞으로도 또한 반도체 메모리, 특히 플래시 메모리의 비트 밀도를 계속 증가시키는 것이 가능해지고, 플래시 메모리의 응용 범위를 더 확장하는 것이 가능해진다.
본 발명은 실시 형태를 참조하여 설명하였다. 그러나, 본 발명은 이들 실시 형태에 한정되지 않는다. 예를 들어, 전술한 각 실시 형태는 서로 조합해서 실시할 수 있다. 또한, 당업자들은 구성 요소의 추가, 삭제 또는 설계 변경에 의해, 또는 공정의 추가, 생략 또는 조건 변경에 의해 적절하게 상기 실시 형태를 변경할 수 있고, 이러한 변경은 본 발명의 사상을 벗어나지 않는 한 본 발명의 범위 내에 포함된다.
예를 들어, 전술한 실시 형태에서 나타낸 AA를 구성하는 실리콘막의 형성 방법, MONOS의 막 구조 등은 각 실시 형태에서 나타내어진 조합에 한정되는 것이 아니고, 본 발명의 사상을 손상시키지 않는 한 임의의 조합이 가능하다. 또한, AA를 구성하는 실리콘막은, 전술의 각 실시 형태에 기재되어 있지 않은 방법, 예를 들어 레이저 어닐링 또는 Ni 촉매법에 의해 결정화된 다결정 실리콘막 또는 단결정 실리콘막으로 이루어질 수도 있다. 또한, 전술한 각 실시 형태에서는, MONOS의 블록층은, 예를 들어, SiO2, Al2O3 또는 HfO2로 이루어진다. 그러나, 이 외에도, La2O3, Pr2O3, Y2O3, ZrO2 및 기타 금속 산화막, 또는 상기 금속 산화막의 하나 이상의 조합에 기초하는 막을 사용하는 것도 가능하다. 또한, 전술의 각 실시 형태에서는, 게이트 전극막은 예시적으로 다결정 실리콘, 텅스텐 질화물(WN) 또는 탄탈 질화물(TaN)로 이루어진다. 그러나, 이외에도, 게이트 전극막은 TiN, W, WSi, CoSi, NiSi, PrSi, NiPtSi, PtSi, Pt, Ru 및 RuO2등의 재료로 이루어질 수도 있다. 또한, 전술한 각 실시 형태에서는, 적층 수가 4, 8 또는 16이다. 그러나, 본 발명은 또한 더 많은 층을 포함하는 반도체 메모리에도 적용가능하다. 또한, 전술한 각 실시 형태에서는 AA를 형성하는 반도체 재료로서 실리콘을 사용한다. 그러나, 본 발명은 이에 한정되지 않고 다른 반도체 재료를 사용할 수 있다.
1 : 반도체 메모리
11 : 실리콘 기판
12 : 다층 배선층
13 : 트랜지스터
14 : STI
15 : 게이트 산화막
16 : 게이트 전극

Claims (20)

  1. 반도체 메모리로서,
    기판;
    상기 기판상에 제공되고, 상기 기판의 상면에 평행한 일 방향을 따라 배열되고, 상기 일방향에서 보았을 때 복수의 관통 구멍을 포함하는 복수의 게이트 전극막;
    상기 복수의 게이트 전극막의 상기 관통 구멍들을 관통하여 상기 일 방향으로 연장되는 복수의 반도체 빔; 및
    상기 게이트 전극막과 상기 반도체 빔 사이에 제공되는 전하 축적층
    을 포함하는, 반도체 메모리.
  2. 제1항에 있어서,
    상기 게이트 전극막들 사이에 제공되는 유전체막을 더 포함하고,
    상기 게이트 전극막들은 등간격으로 이격되어 있는, 반도체 메모리.
  3. 제1항에 있어서, 상기 복수의 관통 구멍은 상기 일 방향에서 보았을 때 매트릭스 형상으로 배열되어 있는, 반도체 메모리.
  4. 제1항에 있어서, 상기 반도체 빔들 중 하나의 반도체 빔은 상기 관통 구멍들 중 하나의 관통 구멍을 관통하여 삽입되어 있는, 반도체 메모리.
  5. 제1항에 있어서, 상기 게이트 전극막은 실리콘, 텅스텐 질화물 또는 탄탈 질화물로 형성되는, 반도체 메모리.
  6. 제1항에 있어서,
    상기 반도체 빔과 상기 전하 축적층 사이에 제공되는 제1 실리콘 산화층; 및
    상기 전하 축적층과 게이트 유전체막 사이에 제공되는 제2 실리콘 산화층
    을 더 포함하고,
    상기 전하 축적층은 실리콘 질화물로 형성되는, 반도체 메모리.
  7. 제1항에 있어서,
    상기 기판의 상면에 평행하고 상기 일 방향에 직교하는 다른 방향으로 연장되는 복수의 게이트 전극 부재; 및
    상기 반도체 빔과 상기 게이트 전극 부재들 사이에 제공되는 게이트 유전체막
    을 더 포함하고,
    상기 복수의 게이트 전극막, 상기 복수의 반도체 빔 및 상기 전하 축적층으로 이루어지는 구조체에서, 상기 일 방향의 단부는 계단 형상으로 가공되고, 그 단의 수는 상기 기판의 상면에 수직인 방향으로 배열되어 있는 상기 반도체 빔들의 수와 동일하고, 상기 게이트 전극 부재들은 상기 구조체의 각 단의 상방에 배치되어 있는, 반도체 메모리.
  8. 제7항에 있어서,
    상기 구조체의 상기 일 방향 측 상에 배치되고, 상기 다른 방향으로 배열되어 있는 상기 반도체 빔들의 수와 동일한 수만큼 형성되고, 상기 기판의 상면에 수직인 방향으로 배열된 상기 복수의 반도체 빔에 공통 접속되는 복수의 트랜지스터를 더 포함하는, 반도체 메모리.
  9. 반도체 메모리의 제조 방법으로서,
    기판상에 복수의 유전체막 및 반도체막들을 교대로 적층하여 적층체를 형성하는 공정;
    상기 적층체를 상기 기판의 상면에 평행한 제1 방향으로 분단하여, 분단된 상기 반도체막들로 이루어지고, 상기 기판의 상면에 평행하고 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 반도체 빔을 형성하는 공정;
    상기 제2 방향으로 상기 분단된 적층체들 사이에 단속적으로 유전체들을 제공하는 공정;
    상기 분단된 적층체들 및 상기 유전체들에 의해 둘러싸인 간극을 통해 에칭을 행하여 상기 간극들 사이에 끼워져 있던 상기 유전체막들의 부분을 제거하는 공정;
    상기 반도체 빔들의 노출면 상에 전하 축적층을 형성하는 공정; 및
    상기 유전체막들의 잔류 부분, 상기 유전체들 및 상기 반도체 빔들 사이의 공간에 도전 재료를 매립하여 게이트 전극막을 형성하는 공정
    을 포함하는, 반도체 메모리의 제조 방법.
  10. 제9항에 있어서, 상기 반도체막은 실리콘으로 형성되는, 반도체 메모리의 제조 방법.
  11. 제10항에 있어서,
    상기 간극들 사이에 끼워져 있던 상기 유전체막들의 부분을 제거하는 공정 후, 산화 분위기에서 가열 처리를 행함으로써 상기 반도체 빔의 노출면 상에 제1 실리콘 산화층을 형성하는 공정; 및
    실리콘 산화물을 퇴적시킴으로써 상기 전하 축적층 상에 제2 실리콘 산화층을 형성하는 공정
    을 더 포함하고,
    상기 전하 축적층을 형성하는 공정은 실리콘 질화물을 퇴적시키는 공정을 포함하는, 반도체 메모리의 제조 방법.
  12. 제9항에 있어서,
    상기 단속적으로 유전체들을 제공하는 공정은,
    상기 분단된 적층체들 사이에 상기 유전체들을 매립하는 공정;
    상기 적층체들 및 상기 유전체들 상에 상기 제1 방향으로 연장되는 스트라이프 형상의 패턴을 형성하는 공정; 및
    상기 패턴을 마스크로서 사용하여 건식 에칭을 행하는 공정
    을 포함하는, 반도체 메모리의 제조 방법.
  13. 반도체 메모리의 제조 방법으로서,
    기판상에 복수의 실리콘 게르마늄막 및 실리콘막을 교대로 에피택셜 성장시킴으로써 적층체를 형성하는 공정;
    상기 적층체를 상기 기판의 상면에 평행한 제1 방향으로 분단함으로써, 분단된 상기 실리콘막들로 이루어지고, 상기 기판의 상면에 평행하고 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 실리콘 빔을 형성하는 공정;
    상기 실리콘 게르마늄막들을 제거하여 상기 실리콘 빔들을 노출시키는 공정;
    상기 실리콘 빔들 사이에 유전체들을 매립하는 공정;
    상기 제1 방향으로 배열된 실리콘 빔들 간의 상기 유전체들의 부분에 상기 제2 방향을 따라 배열된 복수의 트렌치를 형성하는 공정;
    상기 트렌치들을 통해 에칭을 행함으로써, 상기 트렌치들 사이에 끼워져 있으며 상기 상하로 배열된 실리콘 빔들 사이에 끼워져 있는 상기 유전체들의 부분을 제거하는 공정;
    상기 실리콘 빔들의 노출면 상에 전하 축적층을 형성하는 공정; 및
    상기 유전체들의 잔류 부분 및 상기 실리콘 빔들 사이의 공간에 도전 재료를 매립함으로써 게이트 전극막을 형성하는 공정
    을 포함하는, 반도체 메모리의 제조 방법.
  14. 제13항에 있어서, 상기 적층체의 상기 제2 방향의 양단부의 측면 상에 측벽 지주(bracing)를 형성하는 공정을 더 포함하는, 반도체 메모리의 제조 방법.
  15. 제13항에 있어서,
    상기 트렌치들 사이에 끼워져 있던 상기 유전체들의 부분을 제거하는 공정 후, 산화 분위기에서 가열 처리를 행함으로써 상기 반도체 빔의 노출면 상에 실리콘 산화층을 형성하는 공정; 및
    상기 전하 축적층 상에 알루미나층을 형성하는 공정
    을 더 포함하고,
    상기 전하 축적층을 형성하는 공정은 실리콘 질화물을 퇴적시키는 공정을 포함하는, 반도체 메모리의 제조 방법.
  16. 제13항에 있어서, 상기 게이트 전극막을 형성하는 공정은 상기 도전 재료로서 텅스텐 질화물을 사용하는, 반도체 메모리의 제조 방법.
  17. 반도체 메모리의 제조 방법으로서,
    기판상에 복수의 실리콘 게르마늄막 및 실리콘막을 교대로 에피택셜 성장시킴으로써 제1 적층체를 형성하는 공정;
    상기 실리콘 게르마늄막들을 제거하는 공정;
    상기 실리콘막들을 열 산화시켜 상기 실리콘막들 사이에 실리콘 열 산화막을 형성함으로써, 상기 실리콘막들 및 상기 실리콘 열산화막들이 교대로 적층된 제2 적층체를 형성하는 공정;
    상기 제2 적층체를 상기 기판의 상면에 평행한 제1 방향으로 분단함으로써, 분단된 상기 실리콘막들로 이루어지고, 상기 기판의 상면에 평행하고 상기 제1 방향에 직교하는 제2 방향으로 연장되는 복수의 실리콘 빔을 형성하는 공정;
    상기 제2 방향으로 단속적으로 상기 분단된 제2 적층체들 사이에 유전체들을 제공하는 공정;
    상기 분단된 제2 적층체 및 상기 유전체에 의해 둘러싸인 간극을 통해 에칭을 행함으로써, 상기 간극들 사이에 끼워져 있던 상기 실리콘 열산화막들의 부분을 제거하는 공정;
    상기 실리콘 빔들의 노출면 상에 전하 축적층을 형성하는 공정; 및
    상기 실리콘 열 산화막들의 잔류 부분, 상기 유전체들 및 상기 실리콘 빔들 사이의 공간에 도전 재료를 매립함으로써 게이트 전극막을 형성하는 공정
    을 포함하는, 반도체 메모리의 제조 방법.
  18. 제17항에 있어서, 상기 제1 적층체의 상기 제1 방향의 양단부 또는 상기 제2 방향의 양단부의 측면 상에 측벽 지주를 형성하는 공정을 더 포함하는, 반도체 메모리의 제조 방법.
  19. 제17항에 있어서, 상기 제2 적층체를 형성하는 공정에서, 상기 실리콘막들은 수증기 산화 처리에 의해 열 산화되는, 반도체 메모리의 제조 방법.
  20. 제17항에 있어서, 상기 게이트 전극막을 형성하는 공정은 상기 도전 재료로서 탄탈 질화물을 사용하는, 반도체 메모리의 제조 방법.
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