JP2006086206A - 不揮発性メモリ - Google Patents
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Abstract
【課題】 シリコンドットに密度を増加させずに、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくし、かつ電荷の保持時間を長くすることが可能な、シリコンドットを電荷の蓄積に利用した不揮発性メモリ素子を提供する。
【解決手段】 本発明の不揮発性メモリ素子は、完全空乏型の薄膜SOI表面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを備える。
【選択図】 図7
【解決手段】 本発明の不揮発性メモリ素子は、完全空乏型の薄膜SOI表面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを備える。
【選択図】 図7
Description
本発明は、ナノ結晶(微結晶、本発明ではシリコンドット)を浮遊(フローティング)ゲートに用いた不揮発性メモリ(特にフラッシュメモリ)素子に関する。
最近、デジタルカメラやメモリスティックの組込用の記憶媒体(不揮発性メモリ)として、再書き込みが可能なフラッシュメモリが多用されるようになり、取り扱うデータが画像及び動画などであるため、解像度が上昇するに連れて、より大容量のフラッシュメモリが必要となってきている。
ところが、メモリ素子のトランジスタの構造から、製造プロセス・ルールが90nm以下になると、同技術の使用は現実的でなくなるという。
ところが、メモリ素子のトランジスタの構造から、製造プロセス・ルールが90nm以下になると、同技術の使用は現実的でなくなるという。
すなわち、上記ルールで形成されるサイズの浮遊ゲート方式メモリにおいては、保持時間を確保する観点から、浮遊ゲートとシリコン基板との間の酸化膜を薄くすることができず、そのため、ゲート長も短くすることができない。したがって、メモリセルの面積が大きくなるため、チップ全体の面積も大きくなり価格が上昇してしまう。
また、信頼性を確保するためにますます酸化膜を薄くできない状況となっている。
また、信頼性を確保するためにますます酸化膜を薄くできない状況となっている。
このため、図20のフローティングゲートに換えて、図21に示すようなシリコンドット(またはナノ結晶あるいは微結晶)に対して、電子を注入してデータを書き込むメモリ素子が開発されている(例えば、非特許文献1参照)。
これにより、2つの酸化膜層の間に所定の大きさのシリコンドットを形成し、このシリコンドットに電荷(電子)を注入するようにした、これにより、以下の効果を得ることが可能となった。
これにより、2つの酸化膜層の間に所定の大きさのシリコンドットを形成し、このシリコンドットに電荷(電子)を注入するようにした、これにより、以下の効果を得ることが可能となった。
a.シリコンドットとシリコン基板との間の酸化膜に欠陥があったとしても、全てのシリコンドット下部に欠陥がある確率は少なく、全てのシリコンドットから電荷が抜けてしまう確率は非常に小さい。一方、図20の浮遊ゲートの場合、浮遊ゲートとシリコン基板との酸化膜に一カ所でも欠陥があるとそこから浮遊ゲートに蓄積された電荷が抜けてしまうことになる。
b.図20の浮遊ゲートを使用した場合、トンネル酸化膜の一番流れやすい領域(電界が最も強くなる部分)にトンネル電流(FN電流: Fowler-Nordheim-Current)が集中的に流れるため欠陥が生成されやすくなるが、図21のシリコンドットを用いる場合、シリコンドット各々が直下のトンネル酸化膜を介して電荷を注入することになるので、トンネル電流が流れる領域が分散されるため、欠陥が出来にくいことになる。
b.図20の浮遊ゲートを使用した場合、トンネル酸化膜の一番流れやすい領域(電界が最も強くなる部分)にトンネル電流(FN電流: Fowler-Nordheim-Current)が集中的に流れるため欠陥が生成されやすくなるが、図21のシリコンドットを用いる場合、シリコンドット各々が直下のトンネル酸化膜を介して電荷を注入することになるので、トンネル電流が流れる領域が分散されるため、欠陥が出来にくいことになる。
上述したように、トンネル酸化膜に欠陥が生成されにくく、製造時に欠陥が存在したとしても、この欠陥の影響を受けるのは一部のシリコンドットのみとなるため、信頼性と電荷保持の信頼性を確保することが可能となる。
また、トンネルの酸化膜の欠陥にある程度の耐性を有するため、シリコンドットの下部のトンネル酸化膜の薄膜化を行うことができ、トンネル酸化膜を薄くすることで、書き込みに必要な電圧を低下させる低電圧化を可能とすることができる。また、酸化膜が薄いのでゲート長を短くすることができ、セル面積を小さくできる。
Appl.Phys.Lett.,Vol.68,No.10,4 March 1996
また、トンネルの酸化膜の欠陥にある程度の耐性を有するため、シリコンドットの下部のトンネル酸化膜の薄膜化を行うことができ、トンネル酸化膜を薄くすることで、書き込みに必要な電圧を低下させる低電圧化を可能とすることができる。また、酸化膜が薄いのでゲート長を短くすることができ、セル面積を小さくできる。
Appl.Phys.Lett.,Vol.68,No.10,4 March 1996
特許文献1に示す不揮発性メモリは、シリコンドットがMOSFETのゲート酸化膜中に設けた複数のシリコン微結晶に対して一括に電子を注入・放出し、しきい値電圧をシフトさせて情報を記憶する。
しかしながら、特許文献1に示す不揮発性メモリは、シリコンドットが量子の閉じ込めやクーロンブロッケードの効果によって電子の注入が制限されるため、記憶に寄与できる電子が少なくなり、結果としてしきい値電圧シフトが小さくなるという欠点を有している。
しかしながら、特許文献1に示す不揮発性メモリは、シリコンドットが量子の閉じ込めやクーロンブロッケードの効果によって電子の注入が制限されるため、記憶に寄与できる電子が少なくなり、結果としてしきい値電圧シフトが小さくなるという欠点を有している。
これまで、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくするため、シリコンドットの密度を高くして、しきい値電圧の変化に寄与する電子を増加させるための手法が提案されてきている。
しかし、シリコンドットの密度を増加させるためには、単純に増加させることが困難であり、特殊な製造装置や工程が必要となり、製造コストが増大してしまう。
また、チャネル幅に注目し、幅を細くしてしきい値電圧シフトを大きくする方法も提案されているが、シリコンドットとチャネルとの位置関係により、しきい値電圧の特性が大きくばらつく問題がある。
しかし、シリコンドットの密度を増加させるためには、単純に増加させることが困難であり、特殊な製造装置や工程が必要となり、製造コストが増大してしまう。
また、チャネル幅に注目し、幅を細くしてしきい値電圧シフトを大きくする方法も提案されているが、シリコンドットとチャネルとの位置関係により、しきい値電圧の特性が大きくばらつく問題がある。
本発明は、このような事情に鑑みてなされたもので、シリコンドットの密度を増加させずに、書き込み前と書き込み後における、メモリ素子のしきい値電圧のシフトを大きくし、かつ電荷の保持時間を長くすることが可能な、シリコンドットを電荷の蓄積に利用した不揮発性メモリ素子を提供することを目的とする。
請求項1記載の不揮発性メモリ素子は、完全空乏型の薄膜SOI表面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを有することを特徴とする。
請求項2記載の不揮発性メモリ素子は、請求項1記載の不揮発性メモリ素子であって、前記薄膜SOIの膜厚を2〜10nmの範囲とすることを特徴とする。
請求項3記載の不揮発性メモリ素子は、完全空乏型の薄膜SOIの表面に形成された第1のトンネル酸化膜と、前記薄膜SOIの下面に形成された第2のトンネル酸化膜と、前記第1のトンネル酸化膜表面に、所定の密度で形成された複数の第1のシリコンドットと、前記第2のトンネル酸化膜表面に、所定の密度で形成された複数の第2のシリコンドットと、前記第1のシリコンドットを挟んで、前記第1のトンネル酸化膜上に形成された第1の酸化膜と、前記第2のシリコンドットを挟んで、前記第1のトンネル酸化膜上に形成された第2の酸化膜と、前記第1の酸化膜の表面に形成された第1のゲート電極と、前記第2の酸化膜の表面に形成された第2のゲート電極とを有することを特徴とする。
請求項4記載の不揮発性メモリ素子は、請求項3記載の不揮発性メモリ素子であって、前記薄膜SOIの膜厚を2〜20nmとすることを特徴とする。
請求項5記載の不揮発性メモリ素子は、所定の幅の薄膜SOIの露出された全面に形成されたトンネル酸化膜と、該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、該酸化膜の表面に形成されたゲート電極とを有することを特徴とする。
請求項6記載の不揮発性メモリ素子は、請求項5に記載の不揮発性メモリ素子であって、前記薄膜SOIの幅を2〜20nmとすることを特徴とする。
以上説明したように、本発明によれば、シリコンドット(シリコン微結晶)を記憶ノードとする半導体メモリデバイス(フラッシュメモリなど)において、
(1) 完全空乏型の薄膜SOIを用いることにより、ソース-ドレイン間リーク電流を低下させ、 記憶時と消去時とにおけるしきい値電圧の差(しきい値電圧シフト)を、大きくすることが可能
(2) 請求項3及び請求項5の構成において、薄膜SOIを介して対向するシリコンドットに蓄積された電荷が発生する電位により、シリコンドットとSOIとの電位差が小さくなり、シリコンドットに記憶した情報(蓄積された電荷)を抜け難くし、このため保持される時間を長くすることが可能
という効果が得られる。
(1) 完全空乏型の薄膜SOIを用いることにより、ソース-ドレイン間リーク電流を低下させ、 記憶時と消去時とにおけるしきい値電圧の差(しきい値電圧シフト)を、大きくすることが可能
(2) 請求項3及び請求項5の構成において、薄膜SOIを介して対向するシリコンドットに蓄積された電荷が発生する電位により、シリコンドットとSOIとの電位差が小さくなり、シリコンドットに記憶した情報(蓄積された電荷)を抜け難くし、このため保持される時間を長くすることが可能
という効果が得られる。
本発明が完全空乏型の薄膜SOI(Silicon-on-Insulator:シリコン基板の所定の深さに酸化膜が埋め込まれている)を不揮発性メモリ素子として使用する理由を以下に示す。
図1(a)はバルクのシリコン基板上に形成したトランジスタの断面を示す概念図である。この場合、トランジスタのゲート長を短くすると、短チャンネル効果によりシリコン基板のチャンネルから離れたシリコン基板内にリーク電流が流れ、ゲートによるトランジスタのオンオフ制御が行いにくくなる。
図1(a)はバルクのシリコン基板上に形成したトランジスタの断面を示す概念図である。この場合、トランジスタのゲート長を短くすると、短チャンネル効果によりシリコン基板のチャンネルから離れたシリコン基板内にリーク電流が流れ、ゲートによるトランジスタのオンオフ制御が行いにくくなる。
図1(b)は部分空乏型のSOIに形成したトランジスタの断面を示す概念図である。この場合、バルク基板よりはリーク電流が少なくなるが、それでも埋込み酸化膜直上部分のSOIにリーク電流が流れる。
図1(c)は完全空乏型の薄膜SOIであり、図1(b)のSOIに比較して、埋込酸化膜上のSOIの厚さが非常に薄い。
図1(c)は完全空乏型の薄膜SOIであり、図1(b)のSOIに比較して、埋込酸化膜上のSOIの厚さが非常に薄い。
このため、リーク電流を含めた電流経路がゲート電極に近く、ゲート電極の電圧による電界の支配力が薄膜全体に及び、ゲート電界の支配力が強いので、短チャンネル効果に強く、リーク電流を低減することができる。
したがって、図1(c)の薄膜SOIを利用することにより、リーク電流を低減することにより、図2に示すようにシリコンドットが存在している場合、シリコンドットに電荷(電子)を注入する前後において、トランジスタのしきい値電圧を大きく変化させることが可能となる。
この例では、グラフにおける破線がシリコンドットがトンネル酸化膜(厚さ3nm)と酸化膜の間に存在しているものである。矢印Aは、ゲート電圧を正の方向に徐々に上げていった場合であり、そのまま10Vまで電圧を上昇させ、次に電圧を次第に下げていった場合が矢印Bである。矢印Bの特性は矢印Aと一致せず、同じゲート電圧で比較すると矢印Bの方が電流が小さいため、矢印Bでは、あきらかにしきい値電圧が上昇したことがわかる。
したがって、図1(c)の薄膜SOIを利用することにより、リーク電流を低減することにより、図2に示すようにシリコンドットが存在している場合、シリコンドットに電荷(電子)を注入する前後において、トランジスタのしきい値電圧を大きく変化させることが可能となる。
この例では、グラフにおける破線がシリコンドットがトンネル酸化膜(厚さ3nm)と酸化膜の間に存在しているものである。矢印Aは、ゲート電圧を正の方向に徐々に上げていった場合であり、そのまま10Vまで電圧を上昇させ、次に電圧を次第に下げていった場合が矢印Bである。矢印Bの特性は矢印Aと一致せず、同じゲート電圧で比較すると矢印Bの方が電流が小さいため、矢印Bでは、あきらかにしきい値電圧が上昇したことがわかる。
一方、グラフにおける実線は、トンネル酸化膜上に単に酸化膜を積層したトランジスタの特性を示すが、シリコンドットがあるものに比較すると、電圧上昇後も全くしきい値電圧の変化が無い。 この結果から、薄膜SOIにおいて、シリコンドットを電荷を蓄積する記憶ノードとした場合、十分な書き込み前後のしきい値電圧の差を得ることができる。このとき、トンネル酸化膜表面に形成されるシリコンドット(LPCVD(減圧CVD)で形成)の走査電子顕微鏡写真を図3に示す。シリコンドットの径は約8nmであり、密度は2〜4×1011cm−2である(本実施例のシリコンドットは全てこのサイズと密度であるが、本発明はさらに密度が高い場合にも有効である)。
次に、図4のトランジスタの断面を示す概念図を参照して、トランジスタの構造について説明する。図4(a)はシングルゲートのSOIトランジスタであり、図4(b)はダブルゲートのSOIトランジスタであり、図4(c)はFinFET(電界効果トランジスタ)である。
以下、トランジスタと言う場合は、SOI基板上に作成したMOSFET(金属-酸化膜-半導体電界効果トランジスタ)を指すこととする。
以下、トランジスタと言う場合は、SOI基板上に作成したMOSFET(金属-酸化膜-半導体電界効果トランジスタ)を指すこととする。
図4(a)のように、トランジスタのボディ(SOI層)が厚い場合、チャネルの電子は厚さ方向に自由に広がりを持つことができるため、ゲート電極の電界の影響が弱い領域で湧き出しやすくなる。
しかしながら、図4(b)のように、ボディ(すなわちゲート直下のSOI層の部分)を数ナノメートルの厚さの領域に限定することにより、チャネルとなる領域全体をゲート電圧の電界の制御下に置くことができる。
しかしながら、図4(b)のように、ボディ(すなわちゲート直下のSOI層の部分)を数ナノメートルの厚さの領域に限定することにより、チャネルとなる領域全体をゲート電圧の電界の制御下に置くことができる。
さらに、図4(c)のように、ボディの下にもう一つのゲートを設けた構造がダブルゲートトランジスタである。SOIボディを上下からゲート電極で挟む構造となっており、ゲート電極の電界の影響をさらに強くすることができる。その結果、リーク電流が大幅に減少し、短チャンネル効果に強くなる。
さらに、図4(d)のような、FinFET構造にすることにより、チャネルは両側からゲート電極に挟まれる構造になるため、チャネルにおけるゲートによる制御が容易となり、図4(c)のダブルゲートに比較すると製造が容易であり、生産性を向上させることが可能である。図5は、FinFET構造を示す概念図であり、破線部分の断面(Spacer-defined-finsの部分)が図4(d)となっている。
さらに、図4(d)のような、FinFET構造にすることにより、チャネルは両側からゲート電極に挟まれる構造になるため、チャネルにおけるゲートによる制御が容易となり、図4(c)のダブルゲートに比較すると製造が容易であり、生産性を向上させることが可能である。図5は、FinFET構造を示す概念図であり、破線部分の断面(Spacer-defined-finsの部分)が図4(d)となっている。
以下、本発明の一実施形態によるシリコンドットをデータを記憶するノードとした不揮発メモリ素子を図面を参照して説明する。
図6は従来のシリコンドットメモリ素子の断面構造の概念図であり、図7は薄膜SOIを基板として作成した薄膜SOIシリコンドット(シリコン微結晶)メモリ素子の断面構造の概念図であり、図8は薄膜SOIを基板として作成したダブルゲート構造の薄膜SOIシリコンドットメモリ素子の断面構造の概念図であり、図9はSOIを基板として作成したFinFET構造の薄膜SOIシリコンドットメモリ素子の断面構造の概念図である。
図6は従来のシリコンドットメモリ素子の断面構造の概念図であり、図7は薄膜SOIを基板として作成した薄膜SOIシリコンドット(シリコン微結晶)メモリ素子の断面構造の概念図であり、図8は薄膜SOIを基板として作成したダブルゲート構造の薄膜SOIシリコンドットメモリ素子の断面構造の概念図であり、図9はSOIを基板として作成したFinFET構造の薄膜SOIシリコンドットメモリ素子の断面構造の概念図である。
図6においては、バルクのシリコン基板99表面にトンネル酸化膜3を形成し、このトンネル酸化膜3表面に所定の密度で複数のシリコンドット1を形成し、このシリコンドット1を挟んで、上記トンネル酸化膜3上に酸化膜4を形成して、この酸化膜4の表面にゲート5(ゲート電極)を形成して作成された不揮発性メモリ素子である。
図7は、完全空乏型の厚さ数ナノメートルの薄膜SOI・2表面に、トンネル酸化膜3を形成し、このトンネル酸化膜3表面に所定の密度で複数のシリコンドット1を形成し、このシリコンドット1を挟んで、上記トンネル酸化膜3上に酸化膜4を形成して、この酸化膜4の表面にゲート5(ゲート電極)を形成して作成された不揮発性メモリ素子である。この図7の薄膜SOIの膜厚は、2〜10nmの範囲で形成されている。
図8は、完全空乏型の薄膜SOI・2の表面に、トンネル酸化膜6(第1のトンネル酸化膜)と、上記薄膜SOI・2の下面に形成されたトンネル酸化膜7(第2のトンネル酸化膜)とを各々形成し、第1のトンネル酸化膜6表面に、複数の第1のシリコンドット8を所定の密度で形成し、同様に第2のトンネル酸化膜7表面に、複数の第2のシリコンドット9を所定の密度で形成する。
そして、第1のシリコンドット8を挟んで、この第1のトンネル酸化膜6上に酸化膜10(第1の酸化膜)を形成し、また、第2のシリコンドット9を挟んで、第2のトンネル酸化膜7上に酸化膜11(第2の酸化膜)を形成し、第1の酸化膜10の表面にゲート12(第1のゲート電極;Top Gate)を形成し、第2の酸化膜11の表面にゲート13(第2のゲート電極;Bottom Gate)を形成して作成された不揮発性メモリ素子である。この図8の薄膜SOI・2の厚さは2〜20nmの範囲で形成されている。
図9は、所定の幅の薄膜SOI・2の露出された全面にトンネル酸化膜3を形成し、このトンネル酸化膜3表面に複数のシリコンドット1を所定の密度で形成し、このシリコンドット1を挟んで、トンネル酸化膜3上に酸化膜4を形成し、この酸化膜4の表面にゲート5(ゲート電極)を形成して作成されている。図8の薄膜SOI・2の幅は2〜20nmの範囲で形成されている。
上述したように、図6は従来のシリコンドットメモリ素子であり、一般にトランジスタ(MOSFET)のチャネルを流れる電子は、ゲート酸化膜界面から数ナノメートルの距離に重心がある。
一方、シリコンドット(シリコン微結晶)と、チャネルにおけるの電子との距離が近づくと、シリコンドット内の電子によるチャネルポテンシャルの変調幅が広がって、トランジスタのしきい値電圧のシフトを大きくすることができる。
一方、シリコンドット(シリコン微結晶)と、チャネルにおけるの電子との距離が近づくと、シリコンドット内の電子によるチャネルポテンシャルの変調幅が広がって、トランジスタのしきい値電圧のシフトを大きくすることができる。
本発明の第1の実施形態においては、従来のバルク基板に換えて、図7に示す薄膜SOI基板を用いている。
このため、形成されるチャネルが厚さ方向に薄くなるため、チャネルを流れる電子の重心がシリコンドットの近くを通過するため、シリコンドットに蓄積された電子が、より効率的にチャネルポテンシャルを変調でき、しきい値電圧のシフトを大きくすることができる。
このため、形成されるチャネルが厚さ方向に薄くなるため、チャネルを流れる電子の重心がシリコンドットの近くを通過するため、シリコンドットに蓄積された電子が、より効率的にチャネルポテンシャルを変調でき、しきい値電圧のシフトを大きくすることができる。
一方、本発明の第2の実施形態においては、図8に示すように、チャネルが形成されるSOI層を両側から挟むダブルゲート(ゲート12,13)の構造が用いられている。この構造において、SOI層の膜厚を数ナノメートルの厚さの領域に限定することで、チャネルとなる領域全体を微結晶の電子の影響が強い範囲に留めることができる。こうして微結晶の電子がチャネルポテンシャルを変調できる幅が拡大し、より大きなしきい値電圧シフトを得ることができる。
さらに、本発明の第3の実施形態においては、図9のようなチャネル構造が用いられている。このチャネル構造は、一般にFinFETと呼ばれるMOSFET構造であり、このチャネル構造をシリコンドットを用いた不揮発性メモリ素子に応用するものである。
シリコンドットに蓄積される電子が3次元的に閉じ込められているため、各シリコンドットから発生するポテンシャル形状は、クーロンポテンシャルに近い。
この場合、シリコンドット内の電子がチャネル内の電子に及ぼすポテンシャルは、互いの距離に反比例にするため、シリコンドットとチャネル内の電子との距離が十分近づけば、しきい値電圧シフトの増大として観測される。
この場合、シリコンドット内の電子がチャネル内の電子に及ぼすポテンシャルは、互いの距離に反比例にするため、シリコンドットとチャネル内の電子との距離が十分近づけば、しきい値電圧シフトの増大として観測される。
ここで、MOSFET(トランジスタ)のボディが厚い場合(図6に示すバルク構造または図7の構造でSOI層が厚い場合に相当)、チャネル内の電子は厚さ方向に自由に広がりを持つことができ、シリコンドットから遠いため、ゲートの電界の影響が弱い領域で電子が湧き出しやすくなる。
このため、図7に示すように、ボディ(すなわちSOI層の膜厚)を数ナノメートルの厚さの領域に限定することにより、チャネルとなる領域全体をシリコンドットの電子の影響が強い範囲に留めることができる。
このため、図7に示すように、ボディ(すなわちSOI層の膜厚)を数ナノメートルの厚さの領域に限定することにより、チャネルとなる領域全体をシリコンドットの電子の影響が強い範囲に留めることができる。
このようにして、シリコンドットに蓄積された電子が、チャネルのポテンシャルを変調できる幅を拡大することにより、大きなしきい値電圧シフトを得ることができる。
さらに,図8及び図9に示すのような構造にすると、チャネルは両側からシリコンドットに挟まれる構造になるため、チャネルポテンシャルがより大きく変調され、しきい値電圧シフトが大きくなる。
さらに,図8及び図9に示すのような構造にすると、チャネルは両側からシリコンドットに挟まれる構造になるため、チャネルポテンシャルがより大きく変調され、しきい値電圧シフトが大きくなる。
特に図9の場合は,チャネル幅が細いことに寄るボトルネック効果も加わってしきい値電圧シフトはさらに大きくなる。
また、図7,図8および図9の構造においては、シリコンドットから電子が放出されにくくなるので保持時間も長くなる。
さらに、図7,図9の構造ともに,既存のLSI製造プロセスをそのまま用いることができるので,実用化が容易である。しかも,しきい値電圧シフトと保持時間の改善率が大きいため,利用価値は極めて高い。
また、本発明においては、電子を局在させる事が重要であり、ゲート酸化膜内にキャリアを局所的にトラップさせるMONOS構造等にも適用できる。
また、図7,図8および図9の構造においては、シリコンドットから電子が放出されにくくなるので保持時間も長くなる。
さらに、図7,図9の構造ともに,既存のLSI製造プロセスをそのまま用いることができるので,実用化が容易である。しかも,しきい値電圧シフトと保持時間の改善率が大きいため,利用価値は極めて高い。
また、本発明においては、電子を局在させる事が重要であり、ゲート酸化膜内にキャリアを局所的にトラップさせるMONOS構造等にも適用できる。
次に、第1の実施例(図7)及び第2の実施例(図8)の書き込み時及び消去時のしきい値電圧の比較を図10に示す。メモリ素子(シリコンドットメモリ素子)のトンネル酸化膜の厚さは3nmである。
また、SOI層の厚さTsoiは、シングルゲート(SG;第1の実施例)のメモリ素子が15nmであり、ダブルゲート(DG;第2の実施例)のメモリ素子が15,8,4nmの3種類で行われている。
書き込みには、それぞれのメモリ素子において、ソース(S)を接地し、ドレイン(D)に100mVを印加し、そしてゲートに対して15Vの電圧を500msのパルスとして印加した。
また、SOI層の厚さTsoiは、シングルゲート(SG;第1の実施例)のメモリ素子が15nmであり、ダブルゲート(DG;第2の実施例)のメモリ素子が15,8,4nmの3種類で行われている。
書き込みには、それぞれのメモリ素子において、ソース(S)を接地し、ドレイン(D)に100mVを印加し、そしてゲートに対して15Vの電圧を500msのパルスとして印加した。
消去時には、それぞれのメモリ素子において、ソース(S)及びドレイン(D)を接地し、そしてゲートに対して−15Vの電圧を500msのパルスとして印加した。
図10から判るように、膜厚Tsoiが15nmの場合においての第1及び第2の実施例の特性の違いとして、ダブルゲート(DG)の方が書き込み時にリーク電流が大きく下がり、しきい値の消去時との差が大きくなっていることがわかる。
また、ダブルゲートにおけるTsoiを薄くするに従い、ゲート電圧のチャネル制御の特性が向上して、しきい値の変化が大きくとれていることが判り、同様なシリコンドットの電荷の蓄積においても、記憶特性を向上させることができる。
図10から判るように、膜厚Tsoiが15nmの場合においての第1及び第2の実施例の特性の違いとして、ダブルゲート(DG)の方が書き込み時にリーク電流が大きく下がり、しきい値の消去時との差が大きくなっていることがわかる。
また、ダブルゲートにおけるTsoiを薄くするに従い、ゲート電圧のチャネル制御の特性が向上して、しきい値の変化が大きくとれていることが判り、同様なシリコンドットの電荷の蓄積においても、記憶特性を向上させることができる。
次に、図11にゲートに印加する書き込みパルスの幅としきい値電圧との変化を示すグラフである(図10のシリコンドットメモリ素子にてテストを行っている)。
図11において、書き込み電圧を15Vで、書き込みパルスの幅を変化させている。
SOIの膜厚Tsoiが15nmの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は短いパルス幅でも、しきい値電圧の変化が得られることがわかる。
図11において、書き込み電圧を15Vで、書き込みパルスの幅を変化させている。
SOIの膜厚Tsoiが15nmの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は短いパルス幅でも、しきい値電圧の変化が得られることがわかる。
次に、図12にゲートに印加する書き込み電圧としきい値電圧との変化を示すグラフである(図10のシリコンドットメモリ素子にてテストを行っている)。
図12において、書き込みパルス幅を500msで、書き込み電圧を変化させている。
SOIの膜厚Tsoiが15nmの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は低い電圧においても、しきい値電圧の変化が得られることがわかる。
図12において、書き込みパルス幅を500msで、書き込み電圧を変化させている。
SOIの膜厚Tsoiが15nmの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は低い電圧においても、しきい値電圧の変化が得られることがわかる。
図10〜図12で示したように、シリコンドットメモリ素子において、シングルゲートの場合に比較し、ダブルゲートの場合にはゲートによるチャネルのリーク電流の制御性が向上して、同じ書き込み電圧であれば短い時間でしきい値電圧のシフトが大きくなり、同じ書き込み時間であれば低い書き込み電圧となり、メモリ素子の書き込み及び消去時におけるしきい値電圧のシフトの特性が向上する。
また、同じダブルゲートにおいても、SOI層の厚さが薄くなるほど上述したように、メモリ素子の書き込み及び消去時におけるしきい値電圧のシフトの特性が向上している。
また、同じダブルゲートにおいても、SOI層の厚さが薄くなるほど上述したように、メモリ素子の書き込み及び消去時におけるしきい値電圧のシフトの特性が向上している。
次に、図13に書き込み後のしきい値電圧の電圧の時間変化を示すグラフである(図10のシリコンドットメモリ素子にてテストを行っている)。
図13において、書き込みパルス幅を500msで、書き込み電圧を15Vで書き込んだ後、時間経過におけるしきい値電圧の変化の測定を行った。
SOIの膜厚Tsoiが15nmの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は、しきい値電圧の変化が少なく、かつ書き込み直後のしきい値電圧が高いほど、時間経過によるしきい値電圧の変化(すなわち、シリコンドットに蓄積された電荷の抜け)が少ないことがわかる。
図13において、書き込みパルス幅を500msで、書き込み電圧を15Vで書き込んだ後、時間経過におけるしきい値電圧の変化の測定を行った。
SOIの膜厚Tsoiが15nmの場合、シングルゲートに比較して、ダブルゲートのシリコンドットメモリ素子は、しきい値電圧の変化が少なく、かつ書き込み直後のしきい値電圧が高いほど、時間経過によるしきい値電圧の変化(すなわち、シリコンドットに蓄積された電荷の抜け)が少ないことがわかる。
次に、シングルゲートSOIの場合(図7)におけるSOI厚の薄膜化の効果を示す。図14にシングルゲートSOIにおける書き込み後のしきい値電圧と実効チャネル幅との対応を示すグラフである。
図14において、黒い四角はSOI層の厚さが6nmの試料であり、白抜きの丸はSOI層の厚さが60nmの試料を示し、各々実効チャネル幅をゲートへの印加電圧10V,500msのパルス幅で書き込んで、しきい値電圧の測定を行った。
図14において、黒い四角はSOI層の厚さが6nmの試料であり、白抜きの丸はSOI層の厚さが60nmの試料を示し、各々実効チャネル幅をゲートへの印加電圧10V,500msのパルス幅で書き込んで、しきい値電圧の測定を行った。
SOI層の膜厚Tsoiが6nmの場合、膜厚Tsoiが60nmの場合に比較して、試験範囲の実効チャンネル長範囲全般にわたり、しきい値電圧の変化が大きい。
これは、SOI層の膜厚が薄くなるほど、ドレイン電流が流れるチャンネル(電流経路)が、シリコンドットにより近くなるため、ゲートによる電流の制御特性が向上するためと考えられる。
これは、SOI層の膜厚が薄くなるほど、ドレイン電流が流れるチャンネル(電流経路)が、シリコンドットにより近くなるため、ゲートによる電流の制御特性が向上するためと考えられる。
また、SOI層の膜厚が厚いとしても、実効チャネル幅が狭ければ、しきい値の電圧の変化は大きいがグループA(GropA;チャンネル長10±7.5nm、すなわち、2.5〜17.5nm)のようにばらつきが大きいという欠点がある。
一方、このばらつきを考慮した場合、グループB(GropB;チャンネル長50±7.5nm、すなわち、52.5〜57.5nm)のように、SOI層の厚さが薄く、実効チャネル幅の広い方がしきい値の変化が安定してデバイスとして用いたとき有利であると考えられる。
一方、このばらつきを考慮した場合、グループB(GropB;チャンネル長50±7.5nm、すなわち、52.5〜57.5nm)のように、SOI層の厚さが薄く、実効チャネル幅の広い方がしきい値の変化が安定してデバイスとして用いたとき有利であると考えられる。
次に、図15に、チャネル幅が広い場合におけるFinFET構造(図9)を用いたシリコンドットメモリの、ドレイン電流とゲート電圧との対応を示すグラフである。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が50nmのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み(+電圧)及び消去の電圧(−電圧)を±10V,±15,±20の3種類について変化させ、各々500msのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が50nmのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み(+電圧)及び消去の電圧(−電圧)を±10V,±15,±20の3種類について変化させ、各々500msのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
次に、図16に、チャネル幅が狭い場合におけるFinFET構造(図9)を用いたシリコンドットメモリの、ドレイン電流とゲート電圧との対応を示すグラフである。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が2.5nmのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み(+電圧)及び消去の電圧(−電圧)を±10V,±15,±20の3種類について変化させ、各々500msのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が2.5nmのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み(+電圧)及び消去の電圧(−電圧)を±10V,±15,±20の3種類について変化させ、各々500msのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
上述した図15と図16とを比較すると、同じ条件で書き込み及び読み出しを行っているが、チャネル幅の狭い方のメモリ素子のしきい値変化のシフト量が大きく、チャネル幅が広いと、シリコンドットメモリ素子に対してFinFET構造を適用する効果があまり無いことが判る。
したがって、チャネル幅が狭いと、ゲートによるチャネル電流の制御性が向上して、チャネル内部のリーク電流を抑えることが可能となり、しきい値電圧のシフト量を大幅に増加させて、ダブルゲートの適用の効果を引き出すことができる。
したがって、チャネル幅が狭いと、ゲートによるチャネル電流の制御性が向上して、チャネル内部のリーク電流を抑えることが可能となり、しきい値電圧のシフト量を大幅に増加させて、ダブルゲートの適用の効果を引き出すことができる。
次に、図17に、チャネル幅が広い場合におけるFinFET構造(図9)を用いたシリコンドットメモリの、書き込み後のしきい値電圧変化量の時間経過による変化を示すグラフである。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が50nmのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み(+電圧)及び消去の電圧(−電圧)を±10V(白抜きの四角),±20(黒塗りの丸)の2種類について変化させ、各々500msのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が50nmのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み(+電圧)及び消去の電圧(−電圧)を±10V(白抜きの四角),±20(黒塗りの丸)の2種類について変化させ、各々500msのパルス幅にて、ゲートに対して印加している。
当然のことながら、印加電圧の大きい方が書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
次に、図18に、チャネル幅が狭い場合におけるFinFET構造(図9)を用いたシリコンドットメモリの、書き込み後のしきい値電圧変化量の時間経過による変化を示すグラフである。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が2.5nmのサイズのメモリ素子で、書き込み及び消去を行った。
トンネル酸化膜の厚さ3nmであり、SOI層の厚さが60nmであり、実効チャネル幅が2.5nmのサイズのメモリ素子で、書き込み及び消去を行った。
ここで、書き込み(+電圧)及び消去の電圧(−電圧)を±10V(白抜きの四角),±20(黒塗りの丸)の2種類について変化させ、各々500msのパルス幅にて、ゲートに対して印加している。
当然のことながら、図17と同様に、印加電圧の大きいほうが書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
さらに、この図18からは書き込み後のしきい値電圧が大きいほど、シフト量の時間変化が少ない(すなわち、シリコンドットからの蓄積された電荷の抜けが少ない)ことが判る。
当然のことながら、図17と同様に、印加電圧の大きいほうが書き込み時及び消去時におけるしきい値電圧のシフト量が大きいことが判る。
さらに、この図18からは書き込み後のしきい値電圧が大きいほど、シフト量の時間変化が少ない(すなわち、シリコンドットからの蓄積された電荷の抜けが少ない)ことが判る。
上述したように、チャネル幅が広いと、ゲートのチャンネル制御性が悪く、チャネル内部のリーク電流を抑止することが十分できず、一定以上のしきい値の変化が起こりにくい。
一方、チャネル幅を狭くすることにより、FinFET構造もダブルゲートと同じく、ゲートがチャンネルを挟み込む構造であるため、すでに述べたダブルゲートの場合と同様に、ゲートに挟み込まれたSOI層の膜厚を薄くすることとなるので、ドレイン電流が流れるチャンネル(電流経路)が、シリコンドットにより近くなり、ゲートによる電流の制御特性が向上するためと考えられる。
一方、チャネル幅を狭くすることにより、FinFET構造もダブルゲートと同じく、ゲートがチャンネルを挟み込む構造であるため、すでに述べたダブルゲートの場合と同様に、ゲートに挟み込まれたSOI層の膜厚を薄くすることとなるので、ドレイン電流が流れるチャンネル(電流経路)が、シリコンドットにより近くなり、ゲートによる電流の制御特性が向上するためと考えられる。
また、ダブルゲートやFinFETのように、チャンネルが形成されるSOI層を挟み込むように形成されている構造の場合、ゲートに挟み込まれているチャンネル形成層(すなわちSOI層)の厚さを薄くすると、シングルゲートに比較して、一旦、書き込んだ後の時間経過によるしきい値のシフト量の変化が少ない理由として以下の効果が考えられる。
図19に示すように、シングルゲートと、ゲートに挟み込まれているSOI層の厚さが厚いダブルゲート及びFinFETとの場合、書き込まれたシリコンドットの電位と、基板(sub.)の電位との差が大きく(Large)、これに対応した電位差が発生して、シリコンドットから蓄積された電荷が引き抜かれることとなる。
図19に示すように、シングルゲートと、ゲートに挟み込まれているSOI層の厚さが厚いダブルゲート及びFinFETとの場合、書き込まれたシリコンドットの電位と、基板(sub.)の電位との差が大きく(Large)、これに対応した電位差が発生して、シリコンドットから蓄積された電荷が引き抜かれることとなる。
一方、ダブルゲート及びFinFETともに、ゲートに挟み込まれているSOI層の厚さが薄い場合、互いにSOI層を介してシリコンドットが対向して存在することとなる。
したがって、この対向するシリコンドットの電位がほぼ同一であるとを考えると、SOI層の電位とシリコンドットの電位との差は小さく(Small)なる。
したがって、ダブルゲート及びFinFETにおけるシリコンドットとSOI層との間の電位差は、シングルゲートにおけるシリコンドットと基板との間の電位差に比較して大幅に小さいものとなり、シリコンドットに蓄積された電荷は抜けにくくなると考えられる。
したがって、この対向するシリコンドットの電位がほぼ同一であるとを考えると、SOI層の電位とシリコンドットの電位との差は小さく(Small)なる。
したがって、ダブルゲート及びFinFETにおけるシリコンドットとSOI層との間の電位差は、シングルゲートにおけるシリコンドットと基板との間の電位差に比較して大幅に小さいものとなり、シリコンドットに蓄積された電荷は抜けにくくなると考えられる。
1,8,9…シリコンドット(シリコン微結晶)
2…SOI(絶縁膜上のシリコン)層
3,6,7…トンネル酸化膜
4,10,11…酸化膜
5,12,13…ゲート
2…SOI(絶縁膜上のシリコン)層
3,6,7…トンネル酸化膜
4,10,11…酸化膜
5,12,13…ゲート
Claims (6)
- 完全空乏型の薄膜SOI表面に形成されたトンネル酸化膜と、
該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、
該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、
該酸化膜の表面に形成されたゲート電極と
を有することを特徴とする不揮発性メモリ素子。 - 上記薄膜SOIの膜厚を2〜10nmの範囲とすることを特徴とする請求項1記載の不揮発性メモリ素子。
- 完全空乏型の薄膜SOIの表面に形成された第1のトンネル酸化膜と、
前記薄膜SOIの下面に形成された第2のトンネル酸化膜と、
前記第1のトンネル酸化膜表面に、所定の密度で形成された複数の第1のシリコンドットと、
前記第2のトンネル酸化膜表面に、所定の密度で形成された複数の第2のシリコンドットと、
前記第1のシリコンドットを挟んで、前記第1のトンネル酸化膜上に形成された第1の酸化膜と、
前記第2のシリコンドットを挟んで、前記第1のトンネル酸化膜上に形成された第2の酸化膜と、
前記第1の酸化膜の表面に形成された第1のゲート電極と、
前記第2の酸化膜の表面に形成された第2のゲート電極と
を有することを特徴とする不揮発性メモリ素子。 - 前記薄膜SOIの膜厚を2〜20nmとすることを特徴とする請求項3に記載の不揮発性メモリ素子。
- 所定の幅の薄膜SOIの露出された全面に形成されたトンネル酸化膜と、
該トンネル酸化膜表面に所定の密度で形成された複数のシリコンドットと、
該シリコンドットを挟んで、前記トンネル酸化膜上に形成された酸化膜と、
該酸化膜の表面に形成されたゲート電極と
を有することを特徴とする不揮発性メモリ素子。 - 前記薄膜SOIの幅を2〜20nmとすることを特徴とする請求項5に記載の不揮発性メモリ素子。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004267143A JP2006086206A (ja) | 2004-09-14 | 2004-09-14 | 不揮発性メモリ |
Applications Claiming Priority (1)
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JP2004267143A JP2006086206A (ja) | 2004-09-14 | 2004-09-14 | 不揮発性メモリ |
Publications (1)
Publication Number | Publication Date |
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Family
ID=36164480
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JP2004267143A Withdrawn JP2006086206A (ja) | 2004-09-14 | 2004-09-14 | 不揮発性メモリ |
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JP (1) | JP2006086206A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008140910A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体記憶素子およびその製造方法 |
WO2009119527A1 (ja) * | 2008-03-26 | 2009-10-01 | 株式会社 東芝 | 半導体メモリ及びその製造方法 |
US7605422B2 (en) | 2006-09-01 | 2009-10-20 | Kabushiki Kaisha Toshiba | Semiconductor device |
US9941300B2 (en) | 2015-12-16 | 2018-04-10 | Globalfoundries Inc. | Structure and method for fully depleted silicon on insulator structure for threshold voltage modification |
-
2004
- 2004-09-14 JP JP2004267143A patent/JP2006086206A/ja not_active Withdrawn
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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US10090330B2 (en) | 2015-12-16 | 2018-10-02 | Globalfoundries Inc. | Structure and method for fully depleted silicon on insulator structure for threshold voltage modification |
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