CN112670294A - 半导体器件及其制作方法 - Google Patents
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Abstract
本发明提供一种半导体器件。通过使每个绝缘结构邻接同一第一栅线缝隙结构中的第一子栅线缝隙结构以及第二子栅线缝隙结构来形成将相邻两个块区域隔开的分隔结构，从而避免在制备的过程中因沟道结构的密度影响而形成制程偏差所产生的漏电路径。
Description
技术领域
本发明涉及半导体领域，特别涉及一种半导体器件及其制作方法。
背景技术
随着半导体工艺的发展，半导体器件(例如存储器)的特征尺寸日益缩小，集成度也越来越高。由于二维半导体器件的制程工艺已经逼近物理极限，难以继续提高其存储单元密度，因此三维半导体器件应运而生，将其中的部件以立体的方式进行堆叠，不但解决了二维半导体器件成本高的问题，更增加了半导体器件的可靠度。
在半导体器件中，包括有用以执行对应功能的多个块区域(block)，每个块区域之间设置有将相邻两个块区域隔开的分隔结构，然而现有的分隔结构容易因制程因素而导致漏电流的情形发生，从而影响半导体器件的电性表现。因此，有必要提供一种半导体器件及其制作方法，以解决现有技术存在的问题。
发明内容
本发明的目的在于提供一种半导体器件及其制作方法，以解决现有技术存在的问题。
为实现上述目的，本发明第一方面提供一种半导体器件，包括：
衬底，包括沿第一横向设置的核心区和与所述核心区相邻的阶梯区；
堆叠层，设置于所述衬底上且包括交替堆叠的导体层与绝缘层；
多个第一栅线缝隙结构，所述第一栅线缝隙结构沿所述第一横向设置于所述堆叠层中，并且包括间断设置的第一子栅线缝隙结构和第二子栅线缝隙结构，所述第一子栅线缝隙结构位于所述核心区，所述第二子栅线缝隙结构位于所述阶梯区；以及
多个绝缘结构，所述绝缘结构沿所述第一横向设置于所述堆叠层中，并且邻接同一所述第一栅线缝隙结构中的所述第一子栅线缝隙结构以及所述第二子栅线缝隙结构；
其中，所述多个第一栅线缝隙结构以及所述多个绝缘结构用以在平行于所述衬底且与所述第一横向交错的第二横向上将所述堆叠层分隔出多个块区域。
进一步地，所述绝缘结构包括贯穿所述堆叠层的绝缘沟槽，以及用于填充所述绝缘沟槽的绝缘材料。
进一步地，所述第一子栅线缝隙结构和所述第二子栅线缝隙结构分别包括贯穿所述堆叠层的第一沟槽与第二沟槽，以及用于填充所述第一沟槽和所述第二沟槽的导电材料。
进一步地，在所述块区域内，包括至少一个第二栅线缝隙结构，所述第二栅线缝隙结构沿所述第一横向设置于所述堆叠层中，并且用以在所述第二横向上将所述块区域分隔出多个子块区域，所述第二栅线缝隙结构包括间断设置的第三子栅线缝隙结构和第四子栅线缝隙结构，所述第三子栅线缝隙结构位于所述核心区，所述第四子栅线缝隙结构位于所述阶梯区。
进一步地，所述第三子栅线缝隙结构和所述第四子栅线缝隙结构分别包括贯穿所述堆叠层的第三沟槽与第四沟槽，以及用于填充所述第三沟槽和所述第四沟槽的导电材料。
进一步地，所述子块区域中包括位于所述核心区中且设置于所述堆叠层中的多个第一沟道结构，和包括位于所述阶梯区中且设置于所述堆叠层中的多个第二沟道结构，所述多个第一沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第二沟道结构为虚拟沟道结构。
进一步地，所述子块区域中还包括位于所述核心区中且设置于所述堆叠层中的多个第三沟道结构，所述多个第三沟道结构位于所述核心区靠近所述阶梯区的一侧，所述多个第三沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第三沟道结构为所述虚拟沟道结构。
本发明第二方面提供一种半导体器件的制造方法，包括以下步骤：提供衬底，所述衬底包括沿第一横向设置的核心区和与所述核心区相邻的阶梯区；
于所述衬底上形成初始堆叠层，所述初始堆叠层包括交替堆叠的牺牲层与绝缘层；
形成多个绝缘结构，所述绝缘结构沿所述第一横向设置于所述初始堆叠层中；
将所述初始堆叠层形成由导体层与所述绝缘层交错堆叠设置的堆叠层；以及
形成多个第一栅线缝隙结构，所述第一栅线缝隙结构沿所述第一横向设置于所述堆叠层中，并且包括间断设置的第一子栅线缝隙结构和第二子栅线缝隙结构，所述第一子栅线缝隙结构位于所述核心区，所述第二子栅线缝隙结构位于所述阶梯区，所述绝缘结构邻接同一所述第一栅线缝隙结构中的所述第一子栅线缝隙结构以及所述第二子栅线缝隙结构；
其中，所述多个第一栅线缝隙结构以及所述多个绝缘结构用以在平行于所述衬底且与所述第一横向交错的第二横向上将所述堆叠层分隔出多个块区域。
进一步地，所述方法还包括以下步骤：
形成多个第一沟道结构于所述核心区的所述初始堆叠层中；以及形成多个第二沟道结构于所述阶梯区的所述初始堆叠层中；
其中，所述多个第一沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第二沟道结构为虚拟沟道结构。
进一步地，所述绝缘结构包括贯穿所述堆叠层的绝缘沟槽，所述第一沟道结构包括贯穿所述堆叠层的第一沟道孔，所述第二沟道结构包括贯穿所述堆叠层的第二沟道孔，所述绝缘沟槽与所述第二沟道孔同时形成。
进一步地，所述方法还包括以下步骤：
形成多个第三沟道结构于所述核心区靠近所述阶梯区一侧的所述初始堆叠层中；
其中，所述多个第三沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第三沟道结构为所述虚拟沟道结构。
进一步地，所述方法还包括以下步骤：
形成至少一个第二栅线缝隙结构；
其中，所述第二栅线缝隙结构沿所述第一横向设置于所述块区域内的所述堆叠层中，以在所述第二横向上将所述块区域分隔出多个子块区域，所述第二栅线缝隙结构包括间断设置的第三子栅线缝隙结构和第四子栅线缝隙结构，所述第三子栅线缝隙结构位于所述核心区，所述第四子栅线缝隙结构位于所述阶梯区。
本发明通过使每个绝缘结构邻接同一第一栅线缝隙结构中的所述第一子栅线缝隙结构以及所述第二子栅线缝隙结构来形成将相邻两个块区域隔开的分隔结构，从而避免在制备的过程中因沟道结构的密度影响而形成制程偏差所产生的漏电路径。可见，本发明具有高度的产业利用性，其创造性十分显著。
附图说明
图1为半导体器件的俯视图。
图2为根据本发明实施例提供的半导体器件的俯视图。
图3为根据本发明实施例提供的沿图2的A-A’方向所示的第一沟道结构与第一子栅线缝隙结构的侧视图。
图4为根据本发明实施例提供的沿图2的B-B’方向所示的第一栅线缝隙结构与绝缘结构的侧视图。
图5为根据本发明实施例提供的半导体器件的制作方法流程图。
图6A-6B为根据本发明实施例提供的于对应图2的A-A’方向位置上的半导体器件的制作方法步骤图。
具体实施方式
为使本发明的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本发明进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本发明，本发明说明书所使用的词语“实施例”意指用作实例、示例或例证，并不用于限定本发明。
请参照图1，其为半导体器件的俯视图。所述半导体器件包括衬底(未图式)、堆叠层(未图式)、多个栅线缝隙结构131。所述衬底包括沿第一横向X设置的核心区A1和与所述核心区A1相邻的阶梯区A2，所述堆叠层包括导体层与绝缘层，所述导体层与所述绝缘层于垂直所述衬底的纵向上交错堆叠设置在所述衬底上；所述栅线缝隙结构131沿所述第一横向X设置于所述堆叠层中，所述多个栅线缝隙结构131用以在平行于所述衬底且与所述第一横向X交错的第二横向Y(例如平行于所述衬底且垂直于所述第一横向X的方向)上隔出多个块区域14。
进一步地，每个块区域14内包括沿所述第二横向Y设置的多个子块区域141，每个子块区域141包括位于所述核心区A1中且设置于所述堆叠层中的多个第一沟道结构1411和多个第三沟道结构1413，以及包括位于所述阶梯区A2中且设置于所述堆叠层中的多个第二沟道结构1412，所述多个第三沟道结构1413位于所述核心区A1靠近所述阶梯区A2的一侧，所述多个第一沟道结构1411和所述多个第三沟道结构1413的密度较所述多个第二沟道结构1412的密度高(于后续说明)。
进一步地，当在对应所述多个栅线缝隙结构131的区域上进行刻蚀制程形成沟槽时，由于所述核心区A1中的所述多个第一沟道结构1411和所述多个第三沟道结构1413的密度较所述阶梯区A2中的所述多个第二沟道结构1412的密度高，在所述核心区A1以及所述阶梯区A2的交界处的刻蚀速度会受到所述多个第一沟道结构1411、所述多个第二沟道结构1412、以及所述多个第三沟道结构1413的图案密度(pattern density)影响，造成所述多个栅线缝隙结构131在所述核心区A1以及所述阶梯区A2的交界处产生刻蚀不均匀的现象而向外形成多个突出栅线缝隙结构1311。然而，由于所述多个栅线缝隙结构131与所述多个突出栅线缝隙结构1311均填充有导电材料，因此容易在所述多个突出栅线缝隙结构1311的位置上形成与所述导体层之间的漏电路径，从而影响所述半导体器件的电性表现。
为了解决此技术问题，本发明提供一种防止形成所述多个突出栅线缝隙结构1311的分隔结构的半导体器件，避免漏电路径的产生。
结合图2与图3所示，图2为根据本发明实施例提供的半导体器件的俯视图，图3为根据本发明实施例提供的沿图2的A-A’方向所示的第一沟道结构2411与第一子栅线缝隙结构231的侧视图。所述半导体器件包括衬底20、堆叠层21、多个第一栅线缝隙结构23、以及多个绝缘结构233。
在本实施例中，所述衬底20可以是例如单晶硅(Si)、硅锗(SiGe)、砷化镓(GaAs)、绝缘体上硅(SOI)等半导体材料的基板，并且包括沿平行于所述衬底20的第一横向X设置的核心区A1以及与所述核心区A1相邻的阶梯区A2。
在本实施例中，所述堆叠层21由导体层211与绝缘层212于垂直所述衬底20的纵向Z上交错堆叠设置在所述衬底20上，其中所述导体层211与所述绝缘层212的对数可以依据需求堆叠形成例如32、64、96或是128对，所述导体层211的材料包括但不限于金属钨，所述绝缘层212的材料包括但不限于氧化硅(SiOx)，所述导体层211与所述绝缘层212可以通过一种或多种薄膜沉积工艺形成，其包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)或其任何组合。进一步地，所述堆叠层21中包括沿平行于所述衬底20且与所述第一横向X交错的第二横向Y(例如平行于所述衬底20且垂直于所述第一横向X的方向)设置的多个块区域24，每个块区域24包括沿所述第二横向Y设置的多个子块区域241，每个子块区域241包括位于所述核心区A1中且设置于所述堆叠层21中的多个第一沟道结构2411和多个第三沟道结构2413，以及包括位于所述阶梯区A2中且设置于所述堆叠层21中的多个第二沟道结构2412，所述多个第三沟道结构2413位于所述核心区A1靠近所述阶梯区A2的一侧，所述多个第一沟道结构2411与所述多个第三沟道结构2413的密度较所述多个第二沟道结构2412的密度高。于一实施例中，所述半导体器件为三维存储器，所述核心区A1为用以执行存储功能的区域，可以通过与所述导体层211(即字线)连接的位于所述阶梯区A2的接触部来对所述核心区A1中的存储单元串执行编程、擦写、读取等操作，在此实施例中所述的存储单元串为所述多个第一沟道结构2411，而所述多个第二沟道结构2412与所述多个第三沟道结构2413可以为具有支撑功能的虚拟沟道结构。由于所述虚拟沟道结构不具有存储功能，因此其可以使用绝缘材料(例如氧化物)来填充作为支撑体，或是使用与填充于所述多个第一沟道结构2411中相同的材料(于后续说明)，但其为独立的沟道结构，不做电性连接。需要说明的是，在半导体工艺中通常会在没有功能的区域上设置虚拟图案(dummypattern)来确保半导体制程的稳定性。就沟道结构而言，所述阶梯区A2的大部份区域为传导线，能够设置沟道结构的区域会比能够设置在所述核心区A1中的沟道结构的区域来的小，因此所述多个第一沟道结构2411的密度较所述多个第二沟道结构2412的密度高。另外，设置所述多个第三沟道结构2413的目的为作为具有存储功能的所述多个第一沟道结构2411过渡到不具有存储功能的所述多个第二沟道结构2412的过渡区，避免在制备所述核心区A1与所述阶梯区A2中的部件时产生制程差异(bias)，因此所述多个第三沟道结构2413的数量可以比所述多个第一沟道结构2411的数量少或是相等，但是比所述多个第二沟道结构2412的数量多，才能起到过渡的作用。
具体地，所述第一沟道结构2411由内侧至外侧可以设置有介质层24111、半导体沟道24112、隧道层24113、电荷捕获层24114、以及阻隔层24115，其中所述半导体沟道24112内填充有硅半导体材料(例如单晶硅或是多晶硅)，所述隧道层24113可以包括氧化硅、氮化硅或其任意组合，所述电荷捕获层24114可以包括氮化硅、但氧化硅、硅或其任意组合，所述阻隔层24115可以包括氧化硅、氮氧化硅、高电介质常数(high-)材料或其任意组合。于一实施例中，所述隧道层24113、所述电荷捕获层24114、以及所述阻隔层24115可以形成氧化硅/氮氧化硅/氧化硅(ONO)的复合膜。
在本实施例中，所述第一栅线缝隙结构23沿所述第一横向X设置于所述堆叠层21中，并且包括间断设置的第一子栅线缝隙结构231和第二子栅线缝隙结构232。所述第一子栅线缝隙结构231位于所述核心区A1，所述第二子栅线缝隙结构232位于所述阶梯区A2。
在本实施例中，所述绝缘结构233沿所述第一横向X设置于所述堆叠层21中，并且邻接同一所述第一栅线缝隙结构23中的所述第一子栅线缝隙结构231以及所述第二子栅线缝隙结构232。所述多个绝缘结构233位于所述核心区A1与所述阶梯区A2交界处。所述多个第一栅线缝隙结构23以及所述多个绝缘结构233用以在所述第二横向Y上将所述堆叠层21分隔出所述多个块区域24。
进一步地，如图4所示，每个绝缘结构233包括贯穿所述堆叠层21的绝缘沟槽2330，以及用于填充所述绝缘沟槽2330的绝缘材料2331，所述绝缘材料2331可以为氧化物；所述第一子栅线缝隙结构231和所述第二子栅线缝隙结构232分别包括贯穿所述堆叠层21的第一沟槽2310和第二沟槽2320，以及用于填充所述第一沟槽2310和所述第二沟槽2320的导电材料，所述导电材料具体可以为沿所述纵向Z于所述衬底20上的多晶硅2311/2321与金属钨2312/2322中的至少一者。
本发明通过使每个绝缘结构233邻接同一所述第一栅线缝隙结构23中的所述第一子栅线缝隙结构231以及所述第二子栅线缝隙结构232来形成将相邻两个块区域24隔开的分隔结构，从而避免在制备的过程中因沟道结构的密度影响而形成制程偏差所产生的漏电路径。
于一实施例中，所述半导体器件为三维存储器，所述第一子栅线缝隙结构231和所述第二子栅线缝隙结构232在其中填入导电材料(例如所述多晶硅2311/2321和所述金属钨2312/2322)后会形成阵列共源极(array common source,ACS)。
在本实施例中，每个块区域24内包括至少一个第二栅线缝隙结构242，所述第二栅线缝隙结构242沿所述第一横向X设置于所述堆叠层21中的，并且用以在所述第二横向Y上将所述块区域24分隔出所述多个子块区域241，所述第二栅线缝隙结构242包括间断设置的第三子栅线缝隙结构2421和第四子栅线缝隙结构2422，所述第三子栅线缝隙结构2421位于所述核心区A1，所述第四子栅线缝隙结构2422位于所述阶梯区A2。
具体地，由于所述第二栅线缝隙结构242并非用以将所述多个块区域24隔开，因此其可以在对应所述多个绝缘结构233的位置处直接断开，以加强各子块区域241之间的结构连结。本领域技术人员在参考本发明后也可以在所述断开处形成与所述多个绝缘结构233相同的结构来达到避免漏电流的效果。
在本实施例中，所述第二栅线缝隙结构242与所述多个第一栅线缝隙结构23有相同的结构。所述第三子栅线缝隙结构2421和所述第四子栅线缝隙结构2422分别包括贯穿所述堆叠层的第三沟槽(未图式)与第四沟槽(未图式)，以及用于填充所述第三沟槽和所述第四沟槽的导电材料，所述导电材料为多晶硅与金属钨。
结合图2、图3、图4、图5、以及图6A-6B所示，图5为根据本发明实施例提供的半导体器件的制作方法流程图，图6A-6B为根据本发明实施例提供的于对应图2的A-A’方向位置上的半导体器件的制作方法步骤图。所述方法包括以下步骤：
步骤S10：提供衬底20，所述衬底20包括沿第一横向设置的核心区A1和与所述核心区A1相邻的阶梯区A2。
在该步骤中，所述衬底20可以是例如单晶硅(Si)、硅锗(SiGe)、砷化镓(GaAs)、绝缘体上硅(SOI)等半导体材料的基板，并且所述第一横向X可以为沿平行于所述衬底20的方向。
步骤S20：于所述衬底20上形成初始堆叠层201，所述初始堆叠层201包括交错堆叠的牺牲层2011与绝缘层212。
在该步骤中，如图6A所示，所述绝缘层212与所述牺牲层2011在垂直所述衬底20的纵向Z上交错排列设置，即每个绝缘层212介于两个牺牲层2011之间，每个牺牲层2011介于两个电绝缘层212之间。所述绝缘层212与所述牺牲层2011的对数可以依据需求堆叠形成例如存储器中的存储单元数量(例如32、64、96或是128对)。所述绝缘层212包括但不限于氧化硅(SiOx)，所述牺牲层2011包括但不限于氮化硅(SiNx)。
步骤S30：形成多个绝缘结构233，所述绝缘结构233沿所述第一横向X设置于所述初始堆叠层201中。
所述初始堆叠层201中包括沿平行于所述衬底20且与所述第一横向X交错的第二横向Y(例如平行于所述衬底20且垂直于所述第一横向X的方向)设置的多个块区域24，每个块区域24包括沿所述第二横向Y设置的多个子块区域241。所述方法还包括步骤S31：
形成多个第一沟道结构2411于所述核心区A1的所述初始堆叠层201中；
形成多个第二沟道结构2412于所述阶梯区A2的所述初始堆叠层201中；以及
形成多个第三沟道结构2413于所述核心区A1靠近所述阶梯区A2一侧的所述初始堆叠层201中。
在步骤S30与S31中，参照图6A，通过乾法刻蚀形成贯穿所述初始堆叠层201的多个第一沟道孔24110，并在所述多个第一沟道孔24110内由内侧至外侧沉积(但不限于)介质层24111、半导体沟道24112、隧道层24113、电荷捕获层24114、以及阻隔层24115，以形成所述多个第一沟道结构2411；通过乾法刻蚀形成贯穿所述初始堆叠层201的多个第二沟道孔(未图示)，并在所述多个第二沟道孔内沉积绝缘材料，以形成所述多个第二沟道结构2412；通过乾法刻蚀形成贯穿所述初始堆叠层201的多个第三沟道孔(未图示)，并在所述多个第三沟道孔内沉积绝缘材料，以形成所述多个第三沟道结构2413。由于所述多个第二沟道结构2412以及所述多个第三沟道结构2413皆为虚拟沟道结构，因此两者可以同时形成。所述多个第二沟道结构2412以及所述多个第三沟道结构2413中亦可使用与填充于所述多个第一沟道结构2411中相同的材料，但其皆为独立的沟道结构，不做电性连接。
进一步地，在形成所述多个第二沟道孔和/或所述多个第三沟道孔的同时，可以形成贯穿所述堆叠层201的多个绝缘沟槽2330，甚至同时在所述多个第二沟道孔、所述多个第三沟道孔、及所述多个绝缘沟槽2330内沉积绝缘材料(例如氧化物)，以同时形成所述多个第二沟道结构2412、所述多个第三沟道结构2413、及所述多个绝缘结构233。
步骤S40：将所述初始堆叠层201形成由导体层211与所述绝缘层212交错堆叠设置的堆叠层21。
如图6B所示，在形成所述多个第一沟道结构2411、所述多个第二沟道结构2412、所述多个第三沟道结构2413、以及所述多个绝缘结构233后，可以通过乾法刻蚀形成贯穿所述初始堆叠层201的多个第一沟槽2310与多个第二沟槽2320，并通过所述多个第一沟槽2310与所述多个第二沟槽2320搭配乾法刻蚀和/或湿法刻蚀将所述牺牲层2011移除，形成导体待填充区域2012，也就是说可以先通过氢氟酸水溶液将形成于所述牺牲层2011上的表面氧化硅(native oxide)去除后，再使用热磷酸将材料为氮化硅的所述牺牲层2011拔除，形成所述导体待填充区域2012，然后于所述导体待填充区域2012内依次形成例如阻隔层、黏合层、导体层等，即可形成所述堆叠层21。
步骤S50：形成多个第一栅线缝隙结构23，所述第一栅线缝隙结构23沿所述第一横向X设置于所述堆叠层21中，并且包括间断设置的第一子栅线缝隙结构231和第二子栅线缝隙结构232，所述第一子栅线缝隙结构231位于所述核心区，所述第二子栅线缝隙结构232位于所述阶梯区，每个绝缘结构233邻接同一所述第一栅线缝隙结构23中的所述第一子栅线缝隙结构231以及所述第二子栅线缝隙结构232。
形成所述堆叠层21后，在所述多个第一沟槽2310与所述多个第二沟槽2320中填充绝缘层与导电材料(例如所述多晶硅2311/2321与金属钨2312/2322)，从而形成所述多个第一栅线缝隙结构23。所述多个第一栅线缝隙结构23以及所述多个绝缘结构233用以在所述第二横向Y上将所述堆叠层21分隔出所述多个块区域24。
形成所述多个第一栅线缝隙结构23的同时还包括步骤S51：
形成至少一个第二栅线缝隙结构242。
所述第二栅线缝隙结构242沿所述第一横向X设置于每个块区域24内的所述堆叠层21中，以在所述第二横向Y上将所述块区域24分隔多个子块区域241，所述第二栅线缝隙结构242包括间断设置的第三子栅线缝隙结构2421和第四子栅线缝隙结构2422，所述第三子栅线缝隙结构2421位于所述核心区A1，所述第四子栅线缝隙结构2422位于所述阶梯区A2。
具体地，在形成所述多个第一沟槽2310与所述多个第二沟槽2320的同时，可以形成贯穿所述初始堆叠层201的多个第三沟槽(未图示)与多个第四沟槽(未图示)，甚至在所述多个第一沟槽2310与所述多个第二沟槽2320、以及所述多个第三沟槽与所述多个第四沟槽内同时沉积绝缘层与导电材料(例如所述多晶硅2311/2321与金属钨2312/2322)，从而同时形成所述多个第一栅线缝隙结构23以及所述第二栅线缝隙结构242。
需要说明的是，本说明书中的详细说明可以在不同的图示以及所述半导体器件和所述半导体器件的制造方法中相互解释。
虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。
Claims (12)
1.一种半导体器件，其特征在于，包括：
衬底，包括沿第一横向设置的核心区和与所述核心区相邻的阶梯区；
堆叠层，设置于所述衬底上且包括交替堆叠的导体层与绝缘层；
多个第一栅线缝隙结构，所述第一栅线缝隙结构沿所述第一横向设置于所述堆叠层中，并且包括间断设置的第一子栅线缝隙结构和第二子栅线缝隙结构，所述第一子栅线缝隙结构位于所述核心区，所述第二子栅线缝隙结构位于所述阶梯区；以及
多个绝缘结构，所述绝缘结构沿所述第一横向设置于所述堆叠层中，并且邻接同一所述第一栅线缝隙结构中的所述第一子栅线缝隙结构以及所述第二子栅线缝隙结构；
其中，所述多个第一栅线缝隙结构以及所述多个绝缘结构用以在平行于所述衬底且与所述第一横向交错的第二横向上将所述堆叠层分隔出多个块区域。
2.根据权利要求1所述的半导体器件，其特征在于：所述绝缘结构包括贯穿所述堆叠层的绝缘沟槽，以及用于填充所述绝缘沟槽的绝缘材料。
3.根据权利要求1所述的半导体器件，其特征在于：所述第一子栅线缝隙结构和所述第二子栅线缝隙结构分别包括贯穿所述堆叠层的第一沟槽与第二沟槽，以及用于填充所述第一沟槽和所述第二沟槽的导电材料。
4.根据权利要求1所述的半导体器件，其特征在于：在所述块区域内，包括至少一个第二栅线缝隙结构，所述第二栅线缝隙结构沿所述第一横向设置于所述堆叠层中，并且用以在所述第二横向上将所述块区域分隔出多个子块区域，所述第二栅线缝隙结构包括间断设置的第三子栅线缝隙结构和第四子栅线缝隙结构，所述第三子栅线缝隙结构位于所述核心区，所述第四子栅线缝隙结构位于所述阶梯区。
5.根据权利要求4所述的半导体器件，其特征在于：所述第三子栅线缝隙结构和所述第四子栅线缝隙结构分别包括贯穿所述堆叠层的第三沟槽与第四沟槽，以及用于填充所述第三沟槽和所述第四沟槽的导电材料。
6.根据权利要求4所述的半导体器件，其特征在于：所述子块区域中包括位于所述核心区中且设置于所述堆叠层中的多个第一沟道结构，和包括位于所述阶梯区中且设置于所述堆叠层中的多个第二沟道结构，所述多个第一沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第二沟道结构为虚拟沟道结构。
7.根据权利要求6所述的半导体器件，其特征在于：所述子块区域中还包括位于所述核心区中且设置于所述堆叠层中的多个第三沟道结构，所述多个第三沟道结构位于所述核心区靠近所述阶梯区的一侧，所述多个第三沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第三沟道结构为所述虚拟沟道结构。
8.一种半导体器件的制造方法，其特征在于，包括以下步骤：
提供衬底，所述衬底包括沿第一横向设置的核心区和与所述核心区相邻的阶梯区；
于所述衬底上形成初始堆叠层，所述初始堆叠层包括交替堆叠的牺牲层与绝缘层；
形成多个绝缘结构，所述绝缘结构沿所述第一横向设置于所述初始堆叠层中；
将所述初始堆叠层形成由导体层与所述绝缘层交错堆叠设置的堆叠层；以及
形成多个第一栅线缝隙结构，所述第一栅线缝隙结构沿所述第一横向设置于所述堆叠层中，并且包括间断设置的第一子栅线缝隙结构和第二子栅线缝隙结构，所述第一子栅线缝隙结构位于所述核心区，所述第二子栅线缝隙结构位于所述阶梯区，所述绝缘结构邻接同一所述第一栅线缝隙结构中的所述第一子栅线缝隙结构以及所述第二子栅线缝隙结构；
其中，所述多个第一栅线缝隙结构以及所述多个绝缘结构用以在平行于所述衬底且与所述第一横向交错的第二横向上将所述堆叠层分隔出多个块区域。
9.根据权利要求8所述的方法，其特征在于，还包括以下步骤：
形成多个第一沟道结构于所述核心区的所述初始堆叠层中；以及
形成多个第二沟道结构于所述阶梯区的所述初始堆叠层中；
其中，所述多个第一沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第二沟道结构为虚拟沟道结构。
10.根据权利要求9所述的方法，其特征在于：所述绝缘结构包括贯穿所述堆叠层的绝缘沟槽，所述第一沟道结构包括贯穿所述堆叠层的第一沟道孔，所述第二沟道结构包括贯穿所述堆叠层的第二沟道孔，所述绝缘沟槽与所述第二沟道孔同时形成。
11.根据权利要求9所述的方法，其特征在于，还包括以下步骤：
形成多个第三沟道结构于所述核心区靠近所述阶梯区一侧的所述初始堆叠层中；
其中，所述多个第三沟道结构的密度较所述多个第二沟道结构的密度高，并且所述多个第三沟道结构为所述虚拟沟道结构。
12.根据权利要求8所述的方法，其特征在于，还包括以下步骤：
形成至少一个第二栅线缝隙结构；
其中，所述第二栅线缝隙结构沿所述第一横向设置于所述块区域内的所述堆叠层中，以在所述第二横向上将所述块区域分隔出多个子块区域，所述第二栅线缝隙结构包括间断设置的第三子栅线缝隙结构和第四子栅线缝隙结构，所述第三子栅线缝隙结构位于所述核心区，所述第四子栅线缝隙结构位于所述阶梯区。
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