CN102646678A - 半导体存储器件及其制造方法 - Google Patents

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Abstract

提供一种半导体存储器件，包括：下选择晶体管，所述下选择晶体管形成在半导体衬底中；存储器单元，所述存储器单元层叠在下选择晶体管之上；以及上选择晶体管，所述上选择晶体管形成在存储器单元之上。

Description

半导体存储器件及其制造方法
相关申请的交叉引用
本申请要求2011年2月17日提交的申请号为10-2011-0014212的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。
技术领域
本发明的示例性实施例总体涉及半导体存储器件及其制造方法，更具体而言，涉及包括垂直沟道层的半导体存储器件及其操作方法。
背景技术
通过将半导体存储器件配制为包括存储器单元被垂直层叠的三维(3-D)结构存储器阵列可以提高有限的芯片面积中的存储器单元的数量。在3-D结构存储器阵列中，存储器单元的沟道层被沿着垂直于半导体衬底的方向形成，而以特定间隔围绕垂直沟道层的字线被形成在单元区中。
然而，在外围区中，半导体器件的部件，如晶体管，被形成为具有共同的2-D结构。在形成单元区中的存储器单元之后，形成外围区中的晶体管。
由于存储器单元被垂直地层叠在单元区中，因此可能增加单元区与外围区之间的厚度差，在外围区中形成晶体管的步骤可能变得更加复杂。
发明内容
根据本发明的一个示例性实施例，通过在半导体衬底内形成存储器阵列的下层结构(underlying structure)可以降低单元区与外围区之间的厚度差。通过同时地执行在单元区中形成存储器阵列的工艺和在外围区中形成晶体管的工艺，能够容易地在外围区中形成晶体管，能够减少工艺步骤的数量，并且能够简化制造工艺。
根据本说明书一个方面的半导体存储器件包括：下选择晶体管，所述下选择晶体管形成在半导体衬底中；存储器单元，所述存储器单元层叠在下选择晶体管中的每一个之上；以及上选择晶体管，所述上选择晶体管位于存储器单元的最高处。
所述半导体器件还包括：公共源，所述公共源形成在半导体衬底中以围绕下选择晶体管。下选择晶体管的下选择栅可以位于形成在公共源中的每个沟槽中。被沟槽限定的公共源的一部分成为下选择晶体管的沟道区。公共源可以由N型杂质区形成。
所述半导体存储器件还包括：绝缘层，所述绝缘层位于下选择栅与公共源之间，其中在沟槽底部中的绝缘层的厚度可以比在沟槽侧壁中的绝缘层的厚度更厚。
层叠的存储器单元包括：字线，所述字线层叠在包括下选择晶体管的半导体衬底之上；垂直沟道层，所述垂直沟道层经由字线与下选择晶体管的沟道区耦接；以及电荷陷阱叠层，所述电荷陷阱叠层形成在垂直沟道层与字线之间。
下选择晶体管的下选择栅可以突出得比半导体衬底更高。在这种情况下，电荷陷阱叠层可以在下选择栅和垂直沟道层之间延伸。
下选择晶体管的沟道区、层叠的存储器件的垂直沟道层以及上选择晶体管的沟道层被垂直地耦接。
根据本说明书另一个方面的半导体存储器件包括：突出部，所述突出部由纵向地(lengthwise)和横向地(crosswise)形成在半导体衬底的杂质区中的每个沟槽限定；第一导电层，所述第一导电层形成在沟槽内；层叠结构，在所述层叠结构中，第二绝缘层和第二导电层交替地层叠在第一导电层和杂质区之上；第三导电层，所述第三导电层被平行地沿着第一方向布置在层叠结构上；以及垂直导电层，所述垂直导电层经由层叠结构和第三导电层与杂质区的各个突出部耦接。
杂质区的深度可以比沟槽的深度更深。
所述沟槽包括：第一沟槽，所述第一沟槽被纵向地平行地形成在杂质区中；第二沟槽，所述第二沟槽被横向地平行地形成在杂质区中，并且被形成为与第一沟槽相交叉。
所述半导体存储器件还包括：第一绝缘层，所述第一绝缘层位于第一导电层与杂质区之间；以及第三绝缘层，所述第三绝缘层位于第二导电层与垂直导电层之间。
所述半导体存储器件还包括：电荷陷阱层，所述电荷陷阱层位于第二导电层与垂直导电层之间。
所述半导体存储器件还可以包括：第一隔离层绝缘层，所述第一隔离绝缘层位于第二导电层与电荷陷阱层之间；以及第二隔离绝缘层，所述第二隔离绝缘层位于电荷陷阱层与垂直导电层之间。
第一导电层可以被形成在杂质区的突出部上，垂直导电层可以经由第一导电层与各个突出部耦接。
所述半导体存储器件还可以包括：电荷陷阱层，所述电荷陷阱层位于第一导电层与垂直导电层之间以及第二导电层与垂直导电层之间。
在层叠结构中，第二绝缘层可以位于最上层和最下层中。
所述半导体存储器件还可以包括：第一导线结构，所述第一导线结构被平行地沿着第一方向布置并且分别与层叠结构的第二导电层耦接；第二导线结构，所述第二导线结构被以平行于第一导线结构的方式布置并且与杂质区耦接；第三导线结构，所述第三导线结构被平行地沿着第一方向布置并且分别与第三导电层耦接；以及第四导线结构，所述第四导线结构被平行地沿着与第一方向交叉的第二方向布置并且与各个垂直导电层耦接。
第四导线结构可以位于第一导线结构与第二导线结构之间。
穿过相同的第三导电层的垂直导电层可以与不同的第四导线结构耦接。穿过不同的第三导电层的垂直导电层可以与相同的第四导线结构耦接。
根据本发明又一个方面的半导体存储器件包括：公共源，所述公共源形成在半导体衬底中并且被形成为包括形成在沟道连接区附近的沟槽；下选择栅，每个所述下选择栅形成在公共源的每个沟槽中；绝缘层和字线，所述绝缘层和字线交替地层叠在公共源和下选择栅之上；上选择栅，每个上选择栅位于绝缘层中最高的绝缘层处；垂直沟道层，每个所述垂直沟道层经由上选择栅、绝缘层和字线与公共源的沟道连接区耦接；以及电荷陷阱层，所述电荷陷阱层形成在字线与垂直沟道层之间。
公共源的深度可以比沟槽的深度更深。
所述半导体器件还可以包括：局部字线导线，所述局部字线导线与各个字线耦接；上选择线，所述上选择线与上选择栅耦接；位线，所述位线与垂直沟道层耦接；以及公共源线，所述公共源线与公共源耦接。
根据本说明书一个方面的制造半导体存储器件的方法包括以下步骤：在半导体衬底中形成杂质区；形成沟槽以在杂质区中限定凹部和凸部；在包括沟槽的杂质区的整个表面上形成第一绝缘层；在杂质区中形成第一导电层以填充沟槽；形成层叠结构，在所述层叠结构中第二绝缘层和第二导电层被交替地层叠在包括第一导电层的杂质区上；在穿过层叠结构暴露出杂质区的凸部的每个孔中形成电荷陷阱层和第一垂直导电层；形成第三导电层，所述第三导电层被平行地布置在包括垂直导电层的下层结构上；以及在穿过第三导电层暴露出第二垂直导电层的每个孔中形成第三绝缘层和第二垂直导电层。
可以通过向半导体衬底中注入N型杂质来形成杂质区。
沟槽可以具有比杂质区浅的深度。
沟槽可以被形成为以使杂质区的凸部规则地沿纵向和横向布置。
当形成沟槽以在杂质区中限定凹部和凸部时，可以在外围区中形成用于隔离的沟槽。在形成用于隔离的沟槽之后，可以在外围区的沟槽中形成隔离绝缘层。当在外围区的沟槽中形成用于隔离的绝缘层时，可以在杂质区的沟槽中形成用于隔离的绝缘层并且可以进一步执行刻蚀工艺以使所述用于隔离的绝缘层仅保留在杂质区的沟槽的底部。
当形成第一导电层时，可以在外围区中形成用于晶体管的栅的导电层。
第一导电层可以被形成在杂质区的凸部中，穿过层叠结构的孔可以被形成为穿过形成在凸部上的第一导电层。
在形成层叠结构之前，可以执行在外围区中形成晶体管的工艺。
在层叠结构中，第二绝缘层可以包括最高处的层和最低处的层。
在形成第三导电层之前，可以刻蚀层叠结构以使层叠结构的第二导电层的端部图案化为台阶状。
在层叠结构与电荷陷阱层之间可以进一步形成第一隔离绝缘层，在电荷陷阱层与第一垂直导电层之间可以进一步形成第二隔离绝缘层。
所述方法可以进一步包括以下步骤：形成分别与层叠结构的第二导电层耦接的第一导线结构、与杂质区耦接的第二导线结构、分别与第三导电层耦接的第三导线结构以及与第二垂直导电层耦接的第四导线结构。
穿过相同的第三导电层的第二垂直导电层可以与不同的第四导线结构耦接，穿过不同的第三导电层的第二垂直导电层可以与相同的第四导线结构耦接。
附图说明
图1是根据本发明一个实施例的具有包括在半导体存储器件中的比特成本可缩减(bit-cost scalable，BiCS)结构的快闪存储器阵列的等效电路图；
图2是图1所示的具有BiCS结构的快闪存储器阵列的立体图；
图3是图2所示的存储器串的立体图；
图4A是沿着图2的X轴和Z轴方向截取的存储器阵列的部分截面图；
图4B是沿着图2的Y轴和Z轴截取的存储器阵列的部分截面图；以及
图5A至图5I是示出制造根据本发明一个实施例的半导体存储器件的方法的图。
具体实施方式
下面将参照附图详细地描述本说明书的某些示例性实施例。提供附图是为了使本领域普通技术人员理解本说明书的实施例的范围。
图1是根据本发明一个实施例的具有包括在半导体存储器件中的比特成本可缩减(bit-cost scalable，BiCS)结构的快闪存储器阵列的等效电路图。
参照图1，具有BiCS结构的存储器阵列包括多个存储器块。存储器块中的每个包括在衬底SUB与位线BLa、BLb和BLc之间垂直地耦接的多个存储器串。为了便于描述，举例说明与各个位线耦接的三个存储器串的实例。然而，位线的数量以及与位线耦接的存储器串的数量可以根据设计而不同。
存储器串中的每个包括：上选择晶体管UST，所述上选择晶体管UST具有与位线耦接的漏；下选择晶体管LST，所述下选择晶体管LST具有与公共源CS耦接的源；以及多个存储器单元MC，所述多个存储器单元在选择晶体管UST与选择晶体管LST之间串联耦接并且垂直地层叠。衬底SUB是P型衬底，公共源CS由N型多晶硅形成。据此，衬底SUB和公共源CS形成PN结二极管D。另外，所有存储器串的下选择晶体管LST的源与公共源CS耦接，公共源CS通过导线工艺与公共源线CSL耦接。
在存储器块中，下选择晶体管LST的栅被耦接从而形成下选择线LSL，形成在同一层中的存储器单元MC的控制栅被耦接从而形成字线WL。此外，与不同的位线BLa、BLb和BLc耦接的上选择晶体管的栅被耦接从而形成上选择线USLa、USLb和USLc。
另外，多个存储器串平行地耦接在位线(例如BLa)与公共源CS之间。为了选择被平行耦接的存储器串并独立地执行操作，与同一位线(例如BLa)耦接的上选择晶体管UST的栅被彼此分离。
为了使存储器串垂直地耦接在位线(例如BLa)与公共源CS之间，使用垂直沟道层将存储器单元垂直地层叠。下面对此进行详细地描述。
图2是具有图1所示的BiCS结构的快闪存储器阵列的立体图，图3是图2所示的存储器串的立体图。在图2和图3中，为了清楚地示出存储器阵列的结构，未示出绝缘层，而是仅示出导电层。
图4A是沿着图2的X轴和Z轴方向截取的存储器阵列的部分截面图，图4B是沿着图2的Y轴和Z轴方向截取的存储器阵列的部分截面图。即，图4A沿着与位线交叉的方向截取的图2的存储器阵列的部分截面图。图4B是沿着位线方向截取的图2的存储器阵列的截面图。为了简单且清楚地示出存储器阵列的结构，在图4A和图4B中仅示出两个相邻的存储器串。
参照图2、图3、图4A和图4B，公共源CS被形成在硅衬底SUB上。例如，公共源CS可以是用高浓度的杂质掺杂了的硅层，以便降低电阻。此外，公共源CS被形成在每一个存储器块中。
在公共源CS上形成第一绝缘层ILD1。在第一绝缘层ILD1上形成下选择栅LSG，在下选择栅LSG上形成第二绝缘层ILD2。下选择栅LSG可以由硅形成，第一绝缘层ILD1和第二绝缘层ILD2可以由氧化硅形成。在此，第二绝缘层ILD2可以被省略。在第二绝缘层ILD2、下选择栅LSG和第一绝缘层ILD1中形成第一孔。在第一孔中形成第一垂直沟道层SP1，并且使第一垂直沟道层SP1与公共源CS耦接。第一垂直沟道层SP1可以由硅形成。此外，在第一垂直沟道层SP1与下选择栅LSG之间形成栅绝缘层GD。根据包括在存储器块中的存储器串的数量来确定第一垂直沟道层SP1的数量或下选择晶体管LST的数量。
据此，下选择晶体管LST由下选择栅LSG、栅绝缘层GD和第一垂直沟道层SP1形成。
在包括下选择晶体管LST的下层结构ML1之上交替层叠绝缘层ILD3至绝缘层ILD7和导电层WL1至导电层WL4。绝缘层被形成在导电层之上和之下，从而使导电层WL1至导电层WL4彼此隔离。绝缘层ILD3至绝缘层ILD7可以由氧化硅形成。导电层WL1至导电层WL4可以由非晶硅或多晶硅形成，从而形成字线。导电层WL1至导电层WL4的数量可以根据工艺条件或设计而变化。应当注意，为了方便描述，仅示出了4个导电层WL1至WL4。根据层叠的导电层的数量来确定串联耦接在存储器串ST中的存储器单元的数量。此外，导电层WL1至导电层WL2被以片状形成在存储器块中，这是因为存储器单元的控制栅(或字线)在存储器块中彼此耦接。
在绝缘层ILD3至绝缘层ILD7和导电层WL1至导电层WL4中形成第二孔。在第二孔的内壁上形成电荷陷阱叠层CTL。在此，电荷陷阱叠层CTL可以包括第一电介质层、第二电介质层和电荷陷阱层，所述电荷陷阱层形成在第一电介质层与第二电介质层之间。在穿过绝缘层ILD3至绝缘层ILD7和导电层WL1至导电层WL4的第二孔中形成第二垂直沟道层SP2，所述第二垂直沟道层SP2用于与第一垂直沟道层SP1耦接的存储器单元的沟道。据此，在导电层WL1至导电层WL4围绕第二垂直沟道层SP2的各个部分处形成存储器单元MC1至存储器单元MC4。
另外，第一电介质层被形成在暴露于第二孔的内壁的绝缘层ILD3至绝缘层ILD7和导电层WL1至导电层WL4的侧壁上。第一电介质层可以由具有比由氧化硅形成的氧化硅层更高的介电常数的绝缘材料形成。电荷陷阱层起到捕获从第二垂直沟道层SP2经由第二电介质层注入的电子的作用。电荷陷阱层可以由氮化物形成。电荷陷阱层与第二垂直沟道层SP2之间的第二电介质层可以由氧化硅形成。
如果导电层WL1至导电层Wl4被层叠为具有相同的图案，则导电层不能与各个导线耦接。因此，导电层WL1至导电层Wl4被沿着与位线交叉的方向层叠，使得导电层WL1至导电层Wl4的长度逐渐减小。换言之，上方的导电层(例如WL2)具有比下方的导电层(例如WL1)更短的长度，并且被布置在下方的导电层(例如WL1)的上中部。据此，下方的导电层(例如WL1)的不与上方的导电层(例如WL2)重叠的端部经由插塞(例如VP4)与金属导线耦接。下面对导线连接结构进行更详细地描述。
在包括垂直形成的存储器单元MC1至存储器MC4的下层结构ML2上形成第八绝缘层ILD8。当形成在第八绝缘层ILD8之下的导电层WL1至导电层WL4的长度减小时，即，当上方的导电层的长度比下方的导电层的长度更短时，形成台阶结构。第八绝缘层ILD8形成得厚以补偿台阶结构。可以对第八绝缘层ILD8执行抛光工艺，以使整个结构的上表面变得平坦。
在第八绝缘层ILD8上形成第九绝缘层ILD9。在第九绝缘层ILD9中形成多个沟槽，所述多个沟槽中的每个具有比第二垂直沟道层SP2更宽的宽度。沟槽被沿着与位线交叉的方向形成，所述沟槽中的每个具有比导电层WL4更短的长度。
在每个沟槽中形成上选择栅USG，在上选择栅USG上形成第十绝缘层ILD10。由于上选择栅USG被形成在沟槽中，因此上选择栅USG被沿着与位线交叉的方向形成，并且被形成为具有比导电层WL4更短的长度。上选择栅USG可以由硅形成，第八绝缘层LID8至第十绝缘层LID10可以由氧化硅形成。在此，第十绝缘层ILD10可以被省略。
在第十绝缘层ILD10、上选择栅USG和第八绝缘层ILD8中形成第三孔。在第三孔中形成与第二垂直沟道层SP2耦接的第三垂直沟道层SP3。第三垂直沟道层SP3可以由硅形成。此外，在第三垂直沟道层SP3与上选择栅USG之间形成栅绝缘层GD。据此，上选择晶体管UST由上选择栅USG、栅绝缘层GD和第三垂直沟道层SP3形成。
然后，通过沿着与位线交叉的方向刻蚀下选择栅LSG和导电层WL1至导电层WL4以及绝缘层ILD1至绝缘层ILD10形成用于划分每个存储器块的下选择栅LSG和导电层WL1至导电层WL4以及绝缘层ILD1至绝缘层ILD10的狭缝。形成第十一绝缘层ILD11以填充狭缝，然后执行抛光工艺。
在将整个表面利用第十一绝缘层ILD11抛光之后，形成第一导线结构VP2至VP6和LWL4至LWL1以及LSL、第二导线结构VP7和CSL、第三导电结构VP1和USL、以及第四导线结构BL，所述第一导线结构VP2至VP6和LWL4至LWL1以及LSL与导电层WL1至导电层WL4以及下选择栅LSG耦接，所述第二导线结构VP7和CSL与公共源CS耦接，所述第三导电结构VP1和USL与上选择栅USG耦接，所述第四导线结构BL与垂直沟道层SP3耦接。
更具体地，在第十一绝缘层ILD11中形成暴露出导电层WL1至导电层WL4、下选择栅LSG、公共源CS、上选择栅USG和垂直沟道层SP3的某些区域的通路孔VH。在通路孔VH中形成第一通路插塞VP2至VP6、第二通路插塞VP7和第三通路插塞VP1，所述第一通路插塞VP2至VP6分别与导电层WL1至导电层WL4和下选择栅LSG耦接，所述第二通路插塞VP7与公共源CS耦接，所述第三通路插塞VP1分别与上选择栅USG耦接。
然后，在包括通路插塞VP1至VP7的第十一绝缘层ILD11上形成导电层，然后将其图案化。据此，形成第一导线LWL4至第一导线LWL1和第一导线LSL、第二导线CSL、第三导线USL和第四导线结构BL，所述第一第一导线LWL4至第一导线LWL1和第一导线LSL分别与第一通路插塞VP2至第一通路插塞VP6耦接，所述第二导线CSL与第二通路插塞VP7耦接，所述第三导线USL分别与第三通路插塞VP1耦接，所述第四导线结构BL与垂直沟道层SP3耦接。
已经描述了通过不同工艺形成的通路插塞和导线。但是，可以通过形成用于导线的导电层来填充通路孔VH然后使导电层图案化来同时地形成通路插塞和导线。
根据一个实例，分别经由第一通路插塞VP2至第一通路插塞VP6与导电层WL1至导电层WL4和下选择栅LSG耦接的第一导线LWL4至第一导线LWL1和第一导线LSL被平行地沿着第一方向形成。经由第二通路插塞VP7与公共源CS耦接的第二导线CSL被沿着第一方向与第一导线LWL4至第一导线LWL1和第一道线LSL一起形成。经由第三通路插塞VP1与各个上选择栅USG耦接的第三导线USL被平行地沿着第一方向形成。根据一个实例，与垂直沟道层SP3耦接的第四导线结构BL被沿着与第一方向交叉的第二方向平行地形成。具体地，第一导线LWL4至第一导线LWL1、第一导线LSL和第二导线CSL被形成在第四导线结构BL的一侧。第三道线USL被形成在第四导线结构BL的另一侧，并且沿着相反的方向延伸。
当按照上述方式形成导电层CS、导电层LSG、导电层WL1至导电层WL4和导电层USG以及绝缘层GD和绝缘层ILD1至绝缘层ILD10时，形成包括多个垂直存储器串ST的3-D结构的存储器阵列MA，上述垂直存储器串ST包括垂直沟道层。
另外，在使台阶式的导电层LSG和导电层WL1至导电层WL4图案化的工艺期间或形成狭缝的刻蚀工艺期间，形成在外围区中的导电层LSG和导电层WL1至导电层WL4以及绝缘层ILD1至绝缘层ILD7被去除。此外，在外围区中执行制造半导体部件诸如晶体管的工艺。然而，由于存储器串ST被形成为具有垂直结构，因此形成台阶式的结构。这使得在外围区执行制造工艺变得困难。
图5A至图5J是示出制造根据本发明一个实施例的半导体存储器件的方法的图。
参照图5A，在半导体衬底501的外围区中形成阱503。此外，在半导体衬底501的单元区中形成公共源505。公共源505通过离子注入工艺形成在半导体衬底501中。公共源505可以通过注入5价杂质(即N型杂质)来形成。可以使用磷(P)或砷(As)作为5价杂质。另外，公共源505被形成在将要在单元区中形成存储器块的各个区域中。
参照图5B，在半导体衬底501上形成硬掩模507。硬掩模507包括第一开放部分和第二开放部分，经由所述第一开放部分在单元区的公共源505中暴露出形成凹表面505A的区域，经由所述第二开放部分在外围区中暴露出隔离区。利用使用硬掩模507作为刻蚀掩模的刻蚀工艺刻蚀半导体衬底501。据此，在外围区的隔离区中形成用于隔离的沟槽509A，在单元区的公共源505中形成沟槽509B。
当沟槽509B被形成在公共源505中时，沟槽509B的底表面成为凹表面505A，未形成沟槽509B的公共源505的上表面成为凸表面505B。在后续工艺中，形成用于形成下选择栅的导电层。形成有沟槽509B的公共源505的区域对应于将要形成下选择栅的区域。此外，由沟槽509B包围的公共源505的凸表面505B对应于在后续工艺中形成用于垂直沟道层的垂直导电层的区域。即，公共源505的凸表面505B成为形成垂直存储器串的区域。
在公共源505中，沟槽509B可以被形成为使得凸表面505B被以规则的矩阵形式沿着纵向和横向布置。在这种情况下，沟槽509B可以被划分为沿着长度方向平行地布置的第一沟槽和沿着宽度方向平行地布置的第二沟槽。凸表面509B的数量对应于在存储器块中形成的存储器串的数量。据此，可以根据凸表面509B的数量或存储器串的数量来确定沟槽509B的形状。
因为在同一存储器块中形成的存储器串的公共源505彼此耦接，所以公共源505的沟槽509B可以被形成为具有比公共源505更浅的深度。在这种情况下，虽然形成了沟槽509B，但是公共源505被耦接而不是在沟槽509之下被断开。
单元区中的沟槽509B的深度可以与外围区中的沟槽509A的深度不同。如果彼此深度不同，则单元区的沟槽509B和外围区的沟槽509A可以通过不同的刻蚀工艺来形成。
参照图5C，在外围区的各个沟槽509A中形成用于隔离的绝缘层511。用于隔离的绝缘层511也可以被形成在单元区的各个沟槽509B中。在这种情况下，形成在单元区的沟槽509B中的用于隔离的绝缘层被去除。在单元区的沟槽509B中形成下选择栅515B。为了使下选择栅515B与公共源505的凹表面隔离，用于隔离的绝缘层511可以保留在沟槽509B的底表面。为此，可以另外地执行将形成在沟槽509B中的绝缘层511的一部分去除的刻蚀工艺。
然后，在半导体衬底501的外围区的表面上以及在包括沟槽509B的单元区的表面上形成绝缘层513A和绝缘层513B。形成在外围区中的绝缘层513A被用作晶体管的栅绝缘层，形成在单元区中的绝缘层513B被用作包括在存储器串中的下选择晶体管的栅绝缘层。
在半导体衬底501的整个表面上形成导电层，从而填充形成有绝缘层513B的单元区的沟槽509B，然后将其图案化。据此，在单元区中形成下选择栅515B，在外围区中形成晶体管的栅515A。在此，下选择栅515B被形成为覆盖除了将要耦接通路插塞的部分之外的整个公共源505。此外，下选择栅515B可以仅形成在沟槽509B中。用于下选择栅515B的第一导电层可以由多晶硅形成。
在外围区中，在栅515A的侧壁上形成绝缘层间隔件517，并形成将要用作源和漏的杂质区519。据此，形成晶体管。
在外围区中的制造工艺完成之后，在包括下选择栅515B的整个结构上形成绝缘层521，然后执行抛光工艺。在此，绝缘层521可以省略，因为在后续工艺中也形成绝缘层。
参照图5D，在其中形成有下选择栅515B的半导体衬底501之上交替层叠绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541以及第二导电层525、第二导电层529、第二导电层535和第二导电层539。绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541被形成在第二导电层525、第二导电层529、第二导电层535和第二导电层539之上或之下从而使第二导电层525、第二导电层529、第二导电层535和第二导电层539彼此隔离。绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541可以由氧化硅形成。第二导电层525、第二导电层529、第二导电层535和第二导电层539可以由非晶硅或多晶硅形成，并且可以用作字线。第二导电层525、第二导电层529、第二导电层535和第二导电层539的数量可以根据工艺条件或设计而不同，但是为了便于描述，仅在图中示出4个导电层。根据层叠的导电层的数量来确定在存储器串中串联耦接的存储器单元的数量。此外，由于存储器单元的控制栅或字线在存储器块中彼此耦接，因此用于形成字线的导电层WL1至导电层WL4中的每个被以片状形成在存储器块中。
在绝缘层513B、绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541以及导电层525、导电层529、导电层535和导电层539中形成暴露出公共源505的凸表面505B的孔543。如果下选择栅515B被形成在公共源505的凸表面上，则孔543被形成在下选择栅515B中，以便暴露出公共源505的凸表面505B。即，孔543被形成为穿过绝缘层513B、绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541、导电层525、导电层529、导电层535和导电层539以及下选择栅515B。
参照图5E，在每个孔543的内壁上形成电荷陷阱叠层545，所述电荷陷阱叠层包括第一电介质层、电荷陷阱层和第二电介质层。电荷陷阱层被形成在第一电介质层与第二电介质层之间。在其中形成有电荷陷阱叠层545的各个孔543中形成垂直导电层547，并且垂直导电层547穿过绝缘层513B、绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541以及导电层525、导电层529、导电层535和导电层539与公共源505的各个凸表面耦接。
垂直导电层547被用作存储器单元的垂直沟道。据此，在下选择栅515B包围垂直导电层547的各个部分处形成下选择晶体管，在导电层525、导电层529、导电层535和导电层539围绕垂直导电层547的各个部分处形成存储器单元。
在此，第一电介质层被形成在暴露于孔的内壁的绝缘层513B、绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541以及导电层525、导电层529、导电层535和导电层539的侧壁上。第一电介质层可以由氧化硅或者具有比氧化硅更高介电常数的绝缘材料形成。电荷陷阱层用于捕获从垂直导电层547中经由第二电介质层注入的电子。电荷陷阱层可以由氮化物形成。第二电介质层可以由电荷陷阱层与垂直导电层547之间的氧化硅形成。
参照图5F，刻蚀导电层525、导电层529、导电层535和导电层539以及绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541以使导电层525、导电层529、导电层535和导电层539的端部具有台阶形状。在此，导电层525、导电层529、导电层535和导电层539被刻蚀为沿着与位线交叉的方向具有逐渐缩短的长度。即，上方的导电层(例如539)具有比下方的导电层(例如535)更短的长度，并且被形成在下方的导电层(例如535)的中央部分之上。据此，下方的导电层(例如535)的不与上方的导电层(例如539)重叠的部分处的端部与后续工艺中形成的连通插塞耦接。
当通过执行刻蚀工艺在单元区中的导电层525、导电层529、导电层535和导电层539以及绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541的端部处形成台阶状的结构时，外围区中的导电层525、导电层529、导电层535和导电层539以及绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541被去除。
参照图5G，在包括下层结构如由垂直导电层547垂直地形成的存储器单元、电荷陷阱叠层545和导电层525、导电层529、导电层535和导电层539的整个结构上形成用于平坦化的绝缘层549。在此，绝缘层549形成得厚，以便补偿单元区的台阶状结构和单元区与外围区之间的厚度差，然后可以执行抛光工艺从而使整个结构平坦。
然后，在整个结构上形成第三导电层551和绝缘层553。在形成第三导电层551和绝缘层553之后，执行图案化工艺以在单元区的绝缘层549之上形成上选择栅551。上选择栅551被沿着与位线交叉的方向平行地形成，并且被形成为具有比用于字线的导电层525、导电层529、导电层535和导电层539中的最高的导电层539更短的长度。上选择栅551可以由硅形成。
形成穿过上选择栅551以及绝缘层553和绝缘层549暴露出各个垂直导电层547的通路孔。在通路孔的侧壁上形成栅绝缘层555。然后，形成导电层557以填充其中形成有栅绝缘层555的通路孔中的每个。导电层557与各个垂直导电层547耦接，并且被用作垂直沟道层的一部分。据此，形成上选择晶体管，所述上选择晶体管包括上选择栅551、栅绝缘层555和导电层557。
参照图5H，通过沿着与位线交叉的方向刻蚀导电层515B、导电层525、导电层529、导电层535和导电层539以及绝缘层521、绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541来形成用于划分导电层515B、导电层525、导电层529、导电层535和导电层539以及绝缘层521、绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541的狭缝SLIT。然后，形成绝缘层558来填充狭缝SLIT，据此将整个结构划分为多个存储器块。另外，在形成绝缘层558之后，执行抛光工艺。
形成通路孔559A至通路孔559I，经由所述通路孔559A至通路孔559I，在导电层525、导电层529、导电层535和导电层539、下选择栅515B、公共源CS、上选择栅551以及垂直沟道层557不彼此重叠的部分处暴露出导电层525、导电层529、导电层535和导电层539、下选择栅515B、公共源CS、上选择栅551以及垂直沟道层557的某些区域。在此，在外围区中还形成暴露出对应于晶体管的源和漏的杂质区519的通路孔559J。
参照图5I，在通路孔559A至通路孔559J中形成第一通路插塞591PA至第一通路插塞561PE、第二通路插塞561PF和第三通路插塞561PH，所述第一通路插塞591PA至第一通路插塞561PE分别与导电层525、导电层529、导电层535和导电层539以及下选择栅515B耦接，所述第二通路插塞561PF与公共源505耦接，所述第三通路插塞561PH分别与各个上选择栅551耦接。在此，在外围区中的各个通路孔559J中形成与杂质区519耦接的通路插塞561PJ。
然后，在包括通路插塞561PA至通路插塞561PJ的绝缘层558上形成导电层，然后将其图案化。据此，形成用于局部字线和下选择线的第一导线561LA至第一导线561LE、用于公共源线的第二导线561LF、用于上选择线的第三导线561LH和用于位线的第四导线结构561LI，所述第一导线561LA至第一导线561LE分别与第一通路插塞561PA至第一通路插塞561PE耦接，所述第二导线561LF与第二通路插塞561PF耦接，所述第三导线561LH分别与第三通路插塞561PH耦接，所述第四导线结构561LI与各个导电层557耦接并且用作垂直沟道层的一部分。此外，在外围区中形成与各个通路插塞561PJ耦接的导线561LJ。
虽然上文已经描述了通过不同工艺形成通路插塞和导线的实例，但是可以通过形成用于导线的导电层填充通路孔然后使导电层图案化来同时地形成通路插塞和导线。
经由第一通路插塞561PA至第一通路插塞561PE分别与导电层525、导电层529、导电层535和导电层539以及下选择栅515B耦接的第一导线561LA至第一导线561LE被沿着第一方向平行地形成。经由第二通路插塞561PF与公共源505耦接的第二导线561LF被沿着第一方向与第一导线561LA至第一导线561LE一起形成。经由第三通路插塞561PH与各个上选择栅551耦接的第三导线561LH被沿着第一方向平行地形成。与垂直沟道层557耦接的第四导线结构561LI被沿着与第一方向交叉的第二方向平行地形成。具体地，第一导线561LA至第二导线561LF被形成在第四导线结构561LI的一侧。第三导线561LH被形成在第四导线结构561LI的另一侧并且沿着相反的方向延伸。
当按照上述方式形成导电层515B、导电层525、导电层529、导电层535和导电层539以及绝缘层521、绝缘层523、绝缘层527、绝缘层531、绝缘层537和绝缘层541时，形成包括垂直沟道层的3-D结构存储器串。
在以上结构中，如果下选择栅515B仅形成在公共源505的沟槽509B中，则可以将单元区与外围区之间的厚度差减小下选择栅515B的厚度。此外，当在单元区中形成下选择栅515B的同时执行在外围区中形成半导体器件的部件诸如晶体管的工艺时，可以在单元区与外围区之间没有不一致的高度的情况下容易地执行在外围区中形成半导体器件的组件的工艺。具体地，由于同时地执行在单元区中的制造工艺和外围区中的制造工艺，因此，与在外围区中独立地执行制造工艺的情况相比，可以降低工艺步骤的数量。
在以上结构中，下选择晶体管被形成在半导体衬底501中。此外，存储器单元被层叠在包括下选择晶体管的半导体衬底501之上，上选择晶体管中的每个被形成在存储器单元之上。在此，下选择晶体管包括对应于公共源505的凹部的沟道区和下选择栅515B。另外，下选择晶体管被公共源505包围。下选择晶体管的下选择栅515B被形成在公共源505的沟槽内以及在衬底501之上。在这种情况下，电荷陷阱叠层555被延伸至下选择晶体管的栅515B与垂直沟道层557之间的区域。
在现有技术中，下选择晶体管的沟道区由半导体衬底上的多晶硅形成。但是，在本发明的实施例中，下选择晶体管被形成在半导体衬底501或公共源505内，由沟槽限定的公共源505的一部分成为下选择晶体管的沟道区。因此，由于在下选择晶体管中使用N型硅沟道，因此可以改善导通/截止特性。
如上所述，在本发明的一个实施例中，通过在半导体衬底内形成存储器阵列的下层结构可以降低单元区与外围区之间的厚度差。可以在外围区中容易地形成晶体管，可以降低工艺步骤的数量，并且通过同时地执行在单元区中形成存储器阵列的工艺和在外围区中形成晶体管的工艺可以简化制造工艺。

Claims (26)

1.一种半导体存储器件，包括：
下选择晶体管；
存储器单元，所述存储器单元层叠在所述下选择晶体管和半导体衬底之上；以及
上选择晶体管，所述上选择晶体管形成在所述存储器单元之上，
其中，所述下选择晶体管的至少一部分形成在所述半导体衬底的沟槽中。
2.如权利要求1所述的半导体存储器件，还包括公共源，所述公共源形成在所述半导体衬底内以围绕所述下选择晶体管。
3.如权利要求2所述的半导体存储器件，其中，所述下选择晶体管的下选择栅的至少一部分形成在形成于所述公共源中的沟槽的每个中。
4.如权利要求3所述的半导体存储器件，其中，所述下选择晶体管的沟道区形成在所述公共源的由所述沟槽形成的凹部中。
5.如权利要求4所述的半导体存储器件，其中，所述公共源由N型杂质区形成。
6.如权利要求3所述的半导体存储器件，还包括绝缘层，所述绝缘层形成在所述下选择栅与所述公共源之间，
其中，在所述沟槽底部中的所述绝缘层比在所述沟槽的侧壁中的所述绝缘层更厚。
7.如权利要求3所述的半导体存储器件，其中，所述下选择晶体管的下选择栅的至少一部分形成在所述半导体衬底之上。
8.一种半导体存储器件，包括：
突出部，所述突出部由沟槽限定且纵向地和横向地形成在半导体衬底的杂质区中；
第一导电层，所述第一导电层形成在所述沟槽内；
层叠结构，在所述层叠结构中，第二绝缘层和第二导电层交替层叠在所述第一导电层和所述杂质区之上；
第三导电层，所述第三导电层沿着第一方向平行地布置在所述层叠结构上；以及
垂直导电层，所述垂直导电层穿过所述层叠结构和所述第三导电层与所述杂质区的各个所述突出部耦接。
9.如权利要求8所述的半导体存储器件，其中，所述杂质区被形成至比所述沟槽的底部更深的区域。
10.如权利要求8所述的半导体存储器件，其中，所述沟槽包括：
第一沟槽，所述第一沟槽纵向地平行地形成在所述杂质区中；以及
第二沟槽，所述第二沟槽横向地形成在所述杂质区中且形成为与所述第一沟槽交叉。
11.如权利要求8所述的半导体存储器件，还包括：
第一绝缘层，所述第一绝缘层形成在所述第一导电层与所述杂质区之间；以及
第三绝缘层，所述第三绝缘层形成在所述第二导电层与所述垂直导电层之间。
12.如权利要求8所述的半导体存储器件，还包括电荷陷阱层，所述电荷陷阱层形成在所述第二导电层与所述垂直导电层之间。
13.如权利要求8所述的半导体存储器件，其中，
所述第一导电层形成在所述杂质区的突出部之上，并且
所述垂直导电层穿过形成在所述第一导电层中的孔与各个所述突出部耦接。
14.如权利要求13所述半导体存储器件，还包括电荷陷阱层，所述电荷陷阱层形成在所述第一导电层与所述垂直导电层之间以及所述第二导电层与所述垂直导电层之间。
15.一种半导体存储器件，包括：
公共源，所述公共源形成在半导体衬底内且形成为包括形成在沟道连接区附近的沟槽；
下选择栅，所述下选择栅形成在所述公共源的所述沟槽内；
绝缘层和字线，所述绝缘层和字线交替层叠在所述公共源和所述下选择栅之上；
上选择栅，所述上选择栅形成在所述绝缘层中最高处的绝缘层之上；
垂直沟道层，所述垂直沟道层穿过形成在所述上选择栅、所述绝缘层和所述字线中的孔与所述公共源的所述沟道连接区耦接；以及
电荷陷阱层，所述电荷陷阱层形成在所述字线与所述垂直沟道层之间。
16.如权利要求15所述的半导体存储器件，其中，所述公共源被形成至比所述沟槽的底部更深的区域。
17.一种制造半导体存储器件的方法，包括以下步骤：
在半导体衬底内形成杂质区；
形成沟槽以在所述杂质区内形成凹部和凸部；
在包括所述沟槽的杂质区的整个表面上形成第一绝缘层；
在所述杂质区中形成第一导电层以填充所述沟槽；
形成层叠结构，在所述层叠结构中，第二绝缘层和第二导电层交替层叠在包括所述第一导电层的杂质区上；
在所述层叠结构中形成暴露出所述杂质区的所述凸部的孔；
在每个所述孔中形成电荷陷阱层和第一垂直导电层；
形成第三导电层，所述第三导电层被平行地布置在包括所述垂直导电层的下层结构上；以及
在穿过所述第三导电层暴露出所述垂直导电层的每个孔中形成第三绝缘层和第二垂直导电层。
18.如权利要求17所述的方法，其中，通过向所述半导体衬底中注入N型杂质来形成所述杂质区。
19.如权利要求17所述的方法，其中，所述沟槽具有比所述杂质区浅的深度。
20.如权利要求17所述的方法，其中，所述沟槽被形成为使得所述杂质区的所述凸部沿着纵向和横向布置。
21.如权利要求17所述的方法，其中，当形成所述沟槽以在所述杂质区内形成所述凹部和所述凸部时，在外围区中形成用于隔离的沟槽。
22.如权利要求21所述的方法，其中，在形成所述用于隔离的沟槽之后，在所述外围区的所述沟槽中形成用于隔离的绝缘层。
23.如权利要求22所述的方法，其中，当在所述外围区的沟槽中形成所述用于隔离的绝缘层时，在所述杂质区的沟槽中形成用于隔离的绝缘层，并且所述用于隔离的绝缘层仅保留在所述杂质区的沟槽的底部。
24.如权利要求17所述的方法，其中，当形成所述第一导电层时，在外围区中形成用于晶体管的栅的导电层。
25.如权利要求17所述的方法，其中，
所述第一导电层形成在所述杂质区的所述凸部中，并且
形成在所述层叠结构中的所述孔穿过形成在所述突部上的第一导电层。
26.如权利要求17所述的方法，还包括以下步骤：在形成所述层叠结构的步骤之前，执行形成晶体管的工艺。
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680611A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
CN103824859A (zh) * 2012-11-16 2014-05-28 爱思开海力士有限公司 半导体器件及其制造方法
CN104658602A (zh) * 2013-11-15 2015-05-27 株式会社东芝 非易失性半导体存储装置及存储系统
CN105938836A (zh) * 2015-03-04 2016-09-14 爱思开海力士有限公司 半导体器件
CN106252355A (zh) * 2015-06-15 2016-12-21 爱思开海力士有限公司 半导体器件及其制造方法
CN106531744A (zh) * 2015-09-09 2017-03-22 三星电子株式会社 半导体器件及其制造方法
CN107359165A (zh) * 2016-05-09 2017-11-17 三星电子株式会社 垂直存储器件
CN108933139A (zh) * 2017-05-25 2018-12-04 三星电子株式会社 垂直非易失性存储器装置
CN109192734A (zh) * 2018-09-28 2019-01-11 长江存储科技有限责任公司 3d存储器件
CN109326602A (zh) * 2017-07-31 2019-02-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN112530966A (zh) * 2020-12-04 2021-03-19 长江存储科技有限责任公司 三维存储器及其制造方法
CN114203719A (zh) * 2020-09-18 2022-03-18 爱思开海力士有限公司 半导体存储器装置和制造该半导体存储器装置的方法
TWI801722B (zh) * 2019-12-24 2023-05-11 大陸商長江存儲科技有限責任公司 三維nand記憶體元件及其形成方法

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130130480A (ko) * 2012-05-22 2013-12-02 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 형성 방법
US9178077B2 (en) 2012-11-13 2015-11-03 Micron Technology, Inc. Semiconductor constructions
US9105737B2 (en) 2013-01-07 2015-08-11 Micron Technology, Inc. Semiconductor constructions
KR20140089792A (ko) * 2013-01-07 2014-07-16 에스케이하이닉스 주식회사 반도체 장치
US8853769B2 (en) 2013-01-10 2014-10-07 Micron Technology, Inc. Transistors and semiconductor constructions
US9219070B2 (en) 2013-02-05 2015-12-22 Micron Technology, Inc. 3-D memory arrays
US9159845B2 (en) 2013-05-15 2015-10-13 Micron Technology, Inc. Charge-retaining transistor, array of memory cells, and methods of forming a charge-retaining transistor
US9041090B2 (en) * 2013-05-15 2015-05-26 Micron Technology, Inc. Methods for forming a string of memory cells and apparatuses having a vertical string of memory cells including metal
US9343322B2 (en) * 2014-01-17 2016-05-17 Macronix International Co., Ltd. Three dimensional stacking memory film structure
KR20150139255A (ko) * 2014-06-03 2015-12-11 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
US9583539B2 (en) * 2014-08-19 2017-02-28 Sandisk Technologies Llc Word line connection for memory device and method of making thereof
US9780102B2 (en) 2014-11-07 2017-10-03 Micron Technology, Inc. Memory cell pillar including source junction plug
KR102270099B1 (ko) 2014-12-08 2021-06-29 삼성전자주식회사 더미 패턴을 갖는 반도체 소자 및 그 제조방법
US9362302B1 (en) * 2015-01-28 2016-06-07 Macronix International Co., Ltd. Source line formation in 3D vertical channel and memory
US9899394B2 (en) * 2015-03-10 2018-02-20 Samsung Electronics Co., Ltd. Vertical memory devices having contact plugs contacting stacked gate electrodes
US9741732B2 (en) 2015-08-19 2017-08-22 Micron Technology, Inc. Integrated structures
KR102483456B1 (ko) * 2015-10-08 2022-12-30 삼성전자주식회사 수직형 메모리 장치 및 이의 제조 방법
KR102450572B1 (ko) * 2015-10-13 2022-10-11 삼성전자주식회사 메모리 장치
KR102408648B1 (ko) * 2015-11-05 2022-06-14 에스케이하이닉스 주식회사 3차원 비휘발성 메모리 장치
US9853037B2 (en) * 2015-11-23 2017-12-26 Micron Technology, Inc. Integrated assemblies
US10141327B2 (en) 2016-03-18 2018-11-27 Toshiba Memory Corporation Semiconductor memory device
KR102667878B1 (ko) 2016-09-06 2024-05-23 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
KR102650539B1 (ko) 2016-09-23 2024-03-27 삼성전자주식회사 3차원 반도체 장치의 제조 방법
JP6669628B2 (ja) * 2016-10-20 2020-03-18 トヨタ自動車株式会社 スイッチング素子
JP7136766B2 (ja) * 2017-03-31 2022-09-13 ソニーセミコンダクタソリューションズ株式会社 メモリ装置
KR102452562B1 (ko) 2017-09-01 2022-10-11 삼성전자주식회사 3차원 반도체 메모리 장치 및 그의 제조 방법
KR102587973B1 (ko) * 2017-11-07 2023-10-12 삼성전자주식회사 3차원 반도체 메모리 장치
KR102632482B1 (ko) 2018-04-09 2024-02-02 삼성전자주식회사 수직형 메모리 장치 및 그 제조 방법
JP2021044315A (ja) * 2019-09-09 2021-03-18 キオクシア株式会社 不揮発性半導体記憶装置
US20230066753A1 (en) * 2021-09-01 2023-03-02 Micron Technology, Inc. Electronic devices including vertical strings of memory cells, and related memory devices, systems and methods

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
CN101276819A (zh) * 2007-03-27 2008-10-01 三星电子株式会社 非易失性存储器件及其制造方法
US20100140684A1 (en) * 2008-12-10 2010-06-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
CN101894805A (zh) * 2009-04-13 2010-11-24 海力士半导体有限公司 非易失性存储器件及其制造方法
US20100327323A1 (en) * 2009-06-30 2010-12-30 Eun-Seok Choi Three-dimensional nonvolatile memory device and method for fabricating the same

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7646054B2 (en) * 2006-09-19 2010-01-12 Sandisk Corporation Array of non-volatile memory cells with floating gates formed of spacers in substrate trenches
KR101527192B1 (ko) 2008-12-10 2015-06-10 삼성전자주식회사 불휘발성 메모리 소자 및 그의 제조방법
KR20100133671A (ko) 2009-06-12 2010-12-22 주식회사 하이닉스반도체 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101525130B1 (ko) 2009-08-03 2015-06-03 에스케이하이닉스 주식회사 수직채널형 비휘발성 메모리 소자 및 그 제조 방법
KR101028994B1 (ko) * 2009-09-07 2011-04-12 주식회사 하이닉스반도체 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
KR101164954B1 (ko) * 2009-09-14 2012-07-12 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 소자 및 그 제조 방법
KR101113767B1 (ko) * 2009-10-19 2012-02-27 주식회사 하이닉스반도체 3차원 구조의 비휘발성 메모리 소자, 그 동작 방법 및 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080173932A1 (en) * 2007-01-10 2008-07-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory and method for manufacturing the same
CN101276819A (zh) * 2007-03-27 2008-10-01 三星电子株式会社 非易失性存储器件及其制造方法
US20100140684A1 (en) * 2008-12-10 2010-06-10 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device and method for manufacturing the same
CN101894805A (zh) * 2009-04-13 2010-11-24 海力士半导体有限公司 非易失性存储器件及其制造方法
US20100327323A1 (en) * 2009-06-30 2010-12-30 Eun-Seok Choi Three-dimensional nonvolatile memory device and method for fabricating the same

Cited By (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103680611A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
CN103680611B (zh) * 2012-09-18 2017-05-31 中芯国际集成电路制造(上海)有限公司 3d nand存储器以及制作方法
CN103824859B (zh) * 2012-11-16 2018-01-19 爱思开海力士有限公司 半导体器件及其制造方法
CN103824859A (zh) * 2012-11-16 2014-05-28 爱思开海力士有限公司 半导体器件及其制造方法
US9941291B2 (en) 2012-11-16 2018-04-10 SK Hynix Inc. Three-dimensional non-volatile memory device
CN104658602A (zh) * 2013-11-15 2015-05-27 株式会社东芝 非易失性半导体存储装置及存储系统
CN105938836A (zh) * 2015-03-04 2016-09-14 爱思开海力士有限公司 半导体器件
US11251198B2 (en) 2015-06-15 2022-02-15 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US10756103B2 (en) 2015-06-15 2020-08-25 SK Hynix Inc. Semiconductor device and method of manufacturing the same
CN106252355B (zh) * 2015-06-15 2021-03-09 爱思开海力士有限公司 半导体器件及其制造方法
CN106252355A (zh) * 2015-06-15 2016-12-21 爱思开海力士有限公司 半导体器件及其制造方法
CN106531744A (zh) * 2015-09-09 2017-03-22 三星电子株式会社 半导体器件及其制造方法
CN106531744B (zh) * 2015-09-09 2021-12-28 三星电子株式会社 半导体器件及其制造方法
CN107359165A (zh) * 2016-05-09 2017-11-17 三星电子株式会社 垂直存储器件
CN107359165B (zh) * 2016-05-09 2023-05-12 三星电子株式会社 垂直存储器件
CN108933139A (zh) * 2017-05-25 2018-12-04 三星电子株式会社 垂直非易失性存储器装置
CN108933139B (zh) * 2017-05-25 2023-10-17 三星电子株式会社 垂直非易失性存储器装置
CN109326602A (zh) * 2017-07-31 2019-02-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN109326602B (zh) * 2017-07-31 2023-09-12 三星电子株式会社 三维半导体存储器件及其制造方法
CN109192734A (zh) * 2018-09-28 2019-01-11 长江存储科技有限责任公司 3d存储器件
TWI801722B (zh) * 2019-12-24 2023-05-11 大陸商長江存儲科技有限責任公司 三維nand記憶體元件及其形成方法
TWI837046B (zh) * 2019-12-24 2024-03-21 大陸商長江存儲科技有限責任公司 三維nand記憶體元件及其形成方法
CN114203719A (zh) * 2020-09-18 2022-03-18 爱思开海力士有限公司 半导体存储器装置和制造该半导体存储器装置的方法
CN112530966B (zh) * 2020-12-04 2021-07-16 长江存储科技有限责任公司 三维存储器及其制造方法
CN112530966A (zh) * 2020-12-04 2021-03-19 长江存储科技有限责任公司 三维存储器及其制造方法

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Publication number Publication date
CN102646678B (zh) 2016-08-10
US8735967B2 (en) 2014-05-27
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KR101175885B1 (ko) 2012-08-21

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