CN106531744A

CN106531744A - 半导体器件及其制造方法

Info

Publication number: CN106531744A
Application number: CN201610809546.0A
Authority: CN
Inventors: 朴世准; 尹壮根; 黄盛珉; 文安植; 夏志良
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2015-09-09
Filing date: 2016-09-08
Publication date: 2017-03-22
Anticipated expiration: 2036-09-08
Also published as: KR102440221B1; US9859296B2; CN106531744B; KR20170030357A; US20170069636A1

Abstract

一种半导体器件，包括：交替并重复地堆叠在衬底上的多个绝缘图案和多个栅极；在基本垂直于衬底上表面的第一方向上延伸穿过栅极的沟道图案；在沟道图案和衬底之间的半导体图案；以及在沟道图案和半导体图案之间的导电图案。导电图案将沟道图案电连接到半导体图案。导电图案接触沟道图案的底部边缘和半导体图案的上表面。

Description

半导体器件及其制造方法

技术领域

示例实施方式涉及半导体器件及其制造方法。更具体地，示例实施方式涉及垂直型存储器件及其制造方法。

背景技术

在垂直型存储器件中，垂直的沟道图案和衬底可以彼此电连接。然而，随着垂直沟道图案的纵横比增加，垂直沟道图案和衬底之间的电连接可能更加困难。

发明内容

示例实施方式提供具有良好电特性的半导体器件。

示例实施方式提供制造具有良好电特性的半导体器件的方法。

根据示例实施方式，半导体器件包括：衬底；交替并重复堆叠在衬底上的多个绝缘图案和多个栅极；在基本垂直于衬底上表面的第一方向延伸穿过栅极的沟道图案；在沟道图案和衬底之间的半导体图案；以及在沟道图案和半导体图案之间的导电图案。导电图案将沟道图案电连接到半导体图案。导电图案可以接触沟道图案的底部边缘和半导体图案的上表面。

在示例实施方式中，导电图案可以包括多晶硅。

在示例实施方式中，导电图案可以接触沟道图案的底部边缘。

在示例实施方式中，导电图案可以直接接触沟道图案的底部边缘和下部侧壁。

在示例实施方式中，绝缘结构可以形成在沟道图案和半导体图案之间。绝缘结构可以接触导电图案的内部侧壁。

在示例实施方式中，数据存储结构可以在沟道图案和栅极之间。数据存储结构可以包括隧道绝缘图案、电荷存储图案和阻挡图案。

在示例实施方式中，绝缘结构可以包括与数据存储结构中的材料相同的材料。

在示例实施方式中，绝缘结构可以包括在半导体图案上的第一图案、第二图案和第三图案。第一、第二和第三图案分别具有与阻挡图案、电荷存储图案和隧道绝缘图案中的材料相同的材料。

在示例实施方式中，数据存储结构可以沿沟道图案的侧壁延伸，数据存储结构可以具有空心圆柱状。

在示例实施方式中，数据存储结构可以与半导体图案的上表面间隔开。

在示例实施方式中，导电图案可以接触沟道图案的底部边缘、沟道图案的下部侧壁以及数据存储结构的底部。

在示例实施方式中，绝缘结构可以包括多个堆叠图案，堆叠图案中的至少一个可以在横向方向上从堆叠图案中不同的一个突出。

在示例实施方式中，每个绝缘结构的堆叠图案的宽度可以小于沟道图案的底部的宽度。

在示例实施方式中，下栅极可以围绕半导体图案的侧壁，下栅极可以在平行于衬底上表面的方向上延伸。

根据示例实施方式，半导体器件包括：衬底；衬底上的多个栅极，栅极在基本垂直于衬底上表面的第一方向上彼此间隔开并且与衬底间隔开；在第一方向延伸穿过栅极的沟道结构，沟道结构与衬底的上表面间隔开，沟道结构包括沟道图案和沿沟道图案的侧壁延伸的数据存储结构；以及在沟道图案和衬底之间的导电图案。导电图案将沟道图案电连接到衬底。导电图案可以接触沟道图案的底部边缘和衬底的上表面。

在示例实施方式中，绝缘结构可以在沟道图案和衬底之间，绝缘结构可以接触导电图案的内部侧壁。

在示例实施方式中，绝缘结构可以包括堆叠图案，堆叠图案可以包括与数据存储结构中的材料相同的材料。

在示例实施方式中，数据存储结构的底部可以在沟道图案的底部的上方。

在示例实施方式中，半导体器件还可以包括在衬底和导电图案之间的半导体图案，以及围绕半导体图案的侧壁的下栅极。下栅极可以在平行于衬底上表面的方向上延伸。

根据示例实施方式，提供制造半导体器件的方法。本方法包括：在衬底上形成一结构，这里该结构包括顺序堆叠的第一模制结构、下部牺牲图案和第二模制结构，该结构限定穿过其的沟道孔，该沟道孔暴露出衬底；在沟道孔的下部中形成半导体图案，半导体图案接触衬底；在沟道孔中顺序形成初始数据存储结构和沟道图案；去除下部牺牲图案以形成暴露初始数据存储结构的第一间隙；在沟道图案的侧壁上形成数据存储结构和在沟道图案的底部上形成绝缘结构，形成数据存储结构和形成绝缘结构包括通过第一间隙部分蚀刻初始数据存储结构直到沟道图案的侧壁被暴露；以及沿绝缘结构的侧壁形成导电图案；以及在衬底上形成第一栅极和多个第二栅极。导电图案将沟道图案电连接到半导体图案。围绕半导体图案并在基本平行于衬底上表面的第二方向延伸的第一栅极可以被形成。每个第二栅极可以围绕数据存储结构，并且可以在第二方向延伸。

在示例实施方式中，半导体图案的上表面可以形成在下部牺牲图案的上表面和下部牺牲图案的下表面之间。

在示例实施方式中，形成半导体图案可以利用外延生长工艺形成如单晶半导体的半导体图案。

在示例实施方式中，下部牺牲图案可以包括相对第一模制结构、第二模制结构、半导体图案和沟道图案具有蚀刻选择性的材料。

在示例实施方式中，下部牺牲图案可以包括掺杂硅氧化物和硅锗之一。

在示例实施方式中，去除下部牺牲图案可以包括穿过第一模制结构、下部牺牲图案和第二模制结构形成第一开口。去除下部牺牲图案还可以包括各向同性地蚀刻由第一开口暴露的下部牺牲图案以形成第一间隙。

在示例实施方式中，形成导电图案可以包括：沿第一开口和第一间隙的内壁共形地形成导电层以及各向同性地并部分地蚀刻导电层使得导电层留在绝缘结构的侧壁上。

在示例实施方式中，形成导电图案之后第二绝缘图案可以被进一步形成以填充第一间隙。

在示例实施方式中，每个第一和第二模制结构可以包括交替并重复堆叠的第一绝缘层和第一牺牲层，第一牺牲层可以相对第一绝缘层具有蚀刻选择性。

在示例实施方式中，形成第一栅极和第二栅极可以包括通过去除在第一和第二模制结构中的第一牺牲层形成第二间隙和第三间隙、分别在第二间隙中形成第一栅极以及在第三间隙中形成第二栅极。第二间隙可以在第一模制结构中。第三间隙可以在第二模制结构中。

根据示例实施方式，提供制造半导体器件的方法。本方法可以包括在衬底上形成一结构。该结构可以包括顺序堆叠的下部牺牲图案和模制结构，并且可以限定穿过其暴露衬底的沟道孔。本方法还可以包括在沟道孔中顺序形成初始数据存储结构和沟道图案；去除下部牺牲图案以形成暴露初始数据存储结构的第一间隙；在沟道图案的侧壁上形成数据存储结构以及在沟道图案的底部上形成绝缘结构；在绝缘结构的侧壁上形成导电图案；以及形成多个栅极。形成数据存储结构和绝缘结构可以包括通过第一间隙部分蚀刻初始数据存储结构。导电图案可以将沟道图案电连接到衬底。多个栅极可以被形成。每个栅极可以围绕数据存储结构，并且可以在基本平行于衬底上表面的第二方向延伸。

在示例实施方式中，沟道图案的底部可以在下部牺牲图案的上表面的下方。

在示例实施方式中，下部牺牲图案直接可以接触衬底。

在示例实施方式中，下部牺牲图案可以包括相对模制结构、沟道图案和衬底具有蚀刻选择性的材料。

在示例实施方式中，当下部牺牲图案被去除时，第一开口可以穿过模制结构和下部牺牲图案形成。由第一开口暴露的下部牺牲图案可以被各向同性地蚀刻以形成第一间隙。

在示例实施方式中，当导电图案被形成时，导电层可以被共形地沿第一开口和第一间隙的内壁形成。导电层可以被各向同性地和部分地蚀刻使得导电层留在绝缘结构的侧壁上。

在示例实施方式中，部分蚀刻初始数据存储结构可以利用各向同性蚀刻工艺被执行。

根据示例实施方式，半导体器件包括：衬底；在衬底上的沟道图案，沟道图案在垂直于衬底上表面的第一方向上延伸；在衬底和沟道图案的底面的边缘部分之间的导电图案，导电图案通过沟道图案的底面的边缘部分电连接到沟道图案；围绕沟道图案的数据存储结构；以及围绕数据存储结构的多个栅极。在衬底上方多个栅极在第一方向上彼此间隔开。

在示例实施方式中，绝缘结构可以在衬底和沟道图案的底面的中央部分之间。导电图案可以围绕绝缘结构。

在示例实施方式中，绝缘结构可以包括顺序堆叠在彼此上面并由导电图案围绕的第一图案、第二图案和第三图案。第二图案的宽度可以与第一和第三图案的宽度不同。

在示例实施方式中，数据存储结构可以包括隧道绝缘图案、电荷存储图案和阻挡图案。第一到第三图案可以分别包括与阻挡图案、电荷存储图案和隧道绝缘图案相同的材料。

在示例实施方式中，半导体器件可以包括在衬底上的半导体图案。导电图案可以在半导体图案上面，导电图案可以将沟道图案电连接到半导体图案。

根据示例实施方式，半导体图案和沟道图案可以在第一方向上彼此间隔开，并且可以通过连接结构彼此电连接。因此，半导体图案和沟道图案之间的断路故障可以减少。

附图说明

由以下附图中示出的非限制性实施方式的详细描述，示例实施方式将被更加清楚地理解，附图中相同参考符号在不同视图中始终指代相同部分。附图不必需是按比例的。而是重点放在示出本发明构思的原理上。附图中：

图1、2A、2B和3是示出根据示例实施方式的垂直型半导体器件的截面图、透视图和平面图。

图4至6的每一个是示出根据示例实施方式的垂直型半导体器件的截面图。

图7至21是示出根据示例实施方式的制造半导体器件的方法的截面图。

图22和23是示出根据示例实施方式的半导体器件的截面图。

图24至31是示出根据示例实施方式的制造半导体器件的方法的截面图。

图32是示出根据示例实施方式的系统的示意结构的方框图。

具体实施方式

参考在其中示出一些示例实施方式的附图，在下文中将更加全面地描述不同示例实施方式。然而，本发明构思可以以多种不同形式被实现，而不应被理解为限于这里阐述的示例实施方式。而是，这些示例实施方式被提供使得本说明充分和完整，且向本领域的技术人员充分地传达本发明构思的范围。在附图中，为了清晰可以夸大层和区域的尺寸和相对尺寸。

可以理解当元件或层被称为在另一元件或层“上”或“连接到”、“联接到”另一元件或层时，它可以直接在其他元件或层上、直接连接或联接到其它元件或层，或可以存在中间的元件或层。相反，当元件被称为“直接”在另一元件或层“上”、“直接连接到”或“直接联接到”另一元件或层时，则没有中间元件或层存在。用于描述元件或层之间的关系的其他词语应该以类似的方式理解(例如“在……之间”和“直接在……之间”，“相邻”和“直接相邻”)。通篇相同的标号指示相同的元件。如这里所用的，术语“和/或”包括相关列举项目的一个或更多的任何和所有组合。

可以理解虽然术语第一、第二、第三、第四等可以在此用来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与另一区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明构思的教导。

在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和另一(另一些)元件或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以包含上方和下方两个方向。装置也可以有其它取向(旋转90度或其它取向)且相应地解释这里所使用的空间相对描述语。

这里使用的术语仅仅是为了描述具体实施例，并不打算限制本发明。如这里所使用的，单数形式“一”和“该”也旨在包括复数形式，除非文中明确指出为另外的意思。可以进一步理解的是，当在说明书中使用术语“包括”和/或“包括……的”的时候，说明所述特征、整件、步骤、操作、元件和/或组件的存在，但不排除存在或者添加一个或者更多特征、整件、步骤、操作、元件、组件和/或它们的组。当诸如“……的至少一个”的表达在一列元件之前时，修饰整列元件而不修饰该列中的单独元件。

参考截面图示在这里描述了示例实施例，该图示是理想示例实施方式(和中间结构)的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，示例实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区可以通常具有倒圆或曲线的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，通过注入形成的埋入区可以引起在埋入区和通过其产生注入的表面之间的区域中的一些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出装置的区域的实际形状且不旨在限制本发明构思的范围。

除非另有定义，否则这里使用的所有术语(包括技术和科学术语)具有本发明构思所属技术领域的普通技术人员通常理解相同的意思。还应理解，诸如那些在通常使用的词典中定义的术语应该被解释为具有与相关技术背景中一致的意思，且不应解释为理想化或过度正式的意思，除非清楚地如此定义。

虽然一些截面图的相应平面图和/或透视图未被示出，这里示出的器件结构的截面图提供对沿着如将在平面图中示出的两个不同方向和/或沿着如将在透视图中示出的三个不同方向延伸的多个器件结构的支持。所述两个不同方向可以是或可以不是彼此正交的。所述三个不同方向可以包括与所述两个不同方向正交的第三方向。多个器件结构可以被集成在相同电子设备中。例如，当器件结构(例如存储单元结构或晶体管结构)在截面图中被示出时，电子设备可以包括多个器件结构(例如存储单元结构或晶体管结构)，如将由电子设备的平面图示出的。多个器件结构可以布置成阵列和/或二维图案。

图1、2A、2B和3是示出根据示例实施方式的垂直型半导体器件的截面图、透视图和平面图。图4、5和6的每一个是示出根据示例实施方式的垂直型半导体器件的截面图。

具体地，图1是沿图3的线Ⅰ-Ⅰ’截取的截面图。图2A是图1中部分“A”的放大截面图，图2B是图2A中部分“B”的局部剖面透视图。图3示出沟道结构的布局图。图4至6的每一个示出图1中部分“A”的放大截面图。

在本说明书的所有附图中，基本垂直于衬底顶表面的方向被称作第一方向，基本平行于衬底顶表面并且基本彼此垂直的两个方向分别被称作第二方向和第三方向。另外，图中由箭头指示的方向和与其相反的方向被认为是相同方向。

参考图1、2A、2B和3，绝缘中间层和栅极可以被交替并重复地形成在衬底100上。沟道图案146a可以在第一方向延伸。半导体图案130可以形成在衬底100上，并且可以形成在沟道图案146a下面。连接结构171可以形成在半导体图案130和沟道图案146a之间，并且可以电连接半导体图案130与沟道图案146a。连接结构171可以包括接触沟道图案146a的底部边缘并接触半导体图案130的上表面的导电图案170a。

衬底100可以包括例如硅、锗等的半导体材料、或绝缘体上半导体(例如，二氧化硅上硅)。

半导体图案130可以具有柱状。在示例实施方式中，半导体图案130可以包括单晶材料，例如单晶硅。可替换地，半导体图案130可以包括诸如多晶硅的多晶材料。半导体图案130可以由杂质掺杂或可以无掺杂。

半导体图案130的上表面可以具有各种形状。

在示例实施方式中，半导体图案130的上表面可以是基本平坦的。在这种情况下，半导体图案130的上表面可以具有基本相同的高度，而不考虑其位置，如图2A和2B所示。

在示例实施方式中，半导体图案130的上表面可以包括突出部分。例如，半导体图案130的中央部分可以从半导体图案130的边缘部分突出，如图4所示。

在示例实施方式中，半导体图案130的上表面根据它的位置可以具有不同高度。例如，半导体图案130的上表面可以具有一斜面，如图5所示。

在示例实施方式中，沟道图案146a可以具有杯状，沟道图案146a的底部可以接触连接图案171。填充绝缘图案148a可以形成在沟道图案146a上以填充由具有杯状的沟道图案146a形成的内部空间。在示例实施方式中，沟道图案146a可以包括多晶硅，填充绝缘图案148a可以包括硅氧化物，但示例实施方式不限于此。沟道图案146a可以由杂质掺杂。

在示例实施方式中，沟道图案146a可以具有柱状。在这种情况下，填充绝缘图案148a可以不形成在沟道图案146a上。

沟道图案146a的底部可以与半导体图案130的上表面交叠。沟道图案146a的底部的宽度可以小于半导体图案130的上表面的宽度。

数据存储结构145可以沿沟道图案146a的外部侧壁布置。数据存储结构145可以包括隧道绝缘图案144b、电荷存储图案142b和第一阻挡图案140c。每个隧道绝缘图案144b、电荷存储图案142b和第一阻挡图案140c可以具有空心圆柱状。

在示例实施方式中，隧道绝缘图案144b可以包括氧化物，例如硅氧化物。电荷存储图案142b可以包括氮化物，例如硅氮化物。第一阻挡图案140c可以包括氧化物，例如硅氧化物。

数据存储结构145可以与半导体图案130的上表面间隔开。数据存储结构145的底部可以高于沟道图案146a的底部。

连接结构171可以在第一方向上形成在半导体图案130和沟道图案146a之间。因此，半导体图案130、连接结构171和沟道图案146a可以被顺序堆叠，并且可以形成具有柱状的沟道结构。半导体图案130和沟道图案146a可以被电连接到衬底100。

连接结构171可以包括导电图案170a和绝缘结构165。绝缘结构165可以接触导电图案170a的内部侧壁，并且可以形成在沟道图案146a和半导体图案130之间。

导电图案170a可以具有空心圆柱状，并且可以接触沟道图案146a的底部边缘和半导体图案130的上表面。绝缘结构165可以接触沟道图案146a的中央底部和半导体图案130的上表面。

在示例实施方式中，导电图案170a可以包括掺杂的多晶硅。沟道图案146a和半导体图案130可以通过导电图案170a彼此电连接。绝缘结构165可以形成在半导体图案130上，并且可以支撑沟道图案146a的底部。

根据半导体图案130上表面的形状，绝缘结构165和沟道图案146a每个的底部的形状可以改变。

在示例实施方式中，绝缘结构165和沟道图案146a的底部可以是基本平坦的，如图2A和2B所示。

在示例实施方式中，绝缘结构165和沟道图案146a的中央底部分别可以从绝缘结构165和沟道图案146a的底部边缘突出，如图4所示。

在示例实施方式中，绝缘结构165和沟道图案146a的底部可以具有一斜面，如图4所示。

绝缘结构165可以包括与包含在数据存储结构145中的材料相同或基本相同的材料。在示例实施方式中，绝缘结构165可以包括顺序堆叠的第一图案160a、第二图案162和第三图案164。第一图案160a可以包括与第一阻挡图案140c的材料相同或基本相同的材料，第二图案162可以包括与电荷存储图案142b的材料相同或基本相同的材料，第三图案164可以包括与隧道绝缘图案144b的材料相同或基本相同的材料。

绝缘结构165的侧壁沿第一方向可以是不平的，并且可以具有凹陷和凸起部分。在示例实施方式中，包括在绝缘结构165中的第一、第二和第三图案160a、162和164的至少一个可以从其余的横向突出。例如，第二图案162可以从第一和第三图案160a和164横向突出。例如，第一和第三图案160a和164的至少一个可以从第二图案162横向突出。

第一、第二和第三图案160a、162和164可以不从沟道图案146a的底部边缘横向突出。也就是，第一、第二和第三图案160a、162和164每个的宽度可以小于沟道图案146a的底部的宽度。

导电图案170a可以覆盖绝缘结构165的侧壁。导电图案170a可以填充由绝缘结构165的侧壁、半导体图案130的上表面和沟道图案146a的底部限定的空间。

在示例实施方式中，导电图案170a可以接触沟道图案146a的底部边缘，并且可以具有空心圆柱状。在这种情况下，连接结构171的宽度可以小于半导体图案130的上表面的宽度。

在示例实施方式中，导电图案170a可以接触沟道图案146a的底部边缘和沟道图案146a的下部侧壁。

在示例实施方式中，导电图案170a可以接触沟道图案146a的底部边缘、沟道图案146a的下部侧壁、数据存储结构145的底部和半导体图案130的上表面，如图6所示。

栅极可以包括第一栅极176a和多个第二栅极176b。

第一栅极176a可以作为接地选择线(GSL)。半导体图案130可以穿过第一栅极176a形成。

在示例实施方式中，一个第一栅极176a可以围绕半导体图案130。在示例实施方式中，多个第一栅极176a可以被形成为在第一方向上彼此间隔开，每个第一栅极176a可以围绕半导体图案130。

每个第二栅极176b可以作为字线或串选择线(SSL)。沟道图案146a可以穿过第二栅极176b形成。

在示例实施方式中，一个SSL或多个SSL可以形成在沟道图案146a上。多个字线可以形成在GSL和SSL之间。

第一和第二栅极176a和176b之间在第一方向上的第一距离可以大于第二栅极176b之间在第一方向上的第二距离。

在示例实施方式中，第一和第二栅极176a和176b可以包括具有低电阻的金属，例如钨、钛、钽、铂等，和/或金属氮化物，例如钛氮化物、钽氮化物等。第一和第二栅极176a和176b可以包括相同或基本相同的材料。

第一和第二栅极176a和176b可以在第三方向上布置，并且可以围绕多个沟道结构在第二方向上延伸。

在示例实施方式中，第二阻挡层174可以形成在第一栅极176a和半导体图案130之间及第二栅极176b和数据存储结构145之间。第二阻挡层174可以包括具有比第一阻挡图案140c的介电常数更高的介电常数的金属氧化物。第二阻挡层174可以覆盖第一和第二栅极176a和176b的表面，并且可以在第一方向上延伸。

在示例实施方式中，第二阻挡层174可以包括例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物、锆氧化物等。

绝缘中间层可以包括多个第一绝缘图案110a和第二绝缘图案172a。

在示例实施方式中，每个第一绝缘图案110a可以形成在第二栅极176b之间。包括第一绝缘图案110a、第二绝缘图案172a和第一绝缘图案110a的堆叠结构可以形成在第一栅极176a和第二栅极176b之间。形成第一绝缘图案110a之后，第二绝缘图案172a可以通过附加的沉积工艺形成。然而，第二绝缘图案172a可以包括与每个第一绝缘图案110a的材料相同或基本相同的材料。第一和第二绝缘图案110a和172a可以包括例如硅氧化物。第一和第二绝缘图案110a和172a可以由等离子体增强CVD工艺、高密度等离子体CVD工艺等形成。

第一绝缘图案110a可以形成在第一栅极176a和衬底100之间。

在第二方向上延伸的第一和第二栅极176a和176b可以被在第二方向上延伸的第一开口分开。第三绝缘图案178可以形成在第一开口的侧壁上。第三绝缘图案178可以包括例如硅氧化物。

第二开口可以由第三绝缘图案178限定，导电图案180可以形成为填充第二开口。导电图案180可以包括具有低电阻的金属，例如钨、钛、钽、铂等，和/或金属氮化物，例如钛氮化物、钽氮化物等。

导电图案180可以作为公共源线(CSL)。杂质区可以形成在衬底100的接触导电图案180的上部处。

衬垫150可以形成在填充绝缘图案148a、沟道图案146a和数据存储结构145上。位线接触塞(未示出)可以形成在衬垫150上，位线(未示出)可以形成在位线接触塞上。

在垂直型半导体器件中，半导体图案130和沟道图案146a可以通过连接结构171彼此电连接。因此，尽管堆叠在沟道图案146a上的第二栅极的数目可以增加，半导体图案130和沟道图案146a之间未连接的可能性也可以减小。

具体地，图12至16是半导体器件的一部分的放大截面图。

参考图7，第一模制结构111、下部牺牲层112和第二模制结构113可以被顺序形成在衬底100上。

衬底100可以包括例如硅和/或锗的半导体材料、或绝缘体上半导体。

在示例实施方式中，第一绝缘层110可以被形成在衬底100上，第一牺牲层120和第一绝缘层110可以交替形成在第一绝缘层110上以形成第一模制结构111。在示例实施方式中，多个第一牺牲层120和/或多个第一绝缘层110可以交替形成。在示例实施方式中，第一模制结构111的最上层可以是第一绝缘层110。在第一方向上第一牺牲层120的数量可以与在第一方向上后续形成的第一栅极的数量相同。当单元串包括一个GSL时，一个第一牺牲层120可以形成在第一绝缘层110上，如图7所示。

在示例实施方式中，第一绝缘层110和第一牺牲层120可以通过化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PE-CVD)工艺、原子层沉积(ALD)工艺等形成。直接接触衬底100的第一绝缘层110之一可以通过热氧化工艺形成。在示例实施方式中，直接接触衬底100的第一绝缘层110可以具有与其它第一绝缘层110的每个厚度不同的厚度。

在示例实施方式中，第一绝缘层110可以由硅氧化物形成。例如，第一绝缘层110可以包括等离子体增强正硅酸乙酯(PE-TEOS)、高密度等离子体(HDP)氧化物或等离子体增强氧化物(PEOX)。在示例实施方式中，第一牺牲层120可以相对第一绝缘层110具有蚀刻选择性。第一牺牲层120可以由例如硅氮化物构成。

下部牺牲层112可以形成在第一模制结构111上。下部牺牲层112可以包括相对第一和第二模制结构111和113、后续形成的沟道图案146a(参考图10)和半导体图案130(参考图8)具有蚀刻选择性的材料。也就是，下部牺牲层112可以包括相对于包含在第一和第二模制结构111和113中的氧化物和氮化物具有蚀刻选择性的材料。此外，下部牺牲图案112可以包括相对于包含在沟道图案146a和半导体图案130中的硅具有蚀刻选择性的材料。

在示例实施方式中，下部牺牲层112可以由具有比第一绝缘层110的蚀刻速度更高的蚀刻速度的硅氧化物形成。也就是，下部牺牲层112可以由在湿法蚀刻工艺中关于包含氢氟酸的蚀刻剂具有高蚀刻速度的硅氧化物形成。

在示例实施方式中，下部牺牲层112可以由与第一绝缘层110的材料不同的材料形成。可选择地，下部牺牲层112可以由与第一绝缘层110的材料相同或基本相同的材料形成，然而，该材料可以进一步由杂质掺杂。可选择地，下部牺牲层112可以由与第一绝缘层110的材料相同或基本相同的用杂质掺杂的材料形成，然而，下部牺牲层112的掺杂浓度可以高于第一绝缘层110的掺杂浓度。可选择地，下部牺牲层112可以利用与第一绝缘层110的材料相同或基本相同的材料形成，然而，可以在相对低温度下被沉积以便在其中具有多孔，因此可以具有比第一绝缘层110的蚀刻速度更高的蚀刻速度。

例如，当第一绝缘层110包括PEOX时，下部牺牲层112可以由例如硼正硅酸乙酯(BTEOS)、磷正硅酸乙酯(PTEOS)、硼磷正硅酸乙酯(BPTEOS)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)等形成，当第一绝缘层110包括等离子体增强正硅酸乙酯(PE-TEOS)时，下部牺牲层112可以包括例如PEOX、BTEOS、PTEOS、BPTEOS、BSG、PSG、BPSG等。另外，当第一绝缘层110包括高密度等离子体(HDP)氧化物时，下部牺牲层112可以包括例如PE-TEOS、PEOX、BTEOS、PTEOS、BPTEOS、BSG、PSG、BPSG等。

在示例实施方式中，当半导体图案130包括硅时，下部牺牲层112可以包括例如硅锗。

在示例实施方式中，下部牺牲层112可以被形成为具有大于后续形成的阻挡层140(参考图9)、电荷存储层142(参考图9)、隧道绝缘层144(参考图9)和沟道层146(参考图9)的厚度总和的厚度。

多个第一绝缘层110和多个第一牺牲层120可以被交替并重复形成在下部牺牲层112上，使得第二模制结构113可以被形成。第二模制结构113中的第一牺牲层120的数量可以与后续形成的第二栅极的数量相同或基本相同。也就是，第二模制结构113中的第一牺牲层120的数量可以与单元串中的字线和串选择线(SSL)的数量总和相同或基本相同。

参考图8，上部绝缘层124可以形成在第二模制结构113上。在示例实施方式中，上部绝缘层124可以通过CVD工艺、PECVD工艺和ALD工艺等形成。在示例实施方式中，上部绝缘层124可以由硅氧化物形成。可选择地，可以不形成上部绝缘层124。

多个孔126可以穿过上部绝缘层124、第一绝缘层110、第一牺牲层120和下部牺牲层112形成以暴露衬底100的上表面。半导体图案130可以形成为填充每个孔126的下部。

在示例实施方式中，硬掩模(未示出)可以形成在上部绝缘层124上，上部绝缘层124、第一绝缘层110、第一牺牲层120和下部牺牲层112可以利用硬掩模作为蚀刻掩模被各向异性地蚀刻以形成孔126。

在示例实施方式中，孔126可以布置在第二和第三方向上以限定孔阵列。

半导体图案130可以通过利用衬底100的暴露的上表面作为籽晶的选择外延生长(SEG)工艺形成。因此，根据衬底100的材料半导体图案130可以包括单晶硅或单晶锗。可选择地，非晶硅层可以形成为部分填充孔126，激光外延生长(LEG)工艺或固相外延(SPE)工艺可以被执行在非晶硅层上以形成半导体图案130。

在示例实施方式中，半导体图案130的上表面可以形成在下部牺牲层112的上表面和下表面之间。半导体图案130可以具有柱状。根据SEG工艺半导体图案130的上表面可以具有各种形状。

在示例实施方式中，半导体图案130的上表面可以是基本平坦的。

在示例实施方式中，半导体图案130的上表面可以具有突出部分。例如，半导体图案130的中央部分可以从半导体图案130的边缘部分突出。在这种情况下，图3的垂直半导体器件可以通过后续工艺被制造。

在示例实施方式中，半导体图案130的上表面可以具有一斜面。在这种情况下，图4的垂直半导体器件可以通过后续工艺被制造。

参考图9，阻挡层140、电荷存储层142、隧道绝缘层144和沟道层146可以被顺序地并共形地形成在孔126的内部侧壁、半导体图案130的上表面和上部绝缘层124上。填充绝缘层148可以形成在沟道层146上以充分填充孔126。

在示例实施方式中，阻挡层140可以由氧化物形成，例如硅氧化物，电荷存储层142可以由氮化物形成，例如硅氮化物，隧道绝缘层144可以由氧化物形成，例如硅氧化物。包括阻挡层140、电荷存储层142和隧道绝缘层144的结构可以作为电荷存储结构。

在示例实施方式中，沟道层146可以由例如掺杂多晶硅或未掺杂多晶硅形成。沟道层146的底部可以低于下部牺牲层112的上表面。

在示例实施方式中，填充绝缘层148可以由例如硅氧化物形成。

参考图10，在上部绝缘层124上的填充绝缘层148、沟道层146、隧道绝缘层144、电荷存储层142和阻挡层140可以通过回蚀工艺或化学机械抛光(CMP)工艺被去除。在孔126的上部中的填充绝缘层148、沟道层146、隧道绝缘层144、电荷存储层142和阻挡层140可以被部分去除以形成凹陷。衬垫层可以被形成以填充凹陷，并且可以被平坦化以形成衬垫150。在示例实施方式中，衬垫150可以由例如掺杂多晶硅或未掺杂多晶硅形成。

因此，第一初始阻挡图案140a、初始电荷存储图案142a、初始隧道绝缘图案144a、沟道图案146a和填充绝缘图案148a可以被形成在每个孔126中。第一初始阻挡图案140a可以接触半导体图案130的上表面。

第一开口152可以穿过上部绝缘层124、第二模制结构113、下部牺牲层112和第一模制结构111形成以暴露衬底100的上表面。

在示例实施方式中，硬掩模(未示出)可以形成在上部绝缘层124和衬垫150上，上部绝缘层124、第二模制结构113、下部牺牲层112和第一模制结构111可以利用硬掩模作为蚀刻掩模被各向异性地蚀刻以形成第一开口152。

在示例实施方式中，第一开口152可以在第二方向延伸，多个第一开口152可以形成为布置在第三方向上。因此，第一牺牲图案120a、第一绝缘图案110a和下部牺牲图案112a可以分别由第一牺牲层120、第一绝缘层110和下部牺牲层112形成。

参考图11，由第一开口152的侧壁暴露的下部牺牲图案112a可以被选择性蚀刻以形成第一间隙154。

下部牺牲图案112a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被去除。当下部牺牲图案112a包括硅氧化物时，第一间隙154可以通过利用包含氢氟酸的蚀刻剂的湿法蚀刻工艺形成。第一初始阻挡图案140a的一部分可以通过第一间隙154被暴露。

下文中，图1的部分“A”的放大图将参考图12至16被描述。

参考图12，由第一间隙154暴露的第一初始阻挡图案140a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被选择性蚀刻。在示例实施方式中，由第一间隙154暴露的第一初始阻挡图案140a可以通过利用包含氢氟酸的蚀刻剂的湿法蚀刻工艺被选择性蚀刻。

第一初始阻挡图案140a可以通过蚀刻工艺被分成在第一方向延伸的第二初始阻挡图案140b和在半导体图案130上的第一初始图案160。初始电荷存储图案142a的一部分可以通过第一间隙154被暴露。

在蚀刻工艺期间，由第一间隙154和第一开口152的侧壁暴露的第一绝缘图案110a的一部分可以被蚀刻，使得第一间隙154在第一方向的宽度和第一开口152的一部分在第三方向的宽度可以轻微增加。

参考图13，由第一间隙154暴露的初始电荷存储图案142a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被选择性蚀刻。在示例实施方式中，由第一间隙154暴露的第一初始电荷存储图案142a可以通过利用包含硫酸或磷酸的蚀刻剂的湿法蚀刻工艺被选择性蚀刻。

第一初始电荷存储图案142a通过蚀刻工艺可以被分成在第一方向延伸的电荷存储图案142b和在第一初始图案160上的第二图案162。初始隧道绝缘图案144a的一部分可以通过第一间隙154被暴露。第二图案162的宽度可以小于沟道图案146a的底部的宽度。

在蚀刻工艺期间，由第一开口152暴露的第一牺牲图案120a的一部分可以被蚀刻，使得第一开口152的一部分在第三方向的宽度可以轻微增加。

参考图14，由第一间隙154暴露的初始隧道绝缘图案144a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被选择性蚀刻。在示例实施方式中，由第一间隙154暴露的第一初始隧道绝缘图案144a可以通过利用包含氢氟酸的蚀刻剂的湿法蚀刻工艺被选择性蚀刻。

初始隧道绝缘图案144a通过蚀刻工艺可以被分成在第一方向延伸的隧道绝缘图案144b和在第二图案162上的第三图案164。第三图案164的宽度可以小于沟道图案146a的底部的宽度，使得沟道图案146a的底部可以覆盖第三图案164的上表面。

在蚀刻工艺期间，第二初始阻挡图案140b和第一初始图案160可以被部分蚀刻以分别形成第一阻挡图案140c和第一图案160a。第一图案160a的宽度可以小于沟道图案146a的底部的宽度。

因此，包含顺序堆叠的第一、第二和第三图案160a、162和164的绝缘结构165可以被形成在半导体图案130上。绝缘结构165可以形成在沟道图案146a下面以支撑沟道图案146a，并且可以具有柱状。

在示例实施方式中，绝缘结构165的侧壁沿第一方向可以是不平的，并且可以具有凹陷和凸起部分。也就是，第一、第二和第三图案160a、162和164的至少一个可以在横向方向上从其余突出。例如，第二图案162可以在横向方向上从第一和第三图案160a和164突出。

在示例实施方式中，绝缘结构165的侧壁可以不是不平的。也就是，第一、第二和第三图案160a、162和164可以在横向方向上不从其余突出。

在蚀刻工艺期间，由第一间隙154暴露的第一绝缘图案110a和由第一开口152暴露的第一绝缘图案110a的侧壁可以被部分蚀刻，使得第一间隙154在第一方向的宽度和第一开口152在第三方向的宽度可以轻微增加。

参考图15，导电层170可以被共形地形成在第一开口152的侧壁和底部、间隙154的内壁、上部绝缘层124(参考图11)和衬垫150的上表面(参考图11)上。导电层170可以包括掺杂多晶硅或未掺杂多晶硅。导电层170可以通过ALD工艺或CVD工艺形成。

导电层170可以覆盖绝缘结构165的侧壁。导电层170可以充分填充由沟道图案146a的底部、绝缘结构165的侧壁和半导体图案130的上表面限定的凹槽。该凹槽可以具有弯曲状。

在示例实施方式中，在第一开口152的侧壁和底部上的导电层170可以具有第一厚度。然而，填充所述凹槽的导电层170可以具有大于第一厚度的第二厚度。

参考图16，在第一开口152的侧壁和底部、第一间隙154的内壁、上部绝缘层124(参考图11)和衬垫150(参考图11)上的导电层170可以通过例如湿法蚀刻工艺或各向同性干法蚀刻工艺被各向同性地蚀刻，导电层170在所述凹槽中的一部分可以留下以形成导电图案170a。在示例实施方式中，导电层170可以通过各向同性蚀刻工艺被去除第一厚度的量。

导电图案170a可以覆盖绝缘结构165的侧壁。导电图案170a可以接触沟道图案146a的底部边缘和半导体图案130的上表面，并且可以具有空心圆柱状。因此，半导体图案130和沟道图案146a通过导电图案170a可以被彼此电连接。

也就是，包括绝缘结构165和导电图案170a的连接结构171可以形成在半导体图案130和沟道图案146a之间。半导体图案130和沟道图案146a可以在第一方向被彼此间隔开。

在示例实施方式中，导电图案170a可以通过各向同性蚀刻工艺共形地形成在所述凹槽中、在沟道图案146a的侧壁上和在第一间隙154上，如图6所示。

参考图17，第二绝缘层172可以形成在第一开口152的侧壁和底部、上部绝缘层124和衬垫150上以填充第一间隙154。第二绝缘层172可以包括硅氧化物。在示例实施方式中，第二绝缘层172可以由与第一绝缘图案110a的材料相同或基本相同的材料构成。

第二绝缘层172可以通过ALD工艺或CVD工艺形成。

参考图18，第一开口152的侧壁和底部、上部绝缘层124和衬垫150上的第二绝缘层172可以通过例如湿法蚀刻工艺或各向同性干法蚀刻工艺被各向同性地蚀刻。因此，第二绝缘图案172a可以形成在第一间隙154中。

参考图19，第一牺牲图案120a可以被去除以形成第二间隙156。第一阻挡图案140c和半导体图案130的侧壁通过第二间隙156可以被部分暴露。在示例实施方式中，第一牺牲图案120a可以通过例如湿法蚀刻工艺或各向同性干法蚀刻工艺被各向同性地蚀刻。例如，由第一开口152暴露的第一牺牲图案120a可以通过利用包含硫酸或磷酸的蚀刻剂的湿法蚀刻工艺被去除。

参考图20，第二阻挡层174可以形成在第一阻挡图案140c的侧壁、半导体图案130的侧壁、第二间隙156的内壁、第一绝缘图案110a、上部绝缘层124、衬垫150和衬底100上。第一栅极176a和第二栅极176b可以分别形成在第二阻挡层174上以填充第二间隙156。

在示例实施方式中，第二阻挡层174可以由金属氧化物形成，例如铝氧化物、铪氧化物、镧氧化物、镧铝氧化物、镧铪氧化物、铪铝氧化物、钛氧化物、钽氧化物、锆氧化物等。

为形成第一和第二栅极176a和176b，栅电极层可以形成在第二阻挡层174上以填充第二间隙156。栅电极层可以由金属和/或金属氮化物形成。在示例实施方式中，栅电极层可以由具有低电阻的金属(例如钨、钛、钽、铂等)和金属氮化物(例如钛氮化物、钽氮化物等)形成。栅电极层可以被部分蚀刻以在第二间隙156中分别形成第一和第二栅极176a和176b。在示例实施方式中，第一电极层可以通过湿法蚀刻工艺被部分蚀刻。

第一栅极176a可以形成在半导体图案130的侧壁上，并且可以作为GSL。第二栅极176b可以形成在沟道图案146a的侧壁上，并且可以作为字线或SSL。

在示例实施方式中，每个第一和第二栅极176a和176b可以部分填充第二间隙156。因此，由于第一和第二栅极176a和176b导致第一开口152的侧壁沿第一方向可以是不平的。在示例实施方式中，每个第一和第二栅极176a和176b可以充分填充第二间隙156。

参考图21，第三绝缘层可以沿第一开口152的底部和侧壁形成在第二阻挡层174上。在第一开口152的底部上的第三绝缘层可以被各向异性地蚀刻以形成暴露衬底100的上表面的第三绝缘图案178。此外，第一开口152可以通过第三绝缘图案178被转变为第二开口(未示出)。杂质可以被掺杂到由第二开口暴露的衬底100中，使得可以形成杂质区。导电图案180可以形成为填充第二开口。导电图案180可以作为CSL。

具体地，导电层可以形成为填充第二开口，并且可以被平坦化直到第二阻挡层174的上表面可以被暴露以形成导电图案180。导电层可以由金属和/或金属氮化物形成。在示例实施方式中，导电层可以包括具有低电阻的金属，例如钨、钛、钽、铂等，和/或金属氮化物，例如钛氮化物、钽氮化物等。

位线接触(未示出)和位线(未示出)可以形成在衬垫150上，并且可以电连接到衬垫150。因此，垂直半导体器件可以被制造。

图22是示出根据示例实施方式的垂直存储器件的垂直截面图，图23是图22中的垂直存储器件的部分“C”的放大截面图。垂直存储器件除半导体图案外可以与图1、2A、2B和3的垂直存储器件相同或基本相同。

参考图22和23，沟道图案146a可以形成为在第一方向与衬底100间隔开。连接结构211可以形成在衬底100和沟道图案146a之间，并且可以电连接到衬底100和沟道图案146a。多个栅极232可以围绕沟道图案146a，并且可以在第二方向延伸。包含隧道绝缘图案144b、电荷存储图案142b和第一阻挡图案140c的数据存储结构145可以形成在沟道图案146a和栅极232之间。隧道绝缘图案144b、电荷存储图案142b和第一阻挡图案140c可以顺序堆叠在沟道图案146a上。

沟道图案146a可以与参考图1、2A、2B和3示出的沟道图案相同或基本相同。然而，没有半导体图案可以形成在沟道图案146a下面，使得沟道图案146a的底部可以是基本平坦的。填充绝缘图案148a可以形成在沟道图案146a上以填充由沟道图案146a形成的内部空间。

数据存储结构145可以覆盖沟道图案146a的侧壁。数据存储结构145可以与参考图1、2A、2B和3示出的数据存储结构相同或基本相同。

连接结构211可以在第一方向上形成在衬底100和沟道图案146a之间。

连接结构211可以包括导电图案210和绝缘结构205。导电图案210可以具有空心圆柱状，并且可以接触沟道图案146a的底部边缘和衬底100。绝缘结构205可以接触导电图案210的内部侧壁、沟道图案146a的中央底部和衬底100。这里，连接结构211可以具有柱状。

衬底100和沟道图案146a可以经由导电图案210被彼此电连接。

绝缘结构205可以包括与包含在数据存储结构145中的材料相同或基本相同的材料。在示例实施方式中，绝缘结构205可以包括：包含与第一阻挡图案140c的材料相同的材料的第一图案200a、包含与电荷存储图案142b的材料相同的材料的第二图案202和包含与隧道绝缘图案144b的材料相同的材料的第三图案204，第一、第二和第三图案200a、202和204可以被顺序堆叠。

绝缘结构205的侧壁沿第一方向可以是不平的，并且可以具有凹陷和凸起部分。也就是，第一、第二和第三图案200a、202和204的至少一个可以在横向方向上从其余突出。例如，第一和第三图案200a和204可以在横向方向上从第二图案202突出。可选择地，第二图案202可以在横向方向上从第一和第三图案200a和204突出，如图1所示，这里第二图案162从第一和第三图案160a和164突出。

第一至第三图案200a、202和204可以不在横向方向上从沟道图案146a的底部边缘突出。也就是，每个第一、第二和第三图案200a、202和204的宽度可以小于沟道图案146a的底部的宽度。

导电图案210可以填充由绝缘结构205的侧壁、衬底100的上表面和沟道图案146a的底部限定的凹陷。

每个栅极232可以作为GSL、字线或SSL。在示例实施方式中，在最低高度的至少一个栅极232可以作为GSL，在最高高度的至少一个栅极232可以作为SSL。GSL和SSL之间的一些栅极232可以作为字线。

覆盖栅极232的侧壁和底部的第二阻挡层230可以被进一步形成。

多个绝缘图案110a和220可以形成在衬底100和在最低高度的栅极232之间并且在相邻的栅极232之间。

在示例实施方式中，多个第一绝缘图案110a可以分别形成在栅极232之间。包含第二绝缘图案220和第一绝缘图案110a的堆叠结构可以形成在衬底100和在最低高度的栅极232之间。形成第一绝缘图案110a之后，第二绝缘图案220可以通过沉积工艺被形成。然而，第二绝缘图案220可以包括与第一绝缘图案110a的材料相同或基本相同的材料。第一和第二绝缘图案110a和220可以包括例如硅氧化物。

在衬底100和在最低高度的栅极232之间在第一方向上的第一距离可以大于栅极232之间在第一方向上的第二距离。

第三绝缘图案240和导电图案242可以被进一步形成，并且可以分别与参考图1、2A、2B和3示出的第三绝缘图案和导电图案相同或基本相同、或者类似。

位线接触(未示出)和位线(未示出)可以进一步形成在衬垫150上，并且位线接触和位线可以电连接到衬垫150。

图24至31是示出根据示例实施方式的制造半导体器件的方法的截面图。具体地，图28至30是放大截面图。

参考图24，下部牺牲层112可以形成在衬底100上。第一绝缘层110和第一牺牲层120可以交替并重复地形成在下部牺牲层112上，使得模制结构可以被形成。

下部牺牲层112可以直接形成在衬底100上。

下部牺牲层112可以包括相对模制结构和后续形成的沟道图案具有蚀刻选择性的材料。也就是，下部牺牲图案112可以包括相对模制结构中的氧化物和氮化物及包含在后续形成的沟道图案中的硅具有蚀刻选择性的材料。

在示例实施方式中，下部牺牲层112可以由具有比第一绝缘层110的蚀刻速度更高蚀刻速度的硅氧化物形成。在示例实施方式中，当衬底100包括单晶硅时，下部牺牲层112可以由硅锗形成。可选择地，下部牺牲层112可以由与参考图7示出的下部牺牲层的材料相同或基本相同或类似的材料形成。

在示例实施方式中，下部牺牲层112可以形成为具有大于后续形成的阻挡层、电荷存储层、隧道绝缘层和沟道层的厚度总和的厚度。

在模制结构中的第一牺牲层120的数量可以与单元串中栅极的数量相同或基本相同。

在示例实施方式中，第一绝缘层110可以由例如硅氧化物形成。在示例实施方式中，第一牺牲层120可以由相对第一绝缘层110具有蚀刻选择性的材料构成。例如，第一牺牲层120可以由例如硅氮化物形成。

参考图25，上部绝缘层124可以形成在模制结构上。多个孔126可以穿过上部绝缘层124、第一绝缘层110、第一牺牲层120和下部牺牲层112形成以暴露衬底100的上表面。在用于形成孔126的蚀刻工艺期间，优选地，衬底100的上表面可以不被过蚀刻。阻挡层140、电荷存储层142、隧道绝缘层144和沟道层146可以顺序形成在孔126的内壁、衬底100的上表面和上部绝缘层124的上表面上。填充绝缘层148可以形成在沟道层146上以填充每个孔126。

与参考图8和9示出的工艺相同或基本相同或者类似的工艺可以被执行。然而，形成孔126之后，没有半导体图案可以形成在每个孔126中。

参考图26，在上部绝缘层124上的填充绝缘层148、沟道层146、隧道绝缘层144、电荷存储层142和阻挡层140可以被去除。形成在孔126的上部中的填充绝缘层148、沟道层146、隧道绝缘层144、电荷存储层142和阻挡层140可以被部分去除以形成凹陷。衬垫层可以被形成以填充该凹陷，并且可以被平坦化直到上部绝缘层的上表面可以被暴露以形成衬垫150。

因此，第一初始阻挡图案140a、初始电荷存储图案142a、初始隧道绝缘图案144a、沟道图案146a和填充绝缘图案148a可以形成在每个孔126中。第一初始阻挡图案140a可以接触衬底100的上表面。

第一开口152可以穿过上部绝缘层124、模制结构和下部牺牲层112形成以暴露衬底100的上表面。

与参考图10示出的工艺相同或基本相同或者类似的工艺可以被执行。

参考图27，由第一开口152的侧壁暴露的下部牺牲图案112a可以被选择性去除以形成第一间隙154a。

下部牺牲图案112a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被去除。当下部牺牲图案112a包括硅氧化物时，第一间隙154a可以通过利用包含氢氟酸的蚀刻剂的湿法蚀刻工艺形成。第一初始阻挡图案140a和衬底100的部分可以通过第一间隙154a被暴露。

下文中，将参考作为图27的部分“D”的放大图的图28到30来描述。

参考图28，由第一间隙154a暴露的第一初始阻挡图案140a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被选择性蚀刻。

当蚀刻工艺被执行时，第一初始阻挡图案140a可以被分成在第一方向延伸的第二初始阻挡图案140b和在衬底100上的第一初始图案200。初始电荷存储图案142a可以通过第一间隙154a被部分暴露。

参考图29，由第一间隙154a暴露的初始电荷存储图案142a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被部分蚀刻。

因此，初始电荷存储图案142a可以被分成在第一方向延伸的电荷存储图案142b和在第一初始图案200上的第二图案202。第二图案202的宽度可以通过蚀刻工艺被控制。初始隧道绝缘图案144a可以通过第一间隙154a被部分暴露。

参考图30，由第一间隙154a暴露的初始隧道绝缘图案144a可以通过例如湿法蚀刻、各向同性干法蚀刻等的各向同性蚀刻工艺被选择性蚀刻。

因此，初始隧道绝缘图案144a可以被分成在第一方向延伸的隧道绝缘图案144b和在第二图案202上的第三图案204。沟道图案146a可以通过第一间隙154a被部分暴露。

在蚀刻工艺期间，第二初始阻挡图案140b和第一初始图案200可以被部分蚀刻以分别形成第一阻挡图案140c和第一图案200a。

因此，包括顺序堆叠的第一、第二和第三图案200a、202和204的绝缘结构205可以形成在衬底100上。绝缘结构205可以形成在沟道图案146a下面以支撑沟道图案146a，并且可以具有柱状。

在示例实施方式中，绝缘结构205的侧壁沿第一方向可以是不平的，并且可以具有凹陷和凸起部分。也就是，第一、第二和第三图案200a、202和204的至少一个可以在横向方向上从其余突出。

参考图31，导电层可以形成在第一开口152的侧壁和底部、第一间隙154a的内壁、上部绝缘层124(参考图27)和衬垫150的上表面(参考图27)上。

在第一开口152的侧壁和底部、第一间隙154a的内壁、上部绝缘层124(参考图27)和衬垫150(参考图27)上的导电层可以通过例如湿法蚀刻工艺或各向同性干法蚀刻工艺被各向同性地蚀刻，在由沟道图案146a的底部、绝缘结构205的侧壁和衬底100的上表面限定的凹槽中的导电层可以留下以形成导电图案210。

与参考图15和16示出的工艺相同或基本相同或者类似的工艺可以被执行。

此后，与参考图17至21示出的工艺相同或基本相同或者类似的工艺可以被执行，使得图22和23中示出的半导体器件可以被制造。

以上的半导体器件可以应用于多种类型的系统，例如计算系统。

图32是示出根据示例实施方式的系统的方框图。

参考图32，数据处理系统400可以包括连接到系统总线405的中央处理器(CPU)420、随机存取存储器(RAM)430、用户接口440、诸如基带芯片组的调制解调器450、和存储系统410。存储系统410可以包括存储器件412和存储控制器411。存储器件412可以包括根据示例实施方式的以上半导体器件之一。存储器件412可以稳定地存储由CPU 420处理的数据和/或输入数据。存储控制器411可以控制存储器件412。存储器件412和存储控制器411可以彼此联接，使得存储系统410可以作为存储卡或固态硬盘(SSD)等。如果数据处理系统400是移动设备，系统400还可以包括用于提供电压的电池。在示例实施方式中，数据处理系统400还可以包括例如应用芯片组、照相机图像处理器、移动DRAM。

应该理解，这里描述的示例实施方式应该被认为仅是示例性的意思并且不是为了限制。根据示例实施方式的每个器件或方法中的特征或方面的描述通常应该被认为对于根据示例实施方式的其他器件或方法中的其他类似特征或方面是可用的。尽管示例实施方式已经被具体示出和描述，本领域的技术人员将理解，可以在其中进行形式和细节上的改变而不背离权利要求的精神和范围。

本申请要求享有2015年9月9日在韩国知识产权局(KIPO)提交的韩国专利申请No.10-2015-0127841的优先权，其内容通过全文引用合并于此。

Claims

1.一种半导体器件，包括：

衬底；

在所述衬底上交替并重复堆叠的多个绝缘图案和多个栅极；

在垂直于所述衬底的上表面的第一方向上延伸穿过所述栅极的沟道图案；

在所述沟道图案和所述衬底之间的半导体图案；以及

在所述沟道图案和所述半导体图案之间的导电图案，

所述导电图案将所述沟道图案电连接到所述半导体图案，

所述导电图案接触所述沟道图案的底部边缘和所述半导体图案的上表面。

2.权利要求1所述的器件，其中所述导电图案包括多晶硅。

3.权利要求1所述的器件，其中所述导电图案直接接触所述沟道图案的所述底部边缘。

4.权利要求1所述的器件，其中所述导电图案接触所述沟道图案的所述底部边缘和下部侧壁。

5.权利要求1所述的器件，还包括：

在所述沟道图案和所述半导体图案之间的绝缘结构，其中所述绝缘结构接触所述导电图案的内部侧壁。

6.权利要求5所述的器件，还包括：

在所述沟道图案和所述栅极之间的数据存储结构，其中所述数据存储结构包括隧道绝缘图案、电荷存储图案和阻挡图案。

7.权利要求6所述的器件，其中所述导电图案接触所述沟道图案的所述底部边缘、所述沟道图案的下部侧壁和所述数据存储结构的底部。

8.权利要求5所述的器件，其中

所述绝缘结构包括多个堆叠图案，以及

所述堆叠图案中的至少一个在横向方向上从所述堆叠图案中的不同的一个突出。

9.权利要求8所述的器件，其中所述绝缘结构的每个所述堆叠图案的宽度小于所述沟道图案的底部的宽度。

10.权利要求1所述的器件，还包括：

围绕所述半导体图案的侧壁的下栅极，其中

所述下栅极在平行于所述衬底的所述上表面的方向上延伸。

11.一种半导体器件，包括：

衬底；

衬底上的多个栅极，所述栅极在垂直于所述衬底的上表面的第一方向上彼此间隔开并且与所述衬底间隔开；

在所述第一方向上延伸穿过所述栅极的沟道结构，所述沟道结构与所述衬底的所述上表面间隔开，所述沟道结构包括沟道图案和沿所述沟道图案的侧壁延伸的数据存储结构；以及

在所述沟道图案和所述衬底之间的导电图案，所述导电图案将所述沟道图案电连接到所述衬底，

所述导电图案接触所述沟道图案的底部边缘和所述衬底的所述上表面。

12.权利要求11所述的器件，还包括：

在所述沟道图案和所述衬底之间的绝缘结构，其中所述绝缘结构接触所述导电图案的内部侧壁。

13.权利要求11所述的器件，其中

所述绝缘结构包括堆叠图案，以及

所述堆叠图案包括与所述数据存储结构中的材料相同的材料。

14.权利要求11所述的器件，其中所述数据存储结构的底部在所述沟道图案的底部的上方。

15.权利要求11所述的器件，还包括：

在所述衬底和所述导电图案之间的半导体图案；以及

围绕所述半导体图案的侧壁的下栅极，其中

所述下栅极在平行于所述衬底的所述上表面的方向上延伸。

16.一种制造半导体器件的方法，所述方法包括：

在衬底上形成一结构，

所述结构包括顺序堆叠的第一模制结构、下部牺牲图案和第二模制结构，以及

所述结构限定穿过其的沟道孔，该沟道孔暴露出所述衬底；

在所述沟道孔的下部中形成半导体图案，所述半导体图案接触所述衬底；

在所述沟道孔中顺序形成初始数据存储结构和沟道图案；

去除所述下部牺牲图案以形成暴露所述初始数据存储结构的第一间隙；

在所述沟道图案的侧壁上形成数据存储结构以及在所述沟道图案的底部上形成绝缘结构，所述形成数据存储结构和所述形成绝缘结构包括通过所述第一间隙部分地蚀刻所述初始数据存储结构直到所述沟道图案的所述侧壁被暴露；

沿所述绝缘结构的侧壁形成导电图案，所述导电图案将所述沟道图案电连接到所述半导体图案；以及

在所述衬底上形成第一栅极和多个第二栅极，所述第一栅极围绕所述半导体图案并在平行于所述衬底的上表面的第二方向上延伸，每个所述第二栅极围绕所述数据存储结构并在所述第二方向上延伸。

17.权利要求16所述的方法，其中所述半导体图案的上表面形成在所述下部牺牲图案的上表面和所述下部牺牲图案的下表面之间。

18.权利要求16所述的方法，其中

所述下部牺牲图案包括相对于所述第一模制结构、所述第二模制结构、所述半导体图案和所述沟道图案具有蚀刻选择性的材料。

19.权利要求16所述的方法，其中所述去除所述下部牺牲图案包括：

穿过所述第一模制结构、所述下部牺牲图案和所述第二模制结构形成第一开口；以及

各向同性地蚀刻由所述第一开口暴露的所述下部牺牲图案以形成所述第一间隙。

20.权利要求19所述的方法，其中所述形成所述导电图案包括：

沿所述第一开口和所述第一间隙的内壁共形地形成导电层；以及

各向同性地并部分地蚀刻所述导电层使得所述导电层留在所述绝缘结构的所述侧壁上。

21.一种半导体器件，包括：

衬底；

所述衬底上的沟道图案，所述沟道图案在垂直于所述衬底的上表面的第一方向上延伸；

在所述衬底和所述沟道图案的底面的边缘部分之间的导电图案，所述导电图案通过所述沟道图案的所述底面的所述边缘部分电连接到所述沟道图案；

围绕所述沟道图案的数据存储结构；以及

围绕所述数据存储结构的多个栅极，所述多个栅极在所述衬底上方在所述第一方向上彼此间隔开。

22.权利要求21所述的器件，还包括：

在所述衬底和所述沟道图案的所述底面的中央部分之间的绝缘结构，其中

所述导电图案围绕所述绝缘结构。

23.权利要求21所述的器件，其中

所述绝缘结构包括顺序堆叠在彼此上面并且被所述导电图案围绕的第一图案、第二图案和第三图案，

所述第二图案的宽度与所述第一和第三图案的宽度不同。

24.权利要求23所述的器件，其中

所述数据存储结构包括隧道绝缘图案、电荷存储图案和阻挡图案，以及

所述第一到第三图案分别包括与所述阻挡图案、所述电荷存储图案和所述隧道绝缘图案相同的材料。

25.权利要求21所述的器件，还包括：

在所述衬底上的半导体图案，其中

所述导电图案在所述半导体图案之上，以及

所述导电图案将所述沟道图案电连接到所述半导体图案。