CN103367317B - 半导体器件、其制造方法以及包括其的系统 - Google Patents

半导体器件、其制造方法以及包括其的系统 Download PDF

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Abstract

本发明提供一种半导体器件、制造该半导体器件的方法以及包括半导体器件的系统。该半导体器件可以包括：包括第一结区和第二结区的基板；被埋在基板中的字线；设置在字线上方以交叉字线的位线；第一接触，设置在基板和位线之间并且电连接到第一结区；以及第二接触，设置在位线之间并且电连接到第二结区。第二接触的下部分与第二结区的重叠区域可以大于第二接触的上部分与第二结区的重叠区域。

Description

半导体器件、其制造方法以及包括其的系统
技术领域
本发明构思的实施方式涉及半导体器件、半导体器件的制造方法、以及包括该半导体器件的系统。
背景技术
因为功能多、尺寸小和价格低的特点，半导体器件被认为是电子产业中的重要元件。需要更高集成度的半导体存储器件以满足消费者对于优良性能和低廉价格的需求。在半导体存储器件的情形下，提高集成是尤其期望的，因为集成度是决定最终产品价格的重要因素。然而，提高集成度所需的极其昂贵的工艺设备对提高半导体存储器件的集成设定了实际限制。为了克服这样的限制，已经进行了发展用于提高半导体存储器件的集成度的新的半导体制造技术的各种研究。
发明内容
在一个实施方式中，一种半导体器件包括形成在半导体基板中的器件隔离层。该器件隔离层限定每个均包括第一结区和第二结区的有源区。该器件还包括：被掩埋在半导体基板中的至少两条相邻的字线，该至少两条相邻的字线每条均具有形成在其上并且在有源区上方延伸的字线盖层；多条位线，延伸跨过至少两条相邻的字线；第一接触，使第一结区和多条位线中的相应一条电互连；第二接触，所述第二接触的至少之一电耦接到第二结区的相应一个；以及分隔壁，在至少两个相邻的字线盖层之间延伸，该分隔壁位于相邻的两个第二接触之间。至少一个第二接触的一部分可以设置在相邻的字线盖层的侧壁之间。
附图说明
通过以下结合附图的简要描述，示例实施方式将被更清晰地理解。附图显示了在此所述的非限制性的示例实施方式。
图1A至图15A是平面图，示例性地示出根据本发明构思的示例实施方式的制造半导体器件的方法；
图1B至图15B分别是沿图1A至图15A的线A-A截取的截面图；
图1C至图15C分别是沿图1A至图15A的线B-B截取的截面图；
图5D是沿图5A的线C-C截取的截面图；
图6D是沿图6A的线C-C截取的截面图；
图6E是根据另一实施方式的沿图6A的线A-A截取的截面图；
图16A至图20A是平面图，示例性地示出根据本发明构思的其它实例实施方式制造半导体器件的方法；
图16B至图20B分别是沿图16A至图20A的线A-A截取的截面图；
图16C至图20C分别是沿图16A至图20A的线B-B截取的截面图；
图21A是平面图，示例性地示出根据本发明构思的另一示例实施方式的制造半导体器件的方法；
图21B是沿图21A的线A-A截取的截面图；
图21C是沿图21A的线B-B截取的截面图；
图22A是平面图，示例性地示出根据本发明构思的其它示例实施方式的制造半导体器件的方法；
图22B是沿图22A的线A-A截取的截面图；
图22C是沿图22A的线B-B截取的截面图；
图23至图26示出根据本发明构思的其它示例实施方式的制造半导体器件的方法，以及是沿图15A的线A-A截取的截面图；
图27至图29示出根据本发明构思的其它示例实施方式的制造半导体器件的方法，以及是沿图15A的线A-A截取的截面图；
图30A至图39A示出根据本发明构思的其它示例实施方式的制造半导体器件的方法，以及是沿图15A的线A-A截取的截面图；
图30B至图39B是沿图15A的线B-B截取的截面图；
图33C是沿图4A的线C-C截取的截面图；
图34C是沿图6A的线C-C截取的截面图；
图40和图41示出根据本发明构思的其它示例实施方式的制造半导体器件的方法，以及是沿图15A的线A-A截取的截面图；
图42和图43示出根据本发明构思的其它示例实施方式的制造半导体器件的方法，以及是沿图15A的线A-A截取的截面图；
图44A是包括根据本发明构思的示例实施方式的半导体器件的存储卡的框图；
图44B是包括根据本发明构思的示例实施方式的半导体器件的信息处理系统的框图。
应该注意到，这些图旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性且旨在补充以下提供的书面描述。然而，这些图不是按比例绘制且可以不精确地反映任何给出实施方式的精确结构或性能特性，且不应被解释为限定或限制由示例实施方式包含的值的范围或性能。例如，为了清晰，可以减小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同图中的类似或相同附图标记的使用旨在表示类似或相同元件或特征的存在。
具体实施方式
现在将参考附图更全面地描述本发明构思的示例实施方式，在附图中显示出示例实施方式。然而，本发明构思的示例实施方式可以具体化为许多不同形式，且不应被理解为限于在此阐述的实施方式，而是，提供这些示例实施方式使得本公开将全面和完整，并将示例实施方式的构思全面地传达给本领域的普通技术人员。在图中，为了清晰，夸大了层和区域的厚度。在图中相同的附图标记表示相同的元件，因而将省略它们的描述。
将理解，当一元件被称为“连接”或“耦接”到另一元件时，它可以直接连接或耦接到所述另一元件或者可以存在居间元件。相反，当一元件被称为“直接连接”或“直接耦接”到另一元件时，没有居间元件存在。相同的附图标记始终表示相同的元件。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意和所有组合。用于描述元件或层之间的关系的其它词应该以类似的方式解释（例如，“在……之间”与“直接在……之间”，“相邻”与“直接相邻”，“在……上”与“直接在……上”）。
将理解，虽然术语“第一”、“第二”等可以用于此来描述不同的元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应受这些术语限制。这些术语仅用于区分一个元件、部件、区域、层或部分与另一元件、部件、区域、层或部分。因而，以下讨论的第一元件、部件、区 域、层或部分可以被称为第二元件、部件、区域、层或部分，而不脱离示例实施方式的教导。
为了便于描述，可以在此使用空间关系术语，诸如“在……下面”、“以下”、“下”、“在……上”、“上”等来描述一个元件或特征与其它元件或特征如图中所示的关系。将理解，空间相对术语旨在包含除了图中所描绘的取向之外，装置在使用或操作中的不同取向。例如，如果在图中的装置被翻转，则被描述为在其它元件或特征“下”或“下面”的元件可以取向为在所述其它元件或特征“上"。因而，示例性术语“在……下”可以包含上和下两种取向。装置可以被另外地取向（旋转90度或其它取向）并且在此使用的空间相关描述语可以被相应地解释。
在此使用的术语仅用于描述特定实施方式，不意欲限制实例实施方式。在此使用时，单数形式也旨在包括复数形式，除非上下文清晰地另外表示。还将理解，如果在此使用术语“包括”、“包含”表示所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。
在此参考截面图示描述了本发明构思的实例实施方式，其中截面图示是示例实施方式的理想化的实例实施方式（和中间结构）的示意性图示。因此，由于例如制造技术和/或公差引起的图示形状的偏离是可以预期的。因而，本发明构思的示例实施方式不应被理解为限于在此示出的区域的具体形状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的注入区可具有在其边缘的圆化或弯曲的注入浓度特征和/或注入浓度梯度，而不是注入区到非注入区的二元变化。同样地，通过注入形成的埋入区可导致埋入区与通过其发生注入的表面之间的区域中的一些注入。因而，在图中示出的区域本质上是示意性的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实施方式的范围。
除非另外地定义，在此使用的所有术语（包括技术和科学术语）具有与本发明构思的示例实施方式所属的领域中的普通技术人员通常理解的相同含义。还将理解，术语（诸如在通常使用的字典中所定义的那些）应被理解为具有与在相关领域的背景中的含义一致的含义，将不被理解为理想化或过度正式的意义，除非在此清楚地如此定义。
示例实施方式
图1A至图15A是平面图，示例性地示出根据本发明构思的示例实施方式的制造半导体器件的方法。图1B至图15B分别是沿图1A至图15A的线A-A截取的截面图。图1C至图15C分别是沿图1A至图15A的线B-B截取的截面图。图5D是沿图5A的线C-C截取的截面图。图6D是沿图6A的线C-C截取的截面图。
参考图1A、图1B和图1C，有源区102可以被限定在基板101中。例如，有源区102可以通过以下步骤形成：蚀刻基板101（例如，硅晶圆）以形成沟槽103，然后用诸如氧化物（例如，SiOx）或氮化物（例如，SiNx或SiON）的绝缘材料填充沟槽103以形成器件隔离层105。器件隔离层105可以以这样的方式形成：每个有源区102可具有细长的岛形状。例如，有源区102可以沿对角线方向（例如，W方向）伸长。每个有源区102可具有实质上竖直的柱形状。杂质可以被注入到基板101中以形成如图1B-1C所示的第一和第二结区11和12。第一和第二结区11和12可以以自对准的方式形成在有源区102的上部分中。每个有源区102可以包括在其中心区的第一结区11和在其端部区的第二结区12。基板101可具有与第一和第二结区11和12不同的导电类型。例如，基板101可以是p型，第一和第二结区11和12可以是n型，反之亦然。
参考图2A、图2B和图2C，掩模图案109可以形成在基板101上以交叉有源区102和器件隔离层105。掩模图案109可以实质上平行于第一水平方向（例如，Y方向）并且沿第二水平方向（例如，X轴方向）彼此间隔开。掩模图案109可以通过沉积并图案化诸如硅氧化物层或硅氮化物层的电介质材料层形成。在示例实施方式中，掩模图案109可具有大约的高度,但是本发明构思的示例实施方式可以不限制于此。有源区102和器件隔离层105可以通过使用掩模图案109作为蚀刻掩模被图案化，从而形成第一凹槽111。第一凹槽111可以沿平行于掩模图案109的Y方向延伸。相邻的第一凹槽111可以沿X方向彼此间隔开。第一凹槽111可以形成为具有比器件隔离层105的底表面高的底表面。第一凹槽111可以使用定时蚀刻（timed etch）工艺形成。X方向和Y方向可以实质上彼此垂直，W方向可以与X方向和Y方向二者不平行。
参考图3A、图3B和图3C，字线115可以形成在第一凹槽111中以沿Y 方向延伸。在示例实施方式中，字线115可以通过以下步骤形成：在由第一凹槽111暴露的有源区102上形成栅绝缘层113，形成导电层以填充设置有栅绝缘层113的第一凹槽111，然后凹进或平坦化该导电层以形成用作字线115的栅电极。栅绝缘层113可以通过热氧化有源区102的暴露表面或者沉积诸如硅氧化物层或高k电介质层的电介质层而形成。栅绝缘层113可以形成为具有覆盖字线115的底表面和侧表面的形状。字线115可以由例如多晶硅、金属、金属硅化物等等形成。相邻的字线115可以沿X方向彼此间隔开。字线盖层117可以形成在字线115上以填充第一凹槽111的剩余部分。因为字线115形成在第一凹槽111中，所以晶体管的沟道区可具有掩埋在有源区102中的弯曲或非直线结构。由于该弯曲结构，与线状沟道区的沟道长度相比，根据本发明构思的示例实施方式的沟道长度可以增加，因而可以抑制短沟道效应。字线盖层117可以以自对准的方式通过沉积且平坦化绝缘材料（例如，硅氮化物层）形成。字线盖层117可以从有源区102的上表面向上突出且具有实质上与掩模图案109的上表面共面的上表面。
参考图4A、图4B和图4C，第二凹槽119可以形成为实质上垂直于字线115的纵长方向。例如，第二凹槽119可以通过使用另一掩模图案（未示出）沿X方向图案化掩模图案109和字线盖层117而形成。相邻的第二凹槽119可以沿Y方向彼此间隔开。由于第二凹槽119的形成，不仅沿Y方向延伸的掩模图案109，而且字线盖层117的在有源区102上方突出的上部分117a（图5D）可以分成多个部分。第二凹槽119可以形成为暴露有源区102的第一结区11。在形成第二凹槽119期间，器件隔离层105、有源区102和字线盖层117可以被过蚀刻。然而，字线115可以不被第二凹槽119暴露。
参考图5A、图5B、图5C和图5D，一个或多个分隔壁或围墙（fence）121可以形成为填充第二凹槽119。在示例实施方式中，一个或多个分隔壁或围墙121可以通过沉积绝缘材料（例如，硅氮化物层、硅氮氧化物层或硅氧化物层）并且平坦化该绝缘材料而形成，因而，一个或多个分隔壁或围墙121可以与掩模图案109自对准。例如，一个或多个分隔壁或围墙121可以由绝缘材料（例如，硅氮化物）形成，其与形成字线盖层117的材料相同或类似。一个或多个分隔壁或围墙121可以成形为类似为从有源区102和/或器件隔离层105的上表面突出且沿着第二凹槽119（即，沿X方向）延伸并且高度为大约的壁。相邻的一个或多个分隔壁或围墙121可以沿Y 方向彼此间隔开。如上所述，器件隔离层105和有源区102可以在形成第二凹槽119期间被过蚀刻。在该情形下，一个或多个分隔壁或围墙121可具有被插入器件隔离层105和有源区102的部分。一个或多个分隔壁或围墙121的上表面可以实质上与掩模图案109和字线盖层117的上表面共面。因为一个或多个分隔壁或围墙121形成为交叉字线盖层117的上部分117a（图5D），所以一个或多个分隔壁或围墙121以及字线盖层117可以构成如图5A所示地、在基板101上以网格形式布置的图案。
参考图6A、图6B、图6C和图6D，可以去除掩模图案109以形成由字线盖层117和一个或多个分隔壁或围墙121限定的网格区123。网格区123可以暴露部分的器件隔离层105和有源区102。网格区123可以暴露有源区102的第二结区12以及与该第二结区12相邻的有源区102的第一结区11的一部分以及与该第二结区12相邻的器件隔离层105的一部分。在一些实施方式中，器件隔离层105的上表面可以实质上与第二结区12的上表面在同一平面上。在另一实施方式中，器件隔离层105的上表面可以定位得低于第二结区12的上表面，如图6E所示。例如，使用诸如湿法蚀刻工艺的蚀刻工艺，器件隔离层105的上部分可以被部分地蚀刻使得器件隔离层105可具有比基板101或第一/第二结区11、12的上表面低的上表面。虽然未示出，但是在该情形下，待形成在其上的存储节点接触的一部分可以在第二结区12的上表面以下延伸，随后将形成的存储节点接触孔的底表面可具有台阶。
参考图7A、图7B和图7C，蚀刻停止层125和牺牲层127可以形成在网格区域123中。蚀刻停止层125可以由相对于器件隔离层105和/或一个或多个分隔壁或围墙121和/或盖层117具有蚀刻选择性的绝缘材料形成。绝缘材料可以是例如硅氧化物层和/或硅氮化物层。在示例实施方式中，蚀刻停止层125可以通过沉积相对于牺牲层127具有蚀刻选择性的硅氧化物层或其它适当的材料、或者执行热氧化工艺而形成。蚀刻停止层125可以形成为具有大约的厚度。牺牲层127可以由相对于蚀刻停止层125具有蚀刻选择性的材料形成。在示例实施方式中，牺牲层127可以通过沉积并平坦化导电材料（例如，掺杂或未掺杂的多晶硅、硅-锗、钨钛氮化物和/或金属）形成。在其它实施方式中，牺牲层127可以通过沉积和平坦化绝缘材料（例如，硅氧化物或硅氮化物）形成。牺牲层127可以由其蚀刻速度不同于（例如，高于）蚀刻停止层125、一个或多个分隔壁或围墙121和盖层117的蚀刻速 度的材料（例如，氧化物）形成。可以执行化学机械抛光（CMP）或回蚀工艺以平坦化牺牲层127。在平坦化牺牲层127之后，第一层间绝缘层129可以通过沉积硅氧化物层或硅氮化物层而形成在所得结构上方。因为网格区域123可以暴露有源区102的第一结区11的一部分以及有源区102的第二结区12，所以牺牲层127和蚀刻停止层125可以与第二结区12以及一部分第一结区11重叠。
参考图8A、图8B和图8C，可以形成位线接触孔131以暴露有源区102的第一结区11。例如，第一层间绝缘层129以及一个或多个分隔壁或围墙121可以利用蚀刻工艺被图案化，因而位线接触孔131可以形成为在平面图中具有圆形形状或其它适当的形状。在蚀刻一部分围墙121期间，牺牲层127和蚀刻停止层125可以被部分地去除。在形成位线接触孔131期间，第一结区11可以被过蚀刻。因此，第一结区11的顶表面可以低于第二结区12的顶表面。此外，因为第一结区11的过蚀刻，邻近第一结区11的器件隔离层105和/或字线盖层117可以被过蚀刻。即使字线盖层117被过蚀刻，字线115也可以不会被暴露。如参考图7B描述的，牺牲层127和蚀刻停止层125可以与一部分第一结区11重叠。然而，在形成位线接触孔131期间，可以去除牺牲层127和蚀刻停止层125的与第一结区11重叠的部分。因此，如将参考图13B描述的，存储节点接触孔151，其可以通过去除牺牲层127和蚀刻停止层125形成，可以仅暴露第二结区12。因此，可以防止第一结区11电连接到第二结区12。
参考图9A、图9B和图9C，位线接触135可以形成为填充位线接触孔131。在形成位线接触135之前，绝缘间隔物或位线接触间隔物133可以形成在位线接触孔131的内侧表面或侧壁上。在一些实施方式中，绝缘间隔物133可以形成在位线接触135的侧壁上。绝缘间隔物133可以通过沉积相对于蚀刻停止层125具有蚀刻选择性的绝缘材料（例如，硅氧化物层或硅氮化物层）然后各向异性地蚀刻该绝缘材料而形成。在一些实施方式中，绝缘间隔物133可以由硅氮化物层形成。位线接触135可以由导电材料（例如，多晶硅、金属、金属氮化物或金属硅化物）形成，并且具有实心圆柱形状。位线接触135可以与有源区102的第一结区11接触。绝缘间隔物133可以防止随后形成的存储节点接触157电连接到位线接触135。此外，绝缘间隔物133可以使第一结区11与第二结区12电隔离。
参考图10A、图10B和图10C，位线141可以形成在所得结构之上以接触位线接触135。位线141可以由导电材料（例如，多晶硅、金属或金属硅化物）形成。例如，位线141可以通过在基板101上顺序地层叠导电材料和绝缘材料并且沿X方向图案化该导电材料和绝缘材料而形成。在示例实施方式中，位线141可以沿X方向在一个或多个分隔壁或围墙121上方延伸。在一些实施方式中，一个或多个分隔壁121可以沿与多条字线141的方向交叉的方向延伸。在一些其它实施方式中，一个或多个分隔壁121实质上平行于多条位线141的方向延伸。
在一个实施方式中，分隔壁121在平面图中具有实质上线形状。在另一实施方式中，形成字线盖层117的材料实质上与形成一个或多个分隔壁121的材料相同。相邻的位线141可以在Y方向上彼此间隔开。位线盖层145可以形成为覆盖位线141。绝缘材料可以被沉积和各向异性地蚀刻以形成位线间隔物143，该位线间隔物143围绕位线141和位线盖层145的侧表面。在一些实施方式中，位线盖层145和位线间隔物143可以由相对于层间绝缘层具有蚀刻选择性的硅氮化物层或其它适当的绝缘材料形成。其后，可以沉积绝缘材料（例如，硅氧化物层或硅氮化物层）以形成覆盖位线141的第二层间绝缘层147。在一些实施方式中，第二层间绝缘层147可以由用于层间绝缘层的硅氧化物层或其它适当的材料形成。第二层间绝缘层147可以覆盖位线盖层145或可以实质上与位线盖层145的顶表面共面。在其它示例实施方式中，可以不形成位线盖层145和位线间隔物143的至少之一。在其它示例实施方式中，绝缘间隔物133和位线间隔物143可以利用相同的工艺同时形成。也就是说，在形成位线接触135、位线141以及位线盖层145之后，位线间隔物143可以通过单个步骤工艺（singlestep process）不仅形成在位线141的侧壁上而且形成在位线接触135的侧壁上。在其它示例实施方式中，位线盖层145和位线间隔物143可以同时形成。
参考图11A、图11B和图11C，第一层间绝缘层129和第二层间绝缘层147可以被选择性地蚀刻以在相邻的位线141之间形成存储节点接触孔151。存储节点接触孔151可以形成为暴露一部分牺牲层127。在示例实施方式中，第一和第二层间绝缘层129和147可以由硅氧化物层形成，而位线间隔物143可以由硅氮化物层形成，因而能够保护位线141免受蚀刻工艺影响。如果第二层间绝缘层147与位线盖层145的顶表面共面，则位线盖层145可以在蚀刻工艺期间保护位线141不被蚀刻损坏。在蚀刻工艺之后，第二层间绝缘层147可以部分地保留在位线盖层145上或实质上被从位线盖层145完全去除。存储节点接触孔151可以形成为具有小于牺牲层127的宽度的宽度。因此，一部分牺牲层127可以通过存储节点接触孔151暴露。在示例实施方式中，至少一个存储节点接触孔151可以不与第二结区12竖直对准。换言之，至少一个存储节点接触孔151可以偏离第二结区12。
参考图12A、图12B和图12C，牺牲层127可以被去除以暴露蚀刻停止层125。在示例实施方式中，如果牺牲层127由多晶硅形成，则可以通过经过存储节点接触孔151提供能够选择性地去除多晶硅的蚀刻剂来去除牺牲层127。例如，蚀刻剂可以是相对于硅氧化物层和/或硅氮化物层具有蚀刻选择性的至少一种化学制品（例如，氨），在该情形下，牺牲层127可以通过湿法蚀刻工艺被选择性地去除。在其它示例实施方式中，如果蚀刻停止层125由硅氧化物形成并且位线间隔物143由硅氮化物形成，则牺牲层127可以由氧化物层形成，该氧化物层的蚀刻速度大于上述蚀刻停止层125的蚀刻速度。这里，即使牺牲层127被蚀刻时，也可以用蚀刻停止层125覆盖有源区102。在示例实施方式中，即使存储节点接触孔151形成为具有小的宽度，存储节点接触孔151也能够通过去除牺牲层127而扩大。例如，存储节点接触孔151能够具有下部分，该下部分具有比其上部分大的宽度。在示例实施方式中，至少一个存储节点接触孔151可以形成为具有线形竖直截面或者弯曲或非线形竖直截面。如果牺牲层127被蚀刻，蚀刻停止层125可以保护有源区102不被蚀刻损坏。这可以改善栅致漏极泄漏（gate-induced-drain leakage）性能，其中栅致漏极泄漏可能由有源区102的凹槽引起。
参考图13A、图13B和图13C，可以去除蚀刻停止层125。例如，可以执行清洁工艺以去除蚀刻停止层125。在示例实施方式中，可以执行清洁工艺作为形成图14B的存储节点接触157的工艺中的预处理步骤，以及可以利用等离子体原生氧化物清洁（PNC）、臭氧（O3）等等执行该清洁工艺。因此，有源区102的第二结区12可以通过存储节点接触孔151暴露。在该情形下，靠近暴露的第二结区12的器件隔离层105可以通过存储节点接触孔151暴露。
由于以上刚描述的独特的处理步骤，存储节点接触孔151的底表面可以实质上是平坦的，与传统的存储节点接触孔结构不同，因为存储节点接触孔151利用蚀刻停止层125而形成。因而，在一些实施方式中，可以不用一个额外的步骤形成存储节点接触孔151的底表面。因此，能够防止存储节点接触的底表面过度下降或扩大，因而能够减少栅致漏极泄漏（GIDL）效应。
在示例实施方式中，存储节点接触孔151的下部分通过相邻的字线盖层117的侧壁、该相邻的字线盖层117之间延伸的分隔壁121的侧壁、以及设置在位线接触孔131的侧壁上的绝缘间隔物133的侧壁来限定。
在示例实施方式中，存储节点接触孔151的下部分的宽度可以大于相邻位线141之间的宽度。因而，即使存储节点接触孔151不与第二结区12竖直对准，第二结区12的暴露区域也能够因为存储节点接触孔151的扩大而增加。
参考图14A、图14B和图14C，存储节点接触孔151可以用导电材料填充以形成与第二结区12接触的存储节点接触157。例如，存储节点接触157可以通过沉积并平坦化多晶硅层、金属硅化物层、金属氮化物层、金属层等等而形成。在其它示例实施方式中，存储节点接触157可以是外延生长的硅层。在其它示例实施方式中，存储节点接触157可以包括外延生长的硅层以及沉积在其上的金属层。就与第二结区12重叠的区域而言，存储节点接触157的下部分可以大于其上部分。因此，可以增大存储节点接触157和第二结区12之间的接触面积，于是可以降低其间的接触电阻。存储节点接触157可以包括从基板101的顶表面实质上竖直地延伸的上部分以及沿基板101的顶表面实质上水平地延伸的下部分。存储节点接触157的上部分和下部分可以形成其中不形成界面的单一整体结构，因而，存储节点接触157能够具有相对低的电阻。
一些存储节点接触157可具有线形竖直截面（例如，类似于线形柱）。例如，存储节点接触157的与第二结区12连接的下部分的中心竖直轴可以与位线141之间设置的存储节点接触157的上部分的中心竖直轴对准。在一些其它实施方式中，存储节点接触157可具有弯曲或非线形的竖直截面。例如，存储节点接触157的与第二结区12连接的下部分的中心竖直轴可以不与位线141之间设置的存储节点接触157的上部分的中心竖直轴对准（或从其偏离）。第二结区12的中心竖直轴和与之相邻的存储节点接触157可以不彼此对准。在示例实施方式中，存储节点接触157可以与第二结区12直接接触，这可以增加其间的接触面积。因此，可以省略在存储节点接触157和 第二结区12之间形成接触垫的工艺。存储节点接触157还可以与第二结区12周围的器件隔离层105接触。
在一些实施方式中，与存储节点接触157接触的第二结区12的顶表面可以与分隔壁121下面的器件隔离层105的顶表面实质上共面。
在一些实施方式中，分隔壁121的底部可以高于绝缘间隔物133的底部。
参考图15A、图15B和图15C，诸如电容器160的存储元件可以形成为与存储节点接触157接触。在示例实施方式中，电容器下电极161（其可以提供为与存储节点接触157连接的存储节点）可以形成为具有圆柱形状或柱形状。此外，根据电容器下电极161的轮廊，电容器电介质163和电容器上电极165可以形成为具有蜿蜒形状。电容器上电极165可具有与电容器下电极161的形状类似或与板形状类似的蜿蜒形状。在示例实施方式中，电容器160和存储节点接触157可以彼此竖直对准或者彼此偏离。放置垫（landing pad）159还可以形成为使电容器160的下电极161和存储节点接触157电连接。放置垫159可以通过沉积并图案化一层导电材料（诸如掺杂多晶硅或金属）而形成。第三层间绝缘层149可以形成为使放置垫159彼此电隔离。第三层间绝缘层149可以通过沉积且平坦化绝缘材料（例如，硅氧化物层或硅氮化物层）而形成。每个放置垫159可以与存储节点接触157的实质上整个或部分顶表面以及电容器下电极161的实质上整个或部分底表面接触。放置垫159的中心竖直轴可以偏离存储节点接触157的上部分的中心竖直轴。此外，放置垫159的中心竖直轴可以偏离下电极161的中心竖直轴。在形成电容器160之后，可以沉积硅氧化物层或硅氮化物层以形成覆盖电容器160的第四层间绝缘层171。在示例实施方式中，电容器160可以布置为形成类似蜂窝的六角结构。通过使用上述制造方法，根据本发明示例实施方式的半导体器件1（例如，动态随机存取存储器（DRAM））能够形成为在存储节点接触157和有源区102之间具有增大的接触面积。存储节点接触157的下部分可以实质上由一个或多个分隔壁或围墙121、突出的盖层117和绝缘间隔物133（或位线间隔物143）围绕。换言之，存储节点接触157的下部分可以设置在由相邻的字线盖层117的侧壁以及在相邻的字线盖层117之间延伸的相邻分隔壁或围墙121的侧壁限制或定义的空间内。在一些实施方式中，绝缘间隔物133可以用作在相邻的字线盖层117之间延伸的分隔壁之一。
在一个实施方式中，相邻分隔壁的侧壁的其中之一具有平面，另一侧壁 具有曲面。例如，绝缘间隔物133的侧壁可具有曲面，而分隔壁121的侧壁具有平面。
在一些实施方式中，绝缘间隔物133（或位线间隔物143）的高度可以高于一个或多个分隔壁或围墙121的高度。
在下文中，将在以下描述根据本发明构思的修改实施方式的半导体器件及其制造方法。为了简洁描述，可以省略之前参考图1A至图15A描述的元件的重复描述。
其它示例实施方式
图16A至图20A是平面图，示例性地示出根据本发明构思的其它实例实施方式的制造半导体器件的方法。图16B至图20B是分别沿图16A至图20A的线A-A截取的截面图。图16C至图20C是分别沿图16A至图20A的线B-B截取的截面图。
图16A、图16B和图16C示出自参考图10A、图10B和图10C描述的实施方式修改的一些其它实施方式。具体而言，位线141可具有中心竖直轴141x，该中心竖直轴141x与位线接触135的中心竖直轴135x未对准或从其偏离，如图16B所示。在示例实施方式中，至少一条位线141可以由于与器件收缩或光刻工艺有关的几个因素而未对准。例如，一条或多条位线141可以从原有位置或期望位置沿Y方向移动。在形成位线141之后，可以形成覆盖位线141的第二层间绝缘层147。
参考图17A、图17B和图17C，第一层间绝缘层129和第二层间绝缘层147可以被蚀刻以形成暴露牺牲层127的存储节点接触孔151。至少一个存储节点接触孔151可以与第二结区12部分地重叠或根本不重叠。
参考图18A、图18B和图18C，牺牲层127和蚀刻停止层125可以被顺序地去除以扩大存储节点接触孔151。在示例实施方式中，牺牲层127可以使用湿法蚀刻工艺被去除，而蚀刻停止层125可以使用清洁工艺被去除。因为存储节点接触孔151的扩大，可以暴露与之相邻的第二结区12和器件隔离层105。
参考图19A、图19B和图19C，存储节点接触157可以形成为填充扩大的存储节点接触孔151。存储节点接触157可以形成为具有下部分，该下部分具有大于其上部分的宽度。例如，存储节点接触157可以形成为具有弯曲 或非线形结构，其中其下部分和上部分的中心竖直轴彼此偏离。
在其它示例实施方式中，存储节点接触157可以形成为具有线形结构，其中其下部分和上部分的中心竖直轴彼此对准。即使存在位线141的未对准和/或存储节点接触孔151和第二结区12之间的未对准，存储节点接触孔151的下部分也能够通过去除牺牲层127扩大。因此，存储节点接触157能够具有扩大的下部分，这可以能够增加存储节点接触157和第二结区12之间的接触面积。
参考图20A、图20B和图20C，与参考图1A至图15A描述的实施方式相同或类似，放置垫159可以形成为通过第三层间绝缘层149而彼此电隔离，电容器160可以形成为经由放置垫159电连接到存储节点接触157。第四层间绝缘层171可以形成为覆盖电容器160。在当前实施方式中，即使一条或多条位线141未对准，半导体器件2也能够被制造得包括与第二结区12良好接触的存储节点接触157。
其它示例实施方式
图21A是平面图，示例性地示出根据本发明构思的其它示例实施方式的制造半导体器件的方法。图21B是沿图21A的线A-A截取的截面图，图21C是沿图21A的线B-B截取的截面图。
参考图21A、图21B和图21C，根据参考图15A、图15B和图15C描述的实施方式的变形，半导体器件3可以被制造为包括与存储节点接触157对准的电容器160。对于半导体器件3，由于存储节点接触157和电容器160之间的对准，可以不必形成用于电连接存储节点接触157与电容器下电极161的放置垫。因而，电容器下电极161可以直接耦接到存储节点接触157的顶表面而不用放置垫159。
其它示例实施方式
图22A是平面图，示例性地示出根据本发明构思的一些其它示例实施方式的制造半导体器件的方法。图22B是沿图22A的线A-A截取的截面图，图22C是沿图22A的线B-B截取的截面图。
参考图22A、图22B和图22C，位线141可具有与位线接触135的中心竖直轴135x未对准或偏离的中心竖直轴141x。即使位线141未对准，存储 节点接触157也能够形成为具有与第二结区12的足够大的接触面积。电容器160可以在平面图中与存储节点接触157对准。因此，没有必要在存储节点接触157和电容器下电极161之间形成放置垫。根据当前实施方式，半导体器件4能够被制造为包括至少一条未对准的位线141以及与存储节点接触157对准的电容器160。
其它示例实施方式
图23至图26示出根据本发明构思的其它示例实施方式的制造半导体器件的方法以及沿图15A的线A-A截取的截面图。在当前实施方式中，与图23至图26相应的截面图（例如，沿图15A的线B-B截取）可以与示例实施方式的那些相同，因而将被省略。
参考图23，根据参考图7B描述的实施方式的变形，网格区域123可以用牺牲层127填充。牺牲层127可以通过沉积并且平坦化导电材料（例如，掺杂的多晶硅、硅-锗、钨钛氮化物或金属）或用于形成牺牲层的其它适当的材料诸如未掺杂的多晶硅而形成。在其它示例实施方式中，牺牲层127可以由绝缘材料（例如，硅氧化物层）形成。根据当前实施方式，可以省略形成蚀刻停止层125（例如，图7B的蚀刻停止层125）的工艺。第一层间绝缘层129可以形成在基板101上以覆盖牺牲层127。
参考图24，参考图8B、图9B和图10B描述的工艺可以相同或类似地执行以形成连接到第一结区11的位线接触135以及连接到位线接触135的位线141。例如，可以执行蚀刻工艺以形成暴露第一结区11的位线接触孔131，绝缘间隔物133和位线接触135可以形成在位线接触孔131中。牺牲层127的与第一结区11重叠的一部分可以因为用于形成位线接触孔131的蚀刻工艺而被去除。硅氮化物层可以沉积并图案化以形成覆盖位线141位线盖层145和位线间隔物143。其后，可以沉积硅氧化物层以形成覆盖位线141的第二层间绝缘层147。
参考图25，参考图11B描述的工艺可以相同或类似地执行以图案化第一层间绝缘层129和第二层间绝缘层147并且在相邻的位线141之间形成存储节点接触孔151。牺牲层127可以通过存储节点接触孔151暴露。存储节点接触孔151可具有小于牺牲层127的水平宽度。牺牲层127可以通过经由存储节点接触孔151提供的蚀刻剂而被蚀刻。
参考图26，如果在蚀刻工艺期间去除牺牲层127，则存储节点接触孔151可以包括下部分，该下部分扩大为具有大于上部分的宽度的宽度。在去除牺牲层127期间，位线间隔物143可以保护位线141不受蚀刻损坏。存储节点接触孔151可以暴露有源区102的第二结区12。其后，可以相同或类似地执行参考图14B和图15B描述的工艺以形成填充存储节点接触孔151的存储节点接触157并且形成设置在其上的放置垫159和电容器160，由此形成图15B的半导体器件1。在其它示例实施方式中，如图21B所示，半导体器件3可以被制造为不具有放置垫。在其它示例实施方式中，位线141可具有与位线接触135的中心竖直轴135x未对准的中心竖直轴141x，类似于图20B的半导体器件2或图22B的半导体器件4。
其它示例实施方式
图27至图29示出根据本发明构思的其它示例实施方式的制造半导体器件的方法以及沿图15A的线A-A截取的截面图。在当前实施方式中，与图27至图29相应的截面图（例如，沿图15A的线B-B截取）可以与示例实施方式的那些相同，因而将被省略。
参考图27，根据参考图23描述的实施方式的变形，导电层128可以形成为填充网格区域123。例如，导电层128可以通过沉积导电材料（例如，多晶硅、硅-锗、钨钛氮化物或金属）以填充网格区域123以及然后平坦化导电材料而形成。其后，位线141可以形成为与位线接触135接触，存储节点接触孔151可以形成为暴露相邻的位线141之间的导电层128。
参考图28，用作存储节点接触157的另一导电层可以形成为填充存储节点接触孔151。在示例实施方式中，导电层128可以用作一部分存储节点焊盘。导电层128与第二结区12的接触区域可以大于导电层128与存储节点接触157的接触区域，这可以降低存储节点接触157和第二结区12之间的接触电阻。在当前实施方式中，存储节点接触157和导电层128可以彼此耦接，由此用作单个存储节点接触。
参考图29，可以相同或类似地执行参考图15B描述的工艺以形成连接到存储节点接触157的电容器下电极161并且形成包括电容器电介质163和电容器上电极165的电容器160。在示例实施方式中，放置垫159可以进一步形成在电容器下电极161和存储节点接触157之间。半导体器件5可以通 过使用前述制造方法制造。在其它示例实施方式中，半导体器件5可以被制造为不包括放置垫159。至少一条位线141可以与位线接触135未对准，如图22B所示。
其它示例实施方式
图30A至图39A示出根据本发明构思的其它实例实施方式的制造半导体器件的方法。图30A至图39A是沿图15A的线A-A截取的截面图，图30B至图39B是沿图15A的线B-B截取的截面图。图33C是沿图4A的线C-C截取的截面图，图34C是沿图6A的线C-C截取的截面图。
参考图30A和图30B，器件隔离层105可以形成在基板101中以填充限定有源区102的沟槽103。杂质可以注入到有源区102的上部分以形成第一结区11和第二结区12。接着，导电层181可以形成在基板101上以覆盖有源区102和器件隔离层105。导电层181可以通过沉积导电材料（例如，掺杂或未掺杂的多晶硅、硅-锗、钨钛氮化物和/或金属）形成。导电层181可以形成为具有大约的厚度。如图1A所示，有源区102可以形成为具有沿W方向伸长的岛形状。
参考图31A和图31B，具有线形形状的掩模图案109可以形成在导电层181上。掩模图案109可以通过沉积并图案化例如硅氧化物层或硅氮化物层而形成。掩模图案109可以形成为具有大约的高度。导电层181和基板101可以使用掩模图案109作为蚀刻掩模被图案化以形成第一凹槽111。如图2A所示，掩模图案109可以沿Y方向延伸，第一凹槽111可以沿Y方向在掩模图案109之间延伸。
参考图32A和图32B，栅绝缘层113、字线115和字线盖层117可以形成在第一凹槽111中。例如，字线盖层117可以通过沉积例如硅氮化物层以及然后平坦化硅氮化物层以暴露掩模图案109而形成。结果，字线盖层117可以从有源区102的顶表面向上突出，字线盖层117的顶表面可以实质上与掩模图案109的顶表面共面。字线115和字线盖层117可以沿Y方向延伸，如图3A所示。
参考图33A、图33B和图33C，掩模图案109、字线盖层117和导电层181可以被图案化以形成第二凹槽119。第二凹槽119可以沿X方向延伸，如图4A所示。由于第二凹槽119的形成，不仅掩模图案109和导电层181 而且字线盖层117的在有源区102上方突出的上部分117a可以被分成多个部分。有源区102和器件隔离层105可以在形成第二凹槽119期间被过蚀刻。结果，第二凹槽119的底表面可以低于导电层181的底表面。
参考图34A、图34B和图34C，一条或多条分隔壁或围墙121可以通过用硅氮化物层、硅氮氧化物层、硅氧化物层或其组合填充第二凹槽119而形成，可以去除掩模图案109。结果，如图6A所示，一个或多个分隔壁或围墙121可以形成为交叉字线盖层117的上部分，由此限定矩形或网格形状的网格区域123。一个或多个分隔壁或围墙121可具有大约的高度。导电层181可以形成网格区域123的底部。在网格区域123中设置的导电层181可以与第二结区12和第一结区11重叠。
参考图35A和图35B，绝缘间隙填充层183可以通过用绝缘材料（例如，氧化物层或氮化物层）填充网格区域123形成。例如，绝缘间隙填充层183的形成可以包括沉积绝缘层诸如硅氧化物层并且平坦化绝缘层。
参考图36A和图36B，位线接触孔131可以形成为暴露第一结区11，绝缘间隔物133和位线接触135可以形成在位线接触孔131中。位线接触135可以与第一结区11接触。绝缘间隔物133的形成可以包括沉积相对于绝缘间隙填充层183具有蚀刻选择性的绝缘材料（例如，硅氮化物层）并且各向异性地蚀刻所沉积的绝缘材料。可以在形成位线接触孔131期间去除导电层181的与第一结区11重叠的一部分。根据当前实施方式，因为绝缘间隙填充层183形成在网格区域123中，所以可能没有必要形成图7B的第一层间绝缘层129。在其它示例实施方式中，在形成位线接触孔131之前，第一层间绝缘层还可以形成为覆盖绝缘间隙填充层183。
参考图37A和图37B，位线141可以形成为与位线接触135接触并且由位线间隔物143和位线盖层145围绕，其后，第二层间绝缘层147可以形成为覆盖位线141。在示例实施方式中，位线间隔物143和位线盖层145可以由硅氮化物层形成，第二层间绝缘层147可以由硅氧化物层形成。
参考图38A和图38B，可以形成存储节点接触孔151。例如，第二层间绝缘层147和绝缘间隙填充层183可以使用干法或湿法蚀刻工艺被图案化以形成暴露导电层181的存储节点接触孔151。位线间隔物143和位线盖层145可以保护位线141不被蚀刻工艺损坏。导电层181可以在用于形成存储节点接触孔151的蚀刻工艺中用作蚀刻停止层并且可以用作与第二结区12接触 的存储节点接触垫。在示例实施方式中，导电层181的顶表面可以低于一个或多个分隔壁或围墙121的顶表面。
参考图39A和图39B，存储节点接触孔151可以用导电材料填充，由此形成连接到导电层181的存储节点接触157。即使存储节点接触157具有小的宽度并因此具有与第二结区12的小的重叠区域，第二结区12和导电层181之间的接触区域也可以比存储节点接触157和第二结区12之间的接触区域大。这可以意味着导电层181能够有助于减小存储节点接触157和第二结区12之间的接触电阻，即使在存储节点接触157和第二结区12之间的重叠区域小时。根据当前实施方式，存储节点接触157可以与导电层181连接并可以用作单个存储节点接触。其后，放置垫159可以形成为与存储节点接触157接触，第三层间绝缘层149可以形成为使放置垫159彼此电隔离，然后，电容器160可以形成为包括电容器下电极161、电容器电介质163和电容器上电极165。第四层间绝缘层171可以形成为覆盖电容器160，由此形成半导体器件6。在其它示例实施方式中，半导体器件6可以被形成为不包括放置垫169。至少一条位线141可以与位线接触135未对准，如图22B所示。
其它示例实施方式
图40和图41示出根据本发明构思的其它示例实施方式的制造半导体器件的方法以及沿图15A的线A-A截取的截面图。在当前实施方式中，与图40和图41相应的截面图（例如，沿图15A的线B-B截取）可以与示例实施方式的那些相同，因而将被省略。
参考图40，可以在形成存储节点接触孔151之后去除导电层181。例如，在图41的形成存储节点接触157之前，可以执行清洁工艺以去除导电层181。因此，存储节点接触孔151可以扩大以暴露第二结区12。
参考图41，存储节点接触孔151可以用导电材料填充，由此形成与第二结区12接触的存储节点接触157。一些存储节点接触157可以形成为具有比其上部分宽的下部分。另一些存储节点接触157可以与相邻的位线141之间的第二结区12部分地重叠，或者被成形为具有允许与第二结区12重叠的弯曲或非线形结构。其后，放置垫159可以形成为与存储节点接触157接触，第三层间绝缘层149可以形成为使放置垫159彼此电隔离，电容器160可以形成为包括电容器下电极161、电容器电介质163和电容器上电极165，第 四层间绝缘层171可以形成为覆盖电容器160，由此形成半导体器件7。在其它示例实施方式中，半导体器件7可以被形成为不包括放置垫159。至少一条位线141可以与位线接触135未对准。虽然未示出，但是存储节点接触157的水平延伸部分可以位于比一个或多个分隔壁或围墙121低的水平。
其它示例实施方式
图42和图43示出根据本发明构思的其它示例实施方式的制造半导体器件的方法以及沿图15A的线A-A截取的截面图。在当前实施方式中，与图42和图43相应的截面图（例如，沿图15A的线B-B截取）可以与示例实施方式的那些相同，因而将被省略。
参考图42，类似于参考图38A描述的实施方式，可以在形成暴露导电层181的存储节点接触孔151之后部分地去除导电层181。例如，可以执行干刻工艺以选择性地去除导电层181的通过存储节点接触孔151暴露的部分。导电层181的与绝缘间隙填充层183重叠（或在导电层181下面）的其它部分可以在干刻工艺之后保留。
参考图43，存储节点接触157可以形成为填充存储节点接触孔151。因而，存储节点接触157可以延伸到器件隔离层的顶表面以及第二结区12的顶表面从而耦接到导电层181的剩余部分。此外，放置垫159可以形成为与存储节点接触157接触，第三层间绝缘层149可以形成为使放置垫159彼此电隔离，电容器160可以形成为经由放置垫159电连接到存储节点接触157，可以形成第四层间绝缘层171，由此形成半导体器件8。根据当前实施方式，即使存储节点接触157具有与第二结区12的小的接触区域，由于导电层181的剩余部分的存在，也可能增加导电层181和第二结区12之间的接触区域，在其它示例实施方式中，半导体器件8可以被形成为不包括放置垫159。至少一条位线141可以与位线接触135未对准，如图22B所示。导电层181的顶表面可以形成在低于一个或多个分隔壁或围墙121的水平。
在当前应用中，在一些情况下，已经结合位线接触间隔物描述了“分隔壁或围墙”。然而，分隔壁或围墙可以指的是在相邻字线盖层之间延伸以与字线盖层一起限定存储节点接触孔并且有助于使相邻存储节点接触隔离的任何适当的绝缘结构。
实施方式的应用
图44A是包括根据本发明构思的示例实施方式的半导体器件的存储卡的框图。图44B是包括根据本发明构思的示例实施方式的半导体器件的信息处理系统的框图。
参考图44A，存储卡1200可以包括控制主机与存储器件1210之间的一般数据交换的存储控制器1220。静态随机存取存储器（SRAM）1221可以用作处理单元1222的操作存储器。主机接口1223可以包括连接到存储卡1200的主机的数据交换协议。纠错块（ECC）1224可以配置以检测并纠正从多位存储器件1210读取的数据中包括的错误。存储器接口1225可以配置为与存储器件1210连接。处理单元1222可以执行用于存储控制器1220的数据交换的一般控制操作。存储器件1210可以包括根据本发明构思的示例实施方式的半导体器件1至8的至少之一。
参考图44B，信息处理系统1300可以使用包括根据本发明构思的示例实施方式的半导体器件1至8的至少之一的存储系统1310实现。例如，信息处理系统1300可以是可移动装置和/或计算机。在一些实施方式中，除存储系统1310之外，信息处理系统1300还可以包括电连接到系统总线1360的调制解调器1320、中央处理器（CPU）1330、随机存取存储器（RAM）1340和用户接口1350。存储系统1310可以包括存储器件1311和存储器控制器1312，在一些实施方式中，存储系统1310可以与关于图44A描述的存储卡1200实质上相同地配置。由CPU1330处理的和/或者从外部输入的数据可以被存储在存储系统1310中。在一些实施方式中，存储系统1310可以用作固态驱动器（SSD）的一部分，在该情形下，信息处理系统1300可以在存储系统1310中稳定地且可靠地存储大量数据。虽然未示出，但是对于本领域的技术人员来说显然的是，例如，还可以在根据本发明构思的信息处理系统1300中包括应用芯片组、照相机图像传感器、照相机图像信号处理器（ISP）、输入/输出器件等等。
根据本发明构思的示例实施方式，可以增加接触和有源区之间的接触区域。结果，接触和有源区之间的接触电阻能够减小并且器件的电特性能够得以改善。此外，能够保护有源区不在用于形成存储节点接触孔的蚀刻工艺期间被蚀刻损坏，这能够改善栅致漏极泄漏性能，其中栅致漏极泄漏可以由有源区的凹槽引起。此外，即使位线未对准，接触也能够形成为具有与有源区的增加的接触区域，这使得能够减小工艺失败并且提高器件的产品良率。
在整个说明书中参考“一个实施方式”或“一实施方式”指的是结合实施方式描述的具体特征、结构或者特征被包括在本发明的至少一个实施方式中。因而，在整个说明书中在不同位置出现的短语“在一个实施方式中”或“在一实施方式中”不必全部参考相同的实施方式。此外，具体特征、结构或特性可以以任何适当的方式结合在一个或多个实施方式中。
各种操作将被描述为以最有助于理解本发明的方式执行的多个分离的步骤。然而，其中该些步骤被描述的顺序并不暗示该操作是取决于顺序的或者执行该步骤的顺序必须是被呈现出的该些步骤的顺序。
虽然已经特别显示并描述了本发明构思的示例实施方式，但是本领域的普通技术人员将理解，可以在形式和细节中进行各种改变而不脱离权利要求书的精神和范围。
本申请要求享有2012年3月30日在韩国知识产权局提交的韩国专利申请No.10-2012-0033079的优先权，其全部内容通过引用结合于此。

Claims (54)

1.一种半导体器件，包括：
器件隔离层，形成在半导体基板中，所述器件隔离层限定每个均包括第一结区和第二结区的有源区，
至少两条相邻的字线，被掩埋在所述半导体基板中，所述至少两条相邻的字线每条均具有形成在其上并且在所述有源区上方延伸的字线盖层；
多条位线，延伸跨过所述至少两条相邻的字线；
第一接触，使所述第一结区和所述多条位线中的相应一条电互连；
第二接触，所述第二接触的至少之一电耦接到所述第二结区的相应一个；以及
分隔壁，在至少两个相邻的字线盖层之间延伸，所述分隔壁位于相邻的第二接触之间，所述分隔壁位于相应的位线下方并与所述第一接触隔离开并且具有比所述相应位线的宽度小的宽度，
其中至少一个所述第二接触的一部分设置在相邻的字线盖层的侧壁之间。
2.根据权利要求1所述的半导体器件，其中至少一个所述第二接触包括形成为单个整体的上部分和下部分。
3.根据权利要求2所述的半导体器件，其中所述器件隔离层的顶表面定位得低于所述第二结区的顶表面。
4.根据权利要求2所述的半导体器件，其中至少一个所述第二接触的下部分的与所述第二结区重叠的区域大于所述至少一个所述第二接触的上部分的与所述第二结区重叠的区域。
5.根据权利要求1所述的半导体器件，其中所述器件隔离层的顶表面与所述第二结区的顶表面实质上在同一平面上。
6.根据权利要求1所述的半导体器件，其中所述分隔壁沿与所述多条字线的方向交叉的方向延伸。
7.根据权利要求1所述的半导体器件，其中所述分隔壁实质上平行于所述多条位线的方向延伸。
8.根据权利要求1所述的半导体器件，其中形成所述字线盖层的材料与形成所述分隔壁的材料相同。
9.根据权利要求1所述的半导体器件，其中所述分隔壁在平面图中具有实质上线形状。
10.一种半导体器件，包括：
器件隔离层，形成在半导体基板中，所述器件隔离层限定包括第一结区和第二结区的有源区；
多条字线，被掩埋在所述半导体基板中，所述多条字线的每个均具有形成在其上并且在所述有源区上方延伸的字线盖层；
多条位线，延伸跨过所述多条字线；
第一接触，使所述第一结区和所述多条位线中的相应一条电互连；
第二接触，电耦接到所述第二结区，
其中所述第二接触包括形成为单个整体的上部分和下部分，
其中所述第二接触的下部分设置在通过相邻的字线盖层的侧壁以及在所述相邻的字线盖层之间延伸的相邻的分隔壁的侧壁限制的空间内，其中所述分隔壁中的至少一个位于相应的位线下方并与所述第一接触隔离开并且具有比所述相应位线的宽度小的宽度。
11.根据权利要求10所述的半导体器件，其中所述相邻的分隔壁的其中之一是邻近所述第一接触的侧壁设置的接触间隔物。
12.根据权利要求11所述的半导体器件，其中所述接触间隔物的高度高于所述分隔壁的高度。
13.根据权利要求10所述的半导体器件，其中所述相邻的分隔壁的所述侧壁的其中之一具有平面，另一侧壁具有曲面。
14.一种半导体器件，包括：
器件隔离层，形成在半导体基板中，所述器件隔离层限定包括第一结区和第二结区的有源区；
多条字线，在所述半导体基板的顶表面之下延伸，所述多条字线的每个均具有形成在其上的字线盖层，所述字线盖层在所述有源区上方突出；
多条位线，延伸跨过所述多条字线；
层间绝缘层，设置在所述多条位线上方；
第一接触，使所述第一结区和所述多条位线的相应之一电互连，所述第一接触设置在被限定在所述层间绝缘层中的第一接触孔中；
第二接触，电耦接到所述第二结区，所述第二接触设置在被限定在所述层间绝缘层中的第二接触孔中，
其中所述第二接触孔的下部分通过相邻的字线盖层的侧壁、通过在所述相邻的字线盖层之间延伸的分隔壁的侧壁、以及通过设置在所述第一接触孔的侧壁上的接触间隔物的侧壁来限定，所述分隔壁位于相应的位线下方并与所述第一接触隔离开并且具有比所述相应位线的宽度小的宽度，
其中所述第二接触包括形成为单个整体的上部分和下部分。
15.根据权利要求14所述的半导体器件，其中所述第二接触孔的底表面实质上是平坦的。
16.根据权利要求15所述的半导体器件，其中所述第二接触孔的所述底表面不用一个额外的步骤形成。
17.根据权利要求14所述的半导体器件，其中所述第二接触的所述下部分的中心竖直轴与所述第二接触的所述上部分的中心竖直轴对准。
18.根据权利要求14所述的半导体器件，其中所述第二接触的所述下部分的中心竖直轴偏离所述第二接触的所述上部分的中心竖直轴。
19.根据权利要求14所述的半导体器件，其中与所述第二接触接触的所述第二结区的顶表面和所述分隔壁下面的所述器件隔离层的顶表面实质上共面。
20.根据权利要求14所述的半导体器件，其中所述分隔壁的底部高于所述接触间隔物的底部。
21.根据权利要求14所述的半导体器件，其中所述接触间隔物的高度高于所述分隔壁的高度。
22.根据权利要求14所述的半导体器件，其中所述多条位线的至少之一的中心竖直轴偏离所述第一接触的中心竖直轴。
23.根据权利要求14所述的半导体器件，还包括电耦接到所述第二接触的电容器。
24.根据权利要求23所述的半导体器件，其中所述电容器包括通过放置垫耦接到所述第二接触的顶表面的电容器下电极。
25.根据权利要求24所述的半导体器件，其中所述放置垫的中心竖直轴偏离所述第二接触的所述上部分的中心竖直轴。
26.根据权利要求23所述的半导体器件，其中所述电容器包括电容器下电极，该电容器下电极直接耦接到所述第二接触的顶表面而不用放置垫。
27.根据权利要求25所述的半导体器件，其中所述多条位线的至少之一的中心竖直轴偏离所述第一接触的中心竖直轴。
28.根据权利要求14所述的半导体器件，其中所述分隔壁包括关于所述层间绝缘层具有蚀刻选择性的材料。
29.根据权利要求28所述的半导体器件，其中所述材料选自由硅氮化物、硅氮氧化物、硅氧化物及其组合组成的组。
30.根据权利要求14所述的半导体器件，其中所述第二接触孔偏离所述第二结区。
31.根据权利要求14所述的半导体器件，其中所述第二接触具有非线形的竖直截面。
32.根据权利要求31所述的半导体器件，其中所述第二接触的所述上部分实质上从所述基板的所述顶表面竖直地延伸，其中所述第二接触的所述下部分实质上沿所述基板的所述顶表面水平地延伸。
33.一种形成半导体器件的方法，所述方法包括：
在半导体基板中形成器件隔离层，所述器件隔离层限定包括第一结区和第二结区的有源区；
形成被掩埋在所述半导体基板中的多条字线，所述多条字线的每个均具有形成在其上并且在所述有源区上方延伸的字线盖层，
形成在相邻的所述字线盖层之间延伸的分隔壁以限定一空间；
形成牺牲层以填充所述空间；
形成覆盖所述牺牲层的第一层间绝缘层；
形成贯穿所述第一层间绝缘层的位线接触孔以暴露所述第一结区；
在所述位线接触孔的侧壁上形成位线接触间隔物层以及在所述位线接触孔中形成位线接触以连接到所述第一结区；
形成延伸跨过所述多条字线并且电耦接到所述位线接触的多条位线；
在所述多条位线上方形成第二层间绝缘层；
在所述多条位线之间通过去除所述牺牲层而形成贯穿所述第二层间绝缘层和第一层间绝缘层的存储节点接触孔；以及
用导电材料填充所述存储节点接触孔以形成存储节点接触。
34.根据权利要求33所述的方法，其中所述存储节点接触包括形成为单个整体的上部分和下部分。
35.根据权利要求33所述的方法，其中所述形成被掩埋在所述半导体基板中的所述多条字线包括以下步骤，其中所述多条字线的每个均具有形成在其上的字线盖层：
在所述半导体基板上方形成掩模图案，所述掩模图案沿第一方向延伸；
使用所述掩模图案来图案化所述半导体基板以形成在所述第一方向上延伸的第一凹槽；
在所述第一凹槽内形成栅绝缘层并且用导电材料填充所述第一凹槽的一部分；
用绝缘材料填充所述第一凹槽的剩余部分；以及
平坦化所得结构以在所述多条字线上形成所述字线盖层。
36.根据权利要求35所述的方法，其中所述字线盖层的顶表面实质上与所述掩模图案的顶表面在同一平面上。
37.根据权利要求35所述的方法，其中所述形成分隔壁包括：
图案化所述掩模图案和所述字线盖层以形成沿第二方向延伸的第二凹槽，该第二方向布置为与所述第一方向交叉；以及
用绝缘材料填充所述第二凹槽以形成沿所述第二方向延伸的所述分隔壁。
38.根据权利要求37所述的方法，还包括：
去除所述掩模图案，由此形成所述空间。
39.根据权利要求33所述的方法，还包括在形成所述牺牲层之前在所述空间内形成蚀刻停止层。
40.根据权利要求39所述的方法，其中所述蚀刻停止层由相对于所述器件隔离层、所述分隔壁和/或所述字线盖层具有蚀刻选择性的绝缘材料形成。
41.根据权利要求39所述的方法，还包括在形成所述存储节点接触之前去除所述蚀刻停止层。
42.根据权利要求39所述的方法，其中所述存储节点接触孔的下部分通过相邻的字线盖层的侧壁、通过所述分隔壁的其中之一的侧壁、以及通过所述位线接触间隔物层的侧壁限定。
43.根据权利要求33所述的方法，其中所述牺牲层包括绝缘材料、导电材料或未掺杂的多晶硅。
44.根据权利要求33所述的方法，还包括形成电耦接到所述存储节点接触的电容器。
45.根据权利要求44所述的方法，还包括在形成所述电容器之前，形成电耦接到所述存储节点接触的放置垫。
46.一种形成半导体器件的方法，所述方法包括：
在半导体基板中形成器件隔离层，所述器件隔离层限定包括第一结区和第二结区的有源区；
形成被掩埋在所述半导体基板中的多条字线，所述多条字线的每个均具有形成在其上并且在所述有源区上方延伸的字线盖层；以及
形成在相邻的字线盖层之间延伸的分隔壁；
在所述分隔壁上方形成绝缘层；
形成贯穿所述绝缘层从而暴露所述第一结区的位线接触孔；
在所述位线接触孔中形成待连接到所述第一结区的位线接触；
形成延伸跨过所述多条字线并且电耦接到所述位线接触的多条位线；
在所述多条位线上方形成层间绝缘层；
在所述分隔壁之间形成贯穿所述绝缘层和所述层间绝缘层的存储节点接触孔；以及
用导电材料填充所述存储节点接触孔以形成存储节点接触。
47.根据权利要求46所述的方法，其中所述分隔壁的其中之一设置在相邻的存储节点接触之间。
48.根据权利要求46所述的方法，其中形成所述分隔壁包括在所述位线接触孔的侧壁上形成位线接触间隔物层。
49.根据权利要求46所述的方法，还包括在形成贯穿其的所述分隔壁之前，形成覆盖所述第二结区的顶表面以及所述器件隔离层的顶表面的导电层。
50.根据权利要求49所述的方法，还包括形成覆盖所述导电层的另一导电层以形成所述存储节点接触。
51.根据权利要求49所述的方法，还包括在形成所述存储节点接触之前去除所述导电层。
52.根据权利要求49所述的方法，还包括去除所述导电层的一部分，其中所述存储节点接触延伸到所述器件隔离层的所述顶表面以及所述第二结区的所述顶表面以耦接到所述导电层的剩余部分。
53.根据权利要求46所述的方法，其中所述分隔壁的其中之一在所述第一结区的顶表面下面延伸并且所述分隔壁的另一个在所述器件隔离层的顶表面下面延伸。
54.一种信息处理系统，包括：
半导体存储器件，包括：
器件隔离层，形成在半导体基板中，所述器件隔离层限定每个均包括第一结区和第二结区的有源区；
至少两条相邻的字线，被掩埋在所述半导体基板中，所述至少两条相邻的字线的每个均具有形成在其上并且在所述有源区上方延伸的字线盖层；
多条位线，延伸跨过所述至少两条相邻的字线；
第一接触，使所述第一结区和所述多条位线的相应一条电互连；
第二接触，其至少之一电耦接到相应的第二结区；以及
分隔壁，在至少两个相邻的字线盖层之间延伸，所述分隔壁位于相邻的第二接触之间，所述分隔壁位于相应的位线下方并与所述第一接触隔离开并且具有比所述相应位线的宽度小的宽度，
其中至少一个所述第二接触的一部分设置在相邻的字线盖层的侧壁之间；
存储控制器，耦接到所述半导体存储器件；以及
中央处理器，耦接到所述存储控制器。
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014123170A1 (ja) * 2013-02-08 2014-08-14 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びその製造方法
US10103139B2 (en) * 2015-07-07 2018-10-16 Xilinx, Inc. Method and design of low sheet resistance MEOL resistors
KR102258317B1 (ko) 2015-11-06 2021-06-01 삼성전자주식회사 반도체 장치 및 그 제조 방법 및 컨택 홀 형성 방법
US9515073B1 (en) * 2016-02-08 2016-12-06 International Business Machines Corporation III-V semiconductor CMOS FinFET device
US9881865B1 (en) * 2016-07-27 2018-01-30 Samsung Electronics Co., Ltd. Semiconductor devices including electrically isolated patterns and method of fabricating the same
CN107958888B (zh) * 2016-10-17 2020-01-21 华邦电子股份有限公司 存储器元件及其制造方法
CN108231769B (zh) * 2016-12-22 2019-08-23 联华电子股份有限公司 半导体元件及其制作方法
CN107240586B (zh) * 2017-07-26 2018-03-06 睿力集成电路有限公司 存储器及其形成方法、半导体器件
CN107611133B (zh) * 2017-10-16 2018-08-14 睿力集成电路有限公司 存储器及其形成方法、半导体器件
KR102471722B1 (ko) * 2018-01-03 2022-11-29 삼성전자주식회사 반도체 메모리 장치
KR102369630B1 (ko) * 2018-01-03 2022-03-03 삼성전자주식회사 메모리 소자 및 이의 제조방법
CN110148596B (zh) 2018-02-12 2020-11-10 联华电子股份有限公司 动态随机存取存储器的位线栅极结构及其形成方法
CN110246841B (zh) 2018-03-08 2021-03-23 联华电子股份有限公司 半导体元件及其制作方法
CN109003938A (zh) * 2018-07-26 2018-12-14 长鑫存储技术有限公司 半导体接触结构、存储器结构及其制备方法
CN110957320B (zh) * 2018-09-27 2024-05-21 长鑫存储技术有限公司 半导体结构、存储器结构及其制备方法
US10658367B1 (en) * 2018-12-03 2020-05-19 Micron Technology, Inc. Integrated assemblies which include metal-containing interconnects to active-region pillars, and methods of forming integrated assemblies
KR20200080944A (ko) * 2018-12-27 2020-07-07 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법
US10770466B2 (en) * 2019-01-25 2020-09-08 Micron Technology, Inc. Semiconductor devices comprising digit line contacts and related systems
KR20210026193A (ko) 2019-08-29 2021-03-10 삼성전자주식회사 반도체 소자 및 그 제조방법
US20210288069A1 (en) * 2020-03-12 2021-09-16 Tokyo Electron Limited Three-dimensional structures for microelectronic workpieces
KR20210116837A (ko) 2020-03-17 2021-09-28 삼성전자주식회사 반도체 메모리 소자 및 이의 제조 방법
CN111524888B (zh) * 2020-04-30 2022-04-22 福建省晋华集成电路有限公司 半导体存储器件与其制作方法
CN111785719B (zh) * 2020-06-02 2023-05-12 中国科学院微电子研究所 半导体存储器、其制作方法及电子设备
KR20210158258A (ko) 2020-06-23 2021-12-30 삼성전자주식회사 집적회로 소자
CN114121880B (zh) * 2020-08-27 2023-05-05 长鑫存储技术有限公司 半导体结构及半导体结构的制造方法
KR20220036109A (ko) 2020-09-15 2022-03-22 삼성전자주식회사 반도체 장치
US11587872B2 (en) * 2021-02-12 2023-02-21 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for improving memory performance and/or logic performance
CN112951770B (zh) * 2021-04-15 2022-06-10 长鑫存储技术有限公司 存储器的制作方法及存储器
US11830812B2 (en) 2022-04-08 2023-11-28 Nanya Technology Corporation Semiconductor device with T-shaped landing pad structure
US11839072B2 (en) 2022-04-08 2023-12-05 Nanya Technology Corporation Method for preparing semiconductor device with T-shaped landing pad structure

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1933115A (zh) * 2005-09-14 2007-03-21 尔必达存储器株式会社 制造半导体器件的方法
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7777265B2 (en) 2003-02-24 2010-08-17 Samsung Electronics Co., Ltd. Semiconductor device having contact barrier and method of manufacturing the same
KR101051158B1 (ko) 2004-03-04 2011-07-21 주식회사 하이닉스반도체 Ｍｏｓｆｅｔ 제조 방법
KR20090009392A (ko) 2007-07-20 2009-01-23 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101024771B1 (ko) * 2008-12-24 2011-03-24 주식회사 하이닉스반도체 매립 워드라인을 갖는 반도체 소자 및 그 제조 방법
KR101051577B1 (ko) * 2009-06-30 2011-07-22 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101094373B1 (ko) 2009-07-03 2011-12-15 주식회사 하이닉스반도체 랜딩플러그 전치 구조를 이용한 매립게이트 제조 방법
KR101075526B1 (ko) 2009-07-03 2011-10-20 주식회사 하이닉스반도체 매립게이트를 구비한 반도체장치의 자기정렬콘택 형성 방법
KR101087786B1 (ko) 2009-09-08 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
KR101087779B1 (ko) 2009-09-16 2011-11-30 주식회사 하이닉스반도체 반도체 소자 및 그 형성방법
JP2011077185A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置の製造方法、半導体装置及びデータ処理システム
KR101119156B1 (ko) 2010-03-09 2012-03-20 주식회사 하이닉스반도체 반도체 소자 및 그의 형성 방법
JP2012134439A (ja) * 2010-11-30 2012-07-12 Elpida Memory Inc 半導体装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1933115A (zh) * 2005-09-14 2007-03-21 尔必达存储器株式会社 制造半导体器件的方法
CN102148197A (zh) * 2010-02-09 2011-08-10 三星电子株式会社 半导体器件的制造方法

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