CN1933115A - 制造半导体器件的方法 - Google Patents
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Abstract
用于制造半导体器件的方法包括以下步骤：在半导体基片中形成栅沟道；在栅沟道的内壁中形成栅绝缘膜；至少向栅沟道内填充栅极材料；通过构图栅极材料形成栅极；和在与栅沟道相邻的半导体基片的规定位置使用掩模，在构图栅极材料前选择地形成穿通制止区。形成穿通制止区的步骤可在向栅沟道填充栅极材料步骤后或在形成栅沟道步骤前进行。
Description
技术领域
本发明涉及制造半导体器件的方法，特别涉及，制造使用具有非对称结构的源/漏区的晶体管形成的半导体器件的方法。
背景技术
缩短单元阵列中的存取晶体管(下称单元晶体管)的栅极长度的需要伴随着近来DRAM(动态随机存取存储器)单元的微型化。然而，在晶体管中的短沟道效应随着栅极长度缩短变得更严重，并且发生缺点，从而由于增加的亚阈值电流使得晶体管的阈电压(Vt)降低。当为了使得Vt的减小最小化而增加在基片中的杂质浓度时，由于增加的结漏泄，DRAM中刷新特性的劣化成为严重缺点。
将单元晶体管的源/漏区制造成非对称的(非对称晶体管)被认为是一种加强DRAM的刷新特性的方法。这个方法涉及通过使得在位线侧上的源/漏区中的N型杂质的浓度高于在存储节点侧上的源/漏区的该杂质浓度，并且在位线侧上的源、漏区下选择地形成高浓度的P型杂质区，限制耗尽层的扩展并防止穿通(见日本专利申请公开No.H05-102479)。维持基片中低的杂质浓度也使得能够在存储节点侧上的源/漏区中的结漏泄最小化。
在这类非对称晶体管结构中，在通过公知的方法在P型硅基片上首先形成栅电极后，用光致抗蚀剂(photo resist)掩盖在存储节点侧上将要形成源/漏区的区，并且通过比源/漏区更深地离子注入硼(B)形成高密度的P型扩散层，其后离子注入砷(As)在高密度P型扩散层上形成高密度的N型扩散层。从而形成所谓的穿通制止区。这个区由高密度的P型扩散层构成，它在位线侧上的高密度的N型扩散层构成的源/漏区下并与其相邻。然后，完全除去光致抗蚀剂，并且使用栅电极作为掩模在P型硅基片的整个表面上离子注入磷(P)，从而形成在存储节点侧上的源/漏区。这个区由低密度的N型扩散层构成。
如上所述，为了形成具有非对称结构的源/漏区，必须使用光致抗蚀剂作为掩模形成源/漏区。但是，由于与图形(pattern)小型化和减少的晶体管栅长度的近来的进展一起在栅极之间的空间的纵横比增加，在光刻蚀后留下的光致抗蚀剂107产生了缺点，如图12所示。特别是，诸如涉及栅极112的多金属栅和其他多层结构使得纵横比进一步增加，光致抗蚀剂的残余是严重的缺点。光致抗蚀剂107充当在形成非对称晶体管的高密度N型扩散层(位线侧上的源/漏区)和高密度P型扩散层(穿通制止区)时用于离子注入的掩模。因此，在光致抗蚀剂这样形成残余时，不可能以规定分布高精确度地进行离子注入。
发明内容
本发明的目的是克服光致抗蚀剂残余的缺点，和提供一种制造半导体器件的方法，从而能够在要形成具有非对称结构的源/漏区的规定区以希望的分布以高的精确度进行离子注入。
通过如下的半导体器件制造方法能够实现本发明的上述和其他目的，所述方法包括步骤：在半导体基片中形成栅沟道，在栅沟道的内壁中形成栅绝缘膜，至少向栅沟道内填充栅极材料，通过构图栅极材料形成栅极，和在与栅沟道相邻的半导体基片的规定位置使用掩模在构图栅极材料前选择地形成穿通制止区。
在本发明中，在向栅沟道中填充栅极材料的步骤后可以进行形成穿通制止区的步骤，或在形成栅沟道步骤前可以进行形成穿通制止区的步骤。在按前者顺序进行这些步骤时，在形成栅绝缘膜后进行离子注入，因此获得如下特定特征，即，高密度N型扩散层和高密度的P型扩散层的分布较不可能波动。当以后者顺序进行这些步骤时，没有例如多晶硅膜或其他栅极材料存在以充当通过膜，使得能够以低的能量进行离子注入和容易控制分布。
根据本发明，利用栅沟道的边界以自对准方式形成在位线侧上的源/漏区，因此能够设定光致抗蚀剂中开口的宽度以使得比位线侧上的源/漏区的宽度大。其结果，能够充分地减小由于光致抗蚀剂的残余引起的在位线侧上的源/漏区的杂质浓度的波动，并且显著降低由于栅极的不对准引起的晶体管的特性的波动。
在本发明的优选方面，制造半导体器件的方法进一步包括步骤，使用用于形成穿通制止区的掩模，形成在穿通制止区上的第一源/漏区。
在本发明的优选方面，制造半导体器件的方法进一步包括步骤，从栅沟道观察，在与第一源/漏区相对侧上形成第二源/漏区。
在本发明的优选方面，第一源/漏区具有比第二源/漏区更高的杂质浓度。
在本发明的优选方面，第一源/漏区连接位线，第二源/漏区连接单元电容器。
在本发明优选方面，在向栅沟道填充栅极材料的步骤中栅极材料包括多层膜。该多层膜优选包括形成在至少栅沟道中的第一导电膜和在该沟道上形成的第二导电膜。另外，第一导电膜优选地是硅膜，第二导电膜优选地是金属膜或难熔金属硅化物膜。
通过下述制造半导体器件的方法也能够实现本发明的上述和其他目的，所述方法包括步骤第一步骤，在半导体基片中形成第一和第二栅沟道；第二步骤，在第一和第二栅沟道的内壁表面上形成栅绝缘膜；第三步骤，向至少第一和第二栅沟道填充栅极材料；第四步骤，通过构图栅极材料形成栅极；第五步骤，形成掩模，其具有露出在形成第一沟道的区和形成第二沟道区之间的区域的开口；第六步骤，通过使用掩模向在开口下的半导体基片离子注入第一导电杂质选择地形成穿通制止区；第七步骤，通过使用掩模向在开口下的半导体基片离子注入第二导电杂质选择地形成比穿通制止区浅的第一源/漏区；和第八步骤，在从第一栅沟道观察在与第一源/漏区相对侧上的区中，和从第二栅沟道观察与第一源/漏区相对侧的区中，通过离子注入第二导电杂质选择形成具有比第一源/漏区低的杂质浓度的第二源/漏区，其中在第四步骤前进行第五到第七步骤。
附图说明
通过参照附图的以下的详细说明将使得本发明的上述和其他目的和特征和优点变得更明了：
图1A-1C是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成栅沟道104)的过程；
图2是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成氧化硅膜105)的过程；
图3是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成多晶硅膜106)的过程；
图4A是示意平面图，示出根据本发明第一实施例制造DRAM(具体地形成开口107a)的过程；
图4B是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成开口107a)的过程；
图5A-5B是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成高密度P型扩散层108和高密度N型扩散层109)的过程；
图6A-6B是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成栅极112)的过程；
图7是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成低密度N型扩散层113)的过程；
图8是示意剖视图，示出根据本发明第一实施例制造DRAM(具体地形成各类布线和单元电容器)的过程；
图9A是示意平面图，示出根据本发明第二实施例制造DRAM(具体地形成开口107a)的过程的部分；
图9B是示意剖视图，示出根据本发明第二实施例制造DRAM(具体地形成开口107a)的过程的部分；
图10A-10B是示意剖视图，示出根据本发明第二实施例制造DRAM(具体地形成高密度P型扩散层108和高密度N型扩散层109)的过程的部分；
图11A是示意平面图，示出根据本发明第二实施例制造DRAM(具体地形成栅沟道104)的过程的部分；
图11B是示意剖视图，示出根据本发明第二实施例制造DRAM(具体地形成栅沟道104)的过程的部分；和
图12是示意剖视图，示出部分根据现有技术制造DRAM的过程。
具体实施方式
下面参照附图详细说明用于DRAM单元晶体管的本发明的优选实施例。
图1-8是根据本发明第一实施例制造DRAM的过程的示意剖视或平面图。
在根据本实施例的DRAM制造过程中，首先通过STI(浅沟道隔离)法在P型硅基片101上形成深度约250-350nm的元件分离区102，其后如图1A所示，通过CVD法在硅基片101的表面上顺序沉积作为保护绝缘膜的厚度约为10-20nm的氧化硅膜103x和厚度约为100-200nm的氮化硅膜103y。然后，用光刻技术形成开口103a，以选择地去掉在要形成栅极的规定区中的氮化硅膜103y和氧化硅膜103x，如图1B所示，并且形成掩模图形，以用于形成栅沟道。然后，如图1C所示，通过使用掩模图形干刻蚀硅基片101形成分开规定间隔的两个槽(栅沟道)104。优选地，栅沟道104的深度约为100-200nm。
如图2所示，通过热氧化反应在栅沟道104的内壁上选择地形成厚度约为6-8nm的栅氧化物膜，氮化硅膜103y和氧化硅膜103x留下。优选地，在栅氧化物膜105形成前，通过栅沟道104内部的沟道掺杂调节在此晶体管内的阈电压Vt。
如图3所示，在完全去掉氮化硅膜103y后，通过CVD法在包括栅沟道104的内部的P型基片101的整个表面上沉积厚度为50-100nm的用N型杂质掺杂的多晶硅膜(掺杂的多晶硅膜)106。
在基片的整个表面上形成光致抗蚀剂107后，选择地去掉要形成位线侧源/漏区的区中的光致抗蚀剂107，以形成开口107a，并且形成离子注入的掩模图形，如图4A和4B所示。图4A是示意平面图，示出形成光致抗蚀剂的过程，图4B是沿图4A的线A-A的剖视图。如图所示，在光致抗蚀剂107中形成的开口107a的宽度方向上的边缘位于栅沟道104上，并且开口107a的宽度W1设定为稍大于在栅沟道104之间的宽度W0。
如图5A所示，然后，通过向要形成位线侧的源/漏区的规定区以20-70keV的注入能量离子注入约5×1012至1×1014cm-2的硼(B)，形成将是穿通制止区的高密度P型扩散层108。然后，如图5B所示，在高密度P型扩散层108上，通过以40-100KeV的注入能量离子注入约1×1013至1×1015cm-2的磷(P)，形成将成为在位线侧上的源/漏区(第一源/漏区)的高密度N型扩散层109。因此，使用栅沟道104以自对准的方式形成了高密度P型扩散层108和高密度N型扩散层109。由于开口107a的宽度W1稍大于在栅沟道104之间的宽度W0，所以在离子注入时，硼(B)或磷(P)也注入到在栅沟道104中的多晶硅膜106中。但是，这些杂质没有聚浓到足以具有对多晶硅膜的电特性具有显著影响的程度。但当开口107a的宽度W1是与栅沟道104之间的宽度W0相同时，当开口107a的位置不对准时，则为源/漏区的高密度N型扩散层109与相邻的栅沟道之一的栅氧化物膜105分开。因此，通过如上所述使得开口107a的宽度W1大于在栅沟道104之间的宽度W0，即使当开口107a不对准时，为源/漏区的高密度N型扩散层109能够可靠地被置于与栅沟道中的两个栅氧化物膜的接触中。
在完全去掉光致抗蚀剂107后，通过在多晶硅膜106的表面上溅射，沉积由钨(W)(优选的是顺序沉积WN和W的多层膜)，钴(Co)，钛(Ti)或镍(Ni)构成的难熔金属膜110，另外在其表面上通过CVD沉积氮化硅膜111，如图6A所示。然后，用光刻技术在氮化硅膜111中形成图形，在栅沟道104上形成厚度约为20nm的栅帽绝缘膜111a。然后用栅帽绝缘膜111a作为掩模构图多晶硅膜106和难熔金属膜110。此时，氧化硅膜103x的功能是起刻蚀制止器的作用。从而如图6B所示，完成由多晶硅膜106和难熔金属膜110(广义上也包括栅帽绝缘膜111a)构成的栅极112。代替难熔金属膜110，也可以形成硅化钨(WSi)膜或其他难熔金属硅化物膜。
如图7所示，然后在从栅极112观察的与位线侧源/漏区的相对侧上的位置中形成低密度N型扩散层113。通过10-50KeV的注入能量向基片的整个表面离子注入磷约5×1012至1×1014cm-2形成该层。从而，使用栅极112以自对准方式形成在存储节点侧上的源/漏区(第二源/漏区)。
从而，完成具有沟道结构的栅极和非对称结构的源/漏区的单元晶体管。增加在位线侧上的源/漏区中的基片的杂质浓度增强该区的电场，因此结漏泄也增加。但是，在DRAM中，仅降低在存储节点侧上的结漏泄足够，并且在位线侧上的结漏泄的增加不是重要问题。也就是说，不牺牲位线侧上的源/漏区的电场，能够抑制穿通，并且能够强化DRAM的刷新特性。由于对栅极赋予沟道结构也增加沟道长度，相对于平面结构能够加强刷新特性。但是，根据本发明将栅极的沟道结构与对于源/漏区的非对称结构结合能够突出地强化刷新特性。
然后，利用通用的DRAM制造方法将各类布线和单元电容成层。具体地，通过在单元晶体管上形成层间绝缘膜114，随后形成位线116，单元电容117，布线118，穿过层间绝缘膜114的触塞115(包括位线触头115a和存储节点触头115b)，和其他组件的过程，形成具有沟道栅型非对称单元晶体管的DRAM，如图8所示。
如上所述，在形成栅沟道后，在栅沟道的内壁上形成栅氧化物膜，和然后在包括栅沟道的内部的基片的整个表面上嵌入多晶硅膜的步骤后，通过在位线侧上形成源/漏区的步骤，以自对准方式，利用栅沟道的边界形成位线侧源/漏区。因此，能够在防止栅极不对准的同时，充分地降低由残留的光致抗蚀剂引起的在位线侧上的源/漏区的杂质浓度的波动。因此，能够制造具有充分地降低了穿通，晶体管特性的微小变化和极优良刷新特性的DRAM。
图9-11是示意剖视图，部分示出根据本发明第二实施例制造DRAM的过程。
本实施例的特征是，首先在形成元件分离区102的P型硅基片101上进行形成位线侧源/漏区的离子注入，然后进行包括栅极形成和其他过程的顺序步骤。
在位线侧上形成源/漏区的步骤基本与第一实施例相同。在P型硅基片101的整个表面上首先形成光致抗蚀剂107后，如图9A和9B所示，选择地去掉要形成位线侧源/漏区的区中的光致抗蚀剂，以形成开口107a，并且形成离子注入的掩模图形。图9A是示出形成光致抗蚀剂的过程的示意平面图，图9B是沿图9A的B-B线的剖视图。如图所示，在光致抗蚀剂107中形成的开口107a的宽度方向的边缘位于在要形成的栅沟道104的区上，并且设定开口107a的宽度W1使得稍大于在要形成的栅沟道104的区之间的宽度W0。
如图10A所示，然后，通过向要形成位线侧的源/漏区的规定区中以10-50keV的注入能量离子注入约5×1012至1×1014cm-2的硼(B)，形成将成为穿通制止区的高密度P型扩散层108。然后，通过以20-50KeV的注入能量离子注入约1×1013至1×1015cm-2的磷(P)，在高密度P型扩散层108上形成将成为位线侧上的源/漏区(第一源/漏区)的高密度N型扩散层109，如图10B所示。
如图11A和11B所示，在完全去掉光致抗蚀剂107后，在基片的整个表面上形成新的光致抗蚀剂120，从要形成栅沟道的区选择地去掉光致抗蚀剂120，并且形成用于形成栅沟道的掩模图形。然后，通过使用上述掩模图形干刻蚀硅基片101形成以规定间隔分开的两个栅沟道104。由于开口107a的宽度稍大于在要形成栅沟道104的区之间的宽度，所以在要形成栅沟道104的各区中离子注入时，硼(B)或磷(P)也注入到多晶硅膜106。然而，由于通过形成栅沟道104除去这些区，不存在对栅极特性的影响。因此获得效果，以致相对于栅沟道以自对准的方式形成在位线侧上的源/漏区。
然后，通过基本与在图6-8中示出的相同的过程完成本实施例的DRAM。具体地，如图6所示，在栅沟道104的内壁上选择地形成厚度约为6-8nm的栅氧化物膜105后，通过CVD法向包括栅沟道104内部的P型硅基片的整个表面沉积厚度为50-100nm的用N型杂质掺杂的多晶硅膜(掺杂的多晶硅膜)106。然后，通过在多晶硅膜106的表面上溅射，沉积由钨(W)等构成的难熔金属膜110，并且进一步通过CVD在其表面上沉积氮化硅膜111。然后，使用光刻技术形成氮化硅膜111中的图形，并且在栅沟道104上形成厚度约为20nm的栅帽绝缘膜111a。接着，用栅帽绝缘膜110作为掩模将多晶硅膜106和难熔金属膜110构图。如图6B所示，从而完成多晶硅膜106和难熔金属110(广义地也包括栅帽绝缘膜111a)构成的栅极112。
如图7所示，然后，在从栅极112观察与位线侧源/漏区相对侧的位置上形成将成为在存储节点侧上的源/漏区(第二源/漏区)的低密度N型扩散层113。从而完成具有沟道结构栅极和非对称结构源/漏区的单元晶体管。另外，通过在单元晶体管上形成层间绝缘膜114，随后形成位线116，单元电容器117，布线118和穿过层间绝缘膜114的触塞115(包括位线触点115和存储节点触点115b)和其他组件的过程，形成具有沟道栅型非对称单元晶体管的DRAM，如图8所示。
如上所述，根据本实施例，通过进行形成位线侧上的源/漏区的步骤后顺序进行形成栅极的各步骤，以自对准方式，利用栅沟道的边界形成位线侧源/漏区。因此，能够获得与第一实施例相同的效果。也就是说，能够在防止栅极不对准的同时，充分的降低残留的光致抗蚀剂引起的在位线侧上的源/漏区的杂质浓度的波动。因此，能够制造充分地降低穿通，晶体管特性变化很小，并且具有极优良刷新特性的DRAM。
上述说明了本发明几个实施例，但是本发明不限于上述实施例。本发明可在不偏离本发明的预定范围内以各种方式实施，本发明权利要求涵盖这些改变。
例如，在上述第一实施例中，形成栅氧化物膜105，氧化硅膜103x和氮化硅膜103y留下，如图2所示。但是，栅氧化物膜105也可以在除去氮化硅膜103y后形成。
在上述实施例中说明的情况是，通过STI法形成元件分离区，但是不限于这样的方法，当然也可以使用LOCOS法或其他方法。
在如下的情况的上述实施例中说明了例子，即，本发明用于N沟道MOS晶体管，其使用P型硅基片，但是本发明不限于这情况，也可以用于P沟道MOS晶体管。在需要时也可以形成P-阱(well)或N-阱。另外，在上述实施例中DRAM用作半导体器件的例子，但是本发明不限于此，能够用于制造具有非对称结构源/漏区和沟道结构栅极的任何半导体器件的制造。但是，就能够实现刷新特性的明显强化来说，本发明在DRAM制造中极为有效。
Claims (16)
1.一种制造半导体器件的方法，包括以下步骤：
在半导体基片中形成栅沟道；
在所述栅沟道的内壁中形成栅绝缘膜；
至少向所述栅沟道内填充栅极材料；
通过构图所述栅极材料形成栅极；和
在与所述栅沟道相邻的所述半导体基片的规定位置使用掩模，在构图所述栅极材料前选择地形成穿通制止区。
2.如权利要求1所述的制造半导体器件的方法，其中在向栅沟道内填充所述栅极材料的所述步骤后进行形成穿通制止区的所述步骤。
3.如权利要求1所述的制造半导体器件的方法，其中在形成栅沟道的所述步骤前进行形成穿通制止区的所述步骤。
4.如权利要求3所述的制造半导体器件的方法，进一步包括下述步骤：使用用于形成所述穿通制止区的所述掩模，形成在所述穿通制止区上的第一源/漏区。
5.如权利要求4所述的制造半导体器件的方法，进一步包括下述步骤：从所述栅沟道观察，在与所述第一源/漏区相对侧上形成第二源/漏区。
6.如权利要求5所述的制造半导体器件的方法，其中所述第一源/漏区具有比所述第二源/漏区更高的杂质浓度。
7.如权利要求6所述的制造半导体器件的方法，其中所述第一源/漏区连接到位线，并且所述第二源/漏区连接到单元电容器。
8.如权利要求7所述的制造半导体器件的方法，其中在向栅沟道填充所述栅极材料的所述步骤中，所述栅极材料包括多层膜。
9.如权利要求8所述的制造半导体器件的方法，其中所述多层膜包括形成在至少所述栅沟道中的第一导电膜和在所述栅沟道上形成的第二导电膜。
10.如权利要求9所述的制造半导体器件的方法，其中
所述第一导电膜是硅膜；并且
所述第二导电膜是金属膜或难熔金属硅化物膜。
11.一种制造半导体器件的方法，包括：
第一步骤，在半导体基片中形成第一和第二栅沟道；
第二步骤，在所述第一和第二栅沟道的内壁表面上形成栅绝缘膜；
第三步骤，向至少所述第一和第二栅沟道内填充栅极材料；
第四步骤，通过构图所述栅极材料形成栅极；
第五步骤，形成掩模，其具有露出在形成所述第一沟道的区和形成所述第二沟道的区之间的区域的开口；
第六步骤，通过使用所述掩模向在所述开口下的所述半导体基片中离子注入第一导电杂质，选择地形成穿通制止区；
第七步骤，通过使用所述掩模向在所述开口下的所述半导体基片中离子注入第二导电杂质，选择地形成比所述穿通制止区浅的第一源/漏区；和
第八步骤，在从所述第一栅沟道观察的与所述第一源/漏区相对侧上的区中，和从所述第二栅沟道观察的与所述第一源/漏区相对侧上的区中，通过离子注入所述第二导电杂质选择地形成具有比所述第一源/漏区低的杂质浓度的第二源/漏区；其中
在所述第四步骤前进行所述第五到第七步骤。
12.如权利要求11所述的制造半导体器件的方法，其中所述第五到第七步骤在所述第三步骤后进行。
13.如权利要求11所述的制造半导体器件的方法，其中所述第五到第七步骤在所述第一步骤前进行。
14.如权利要求13所述的制造半导体器件的方法，其中所述掩模的所述开口也露出部分的所述第一和第二栅沟道。
15.如权利要求14所述的制造半导体器件的方法，其中
所述栅极材料包括多层膜，其中第一和第二导电膜顺序成层；
所述第一导电膜是硅膜；并且
所述第二导电膜是金属膜或难熔金属硅化物膜。
16.如权利要求11-15任何一项所述的制造半导体器件的方法，其中
所述第一源/漏区连接到位线；并且
所述第二源/漏区连接到单元电容器。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| ASS | Succession or assignment of patent right |
Owner name: PS4 LASCO CO., LTD. Free format text: FORMER OWNER: NIHITATSU MEMORY CO., LTD. Effective date: 20130828 |
|
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| TR01 | Transfer of patent right |
Effective date of registration: 20130828 Address after: Luxemburg Luxemburg Patentee after: ELPIDA MEMORY INC. Address before: Tokyo, Japan, Japan Patentee before: Nihitatsu Memory Co., Ltd. |
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| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20101110 Termination date: 20160913 |