KR100254642B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR100254642B1
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타카아키 무라카미
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다니구찌 이찌로오, 기타오카 다카시
미쓰비시덴키 가부시키가이샤
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Abstract

pn 접합의 항복 전압의 향상과 전계 완화를 도모함과 동시에, 전계 효과 트랜지스터의 특성에 나쁜 영향을 주지 않은 불순물 농도 프로파일을 실현한다.
[해결수단]
실리콘 기판(1)에는 n형 소스·드레인 영역(6)이 형성되어 있다. p형 불순물 농도 프로파일은 p형 웰 형성용 도프 영역(3)과 p형 채널 커트 영역(4)와 p형 채널 도프 영역(5)에 있어서 피크 농도를 가진다. n형 소스·드레인 영역(6)의 불순물 농도 프로파일은 낮은 농도로 p형 불순물 농도 프로파일과 교차하고 또한 p 형 채널 커트 영역(4)과 p형 채널 도프 영역(5) 각각의 불순물 농도보다도 높고, 그것들의 깊이 부근에서 각각 피크의 불순물 농도를 나타내는 인 주입 영역(63 과 62)을 가진다. 인 주입 영역(62 와 63)의 불순물 농도 피크 사이의 영역에서 n형 소스·드레인 영역(6)의 불순물 농도 프로파일은 극소점 또는 변곡점을 가진다.

Description

반도체 장치 및 그 제조 방법
제1도는 발명의 실시 형태 1에 따른 반도체 장치의 구조를 도시하는 부분 단면도.
제2도는 제1도의 Ⅱ 위치에서의 불순물 농도 프로파일을 도시하는 설명도.
제3도는 발명의 실시 형태1에 따른 반도체 장치의 제조 방법에 있어서 제 1 공정을 도시하는 부분 단면도.
제4도는 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법에 있어서 제 2 공정을 도시하는 부분 단면도.
제5도는 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법에 있어서 제 3 공정을 도시하는 부분 단면도.
제6도는 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법에 있어서 제 4 공정을 도시하는 부분 단면도.
제7도는 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법에 있어서 제 5 공정을 도시하는 부분 단면도.
제8도는 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법에 있어서 제 6 공정을 도시하는 부분 단면도.
제9도는 발명의 실시 형태 1에 따른 반도체 장치의 제조 방법에 있어서 제 7 공정을 도시하는 부분 단면도.
제10도는 발명의 실시 형태 1에 따른 반도체 장치의 제조방법에 있어서 제 8 공정을 도시하는 부분 단면도.
제11도는 발명의 실시 형태 2에 따른 본 발명 예로서 도시하는 전계 효과 트랜지스터 구조의 시뮬레이션 결과를 도시하는 부분 단면도.
제12도는 발명의 실시 형태 2에 있어서 본 발명 예의 불순물 농도 프로파일의 시뮬레이션 결과를 나타내는 설명도.
제13도는 발명의 실시 형태 2에 있어서 종래 예의 전계 효과 트랜지스터 구조의 시뮬레이션 결과를 도시하는 부분 단면도.
제14도는 발명의 실시 형태 2에 있어서 종래 예의 불순물 농도 프로파일의 시뮬레이션 결과를 도시하는 설명도.
제15도는 발명의 실시 형태 2에 있어서 비교 예의 전계 효과 트랜지스터의 구조 시뮬레이션 결과를 도시하는 부분 단면도.
제16도는 발명의 실시 형태 2에 있어서 비교 예의 불순물 농도 프로파일의 시뮬레이션 결과를 도시하는 설명도.
제17도는 본 발명 예, 종래 예, 및 비교 예의 전계 효과 트랜지스터의 게이트 전압-드레인 전류 특성의 시뮬레이션 결과를 도시하는 설명도.
제18도는 콘택트 위치가 어긋난 경우의 본 발명 예, 종래 예, 및 비교 예의 전계 효과 트랜지스터의 게이트 전압-드레인 전류 특성의 시뮬레이션 결과를 도시하는 설명도.
제19도는 본 발명 예, 종래 예, 및 비교 예의 전계 효과 트랜지스터의 드레인 전압-드레인 전류 특성의 시뮬레이션 결과를 도시하는 설명도.
제20도는 콘택트 위치가 어긋난 경우의 본 발명 예, 종래 예, 및 비교 예의 전계 효과 트랜지스터의 드레인 전압-드레인 전류 특성의 시뮬레이션 결과를 도시하는 설명도.
제21도는 종래의 콘택트 구조를 구비한 반도체 장치를 도시하는 부분 단면도.
제22도는 제21도의 XXII의 위치에서의 불순물 농도 프로파일을 도시하는 설명도.
제23도는 개선된 비교 예의 콘택트 구조를 구비한 반도체 장치를 도시하는 부분 단면도.
제24도는 제23도의 XXIV의 위치에서의 불순물 농도 프로파일을 도시하는 설명도.
제25도는 개선된 비교 예의 콘택트 구조를 구비한 DRAM의 메모리 영역을 도시하는 부분 단면도.
제26도는 제25도의 XXVI의 위치에서의 불순물 농도 프로파일을 도시하는 설명도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 실리콘 기판 2 : 분리 절연막
3 : p형 웰 형성용 도프 영역 4 : p형 채널 커트 영역
5 : p형 채널 도프 영역 6 : n형 소스·드레인 영역
9 : 게이트 전극 10 : 스토리지 노드
61 : 비소 주입 영역 62, 63 : 인 주입 영역
[발명이 속하는 기술분야 및 그 분야의 종래기술]
[발명의 속한 분야]
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이며, 특히 반도체 기판과 전도층 사이의 콘택트 영역에 적용되는 불순물 농도 프로파일을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
[종래 기술]
근래, 반도체 집적 회로 장치의 집적도가 현저히 높아짐에 따라, 소자의 미세화가 급속하게 진행되고 있다. 특히, 반도체 기억 장치로서 다이나믹·랜덤·엑세스·메모리(DRAM)에 있어서는, 메모리의 집적도가 64 메가 비트로부터 256 메가비트 더나아가서는 1 기가 비트 등 기억 용량의 증가에 따라 높아지고 있다. 이와 같이 고도로 집적화된 메모리를 구성하는 능동 소자로서의 전계 효과 트랜지스터나 캐패시터는 각각 미세화된 구조를 구비하고 있지 않으면 안된다. 한편, 능동 소자의 미세화에 따라 반도체 기판의 불순물 영역에 접촉하는 콘택트의 직경은 감소된다.
콘택트에서 반도체 기판으로 빠져 나오는 리크 전류는 각각의 콘택트에서의 전류가 적은 경우라도 1개의 장치내에 형성된 콘택트 수가 능동 소자의 집적에 관련하여 증가함에 따라 1개의 반도체 장치에 있어서는 큰 리크 전류가 된다. 또한, 고집적화된 반도체 장치를 형성할 때에 리크 전류가 전체의 소비 전력에 차지하는 비율은 큰 것으로 될 수 있다. 또한, 능동 소자의 스케일링에 의해 반도체 기판의 불순물 농도의 상승으로 야기된 콘택트에서의 낮은 접합 항복 전압으로 인해, 능동소자, 예를 들면 전계 효과 트랜지스터의 동작 전압이 제한된다고 하는 문제가 있다.
도 21은 종래의 콘택트 구조를 도시하는 부분 단면도이다. 도 21에 도시된 바와 같이 p형 실리콘 기판(101)의 표면에서 소정의 깊이까지의 영역에 n형 불순물을 포함하는 n형 불순물 영역(106)이 형성되어 있다. 상기 n형 불순물 영역(106)의 표면을 노출하도록 콘택트 홀(116)이 층간 절연막(115)내에 형성되어 있다. 상기 콘택트 홀(116)을 통해서 n형 불순물 영역(106)에 접촉하도록 전도층(110), 예를 들면 전극층, 캐패시터의 스토리지 노드가 형성되어 있다.
이러한 콘택트 구조에 있어서는, 콘택트 홀(116)을 형성한 후 필요에 따라서 리크 전류 방지용의 이온 주입을 추가하여, n형 불순물이 도프된 다결정 실리콘 등의 전도성 물질을 콘택트 홀(116)에 채움으로써 전도층(110)을 형성한다.
도 22는 도 21의 XXII 위치에서의 불순물 농도 프로파일을 도시하는 설명도이다. 도 22에 도시된 바와 같이, 실리콘 기판(101)은 p형의 불순물로서 붕소(B)가 도입된 불순물 농도 프로파일(B)을 가진다. n형 불순물 영역(106)은 n형 불순물로서 인(P)이 도입된 불순물 농도 프로파일n(P)을 가진다. 이들 2개의 불순물 농도 프로파일을 나타내는 곡선이 교차하는 접합점(J)은 1×1017cm-3정도의 농도를 가진다.
상기한 바와 같은 불순물 농도 프로파일을 가지는 실리콘 기판의 영역에서 전계 효과 트랜지스터의 임계치 전압 조정용의 p형 불순물 영역이라든지 소자 분리 절연막의 아래 영역으로 형성되는 반전 방지용의 p형 불순물 영역이 소자 형성 영역에 걸쳐서 연장하도록 형성된다. 이 경우, 도 22에 있어서 p형 불순물 농도 프로파일 p(B)의 얕은 영역에서 p형 불순물 농도가 상승한다. 이 때, 접합점(J)의 위치가 불순물 농도가 높은 측으로 이동하게 된다. 전도층(110)에 전압이 인가된 경우에 pn 접합에 있어서의 불순물 농도가 크기 때문에 공핍층이 넓어지기 어렵고, 전계 집중이 발생하기 쉽게 된다. 특히, pn 접합에 있어서 불순물 농도의 상승에 의해 접합의 항복 전압이 저하한다고 하는 문제가 있었다. 또한, pn 접합에 있어서의 불순물 농도의 상승에 의해, 콘택트 구조에 있어서 리크 전류가 증대한다고 하는 문제도 있었다.
[발명이 해결하고자 하는 과제]
그리하여, 일본 특허 평8-26861 호(출원일: 평성 8년 2월 14일)에 있어서, 상기한 바와 같은 접합의 항복 전압의 저하라든지 리크 전류의 증대를 해소하기 위한 콘택트 구조가 제안되어 있다.
도 23은 상기의 출원에 있어서 제안된 콘택트 구조를 도시하는 부분 단면도이다. 도 23에 도시된 바와 같이 p형 실리콘 기판(101)에 p형 웰 형성용 도프 영역(103), p형 채널 커트 영역(반전 방지 영역)(104), 및 p형 채널 도프(임계치 전압 조정용) (105)이 각각 소정의 깊이를 가지도록 형성되어 있다. n형 불순물 영역(106)은 p형 실리콘 기판(101)에 형성되어 있다. 상기 n형 불순물 영역(106)의 표면을 노출시키는 콘택트 홀(116)이 층간 절연막(115)에 형성되어 있다. 상기 콘택트 홀(116)을 통하여 n형 불순물 영역(106)의 표면에 접촉하도록 전도층(110)이 형성되어 있다.
도 24는 도 23의 XXIV 위치에서의 불순물 농도 프로파일을 도시하는 설명도이다. 도 24에 도시된 바와 같이 p형 불순물 농도 프로파일 p(B)는 p형 웰 형성 도프 영역(103), p형 채널 커트 영역(104), 및 p형 채널 도프 영역(105)에 각각 대응하도록 불순물 농도 피크를 가진다. n형 불순물 농도 프로파일 n(P)은 p형 채널 커트 영역(104), p형 채널 도프 영역(105)의 깊이 위치에서의 불순물 농도보다도 더 높은 불순물 농도를 가진다. 그리고, n형 불순물 농도 프로파일 n(P)은 p형 불순물 농도 프로파일 p(B)의 극소치(X)의 부근에서 접합점(J)을 가진다.
상술한 바와 같이, pn 접합의 위치는 n형 불순물 농도 프로파일 n(P)과 p형 불순물 농도 프로파일 p(B)의 낮은 불순물 농도에서 위치된다. 그 때문에, 접합점(J)이 불순물 농도가 큰 위치에 존재하는 경우와 비교하여, 전도층(110)에 인가되는 전압이 동일하더라도 공핍층이 넓어지기 쉽고 늘어남이 크다. 콘택트에 인가된 전압이 더 커질 때까지 접합은 끊어지지 않는다. 따라서, 접합 항복 전압은 향상된다. 결과적으로, pn 접합에서 발생된 전계는 완화되어 콘택트 영역에 있어서의 리크 전류가 감소한다.
도 25는 도 24에서 도시되는 바와 같은 불순물 농도 프로파일이 적용된 DRAM의 메모리 부분을 나타내는 부분 단면도이다. 도 25에 도시된 바와 같이, p형 실리콘 기판(101) 위에 게이트 절연막(108)을 개재하여 게이트 전극(109)이 형성되어 있다. 게이트 전극(109)의 양측에서 실리콘 기판(101)의 표면 영역에는 1대의 n형 소스·드레인 영역(106 과 107)이 형성되어 있다. 한쪽의 소스·드레인 영역(106)의 표면에 접촉하도록 스토리지 노드(110)가 형성되어 있다. 스토리지 노드(110)의 표면을 피복 하도록 유전체막(111)이 형성되어 있다. 유전체막(111)의 표면을 피복하도록 셀 플레이트(112)가 형성되어 있다. 캐패시터는 스토리지 노드(110)와 유전체막(111)과 셀 플레이트(112)로 구성된다. 다른 쪽의 소스 드레인 영역(107)에 접촉하도록 비트선(113)이 형성되어 있다. 또한 스토리지 노드(110)는 층간 절연막(115)으로 형성된 콘택트 홀(116)을 통하여 n형 소스·드레인 영역(106)에 접촉한다. n형 소스·드레인 영역(106)은 비소(As)가 도입된 영역과, 상술한 바와 같이 pn 접합의 항복 전압의 향상과 리크 전류의 억제를 위해서 형성된 인(P)을 포함하는 영역으로 이루어진다.
도 26은 도 25의 XXVI 위치에서서 불순물 농도 프로파일을 도시하는 설명도이다. 도 26에 도시된 바와 같이 p형 불순물 농도 프로파일 p(B)는 p형 웰 형성용도프 영역(103), p형 채널 커트 영역(104), 및 p형 채널 도프 영역(105)의 각각에 대응하는 불순물 농도 피크를 가진다. n형 불순물 농도 프로파일 n(P)은 p형 채널 커트 영역(104)과 p형 채널 도프 영역(105)간의 위치에서 그 각각의 불순물 농도보다도 더 높은 불순물 농도를 나타낸다. n형 불순물 농도 프로파일 n(P)은 p형 불순물 농도 프로파일 p(B)의 극소치 X의 부근에서 pn 접합점(J)을 가진다. 이것에 의해, 접합의 항복 전압의 향상과 전계 완화에 의한 리크 전류의 감소를 도모할 수 있다. 또한, 도 26에는 본래의 소스·드레인 영역을 형성하도록 비소(As)가 도입된 n형 불순물 농도 프로파일 n(As)이 도시되어 있다.
상술한 바와 같이 도 26에 도시된 바의 불순물 농도 프로파일을 구비한 DRAM의 메모리 부분에서는 기억 용량의 증가에 따라 전계 효과 트랜지스터의 미세화를 도모할 수 있다. 특히, 1 기가 비트 정도의 기억 용량을 가지는 DRAM에 있어서는, 도 25에 도시되는 전계 효과 트랜지스터에 있어서 게이트 길이(L)가 0.15μm정도로 되고, 콘택트 홀(116)의 측벽과 게이트 전극(109)의 측벽 사이의 거리 D도 0.075μm정도로 극도로 작게 된다. 이와 같이 전계 효과 트랜지스터의 미세화가 진행하면, 도 26에 있어서 p형 채널 도프 영역(105)이 얕고 급준한 농도 분포를 가지도록 형성된다. 이것에 따라 도 26에 화살표로 나타낸 바와 같이, n형 소스·드레인 영역(106)의 n형 불순물 농도 프로파일 n(P)은 얕은 영역에 있어서 보다 높은 불순물 농도를 가지도록 형성된다. 그 결과, 도 25에 있어서 전계 완화라든지 접합의 항복 전압 향상을 위해 형성되는 n형 소스·드레인 영역(106)의 일부로서, 인(P)이 도입되는 영역은 이점 쇄선으로 나타내도록 얕은 영역에서 농도가 높게 되어, 또한 가로 방향으로도 넓어지도록 형성된다.
이상 상술한 바와 같이 n형 소스·드레인 영역(106)이 형성되는 것에 의해, 이하와 같은 문제점이 생긴다.
우선, 도 25의 이점 쇄선으로 나타난 바와 같이 n형 소스·드레인 영역(106)이 넓어지는 것에 의해, 설계치보다도 낮은 임계치 전압으로 전계 효과 트랜지스터가 온 상태가 되기 쉬워진다. 즉, 전계 효과 트랜지스터의 특성이 변화하여 예를 들면, 임계치 전압이 저하한다. 그 결과, 스토리지 노드(110)의 전자가 리크하기 쉽게 된다.
또한, 도 25에 있어서 거리(D)의 변동에 의해서, n형 소스·드레인 영역(106)의 이점 쇄선으로 도시된 넓이가 전계 효과 트랜지스터의 특성에 주는 영향의 정도는 변동하게 된다. 이것은 콘택트 홀(116)의 위치 변동에 의해서, 전계 효과 트랜지스터의 특성이 변동하는 것을 의미한다. 따라서, 콘택트 홀(116)을 형성하는 공정 및 제조 프로세스 조건의 변동에 의해서 전계 효과 트랜지스터의 특성이 변동하게 된다. 즉, 전계 효과 트랜지스터의 특성은 스토리지 노드(116)의 형성 위치에서의 변동에 영향받기 쉬어진다.
그리하여, 본 발명의 목적은 전계 효과 트랜지스터의 특성을 손상하는 일없이, pn접합의 항복 전압의 향상을 도모함과 동시에 리크 전류를 감소시킬 수 있는 불순물 농도 프로파일을 제공하는 것이다.
또한, 본 발명의 또 하나의 목적은 전계 효과 트랜지스터의 특성을 손상하는 일없이, DRAM의 스토리지 노드 측의 콘택트에 있어서 pn 접합의 항복 전압의 향상을 도모함과 동시에, 전계 완화를 도모하고 리크 전류를 감소시키는 것이다.
또한, 본 발명의 특별한 목적은 전계 효과 트랜지스터의 특성을 손상하는 일 없이, pn 접합의 항복 전압을 향상시키고 전계 완화를 도모하여, 리크 전류를 감소시키는 것이 가능한 불순물 농도 프로파일을 용이하게 형성하는 것이다.
[과제를 해결하기 위한 수단]
본 발명의 하나의 양상에 따른 반도체 장치는 주표면을 가지는 제 1 전도형의 반도체 기판과 그 반도체 기판의 주표면에서 깊이 방향으로 연장하는 제 2 전도형의 불순물 농도 프로파일을 가지도록 형성된 제 2 전도형의 불순물 영역을 구비한다. 반도체 기판은 주표면에서 깊이 방향으로 연장하는 제 1 전도형의 불순물 농도 프로파일을 가진다. 제 1 전도형의 불순물 농도 프로파일은 주표면에서 제 1의 깊이에 불순물 농도의 제 1 극대점과 그 제 1의 깊이 보다도 깊은 제 2의 깊이에 불순물 농도의 제 2 극대점과 그 제 2의 깊이 보다도 깊은 영역에 제 1 과 제 2 극대점보다도 작은 불순물 농도를 나타내는 저농도 영역을 가진다. 제 2 전도형의 불순물 농도 프로파일은 저농도 영역에서 제 1 전도형의 불순물 농도 프로파일과 교차하여 접합점을 형성하여, 주표면에서 접합점까지의 영역에서 제 1 전도형의 불순물 농도 프로파일이 나타내는 불순물 농도보다도 높은 제 2 전도형의 불순물 농도를 가지고 또한 제 1의 깊이와 제 2의 깊이 사이의 영역에서 극소점 또는 변곡점을 가진다.
상술한 바와 같이 구성된 반도체 장치에 있어서는, 제 2 전도형의 불순물 농도 프로파일은 보다 낮은 불순물 농도의 영역에서 제 1 전도형의 불순물 농도 프로파일과 교차하여 접합점을 형성한다. 이 때문에 pn 접합의 항복 전압을 향상시킬 수 있고 동시에, 전계 완화를 도모할 수 있어, 리크 전류를 저감할 수 있다. 또한, 본 발명의 반도체 장치에 있어서는 제 2 전도형의 불순물 농도 프로파일이 주표면에서 접합점까지의 영역에서 제 1 전도형의 불순물 농도 프로파일이 나타내는 불순물 농도보다도 높은 제 2 전도형의 불순물 농도를 가지고 제 1의 깊이와 제 2의 깊이 사이의 영역에 있어서 극소점 또는 변곡점을 가진다. 상기 극소점 또는 변곡점의 존재에 의해 보다 높은 불순물 농도를 가지는 제 2 전도형의 불순물 농도 프로파일이 전계 효과 트랜지스터의 게이트 전극 형성 영역에 주는 영향은 억제된다. 그 결과 전계 효과 트랜지스터의 특성이 변화하는 것은 아니다. 예를 들면, 전계 효과 트랜지스터의 경계치 전압이 저하하는 것도 없다.
또한, 상술한 바와 같이 본 발명의 한 양상에 따른 반도체 장치에서 제 1 전도형의 불순물 농도 프로파일은 접합점 보다도 깊은 제 3의 깊이에 불순물 농도의 제 3 극대점을 가지는 것이 바람직하다.
본 발명의 또다른 양상에 따른 반도체 장치의 제조 방법은 이하의 공정을 포함한다.
(a) 제 1 전도형의 반도체 기판의 주표면에 소자 분리 절연막을 형성하는 공정;
(b) 소자 분리 절연막 하의 반도체 기판의 영역에 반전 방지용 제 1 전도형의 불순물 영역을 형성하도록 주표면에서 제 1의 깊이에 제 1 주입량으로 제 1 전도형의 불순물을 이온 주입하는 제 1 주입 공정;
(c) 소자 분리 절연막 사이의 반도체 기판의 영역으로 임계치 전압 조정용의 제 1 전도형의 불순물 영역을 형성하도록 제 1의 깊이보다도 얕은 제 2의 깊이에 제 2 주입량으로 제 1 전도형의 불순물을 이온 주입하는 제 2 주입 공정;
(d) 소자 분리 절연막 사이의 반도체 기판의 영역에 게이트 절연막을 개재시키고 게이트 전극을 형성하는 공정;
(e) 게이트 전극의 양측에서 반도체 기판의 주표면에 제 2 전도형의 제 1 및 제 2 소스·드레인 영역을 형성하는 공정;
(f) 제 1 소스·드레인 영역에서 주표면으로부터 제 1의 깊이 부근에 제 1 주입량에 의한 불순물 농도보다도 높은 불순물 농도로 되는 제 3 주입량으로 제 2 전도형의 불순물을 이온 주입하는 제 3 주입 공정;
(g) 제 1 소스·드레인 영역에서 주표면으로부터 제 2의 깊이 부근에 제 2 주입량에 의한 불순물 농도보다도 높은 불순물 농도로 되는 제 4 주입량으로 제 2 전도형의 불순물을 이온 주입하는 제 4 주입 공정.
상술한 바와 같이 구성된 본 발명의 반도체 장치의 제조 방법에 있어서는, pn 접합의 항복 전압을 향상시키고 전계 완화를 도모함과 동시에, 전계 효과 트랜지스터의 특성에 나쁜 영향을 주지 않은 불순물 농도 프로파일을 복잡한 제조 프로세스를 사용하지 않고 용이하게 실현할 수 있다.
[발명의 실시 형태]
[실시 형태 1]
도 1은 본 발명의 실시 형태 1에 따른 반도체 장치를 나타내는 부분 단면도이다. 도 2는 도 1의 Ⅱ의 위치에서의 불순물 농도 프로파일을 나타내는 설명도이다. 도 1과 도 2를 참조하여, 본 발명의 실시 형태 1에 따른 반도체 장치의 구조와 불순물 농도 프로파일에 대하여 설명한다.
도 1에 나타낸 바와 같이, p형 실리콘 기판(1)의 주표면상에 트렌치 구조의 분리 절연막(2)이 형성되어 있다. 실리콘 기판(1)에는 p형 웰 형성용 도프 영역(3), p형 채널 커트 영역(반전 방지 영역)(4), 및 p형 채널 도프 영역(임계치 전압 조정용)(5)이 각각 소정의 깊이 위치에 형성되어 있다. 게이트 전극(9)이 게이트 산화막(8)을 개재하여 실리콘 기판(1) 위에 형성되어 있다. 게이트 전극(9)의 양측에서 실리콘 기판(1)의 주표면에는 n형 소스·드레인 영역(6 과 7)이 형성되어 있다. n형 소스·드레인 영역(6)은 실리콘 기판(1)의 주표면 부근의 비소 주입 영역(61)과 인 주입 영역(62)과 인 주입 영역(63)으로 구성된다. n형 소스·드레인 영역(6)의 표면에 접촉하도록 스토리지 노드(10)가 형성되어 있다. 스토리지 노드(10)는 인(P)이 도프된 다결정 실리콘막으로부터 형성되어 있다. 스토리지 노드(10)는 층간 절연막(15)에 형성된 콘택트 홀(16)을 통하여 n형 소스·드레인 영역(6)의 표면에 접촉하도록 형성되어 있다. 스토리지 노드(10)의 표면을 피복 하도록 유전체막(11)이 형성되어 있다. 유전체막(11)의 표면을 피복 하도록 셀 플레이트(12)가 형성되어 있다. 이렇게 하여, n형 소스·드레인 영역(6)에 접속되는 캐패시터는 스토리지 노드(10)와 유전체막(11)과 셀 플레이트(12)로 구성된다. n형 소스·드레인 영역(7)의 표면에 접촉하도록 비트선(13)이 형성되어 있다. n형 소스·드레인 영역(7)은 비소(As)가 주입된 영역으로 이루어진다. 비트선(13)은 층간 절연막(14)으로 형성된 콘택트 홀을 통하여 n형 소스·드레인 영역(7)에 접속되어 있다.
도 2에 나타낸 바와 같이, 붕소(B)가 주입된 p형 불순물 농도 프로파일 p(B)는 p형 웰 형성용 도프 영역(3), p형 채널 커트 영역(4), 및 p형 채널 도프 영역(5)의 각각에 대응하는 불순물 농도 피크를 가지고, 또한 이들 불순물 농도 피크 영역(4, 5)보다 깊은 영역에서 저농도 불순물 영역을 가진다. 상기 저농도 불순물 영역에 있어서 p형 불순물 농도 프로파일 p(B)는 n형 불순물 농도 프로파일 n(P)과 교차하여 접합점(J)을 형성한다. 인(P)이 주입된 n형 불순물 농도 프로파일 n(P)은 인 주입 영역(62와 63)의 각각에 대응하여 불순물 농도 피크를 가진다. n형 불순물 농도 프로파일 n(P)에 있어 실리콘 기판의 표면 부근에서 보이는 불순물 농도 피크(64)는 스토리지 노드에 도프된 인(P)의 소스·드레인 영역의 확산에 의해서 생긴 것이다. 본래의 n형 소스·드레인 영역(6)을 형성하는 비소 주입 영역(61)은 n형 불순물 농도 프로파일 n(As)으로서 나타내고 있다.
상기와 같이 나타나는 불순물 농도 프로파일에 있어서, n형 불순물 농도 프로파일 n(P)은 접합점(J)에 있어 p형 불순물 농도 프로파일 p(B)에 교차한다. n형 불순물 농도 프로파일 n(P)의 불순물 농도는 실리콘 기판의 표면에서 접합점(J)까지의 영역에서 p형 불순물 농도 프로파일 p(B)이 나타내는 불순물 농도보다도 높은 값을 나타내고 있다. n형 불순물 농도 프로파일 n(P)의 불순물 농도 피크(62 와 63)는 각각 p형 불순물 농도 프로파일 p(B)의 불순물 농도 피크(5 와 4) 보다도 높은 값을 나타내고 있다. n형 불순물 농도 프로파일 n(P)은 불순물 농도 피크(62 와 63) 사이의 영역에서 극소점 또는 변곡점(K)을 가진다. 이 극소점 또는 변곡점(K)에 있어서도 n형 불순물 농도 프로파일 n(P)은 p형 불순물 농도 프로파일 p(B) 보다도 높은 불순물 농도를 나타내고 있다. 또한, 도 2에 있어서 도시되어 있지 않지만, p형 웰 형성용 도프 영역(3)에 대응하는 불순물 농도 피크도 p형 불순물 농도 프로파일 p(B)의 하방에 존재한다.
상기와 같이 하여, n형 불순물 농도 프로파일 n(P)은 낮은 불순물 농도의 영역에서 p형 불순물 농도 프로파일 p(B)에 교차하여 접합점(J)을 형성함에 의해, pn 접합의 항복 전압의 향상을 도모할 수 있고 전계를 완화할 수 있다. 이것에 의해, pn 접합에 있어서 리크 전류를 억제할 수 있다.
또한, 도 2에 나타나는 불순물 농도 프로파일에 있어서, n형 불순물 농도 프로파일 n(P)이 극소점 또는 변곡점(K)을 가지는 것에 의해, 도 1의 n형 소스·드레인 영역(6)의 폭, 특히 인 주입 영역(63)의 폭이 게이트 전극(9) 하의 실리콘 기판(1)의 영역에 나쁜 영향을 미치게 하는 것은 아니다. 이것에 의해, 전계 효과 트랜지스터의 임계치 전압이 저하하는 영향도 억제된다. 이 때문에, n형 소스·드레인 영역(6)에 접속된 스토리지 노드(10)에 저장된 전자 리크도 억제된다.
또한, DRAM의 기억 용량이 1 기가 비트 정도로 고집적화된 경우에 있어, 게이트 전극(9)의 길이가 극도로 짧게 되어(0.15μm 정도) 게이트 전극(9)의 측벽과 콘택트 홀(16)의 측벽사이의 거리가 극도로 작게 되고(0.075μm 정도), 그 치수의 변동에 의해서 전계 효과 트랜지스터의 특성이 변동하는 것도 억제된다. 즉, 콘택트 홀(16)의 위치가 변동함에 의한 전계 효과 트랜지스터의 특성 변동은 억제된다. 이것은 전계 효과 트랜지스터가 스토리지 노드(10)의 형성 위치에서의 변동에 쉽게 영향받지 않음을 의미한다. 따라서, 본 발명에 따른 반도체 장치에 있어서는, 예를 들면 DRAM의 메모리 영역에서의 전계 효과 트랜지스터 또는 캐패시터의 특성은 그것들을 제조하기 위한 프로세스 조건에 의해서 쉽게 영향받지 않는다.
도 3∼도 10은 도 11에 나타내는 반도체 장치의 제조 공정을 순서대로 나타내는 부분 단면도이다. 도 3∼도 10을 참조하여 본 발명의 실시 형태 1의 반도체 장치의 제조 방법에 대하여 설명한다.
우선, 도 3에 나타낸 바와 같이, p형 실리콘 기판(1)이 준비된다.
도 4에 나타낸 바와 같이, 트렌치형의 분리 절연막(2)이 형성된다. 실리콘 기판(1)에 붕소(B)를 가속 전압 700keV, 주입량 1.0×1013cm-2로 이온 주입한다. 이것에 의해 , p형 웰 형성용 도프 영역(3)이 형성된다. 다음에 붕소(B)가 가속 전압 100∼180keV, 주입량 0.5×1012∼8.0×1012cm-2로 실리콘 기판(1)에 이온 주입된다. 이것에 의해, 분리 절연막(2)의 하부 표면에 접촉하도록 p형 채널 커트 영역(4)이 형성된다. 또한, 붕소(B)가 가속 전압 10~50keV, 주입량 1.0×1012∼5.0×1013cm-2로 실리콘 기판(1)에 주입된다. 이것에 의해, p형 채널 도프 영역(임계치 전압 조정용)(5)이 실리콘 기판(1)에 형성된다.
그 후, 도 5에 나타낸 바와 같이 게이트 전극(9)이 게이트 산화막(8)을 개재하여 실리콘 기판(1) 위에 형성된다. 게이트 전극(9)의 길이는 0.13∼0.18μm 정도이다. 게이트 전극(9)의 두께는 500∼1000Å이다. 게이트 전극(9)은 1020cm-3정도의 농도로 인(P)이 도입된 다결정 실리콘으로 이루어진다. 게이트 산화막의 두께는 50-∼60Å이다. 게이트 전극(9)을 마스크로 하여 비소(As)가 실리콘 기판(1)에 이온 주입되는 것에 의해, n형 소스·드레인 영역(6)중 비소 주입 영역(61)과 n형 소스·드레인 영역(7)이 형성된다.
도 6에 나타낸 바와 같이, 층간 절연막(14)이 CVD법에 의해 산화막으로부터 형성된다. 층간 절연막(14)으로 형성된 콘택트 홀을 통하여 n형 소스·드레인 영역(7)의 표면에 접촉하도록 비트선(13)이 형성된다. 이 때의 콘택트 홀의 직경은 0.07∼0.1μm 정도이다. 비트선(13)은 인(P)이 1020cm-3정도의 농도로 도프된 다결정 실리콘으로 이루어진다.
그 후, 도 7에 나타낸 바와 같이 층간 절연막(15)이 CVD 법에 의해 비트선(13)을 피복하도록 형성된다. 층간 절연막(15)에는 비소 주입 영역(61)의 표면을 노출하도록 콘택트 홀(16)이 형성된다. 콘택트 홀(16)의 직경은 0.07∼0.1μm 정도이다.
도 8에 나타낸 바와 같이, 콘택트 홀(16)을 통하여 인(P)의 이온 주입이 2회 행하여진다. 1회째의 이온 주입에 있어서는 인(P)이 가속 전압 30∼50keV, 주입량 1.0×1013∼5.0×1013cm-2로 이온 주입된다. 이 주입량은 p형 채널 도프 영역(5)을 형성하기 위한 주입량 보다도 많아지도록 설정된다. 또한, 2회째의 이온 주입으로서 인(P)이 가속 전압 180∼230keV, 주입량 1.0×1013∼5.0×1013cm-2로 이온 주입된다. 이 주입량은 p형 채널 커트 영역(4)을 형성하기 위한 이온 주입량 보다도 많아지도록 설정된다. 이렇게 하여 인 주입 영역(62 과 63)이 형성된다. 인 주입 영역(62)은 p형 채널 도프 영역(5)과 같은 정도의 깊이에서 그 p형 불순물 농도보다도 높은 n형 불순물 농도를 가지도록 형성된다. 인 주입 영역(63)은 p형 채널 커트 영역(4)과 같은 정도의 깊이에서 그 p형 불순물 농도보다도 높은 n형 불순물 농도를 가지도록 형성된다.
그 후, 도 9에 나타낸 바와 같이, 인(P)이 도프된 다결정 실리콘으로 이루어지는 스토리지 노드(10)가 콘택트 홀(16)을 통하여 n형 소스·드레인 영역(6)의 표면에 접촉하도록 형성된다.
마지막으로, 도 10에 나타낸 바와 같이, 스토리지 노드(10)를 피복하도록 유전체막(11)이 형성된다. 유전체막(11)의 표면을 피복하도록 셀 플레이트(12)가 형성된다. 이렇게 하여 n형 소스·드레인 영역(6)에 접속되는 캐패시터가 형성된다.
상기와 같이 하여, 콘택트 홀(16)등의 제조 프로세스의 조건에 좌우되지 않게, 또한 불순물 농도 프로파일의 영향을 받지않게 설계치대로의 특성을 가지는 전계 효과 트랜지스터가 형성된다.
[실시 형태 2]
실시의 형태 2에 있어서는, 본 발명의 불순물 농도 프로파일의 시뮬레이션 결과에 관하여 설명한다.
도 11은 본 발명에 따른 불순물 농도 프로파일을 가지는전계 효과 트랜지스터의 시뮬레이션 결과를 나타내는 단면도이다. 도 12는 도 11의 XII 위치에 있어서의 불순물 농도 프로파일의 시뮬레이션 결과를 나타내는 설명도이다.
도 13은 종래의 불순물 농도 프로파일을 가지는 전계 효과 트랜지스터의 시뮬레이션 결과를 나타내는 단면도이다. 도 14는 도 13의 XIV의 위치에서의 불순물 농도 프로파일의 시뮬레이션 결과를 나타내는 설명도이다.
도 15는 본 발명의 비교예로서 불순물 농도 프로파일을 가지는 전계 효과 트랜지스터의 시뮬레이션 결과를 나타내는 단편면도이다. 도 16은 도 15의 XVI 위치에서의 불순물 농도 프로파일의 시뮬레이션 결과를 나타내는 설명도이다.
도 11∼도 16을 참조하여, 실리콘 기판 위에 게이트 절연막을 개재하여 게이트 전극(9)이 형성되어 있다. 게이트 전극의 양측의 실리콘 기판의 표면에는 n형 소스·드레인 영역(6 과 7)이 형성되어 있다. n형 소스·드레인 영역(6 과 7)의 각각에 접속하도록 전극(17)이 형성되어 있다.
도 11의 본 발명에 따른 불순물 농도 프로파일에 있어서는 n형 소스·드레인 영역(6)은 인 주입 영역(62 와 63)를 포함하며, 도 12에 나타낸 바와 같이 실리콘 기판의 표면 부근에는 전극(17)에 포함된 인이 확산한 영역(64)을 가진다. 도 13의 종래의 불순물 농도 프로파일에 있어서도 도 14에 나타낸 바와 같이, n형 소스·드레인 영역(6)은 전극(17)으로부터의 인 확산 영역(64)을 포함한다. 도 15의 비교예에 따른 불순물 농도 프로파일에 있어서는 n형 소스·드레인 영역(6)은 인 확산 영역(64)과 인 주입 영역(65)을 포함한다.
도 11과 도 12의 본 발명 예로서는 인의 2회 주입이 행하여지는 것에 의해, 2개의 피크 농도를 나타내는 인 주입 영역(62와 63)이 형성되어 있다. 이것에 대하여 도 15와 도 16의 비교 예에 있어서는 1회의 인 이온 주입이 행하여지는 것에 의해 1개의 불순물 농도 피크를 나타내는 인 주입 영역(65)이 형성되어 있다.
또한, 도 12, 도 14 및 도 16의 어느 쪽의 예에 있어서도, 비소의 주입에 의한 불순물 농도 프로파일은 생략되어 있다. 또한, 불순물 농도 프로파일에 있어서 p형 불순물 농도 프로파일 p(B)와 n형 불순물 농도 프로파일 n(P)의 양자를 종합적으로 본 캐리어 농도의 프로파일은 네트 도핑(50)으로 나타내고 있다.
도 12의 본 발명 예에 있어서는 pn 접합점(J)가 저농도의 영역에서 나타나는 것에 대하여, 종래 예의 도 14에 있어서는 얕게 또한 농도가 높은 영역에서 접합점(J)이 보인다. 도 16의 비교예에 있어서도 pn 접합점(J)은 농도가 낮은 영역에서 보인다. 이러한 본 발명 예와 비교 예에 있어서는 농도가 낮은 영역에서 pn 접합이 나타나기 때문에, 접합의 항복 전압을 향상시킬 수 있고, 또한 전계를 완화시키는 것에 따라 리크 전류의 저감을 도모할 수 있다. 그러나, 도 16의 비교 예로서는 인 주입 영역의 피크 농도(65)가 비교적 얕은 영역에서 보이기 때문에, 도 15에 나타낸 바와 같이 p형 소스·드레인 영역(6)이 게이트 전극 하의 실리콘 기판 영역에서 크게 넓어지고 있다. 이때문에, 접합의 항복 전압의 향상이라든지 전계의 완화를 도모할 수 있더라도, 그 불순물 농도 프로파일에 의하여 전계 효과 트랜지스터의 특성은 저하한다. 이것에 대하여, 본 발명 예의 도 12에 있어서는 인 주입 영역(62 와 63)과의 사이에서 극소점 또는 변곡점이 나타나기 때문에, 얕은 영역에서 n형 소스·드레인 영역(6)의 폭은 작다. 따라서 도 11에 나타낸 바와 같이, n형 소스·드레인 영역(6)의 얕은 영역에서의 폭이 작고, 전계 효과 트랜지스터의 특성을 저하시키는 것은 아니다.
상술의 본 발명 예, 종래 예 및 비교 예의 불순물 농도 프로파일을 구비한 전계 효과 트랜지스터의 특성의 시뮬레이션 결과에 대하여 이하에 설명한다.
도 17은, 본 발명 예(A), 종래 예(B) 및 비교 예(C)에 따른 전계 효과 트랜지스터의 게이트 전압 드레인 전류(Vg-Id) 특성의 시뮬레이션 결과를 나타내는 설명도이다. 도 17에 나타낸 바와 같이, 본 발명 예(A)는 종래 예(B)와 같은 특성을 나타내고, 접합의 항복 전압의 향상이라든지 전계 완화를 위한 인 주입에 영향받지 않고, 본래의 게이트 전압 드레인 전류 특성을 나타낸다. 이것에 대하여, 비교 예(C)에서는 게이트 전압의 증가에 대하여 드레인전류가 현저히 증가하여, 본래의 특성보다도 열화한 게이트 전압 드레인 전류 특성이 나타나고 있다.
도 18은 도 11, 도 13, 및 도 15의 각각에 있어 전극(17)의 콘택트 위치가 게이트 전극(9)을 향하여 0.025μm만 어긋난 경우에 게이트 전압-드레인 전류(Vg-Id) 특성의 시뮬레이션 결과를 나타낸다. 도 18에 나타낸 바와 같이, 본 발명 예(A)는 종래 예(B)와 같이 본래의 특성을 유지한다. 그러나, 비교 예(C)에서 게이트 전압의 증가에 대하여 드레인 전류의 증가가 또한 현저하게 되어 게이트 전압-드레인 전류 특성이 열화하고 있는 것이 판명된다.
도 19는 본 발명 예(A), 종래 예(B) 및 비교 예(C)의 드레인 전압-드레인 전류(Vd-Id) 특성의 시뮬레이션 결과를 나타내고, 도 19로부터 명백한 바와 같이, 본 발명 예(A)는 종래 예(B)와 같은 특성을 나타내고, 불순물 농도 프로파일에 따라서 악영향을 받지 않는다. 이것에 대하여, 비교 예(C)는 어느 게이트 전압(Vg)에 있어서도 드레인 전압에 대한 드레인 전류의 증가 비율이 크고, 드레인 전압-드레인 전류 특성이 열화하고 있다.
도 20은 도 18과 마찬가지로, 전극(17)의 n형 소스·드레인 영역(6)에 대하여 콘택트 위치가 게이트 전극(9)을 향하고 0.025μm만 어긋난 경우의 본 발명 예(A), 종래 예(B), 및 비교 예(C) 각각의 드레인 전압-드레인 전류(Vd-Id) 특성의 시뮬레이션 결과를 나타내는 설명도이다. 도 20으로부터 명백한 바와 같이, 본 발명 예(A)는 종래 예(B)와 같이 본래의 드레인 전압-드레인 전류 특성을 유지하고 있다. 이것에 대하여, 비교 예(C)는 어느 게이트 전압(Vg)에 있어서도 드레인 전압에 대한 드레인 전류의 증가하는 비율이 현저히 커지게 되어, 드레인 전압-드레인 전류 특성이 열화하고 있다.
상기 시뮬레이션 결과에 근거하여, 종래 예(B)에 비해 pn 접합의 항복 전압의 향상이라든지 전계 완화를 도모한 비교 예(C)는 불순물 농도 프로파일의 영향을 받아 전계 효과 트랜지스터의 특성이 열화하고 있다. 이것에 대하여, 본 발명 예(A)에 의하면, pn 접합의 항복 전압의 향상과 전계 완화를 실현할 수 있음과 동시에, 그 때문의 불순물 농도 프로파일의 영향을 받지 않고서 전계 효과 트랜지스터의 특성이 유지되는 것이 판명된다.
이상으로 개시된 실시의 형태는 모든 점에서 예시로서 제한적인 것은 아니라고 고려되어야 한다. 본 발명의 범위는 이상 실시의 형태가 아니고, 특허 청구의 범위에 의해 나타내어지며 특허청구의 범위와 균등의 의미 및 범위내에서의 모든 변경이라든지 수정을 포함하는 것이다.
[발명의 효과]
본 발명에 따른 반도체 장치에 의하면, pn 접합의 항복 전압의 향상을 도모할 수 있고 또한 전계 완화에 의해서 리크 전류의 저감을 도모할 수 있는 불순물 농도 프로파일을 실현할 수 있다. 또한, 그 불순물 농도 프로파일에 따라서 전계효과 트랜지스터의 특성이 열화하는 것은 아니다. 예를 들면, 설계치대로 임계치 전압을 유지할 수 있다. 그 결과, 소스·드레인 영역에 접속된 스토리지 노드의 전자가 리크하는 것을 억제할 수 있다. 또한, 소스·드레인 영역에 접촉하는 콘택트 홀 위치의 변동에 의해서 전계 효과 트랜지스터의 특성이 변동하는 것도 없다. 이것은, 제조 프로세스 조건의 변동에 따라서 전계 효과 트랜지스터의 특성이 변동하지 않는 것을 의미한다.
또한, 본 발명의 또다른 양상에 따른 반도체 장치의 제조 방법에 의하면, 상술한 바와 같은 불순물 농도 프로파일을 복잡한 제조 프로세스를 채용하지 않고 용이하게 실현할 수 있다.

Claims (3)

  1. 주표면을 가지는 제 1 전도형의 반도체 기판 및; 상기 반도체 기판의 주표면에서 깊이 방향으로 연장하는 제 2 전도형의 불순물 농도 프로파일을 가지도록 형성된 제 2 전도형의 불순물 영역을 구비하며, 상기 반도체 기판은 상기 주표면에서 깊이 방향으로 연장하는 제 1 전도형의 불순물 농도 프로파일을 가지고, 상기 제 1 전도형의 불순물 농도 프로파일은 상기 주표면에서 제 1의 깊이에 불순물 농도의 제 1 극대점과 상기 제 1의 깊이 보다도 깊은 제 2의 깊이에 불순물 농도의 제 2 극대점과 상기 제 2의 깊이 보다도 깊은 영역에 상기 제 1 과 제 2 극대점보다도 작은 불순물 농도를 나타내는 저농도 영역을 가지고 있고, 상기 제 2 전도형의 불순물 농도 프로파일은 상기 저농도영역에서 상기 제 1 전도형의 불순물 농도 프로파일과 교차하여 접합점을 형성하고 상기 주표면에서 상기 접합점까지의 영역에서 상기 제 1 전도형의 불순물 농도 프로파일이 나타내는 불순물 농도보다도 높은 제 2 전도형의 불순물 농도를 가지고 있고, 또한 상기 제 1의 깊이와 상기 제 2의 깊이 사이의 영역에 있어서 극소점 또는 변곡점을 가지는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 제 1 전도형의 불순물 농도 프로파일은 상기 접합점보다도 깊은 제 3의 깊이에 불순물 농도의 제 3 극대점을 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 1 전도형의 반도체 기판의 주표면에서 소자 분리 절연막을 형성하는 공정과; 상기 소자 분리 절연막 하의 상기 반도체 기판의 영역에 반전 방지용 제 1 전도형의 불순물 영역을 형성하도록 상기 주표면에서 제 1의 깊이에 제 1 주입량으로 제 1 전도형의 불순물을 이온 주입하는 제 1 주입 공정과; 상기 소자 분리 절연막 사이의 상기 반도체 기판의 영역에 임계치 전압 조정용의 제 1 전도형의 불순물 영역을 형성하도록 상기 제 1의 깊이 보다도 얕은 제 2의 깊이에 제 2 주입량으로 제 1 전도형의 불순물을 이온 주입하는 제 2 주입 공정과; 상기 소자 분리 절연막 사이의 상기 반도체 기판의 영역에 게이트 절연막을 개재시키어 게이트 전극을 형성하는 공정과; 상기 게이트 전극의 양측에서 상기 반도체 기판의 주표면에 제 2 전도형의 제 1 및 제 2 소스·드레인 영역을 형성하는 공정과; 상기 제 1 소스·드레인 영역에서 상기 주표면에서 상기 제 1의 깊이 부근에 상기 제 1 주입량에 의한 불순물 농도보다도 높은 불순물 농도가 되는 제 3 주입량으로 제 2 전도형의 불순물을 이온 주입하는 제 3 주입 공정 및; 상기 제 1 소스·드레인 영역에서 상기 주표면으로부터 상기 제 2의 깊이 부근에 상기 제 2 주입량에 의하는 불순물 농도보다도 높은 불순물 농도가 되는 제 4 주입량으로 제 2 전도형의 불순물을 이온 주입하는 제 4 주입 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조 방법.
KR1019970038178A 1997-03-26 1997-08-11 반도체 장치 및 그 제조 방법 KR100254642B1 (ko)

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