JPH0831957A - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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JPH0831957A
JPH0831957A JP6166828A JP16682894A JPH0831957A JP H0831957 A JPH0831957 A JP H0831957A JP 6166828 A JP6166828 A JP 6166828A JP 16682894 A JP16682894 A JP 16682894A JP H0831957 A JPH0831957 A JP H0831957A
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region
impurity
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drain region
semiconductor substrate
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JP6166828A
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Kiyohiko Sakakibara
清彦 榊原
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling

Abstract

(57)【要約】 【目的】 バンド間トンネリングによるリーク電流を防
止しながらかつパンチスルー現象を抑制することが可能
な不揮発性半導体記憶装置およびその製造方法を提供す
る。 【構成】 Ｎ+ ドレイン領域２を覆うＮ- ドレイン領域
４の下部に、Ｎ- ドレイン領域４のチャネル領域側の端
部を覆わないようにＰ+ 不純物領域６を形成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、不揮発性半導体記憶
装置およびその製造方法に関し、より特定的には、フロ
ーティングゲート電極への電子の注入が消去動作となる
不揮発性半導体記憶装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、不揮発性半導体記憶装置の１つと
して、データを自由にプログラムすることができしかも
電気的に情報の書込および消去が可能なＥＥＰＲＯＭ
（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎ
ｄ ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ Ｏｎｌｙ Ｍ
ｅｍｏｒｙ）が知られている。このＥＥＰＲＯＭは、書
込および消去ともに電気的に行なえるという利点はある
が、メモリセルに２つのトランジスタを必要とするた
め、高集積化が困難であるという不都合があった。そこ
で、従来、メモリセルが１つのトランジスタで構成さ
れ、書込まれた情報電荷を電気的に一括消去することが
可能なフラッシュＥＥＰＲＯＭが提案されている。これ
らは、たとえば、米国特許第４，８６８，６１９号など
に開示されている。
【０００３】さらに、フラッシュＥＥＰＲＯＭの課題で
ある低コスト，低電圧・低消費電力，高速書換，セクタ
消去，高信頼性のすべてを実現できる不揮発性半導体記
憶装置として、ＤＩＮＯＲ（Ｄｉｖｉｄｅｄ Ｂｉｔ
Ｌｉｎｅ ＮＯＲ）方式のフラッシュＥＥＰＲＯＭが提
案されている。このＤＩＮＯＲ型セルは、従来のＮＯＲ
型セルに主副ビット線構成を採用するとともに選択ゲー
トを追加したものである。
【０００４】図１９は、従来の提案されたＤＩＮＯＲ方
式のフラッシュＥＥＰＲＯＭを示した断面構造図であ
る。図１９を参照して、従来のＤＩＮＯＲ型セルでは、
メモリセルトランジスタ１１０が所定の間隔を隔てて８
ビット（８セル）分形成されている。そして、そのメモ
リセルトランジスタ１１０に隣接するように選択トラン
ジスタ１０３が形成されている。８ビット分のメモリセ
ルトランジスタ１１０に電気的に接続するように副ビッ
ト線１０２が形成されている。
【０００５】選択トランジスタ１０３に接続するように
主ビット線１０１が形成されている。主ビット線１０１
の上方には所定の間隔を隔ててワード線１０４が形成さ
れている。このような構成を有するＤＩＮＯＲ型セルに
おいて、電子の注入機構をＦ−Ｎ（Ｆｏｗｌｅｒ−Ｎｏ
ｒｄｈｅｉｍ）トンネリングへ変更することによって、
低電圧・低電力と高速書換えを両立することができる。
また、低コストとセクタ消去は、主副ビット線構成の採
用と選択ゲートの追加によって実現している。さらに、
セクタごとに消去する場合に発生するドレインディスタ
ーブ現象の問題も、選択ゲートを持つようにしたため全
くない。また、動作速度は従来通り高速である。
【０００６】図２０は、従来のＤＩＮＯＲ型セルを示し
た断面図である。図２０を参照して、従来のＤＩＮＯＲ
型セルでは、Ｐ型半導体基板１の主表面上にチャネル領
域５０を挟むように所定の間隔を隔ててＮ+ ドレイン領
域２とＮ+ ソース領域３とが形成されている。Ｎ+ ドレ
イン２を覆うようにＮ- ドレイン領域４が形成されてい
る。チャネル領域５０上には絶縁膜８を介してフローテ
ィングゲート電極９が形成されている。フローティング
ゲート電極９上には層間絶縁膜１０を介してコントロー
ルゲート電極１１が形成されている。
【０００７】図２１〜図２２、図２４、図２６〜図３０
は、図２０に示したＤＩＮＯＲ型セルのメモリセル部分
および周辺回路部分の製造プロセスを説明するための断
面図である。また、図２３は図２２に示した製造プロセ
スにおける１００−１００線に沿った不純物プロファイ
ルを示した図であり、図２５は図２４に示した製造プロ
セスにおける２００−２００線に沿った不純物プロファ
イルを示した図である。図２１〜図３０を参照して、次
に従来のＤＩＮＯＲ型セルのメモリセル部分および周辺
回路部分の製造プロセスについて説明する。
【０００８】まず、図２１に示すように、メモリセル部
分および周辺回路部分において、Ｐ型半導体基板１の主
表面上の所定領域にパターニングされたＳｉＯ2 膜１６
および窒化膜１７を形成する。ＳｉＯ2 膜１６および窒
化膜１７をマスクとしてＬＯＣＯＳ法を用いて素子分離
酸化膜１５を形成する。この後、ＳｉＯ2 膜１６および
窒化膜１７を除去する。
【０００９】次に、図２２に示すように、Ｐ型半導体基
板１にボロン（Ｂ）イオンを１２０〜２００ｋｅＶ、２
×１０12〜６×１０12ｃｍ-2の条件下で注入する。これ
により、Ｐ型のチャネルストッパ層１８が形成される。
ここで、図２３を参照して、図２２に示した製造プロセ
スにおける不純物プロファイルでは、Ｐ型半導体基板１
の表面から所定の深さの位置でボロン（Ｂ）の不純物濃
度がピークになっていることがわかる。
【００１０】次に、図２４に示すように、メモリセル部
分および周辺回路部分の両方において素子分離酸化膜１
５をマスクとしてＰ型半導体基板１にボロンを３５〜５
０ｋｅＶ、１×１０12〜５×１０12ｃｍ-2の条件下でイ
オン注入する。これにより、チャネルドープ層１９が形
成される。この状態における不純物プロファイルは、図
２５に示すように、チャネルドープ層１９によるピーク
とチャネルストッパ層１８によるピークとを示す。
【００１１】次に、図２６に示すように、メモリセル部
分のＰ型半導体基板１の主表面上に１００Å程度の厚み
を有するトンネル酸化膜からなる絶縁膜８を形成する。
絶縁膜８上にポリシリコン層（図示せず）、ＯＮＯ膜
（図示せず）、およびポリシリコン層（図示せず）を順
次形成した後パターニングすることによって、ポリシリ
コン層からなるコントロールゲート電極１１、ＯＮＯ膜
からなる層間絶縁膜１０およびポリシリコン層からなる
フローティングゲート電極９を形成する。
【００１２】一方、周辺回路部分においては、図２７に
示すように、Ｐ型半導体基板１の主表面上にゲート酸化
膜３０を形成する。ゲート酸化膜３０上にポリシリコン
層（図示せず）を形成した後そのポリシリコン層をパタ
ーニングすることによって、ゲート電極３１を形成す
る。なお、この周辺回路部分におけるゲート電極３１
は、図２６に示したメモリセル部分のフローティングゲ
ート電極９またはコントロールゲート電極１１と同時に
形成してもよい。
【００１３】次に、図２８に示すように、メモリセル部
分におけるドレイン形成領域を覆うようにレジスト２０
を形成する。レジスト２０およびコントロールゲート電
極１１をマスクとして、Ｐ型半導体基板１に砒素を３０
〜６０ｋｅＶ、１×１０15〜８×１０15ｃｍ-2の条件下
でイオン注入する。これにより、ソース領域３が形成さ
れる。この後、レジスト２０を除去する。
【００１４】次に、図２９に示すように、メモリセル部
分におけるソース領域３を覆うようにレジスト２１を形
成する。レジスト２１およびコントロールゲート電極１
１をマスクとして、Ｐ型半導体基板１にまず砒素を３０
〜６０ｋｅＶ、１×１０15〜８×１０15ｃｍ-2の条件下
でイオン注入した後、続いてリン（Ｐ）を３０〜６０ｋ
ｅＶ、１×１０13〜１×１０15ｃｍ-2の条件下でイオン
注入する。これにより、Ｎ+ ドレイン領域２およびＮ-
ドレイン領域４が形成される。この後レジスト２１を除
去する。
【００１５】一方、周辺回路部分では、図３０に示すよ
うに、ゲート電極３１をマスクとしてＮ型のイオンをＰ
型半導体基板１に注入する。これにより、周辺回路トラ
ンジスタのソース／ドレイン領域３２および３３が形成
される。
【００１６】このようにして、従来のＤＩＮＯＲ型セル
のメモリセル部分および周辺回路部分は形成されてい
た。
【００１７】ここで、従来のＤＩＮＯＲ型セルでは、書
込および消去動作ともにＦ−Ｎトンネル電流を用いる。
また、ＤＩＮＯＲ型セルでは単一電源動作を行なうデバ
イスが要求されている。５Ｖまたは３．３Ｖの単一電源
によって上記した書込および消去動作を行なうために
は、デバイス内にチャージポンプ回路を設置し、それに
よって電圧の昇圧を行なう必要がある。このチャージポ
ンプ回路を設けたことにより、メモリセルでの書込およ
び消去時に発生するリーク電流はチャージポンプ回路の
能力以下に設定する必要がある。チャージポンプ回路の
最大駆動能力はチャージポンプ回路の面積によって決ま
るが、ほぼ２００〜３００μＡ程度に設定される。
【００１８】図３１は、従来のＤＩＮＯＲ方式のフラッ
シュＥＥＰＲＯＭのセルアレイ構成を示した概略図であ
る。また図３２は、ＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭの書込動作を説明するための概略図である。図３
１および図３２を参照して、ＤＩＮＯＲ方式では、ある
ワード線（ＷＬｎ）に対して書込みを行なう場合、その
ワード線上のメモリセルのうち書込みが行なわれるメモ
リセルの情報がラッチ１５０に送られる。そしてその書
込みが行なわれるメモリセルを含むビット線に対してチ
ャージポンプ回路１５１から書込時にビット線バイアス
電圧（Ｖｄ＝６Ｖ）が印加される。その後、ワード線Ｗ
Ｌｎに対してのみ負バイアス（−８Ｖ）が印加され、そ
のワード線ＷＬｎ上のプログラムしたいメモリセルに対
してプログラムが行なわれる。このとき他のワード線に
は０Ｖが印加されている。
【００１９】このような書込動作では、書込みが行なわ
れるメモリセルと同一のビット線上にあるメモリセルに
はＶD ＝６Ｖが印加される。すなわち、ワード線電圧
（コントロールゲート電圧）が０Ｖ、ビット線電圧（ド
レイン電圧）が６Ｖとなる非選択セルが、書込みが行な
われるメモリセルが存在するビット線上に６３ビット存
在する（図３２参照）。これは、非選択でかつ消去状態
のメモリセルが最大で６３×２Ｋセル存在することを意
味する。
【００２０】このような非選択で消去状態のメモリセル
のリーク電流について検討する。ＤＩＮＯＲ方式では消
去状態でのしきい値電圧ＶTHが書込状態でのしきい値電
圧に比べて高く設定されている。つまり消去状態ではフ
ローティングゲート電極に電子が蓄積されている。フロ
ーティングゲートに電荷が蓄積されていない状態に対す
る消去状態でのしきい値電圧の上昇を△ＶTH、書込時に
ビット線に印加される電圧をＶD 、ワード線（コントロ
ールゲート電極）に印加される電圧をＶCG、フローティ
ングゲートとコントロールゲートとの間の容量比を
αCG、フローティングゲートとソース領域との間の容量
比をαD とすると、非選択でかつ消去状態のメモリセル
におけるフローティングゲートの電位ＶFGは以下の式
（１）によって表される。
【００２１】
【数１】
【００２２】上記数１を参照して、△ＶTH＝３Ｖ、ＶD
＝６Ｖ、ＶCG＝０、αCG＝０．６、αD ＝０．１とする
と、フローティングゲート電極の電位ＶFGは−１．２Ｖ
になる。
【００２３】図３３は、フローティングゲート電極の電
位を直接調整できるようにしたメモリセルを用いて非選
択でかつ消去状態のメモリセルにおけるバンド間トンネ
ル電流を測定した結果を示した図である。フローティン
グゲート電極に−１．２Ｖ、ドレイン領域に６Ｖを印加
した状態でのリーク電流を測定した。また、図２０に示
したＮ- ドレイン領域４の不純物濃度を変化させた場合
のバンド間トンネル電流（リーク電流）も測定した。図
３３を参照して、Ｎ- ドレイン領域を形成しない場合
（Ｎ- ドレイン領域の不純物濃度が０の場合）は、バン
ド間トンネル電流（リーク電流）が１×１０-8Ａ／セル
であることがわかる。ここで、非選択でかつ消去状態の
メモリセルは最大６３×２Ｋセル存在するため、チャー
ジポンプ回路１５１には１×１０-8×６３×２Ｋ＝１．
２６ｍＡの電流を駆動する能力が要求される。
【００２４】しかしながら、上記したようにチャージポ
ンプ回路１５１の最大電流駆動能力は多くても３００μ
Ａ程度であるため、上記したリーク電流はチャージポン
プ回路１５１の能力の上限を超えてしまっていることが
わかる。非選択でかつ消去状態のメモリセルでの最大許
容リーク電流値をチャージポンプ回路の最大能力の１／
３までと仮定すると、１メモリセル当たりのリーク電流
の許容量は１００μＡ／（６３×２Ｋ）＝７９３ｐＡと
なる。つまり、１メモリセル当たりのリーク電流は約８
００ｐＡ以下に抑えなければならないことがわかる。
【００２５】ここで、バンド間トンネル電流（リーク電
流）を低減するには、図２０に示したようなＮ- ドレイ
ン領域４を形成する手段が知られている。図３３からも
明らかなように、Ｎ- ドレイン領域の不純物濃度を大き
くすると、バンド間トンネル電流（リーク電流）が減少
することがわかる。リーク電流を上記した許容値８００
ｐＡ以下にするには、約３×１０14ｃｍ-2の不純物濃度
になるようにリンを注入することが必要である。
【００２６】
【発明が解決しようとする課題】しかし、従来ではバン
ド間トンネル電流（リーク電流）を防止するために、Ｎ
- ドレイン領域４を形成すると、パンチスルー現象が発
生するという問題点があった。ここで、パンチスルー現
象とは、ドレイン領域付近の空乏層がソース領域にまで
広がり、ゲート電圧によって電流を制御できなくなる現
象をいう。図３４は、従来のフラッシュＥＥＰＲＯＭの
メモリセルにおけるパンチスルー特性を示した図であ
る。図３４を参照して、ゲート長が０．６μｍ程度であ
るとすると、実際にデバイスを形成する際には加工上の
ばらつきなどを考慮してゲート長が０．５５μｍ程度で
耐圧特性が確保されている必要がある。具体的には、図
３４に示すように、ゲート長が０．５５μｍの場合に６
Ｖ以上（書込動作時のバイアス電圧以上）に耐圧が確保
されている必要がある。図３４から明らかなように、Ｎ
- ドレイン領域の不純物濃度を３×１０14ｃｍ-2（図中
○）にした場合には、上記した耐圧（６Ｖ）を確保する
のが困難であることがわかる。すなわち、上記したバン
ド間トンネル電流（リーク電流）を低減するためにＮ-
ドレイン領域を形成すると、パンチスルー現象が起こり
やすくなり、その結果ドレイン耐圧が低下してしまうと
いう問題点があった。
【００２７】また、ＤＩＮＯＲ方式のフラッシュメモリ
では、従来低コスト化が要求されている。この低コスト
化の要求を満足させるために、周辺回路のＮチャネルト
ランジスタとメモリセル領域のＮチャネルトランジスタ
の構造を共通化する必要がある。通常、周辺回路のＮチ
ャネルトランジスタでは、チャネルドープは５０ｋｅＶ
程度の注入エネルギでボロンを注入することにより行な
われる。しかしながら、これと同じ注入エネルギでメモ
リセルトランジスタについてもチャネルドープを行なう
と、Ｎ- ドレイン領域４が設けられているメモリセルト
ランジスタにおいてはパンチスルー現象が発生しやすく
なる。
【００２８】この問題を解決するために、チャネルドー
プの際の不純物の注入量を増加すると、周辺トランジス
タのしきい値電圧が上昇するとともにドレイン電流が減
少してしまうという問題点が生じる。また、チャネルド
ープの際の注入エネルギを増加すると、周辺トランジス
タにおける基板定数Ｋが上昇してしまうという問題点が
ある。Ｎ- ドレイン領域４を形成することによってパン
チスルー現象が発生しやすくなることおよび、注入エネ
ルギを増加させると周辺トランジスタの基板定数Ｋが上
昇する現象についてさらに詳しく説明する。
【００２９】図３５は、メモリセルのチャネル部での不
純物プロファイルを示した図であり、図３６はメモリセ
ルのドレイン部での不純物プロファイルを示した図であ
る。図３５を参照して、基板表面から０．１４μｍ程度
のところにピークを持つ部分がチャネルドープによる不
純物分布である。また０．３７．μｍ付近にピークを持
つ部分がチャネルストッパ層の不純物分布である。この
ため、基板から０．２２μｍ程度のところではＰ型の不
純物濃度が低くなっていることがわかる。メモリセルト
ランジスタのリーク電流を低減する目的でＮ- ドレイン
領域４を形成した場合、この基板から０．２２μｍ程度
の深さの領域での不純物濃度が低いことによってこの領
域でパンチスルー現象が発生しやすくなる。図３７は、
図３５および図３６に示した不純物プロファイルを有す
るメモリセルトランジスタにおいてゲート長を０．４μ
ｍにした場合のパンチスルー特性を示した図である。図
３７を参照して、ドレインに５Ｖ程度の電位を印加した
場合、基板の深部にてドレインからソースへ空乏層が広
がっていることがわかる。
【００３０】また、チャネルドープの際の注入エネルギ
を増加させると周辺トランジスタの基板定数Ｋが増加す
るのは以下のような理由による。図３８は、チャネルド
ープを５０ｋｅＶの注入エネルギで行なった場合と、６
０ｋｅＶの注入エネルギで行なった場合の不純物プロフ
ァイルを示した図である。図３８を参照して、注入エネ
ルギが５０ｋｅＶと６０ｋｅＶの場合でしきい値電圧が
ほぼ等しくなるようにしている。しきい値電圧をほぼ等
しくするためには、基板表面の不純物濃度をほぼ等しく
する必要があるため、注入エネルギが５０ｋｅＶと６０
ｋｅＶの場合でそれぞれの不純物注入量を調整してい
る。具体的には、注入エネルギが６０ｋｅＶの場合には
不純物注入エネルギが５０ｋｅＶの場合よりも不純物イ
オンが深く注入されるので、基板表面の不純物濃度は低
くなる。このため、注入エネルギが６０ｋｅＶの場合に
は注入エネルギが５０ｋｅＶの場合に比べて不純物注入
量を増加させる必要がある。これにより、注入エネルギ
が５０ｋｅＶと６０ｋｅＶの場合で基板表面の不純物濃
度をほぼ等しい状態にしている。図３８のＢの領域で
は、注入エネルギが６０ｋｅＶの場合のほうが５０ｋｅ
Ｖの場合よりも不純物濃度が高いことがわかる。これに
より、注入エネルギが６０ｋｅＶの場合のほうがソース
領域とドレイン領域との間での空乏層の広がりを抑える
ことができ、その結果パンチスルー現象を抑制すること
ができる。
【００３１】また、Ａの領域においても注入エネルギが
６０ｋｅＶのほうが５０ｋｅＶよりも不純物濃度が高
い。ここで、基板バイアス電圧が印加された場合にも、
このＡの領域において注入エネルギが６０ｋｅＶのほう
が５０ｋｅＶよりも基板の不純物濃度が高い。このこと
は、注入エネルギが６０ｋｅＶのほうが５０ｋｅＶの場
合に比べて基板方向への空乏層が延びにくいことを意味
する。このため、注入エネルギが６０ｋｅＶの場合に、
注入エネルギが５０ｋｅＶと同程度のチャネル電流を得
るためには、注入エネルギが５０ｋｅＶの場合に比べて
大きなゲートバイアス電圧を印加する必要がある。この
ことは、注入エネルギが６０ｋｅＶの場合には５０ｋｅ
Ｖの場合に比べて基板定数Ｋが大きくなることを意味す
る。
【００３２】上記のように、従来のＤＩＮＯＲ型のフラ
ッシュメモリでは、メモリセルトランジスタにおけるバ
ンド間トンネル電流（リーク電流）を低減するためにＮ
- ドレイン領域４を形成すると、メモリセルトランジス
タにおいてパンチスルー現象が発生しやすくなるという
問題点があった。また、パンチスルー現象を防止するた
めにチャネルドープの際の不純物注入量を増加させる
と、周辺回路のトランジスタのしきい値電圧が上昇する
とともにドレイン電流が減少するという問題点が発生
し、チャネルドープの際の注入エネルギを増加させると
周辺回路のトランジスタの基板定数Ｋが上昇してしまう
という問題点があった。
【００３３】この発明は、上記のような課題を解決する
ためになされたもので、この発明の１つの目的は、メモ
リセル領域においてリーク電流を減少させながらかつパ
ンチスルー現象を防止し得る不揮発性半導体記憶装置を
提供することである。
【００３４】この発明のもう１つの目的は、周辺回路の
トランジスタの適切な駆動特性を維持しつつ、メモリセ
ルでのパンチスルー現象を抑制し得る不揮発性半導体記
憶装置を提供することである。
【００３５】この発明のさらにもう１つの目的は、リー
ク電流を低減するとともにパンチスルー現象を有効に防
止し得る不揮発性半導体記憶装置を容易に製造すること
である。
【００３６】
【課題を解決するための手段】請求項１〜３における不
揮発性半導体記憶装置は、半導体基板と、ソース領域お
よびドレイン領域と、第１の不純物領域と、第２の不純
物領域とを備えている。半導体基板は主表面を有してお
り、第１導電型である。ソース領域およびドレイン領域
は、半導体基板の主表面上にチャネル領域を規定するよ
うに所定の間隔を隔てて形成されている。第１の不純物
領域は、少なくともドレイン領域を覆うように形成され
ており、ドレイン領域の不純物濃度よりも低い不純物濃
度を有し、第２導電型である。第２の不純物領域は、少
なくともドレイン領域を覆う第１の不純物領域の下部
に、第１の不純物領域のチャネル領域側の部分を覆わな
いように形成されており、第１導電型である。
【００３７】また、好ましくは、チャネル領域の中央部
分の第１導電型の不純物濃度は、チャネル領域のドレイ
ン領域近傍での第１導電型の不純物濃度とほぼ等しい。
また、好ましくは、第２の不純物領域の第１導電型の不
純物濃度は第１の不純物領域の第２導電型の不純物濃度
よりも低い。
【００３８】請求項４における不揮発性半導体記憶装置
の製造方法は、ソース領域およびドレイン領域を形成す
る工程と、第１の不純物領域を形成する工程と、第２の
不純物領域を形成する工程とを備えている。ソース領域
およびドレイン領域は、第１導電型の半導体基板に第２
導電型の不純物をイオン注入することによって半導体基
板の主表面上にチャネル領域を規定するように形成さ
れ、第２導電型を有している。第１の不純物領域は、第
２導電型を有しており、少なくともドレイン領域を覆う
ようにドレイン領域の不純物濃度よりも低い不純物濃度
を有するように形成される。第２の不純物領域は、第１
導電型を有しており、半導体基板に第１導電型の不純物
を８°以下の注入角度でイオン注入することによって少
なくともドレイン領域を覆う第１の不純物領域の下部に
形成される。
【００３９】請求項５に係る不揮発性半導体記憶装置の
製造方法は、第１のチャネルドープを行なう工程と第２
のチャネルドープを行なう工程とを備えている。第１の
チャネルドープは、第１導電型の半導体基板の主表面上
の所定領域に第１の注入エネルギで第１導電型の不純物
をイオン注入することによって行なう。第２のチャネル
ドープは、半導体基板の主表面上の所定領域に第１導電
型の不純物を第１の注入エネルギよりも大きい第２の注
入エネルギでイオン注入することによって行なう。
【００４０】
【作用】請求項１〜３に係る不揮発性半導体記憶装置で
は、少なくともドレイン領域を覆う第２導電型の第１の
不純物領域の下部に第１の不純物領域のチャネル領域側
の部分を覆わないように第１導電型の第２の不純物領域
が形成されているので、第１の不純物領域によってバン
ド間トンネリングによるリーク電流を防止しながら、第
２の不純物領域によってパンチスルー現象が防止され
る。
【００４１】請求項４に係る不揮発性半導体記憶装置の
製造方法では、ドレイン領域の不純物濃度よりも低い不
純物濃度を有する第２導電型の第１の不純物領域が形成
され、その第１の不純物領域の下部に８°以下の注入角
度でイオン注入することによって第１導電型の第２の不
純物領域が形成されるので、リーク電流とパンチスルー
現象をともに抑制し得る不揮発性半導体記憶装置が容易
に製造される。
【００４２】請求項５に係る不揮発性半導体記憶装置の
製造方法では、チャネルドープが第１の注入エネルギで
行なわれる第１のチャネルドープと第１の注入エネルギ
よりも大きい第２の注入エネルギで行なわれる第２のチ
ャネルドープとの２回行なわれるので、チャネルドープ
層の基板の深さ方向に沿った不純物分布が従来に比べて
平坦化される。つまり、従来に比べて不純物濃度が低い
部分が減少される。これにより、パンチスルー現象が抑
制される。
【００４３】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
【００４４】図１は、本発明の第１実施例によるＤＩＮ
ＯＲ方式のフラッシュＥＥＰＲＯＭのメモリセル部分を
示した断面図である。図１を参照して、この第１実施例
では、Ｐ型半導体基板１の主表面上にチャネル領域５０
を挟むように所定の間隔を隔ててＮ+ ドレイン領域２お
よびＮ+ ソース領域３が形成されている。Ｎ+ ドレイン
領域２を覆うようにＮ- ドレイン領域４が形成されてい
る。また、Ｎ+ ソース領域３を覆うようにＮ- ソース領
域５が形成されている。Ｎ- ドレイン領域４の下部には
Ｐ+ 不純物領域６が形成されており、Ｎ- ソース領域５
の下部にはＰ+不純物領域７が形成されている。
【００４５】図２は、図１に示したフラッシュＥＥＰＲ
ＯＭのメモリセルのチャネル部での不純物プロファイル
を示した図であり、図３はメモリセルのドレイン部での
不純物プロファイルを示した図である。まず図２を参照
して、チャネル部での不純物プロファイルは従来と同様
である。しかし、図３に示すように、ドレイン部での不
純物プロファイルは図３６に示した従来の不純物プロフ
ァイルと異なり、Ａ部分の不純物濃度が高くなってい
る。これは、Ｐ+ 不純物領域６を設けたことによる。Ｐ
+ 不純物領域６および７を設けたことによってパンチス
ルー現象が抑制されることを以下に説明する。図４は、
図３４で説明した従来のデータに、Ｐ+ 不純物領域６を
設けたときのデータを加えた図である。図４を参照し
て、Ｐ+ 不純物領域６を設けた場合（図中△と□）は、
Ｎ- ドレイン領域のみの場合（図中○）に比べて、ゲー
ト長の最小値が０．０５μｍ程度小さいことがわかる。
これは、Ｐ+ 不純物領域６を設けたことによってパンチ
スルー現象を低減し得ることを意味する。
【００４６】ただし、Ｐ+ 不純物領域６および７を設け
ることによって、Ｐ+ 不純物領域６とＮ- ドレイン領域
４、Ｐ+ 不純物領域７とＮ- ソース領域５とがそれぞれ
隣接することになるので、高電界が発生しやすくなり、
その結果耐圧は低下する。図４に示すようにＮ- ドレイ
ン領域のみの場合（図中○の平行部分）の耐圧が１１Ｖ
であるのに対し、Ｐ+ 不純物領域６を設けた場合（図中
△および□の平行部分）は、耐圧が７Ｖであることから
も明らかである。したがって、Ｐ+ 不純物領域６および
７の不純物濃度の上限は接合耐圧などを考慮して決定す
る必要がある。
【００４７】図５は図１に示した第１実施例の構造にお
いてドレイン領域に５Ｖを印加した場合の空乏層の伸び
を示した図である。図５は図３７に示した従来の空乏層
の伸びを示した図に対応するものである。図５および図
３７を参照して、第１実施例のようにＰ+ 不純物領域６
および７を設けることによって、空乏層の伸びが抑制さ
れることがわかる。つまり、第１実施例の構造では従来
の構造に比べてパンチスルー現象を有効に抑制し得るこ
とがわかる。
【００４８】このように、第１実施例の構造では、バン
ド間トンネル電流（リーク電流）を抑制するためにＮ-
ドレイン領域４を設けたとしても、Ｐ+ 不純物領域６お
よび７によってパンチスルー現象を抑制することができ
る。これにより、従来に比べてゲート長を小さくするこ
とができ、より高集積化に対応可能である。
【００４９】なお、図１に示した第１実施例の構造で
は、Ｐ+ 不純物領域６がＮ- ドレイン領域４のチャネル
領域側を覆わないでＮ- ドレイン領域４の下部にのみ形
成されている。これは、もしＰ+ 不純物領域６をＮ- ド
レイン領域のチャネル領域５０側の部分までも覆うよう
に形成すると、Ｎ- ドレイン領域４の不純物をＰ+ 不純
物６の不純物が補償してしまう。その結果、Ｐ−Ｎ接合
界面の位置がＮ+ ドレイン領域２側に後退する。そのた
め、実効チャネル長が増加し、その結果しきい値電圧が
上昇してしまうという不都合が生じる。本実施例ではこ
のような不都合を防止するために、Ｎ- ドレイン領域４
の下部にのみＰ+ 不純物領域６を形成している。
【００５０】図６および図７は、図１に示した第１実施
例のＤＩＮＯＲ方式のフラッシュＥＥＰＲＯＭの製造プ
ロセスを説明するための断面図である。図６および図７
を参照して、次に第１実施例のフラッシュＥＥＰＲＯＭ
の製造プロセスについて説明する。
【００５１】まず、図６に示すように、Ｐ型半導体基板
１の主表面上に４０００〜６０００Å程度の厚みを有す
る素子分離酸化膜１５を形成する。そして、チャネルス
トッパ層（図示せず）を形成した後、チャネルドープ層
（図示せず）を形成する。その後、トンネル酸化膜から
なる絶縁膜８を８０〜１１０Å程度の厚みで形成する。
また、絶縁膜８および素子分離酸化膜１５上に５００〜
２０００Å程度の厚みを有するポリシリコン膜（図示せ
ず）を形成した後、そのポリシリコン膜上に１５０〜３
００Å程度の厚みを有するＯＮＯ膜（ＳｉＯ2 ＋ＳｉＮ
＋ＳｉＯ2 ）（図示せず）を形成する。そしてそのＯＮ
Ｏ膜上に５００〜２０００Å程度の厚みを有するポリシ
リコン膜（図示せず）を形成する。その後、上層のポリ
シリコン膜、ＯＮＯ膜および下層のポリシリコン膜をパ
ターニングすることによって、コントロールゲート電極
１１、層間絶縁膜１０およびフローティングゲート電極
９を形成する。
【００５２】コントロールゲート電極１１をマスクとし
て、砒素（Ａｓ）を３０〜６０ｋｅＶ、１×１０15〜８
×１０15ｃｍ-2の条件下でＰ型半導体基板１にイオン注
入する。これにより、Ｎ+ ドレイン領域２およびＮ+ ソ
ース領域３が形成される。その後、コントロールゲート
電極１１および素子分離酸化膜１５をマスクとしてリン
（Ｐ）を３０〜６０ｋｅＶ、１×１０13〜１×１０15ｃ
ｍ-2の条件下でＰ型半導体基板１にイオン注入する。こ
れにより、Ｎ- ドレイン領域４およびＮ- ソース領域５
が形成される。
【００５３】次に、図７に示すように、コントロールゲ
ート電極１１および素子分離酸化膜１５をマスクとして
ボロン（Ｂ）をＰ型半導体基板１にイオン注入する。こ
れにより、Ｎ- ドレイン領域４およびＮ- ソース領域５
の直下にそれぞれＰ+ 不純物領域６および７を形成す
る。このイオン注入は、Ｐ型基板１の主表面に直交する
方向に対して８°以下の注入角度で１×１０13〜１×１
０14ｃｍ-2程度の不純物濃度で行なう。これにより、Ｎ
- ドレイン領域４およびＮ- ソース領域５の直下にの
み、Ｐ+ 不純物領域６および７がそれぞれ形成される。
なお、Ｐ+ 不純物領域６および７の不純物濃度は、Ｎ-
ドレイン領域４およびＮ- ソース領域５の不純物濃度よ
りも小さくなるように設定する。これは、もしＰ+ 不純
物領域６および７の不純物濃度がＮ- ドレイン領域４お
よびＮ- ソース領域５の不純物濃度よりも大きくなる
と、注入後の熱処理によってＰ型の不純物がチャネル領
域５０の表面のドレイン近傍に拡散し、その結果チャネ
ル領域の中央部よりもチャネル領域のドレイン近傍のほ
うがＰ型不純物濃度が高くなってしまうからである。本
実施例では、上記のようにＰ+ 不純物領域６および７の
不純物濃度をＮ- ドレイン領域４およびＮ- ソース領域
５のそれよりも小さくすることによって、チャネル領域
の中央部とチャネル領域のドレイン近傍とでＰ型の不純
物濃度がほぼ等しい。
【００５４】なお、図６および図７に示した第１実施例
のフラッシュＥＥＰＲＯＭの製造プロセスでは、対称構
造であるため、同一の注入工程でＮ+ ドレイン領域２お
よびＮ+ ソース領域３を形成することができ、その結果
従来に比べて製造プロセスを短縮することができる。
【００５５】図８は本発明の第２実施例によるＤＩＮＯ
Ｒ方式のフラッシュＥＥＰＲＯＭを示した断面図であ
る。図８を参照して、この第２実施例では、第１実施例
と異なり、Ｎ+ ソース領域３下に直接Ｐ+ 不純物領域７
が形成されている。このように構成することによって
も、上記した第１実施例と同様の効果を得ることができ
る。なお、この第２実施例の構造では、Ｎ+ ソース領域
３側にＮ- ソース領域を設けていないため、第１実施例
に比べてよりゲート長を小さくすることができる。つま
り、この第２実施例の構造は、より高集積化に適した構
造である。
【００５６】図９は、本発明の第３実施例によるＤＩＮ
ＯＲ方式のフラッシュＥＥＰＲＯＭを示した断面図であ
る。図９を参照して、この第３実施例では、Ｎ+ ドレイ
ン領域２側にのみＮ- ドレイン領域４およびＰ+ 不純物
領域６が形成されている。このように構成することによ
っても上記した第１実施例および第２実施例と同様の効
果を得ることができる。すなわち、Ｎ- ドレイン領域４
によってリーク電流を防止しながら、Ｐ+ 不純物領域６
によってパンチスルー現象を低減することができる。な
お、この第３実施例においても、Ｎ+ ソース領域３を覆
うＮ- ソース領域を設けていないため、第１実施例の構
造に比べてゲート長の最小値をより小さくすることがで
きる。
【００５７】図１０〜図１５は、本発明の第４実施例に
よるＤＩＮＯＲ方式のフラッシュＥＥＰＲＯＭの製造プ
ロセスを説明するための断面図である。図１０〜図１５
を参照して、次に第４実施例のフラッシュＥＥＰＲＯＭ
の製造プロセスについて説明する。
【００５８】まず、図１０に示すように、従来と同様、
Ｐ型半導体基板１の主表面上の所定領域に１００〜５０
０Å程度の厚みを有するＳｉＯ2 膜１６および５００〜
２０００Å程度の厚みを有する窒化膜１７を形成する。
ＳｉＯ2 膜１６および窒化膜１７をマスクとして熱酸化
を行なうことによって、４０００〜６０００Å程度の厚
みを有する素子分離酸化膜１５を形成する。この後、Ｓ
ｉＯ2 膜１６および窒化膜１７を除去する。
【００５９】次に、図１１に示すように、ボロン（Ｂ）
を１２０〜２００ｋｅＶ、２×１０ 12〜６×１０12ｃｍ
-2の条件下でＰ型半導体基板１にイオン注入する。これ
により、チャネルストッパ層１８が形成される。
【００６０】次に、図１２に示すように、まずＰ型半導
体基板１にボロンを２０〜４０ｋｅＶの注入エネルギで
注入した後、再び６０〜７０ｋｅＶの注入エネルギでボ
ロンをＰ型半導体基板１に注入する。なお、最初の注入
はＢＦ2 を用いて行なってもよい。本実施例ではこのよ
うにチャネルドープを注入エネルギを変えて２回に分け
て行なうことによって、チャネルドープ層１９のＰ型半
導体基板１の深さ方向に沿った不純物プロファイルを従
来に比べて平坦化している。メモリセルのチャネル領域
の不純物プロファイルが図１６に示される。図１６を参
照して、上記のように２回に分けてチャネルドープを行
なうことによって、従来に比べて０．２〜０．３μｍの
領域における不純物濃度が高くなる。これにより、パン
チスルー現象を有効に抑制することができる。なお、最
終的に形成されるメモリセルのドレイン部の不純物プロ
ファイルは図１７に示されている。
【００６１】この後、図１３に示すように、従来と同様
のプロセスを用いて、絶縁膜８、フローティングゲート
電極９、層間絶縁膜１０およびコントロールゲート電極
１１を形成する。ドレイン形成領域を覆うようにレジス
ト２０を形成する。レジスト２０をマスクとして、ソー
ス形成領域に砒素（Ａｓ）を３０〜６０ｋｅＶ、１×１
０15〜８×１０15ｃｍ-2の条件下でイオン注入する。こ
れにより、Ｎ+ ソース領域３が形成される。この後レジ
スト２０を除去する。
【００６２】次に、図１４に示すように、Ｎ+ ソース領
域３を覆うようにレジスト２１を形成する。レジスト２
１をマスクとしてまず砒素（Ａｓ）を３０〜６０ｋｅ
Ｖ、１×１０15〜８×１０15ｃｍ-2の条件下でドレイン
形成領域にイオン注入した後、リン（Ｐ）を３０〜６０
ｋｅＶ、１×１０13〜１×１０15ｃｍ-2の条件下でイオ
ン注入する。これにより、Ｎ+ ドレイン領域２およびＮ
- ドレイン領域４が形成される。この後レジスト２１を
除去する。このようにして、図１５に示されるようなチ
ャネルドープが２回行なわれたＤＩＮＯＲ方式のフラッ
シュＥＥＰＲＯＭが形成される。図１５に示したチャネ
ルドープが２回行なわれた構造においてドレインに５Ｖ
を印加した場合の空乏層の伸びを図１８に示す。図１８
を参照して、注入エネルギを変えてチャネルドープを２
回行なうことによっても空乏層の伸びを抑制することが
できることがわかる。これにより、パンチスルー現象を
抑制することができる。
【００６３】
【発明の効果】以上のように、請求項１〜３に記載の発
明によれば、少なくともドレイン領域を覆うようにドレ
イン領域の不純物濃度よりも低い不純物濃度を有する第
２導電型の第１の不純物領域を形成し、少なくともその
ドレイン領域を覆う第１の不純物領域の下部に第１の不
純物領域のチャネル領域側の部分を覆わないように第１
導電型の第２の不純物領域を形成することによって、第
１の不純物領域によりバンド間トンネル電流（リーク電
流）を抑制しながら、第２の不純物領域によってパンチ
スルー現象を抑制することができる。
【００６４】請求項４に記載の発明によれば、半導体基
板に第２導電型の不純物をイオン注入することによって
少なくともドレイン領域を覆うように第２導電型の第１
の不純物領域を形成し、半導体基板に第１導電型の不純
物を半導体基板の主表面と直交する方向に対して８°以
下の注入角度でイオン注入することによって少なくとも
ドレイン領域を覆う第１の不純物領域の下部に第１導電
型の第２の不純物領域を形成することにより、リーク電
流を防止しながらパンチスルー現象を抑制することが可
能な不揮発性半導体記憶装置を容易に製造することがで
きる。
【００６５】請求項５に記載の発明によれば、半導体基
板の主表面上の所定領域に第１の注入エネルギで第１の
チャネルドープを行ない、第１の注入エネルギよりも大
きい第２の注入エネルギで第２のチャネルドープを行な
うことによって、従来に比べて半導体基板の深さ方向に
沿ったチャネルドープ層の不純物プロファイルが平坦化
される。これにより、従来に比べて不純物濃度が低い領
域が少なくなり、その結果パンチスルー現象を有効に抑
制することができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例によるＤＩＮＯＲ方式の
フラッシュＥＥＰＲＯＭを示した断面図である。
【図２】 図１に示した第１実施例のフラッシュＥＥＰ
ＲＯＭのチャネル領域部分での不純物プロファイルを示
した図である。
【図３】 図１に示した第１実施例のフラッシュＥＥＰ
ＲＯＭのドレイン部での不純物プロファイルを示した図
である。
【図４】 Ｐ+ 不純物領域を設けた場合と設けない場合
とで最小ゲート長とドレイン耐圧とを比較した図であ
る。
【図５】 図１に示した第１実施例の構造においてドレ
イン領域に５Ｖを印加した場合の空乏層の伸びを示した
図である。
【図６】 図１に示した第１実施例のフラッシュＥＥＰ
ＲＯＭの製造プロセスの第１工程を説明するための断面
図である。
【図７】 図１に示した第１実施例のフラッシュＥＥＰ
ＲＯＭの製造プロセスの第２工程を説明するための断面
図である。
【図８】 本発明の第２実施例によるＤＩＮＯＲ方式の
フラッシュＥＥＰＲＯＭを示した断面図である。
【図９】 本発明の第３実施例によるＤＩＮＯＲ方式の
フラッシュＥＥＰＲＯＭを示した断面図である。
【図１０】 本発明の第４実施例によるＤＩＮＯＲ方式
のフラッシュＥＥＰＲＯＭの製造プロセスの第１工程を
説明するための断面図である。
【図１１】 本発明の第４実施例によるＤＩＮＯＲ方式
のフラッシュＥＥＰＲＯＭの製造プロセスの第２工程を
説明するための断面図である。
【図１２】 本発明の第４実施例によるＤＩＮＯＲ方式
のフラッシュＥＥＰＲＯＭの製造プロセスの第３工程を
説明するための断面図である。
【図１３】 本発明の第４実施例によるＤＩＮＯＲ方式
のフラッシュＥＥＰＲＯＭの製造プロセスの第４工程を
説明するための断面図である。
【図１４】 本発明の第４実施例によるＤＩＮＯＲ方式
のフラッシュＥＥＰＲＯＭの製造プロセスの第５工程を
説明するための断面図である。
【図１５】 本発明の第４実施例によるＤＩＮＯＲ方式
のフラッシュＥＥＰＲＯＭの製造プロセスの第６工程を
説明するための断面図である。
【図１６】 図１５に示した第４実施例のフラッシュＥ
ＥＰＲＯＭのチャネル部分の不純物プロファイルを示し
た図である。
【図１７】 図１５に示した第４実施例のフラッシュＥ
ＥＰＲＯＭのドレイン部の不純物プロファイルを示した
図である。
【図１８】 図１５に示した第４実施例のフラッシュＥ
ＥＰＲＯＭの空乏層の伸びを説明するための概略図であ
る。
【図１９】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭを示した断面図である。
【図２０】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのメモリセル部を示した断面図である。
【図２１】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのメモリセル部および周辺回路部の製造プロセス
の第１工程を説明するための断面図である。
【図２２】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのメモリセル部および周辺回路部の製造プロセス
の第２工程を説明するための断面図である。
【図２３】 図２２に示した工程における１００−１０
０線に沿った不純物プロファイルを示した図である。
【図２４】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのメモリセル部および周辺回路部の製造プロセス
の第３工程を説明するための断面図である。
【図２５】 図２４に示した工程における２００−２０
０線に沿った不純物プロファイルを示した図である。
【図２６】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのメモリセル部の製造プロセスの第４工程を説明
するための断面図である。
【図２７】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭの周辺回路部の製造プロセスの第４工程を説明す
るための断面図である。
【図２８】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのメモリセル部の製造プロセスの第５工程を説明
するための断面図である。
【図２９】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのメモリセル部の製造プロセスの第６工程を説明
するための断面図である。
【図３０】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭの周辺回路部の製造プロセスの第５工程を説明す
るための断面図である。
【図３１】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭのセルアレイ構成を示した概略図である。
【図３２】 従来のＤＩＮＯＲ方式のフラッシュＥＥＰ
ＲＯＭの書込動作を説明するための概略図である。
【図３３】 従来のＮ- ドレイン領域の不純物濃度を変
化させた場合のバンド間トンネル電流を示した図であ
る。
【図３４】 Ｎ- 領域を設けた場合と設けない場合のゲ
ート長とドレイン電圧との関係を示した相関図である。
【図３５】 図２０に示した従来のフラッシュＥＥＰＲ
ＯＭのチャネル部での不純物プロファイルを示した図で
ある。
【図３６】 図２０に示した従来のフラッシュＥＥＰＲ
ＯＭのドレイン部での不純物プロファイルを示した図で
ある。
【図３７】 図２０に示した従来のフラッシュＥＥＰＲ
ＯＭにおいてドレイン領域に５Ｖを印加した場合の空乏
層の伸びを説明するための概略図である。
【図３８】 従来のチャネルドープの際に注入エネルギ
を増加させた場合に基板定数が増加することを説明する
ための概略図である。
【符号の説明】
１ Ｐ型半導体基板、２ Ｎ+ ドレイン領域、３ Ｎ+
ソース領域、４ Ｎ-ドレイン領域、５ Ｎ- ソース領
域、６，７ Ｐ+ 不純物領域、９ フローティングゲー
ト電極、１１ コントロールゲート電極。なお、各図
中、同一符号は、同一または相当部分を示す。
【手続補正書】
【提出日】平成６年７月２８日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図３
【補正方法】変更
【補正内容】
【図３】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図３５
【補正方法】変更
【補正内容】
【図３５】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図３６
【補正方法】変更
【補正内容】
【図３６】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図３８
【補正方法】変更
【補正内容】
【図３８】

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 フローティングゲート電極への電子の注
    入が消去動作となる不揮発性半導体記憶装置であって、 主表面を有する第１導電型の半導体基板と、 前記半導体基板の主表面上にチャネル領域を規定するよ
    うに所定の間隔を隔てて形成された第２導電型のソース
    領域およびドレイン領域と、 少なくとも前記ドレイン領域を覆うように形成され、前
    記ドレイン領域の不純物濃度よりも低い不純物濃度を有
    する第２導電型の第１の不純物領域と、 少なくとも前記ドレイン領域を覆う第１の不純物領域の
    下部に、前記第１の不純物領域のチャネル領域側の部分
    を覆わないように形成された第１導電型の第２の不純物
    領域とを備えた、不揮発性半導体記憶装置。
  2. 【請求項２】 前記チャネル領域の中央部分の第１導電
    型の不純物濃度は、前記チャネル領域の前記ドレイン領
    域近傍での第１導電型の不純物濃度とほぼ等しい、請求
    項１に記載の不揮発性半導体記憶装置。
  3. 【請求項３】 前記第２の不純物領域の第１導電型の不
    純物濃度は前記第１の不純物領域の第２導電型の不純物
    濃度よりも低い、請求項１に記載の不揮発性半導体記憶
    装置。
  4. 【請求項４】 第１導電型の半導体基板に第２導電型の
    不純物をイオン注入することによって前記半導体基板の
    主表面上にチャネル領域を規定するように第２導電型の
    ソース領域およびドレイン領域を形成する工程と、 前記半導体基板に第２導電型の不純物をイオン注入する
    ことによって少なくとも前記ドレイン領域を覆うように
    前記ドレイン領域の不純物濃度よりも低い不純物濃度を
    有する第２導電型の第１の不純物領域を形成する工程
    と、 前記半導体基板に第１導電型の不純物を前記半導体基板
    の主表面と直行する方向に対して８°以下の注入角度で
    イオン注入することによって少なくとも前記ドレイン領
    域を覆う第１の不純物領域の下部に第１導電型の第２の
    不純物領域を形成する工程とを備えた、不揮発性半導体
    記憶装置の製造方法。
  5. 【請求項５】 フローティングゲート電極への電子の注
    入が消去動作となる不揮発性半導体記憶装置の製造方法
    であって、 第１導電型の半導体基板の主表面上の所定領域に第１導
    電型の不純物を第１の注入エネルギでイオン注入するこ
    とによって第１のチャネルドープを行なう工程と、 前記半導体基板の主表面上の所定領域に第１導電型の不
    純物を前記第１の注入エネルギよりも大きい第２の注入
    エネルギでイオン注入することによって第２のチャネル
    ドープを行なう工程とを備えた、不揮発性半導体記憶装
    置の製造方法。
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