JP2907863B2 - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、不揮発
性記憶回路を有する半導体集積回路装置に適用して有効
な技術を関するものである。
性記憶回路を有する半導体集積回路装置に適用して有効
な技術を関するものである。
電気的消去が可能な読出専用の不揮発性記憶回路（El
ectrically Erasable Programmable Read Only Memor
y）の不揮発性メモリセルとして１素子型の不揮発性メ
モリセルが提案されている。この不揮発性メモリセルは
フローティングゲート電極（情報蓄積用ゲート電極）及
びコントロール電極（制御用ゲート電極）を有する電界
効果トランジスタMISFETで構成されている。このMISFET
のソース領域はソース線に接続され、ドレイン領域はデ
ータ線に接続されている。
ectrically Erasable Programmable Read Only Memor
y）の不揮発性メモリセルとして１素子型の不揮発性メ
モリセルが提案されている。この不揮発性メモリセルは
フローティングゲート電極（情報蓄積用ゲート電極）及
びコントロール電極（制御用ゲート電極）を有する電界
効果トランジスタMISFETで構成されている。このMISFET
のソース領域はソース線に接続され、ドレイン領域はデ
ータ線に接続されている。
前記不揮発性メモリセルは、フラッシュ（Flush）型
不揮発性メモリセルと称され、ホットエレクトン書込み
型でかつトンネル消去型で構成されている。つまり、不
揮発性メモリセルの情報書込み動作は、ドレイン領域近
傍の高電界でホットエレクトロンを発生させ、このホッ
トエレクトロンを情報蓄積用ゲート電極に注入すること
により行っている。一方、不揮発性メモリセルの情報消
去動作は、情報蓄積用ゲート電極に蓄積されたエレクト
ロンをソース領域にFower−Nordheim typeのtunelingに
より放出することにより行っている。
不揮発性メモリセルと称され、ホットエレクトン書込み
型でかつトンネル消去型で構成されている。つまり、不
揮発性メモリセルの情報書込み動作は、ドレイン領域近
傍の高電界でホットエレクトロンを発生させ、このホッ
トエレクトロンを情報蓄積用ゲート電極に注入すること
により行っている。一方、不揮発性メモリセルの情報消
去動作は、情報蓄積用ゲート電極に蓄積されたエレクト
ロンをソース領域にFower−Nordheim typeのtunelingに
より放出することにより行っている。
このフラッシュ型不揮発性メモリセルで構成されるEE
PROMは、前述のように１素子型でセル面積を縮小するこ
とができるので、大容量化を図ることができる特徴があ
る。
PROMは、前述のように１素子型でセル面積を縮小するこ
とができるので、大容量化を図ることができる特徴があ
る。
なお、前述のEEPROMについては、1988年IEEE Interna
tional Solid−State Circuits Conference pp132,133a
nd330に記載されている。
tional Solid−State Circuits Conference pp132,133a
nd330に記載されている。
そしてさらに、丸いエッジを有する分離した中間層キ
ャパシタを構成するEPROMが特開昭62−131582号公報に
よって知られている。この公報によれば、浮遊された第
１ポリシリコン層の上部および下部のエッジを丸くさ
せ、そのエッジでの電界の集中を減少させようとするも
のである。
ャパシタを構成するEPROMが特開昭62−131582号公報に
よって知られている。この公報によれば、浮遊された第
１ポリシリコン層の上部および下部のエッジを丸くさ
せ、そのエッジでの電界の集中を減少させようとするも
のである。
本発明はこの公報に記載された発想とは全く区別され
るものである。そのことは、以下に説明する本発明の解
決課題、解決するための手段そして具体的実施例から明
瞭に理解されるであろう。
るものである。そのことは、以下に説明する本発明の解
決課題、解決するための手段そして具体的実施例から明
瞭に理解されるであろう。
本発明者は、前述のEEPROMについて検討した結果、次
のような問題点が生じることを見出した。
のような問題点が生じることを見出した。
すなわち、メモリセル間での消去特性のバラツキが大
きい、繰り返し書き換え可能な回数が比較的少ないこと
により、信頼性に劣るところがある、といった問題があ
った。
きい、繰り返し書き換え可能な回数が比較的少ないこと
により、信頼性に劣るところがある、といった問題があ
った。
消去特性は、フローティングゲート電極の形状とくに
その端部での形状に大きく依存する。消去時にフローテ
ィングゲート電極とソース領域の間に印加される電界は
108V/m以上にもなるが、その強度分布は一様ではなく、
いわゆるエッジ効果によって、ゲート電極の端部、特に
コーナー部に偏って集中する傾向がある。このため、ゲ
ート電極のわずかな形状のバラツキが消去特性に大きな
バラツキをもたらす。
その端部での形状に大きく依存する。消去時にフローテ
ィングゲート電極とソース領域の間に印加される電界は
108V/m以上にもなるが、その強度分布は一様ではなく、
いわゆるエッジ効果によって、ゲート電極の端部、特に
コーナー部に偏って集中する傾向がある。このため、ゲ
ート電極のわずかな形状のバラツキが消去特性に大きな
バラツキをもたらす。
また、消去時の印加電界が特定箇所に偏って集中する
と、その集中箇所に絶縁膜の破壊あるいは劣化が生じや
すくなる。このため、消去電圧の印加回数すなわち書き
換え繰り返し回数が低減する。
と、その集中箇所に絶縁膜の破壊あるいは劣化が生じや
すくなる。このため、消去電圧の印加回数すなわち書き
換え繰り返し回数が低減する。
また、ソース領域はフローティングゲート電極及びコ
ントロールゲート電極に対してセルフアライメントのイ
オン打込みのプロセスで形成されるため、ソース領域と
フローティングゲート電極との重なり領域を十分に大き
くできない。その為に、プロセスのバラツキにより消去
特性に大きなバラツキが生じる。
ントロールゲート電極に対してセルフアライメントのイ
オン打込みのプロセスで形成されるため、ソース領域と
フローティングゲート電極との重なり領域を十分に大き
くできない。その為に、プロセスのバラツキにより消去
特性に大きなバラツキが生じる。
さらに、上述のソース領域形成の為のヒ素のイオン打
込みは、半導体基板表面に設けられた絶縁膜、例えば熱
酸化膜を通して行われる。その際、フローティングゲー
ト電極端部の酸化膜にダングリングボンドが生成され
る。このダングリングボンドに帰因して、フローティン
グゲート電極とソース領域間にリーク電流が流れ、フロ
ーティングゲート電極とソース領域間の耐圧が低下し、
書き換え繰り返し回数が低減する。また前述のリーク電
流によりメモリセル間の消去特性にバラツキが生じる。
込みは、半導体基板表面に設けられた絶縁膜、例えば熱
酸化膜を通して行われる。その際、フローティングゲー
ト電極端部の酸化膜にダングリングボンドが生成され
る。このダングリングボンドに帰因して、フローティン
グゲート電極とソース領域間にリーク電流が流れ、フロ
ーティングゲート電極とソース領域間の耐圧が低下し、
書き換え繰り返し回数が低減する。また前述のリーク電
流によりメモリセル間の消去特性にバラツキが生じる。
本発明の目的は、記憶素子間での消去特性のバラツキ
を小さくするとともに、繰り返し書き換え可能な回数を
多くして信頼性の高い不揮発性記憶素子を可能にする、
という技術を提供することにある。
を小さくするとともに、繰り返し書き換え可能な回数を
多くして信頼性の高い不揮発性記憶素子を可能にする、
という技術を提供することにある。
この発明の前記ならびにそのほかの目的と新規な特徴
については、本明細書の記述および添付図面から明らか
になるであろう。
については、本明細書の記述および添付図面から明らか
になるであろう。
本願において開示される発明のうち代表的なものの概
要を説明すれば、下記のとおりである。
要を説明すれば、下記のとおりである。
すなわち、消去電圧の印加時にソース領域とフローテ
ィングゲート電極の端部との間に生じる電界を緩和させ
る電界緩衝手段を備える、というものである。
ィングゲート電極の端部との間に生じる電界を緩和させ
る電界緩衝手段を備える、というものである。
また、フローティングゲート電極を形成するための第
１の導電層と、コントロールゲート電極を形成するため
の第２の導電層を形成し、ソース領域とドレイン領域の
少なくとも一方を、コントロールゲート電極をマスクと
する自己整合によって形成した後、コントロールゲート
電極の側部を横方向に拡張するサイドウォールスペーサ
を形成し、このサイドウォールスペーサとコントロール
ゲート電極をマスクとする自己整合によってフローティ
ングゲート電極を形成する、というものである。
１の導電層と、コントロールゲート電極を形成するため
の第２の導電層を形成し、ソース領域とドレイン領域の
少なくとも一方を、コントロールゲート電極をマスクと
する自己整合によって形成した後、コントロールゲート
電極の側部を横方向に拡張するサイドウォールスペーサ
を形成し、このサイドウォールスペーサとコントロール
ゲート電極をマスクとする自己整合によってフローティ
ングゲート電極を形成する、というものである。
さらに、フローティングゲート電極及びコントロール
ゲート電極に対して自己整合的にソース領形成の為のヒ
素のイオン打込みを行った後に、熱酸化処理をするとい
うものである。
ゲート電極に対して自己整合的にソース領形成の為のヒ
素のイオン打込みを行った後に、熱酸化処理をするとい
うものである。
上記した手段によれば、消去時の印加電界がフローテ
ィングゲート電極の端部に集中することが回避されると
ともに、エレクトロンのトンネル放出がゲート電極の端
部から離れた平坦部分で行われるようになる。
ィングゲート電極の端部に集中することが回避されると
ともに、エレクトロンのトンネル放出がゲート電極の端
部から離れた平坦部分で行われるようになる。
これにより、メモリセル間での消去特性のバラツキを
小さくするとともに、繰り返し書き換え可能な回数を多
くして信頼性の高い不揮発性メモリセルを可能にする、
という目的が達成される。
小さくするとともに、繰り返し書き換え可能な回数を多
くして信頼性の高い不揮発性メモリセルを可能にする、
という目的が達成される。
また、上記した手段によれば、必要以上の引き伸ばし
拡散処理を無理に行なわなくても、自己整合による微細
加工技術を利用しながら、ソース領域あるいはドレイン
領域とフローティングゲートとの重なり面積を大きくと
ることができる。
拡散処理を無理に行なわなくても、自己整合による微細
加工技術を利用しながら、ソース領域あるいはドレイン
領域とフローティングゲートとの重なり面積を大きくと
ることができる。
これらにより、再現性および制御性にすぐれ、かつ自
己整合による微細加工が可能なプロセスでもって、消去
特性のバラツキを小さくするとともに、繰り返し書き換
え可能な回数を多くして信頼性の高い不揮発性メモリセ
ルを可能にする、という目的が達成される。
己整合による微細加工が可能なプロセスでもって、消去
特性のバラツキを小さくするとともに、繰り返し書き換
え可能な回数を多くして信頼性の高い不揮発性メモリセ
ルを可能にする、という目的が達成される。
さらに、上記した手段によれば、フローティングゲー
ト電極端部とソース領域との間の絶縁膜中のダングリン
グボンドを減少させることができる。
ト電極端部とソース領域との間の絶縁膜中のダングリン
グボンドを減少させることができる。
これにより、フローティングゲート電極とソース領域
間の耐圧の低下を防止でき、書き換え繰り返し回路が増
加するとともに、メモリセル間の消去特性のバラツキを
防止するという目的が達成される。
間の耐圧の低下を防止でき、書き換え繰り返し回路が増
加するとともに、メモリセル間の消去特性のバラツキを
防止するという目的が達成される。
第１図は、本発明を適用したEEPROMのメモリセルアレ
イ及び周辺回路の一部の等価回路図であり、第２図はメ
モリセルアレイの一部の平面図である。
イ及び周辺回路の一部の等価回路図であり、第２図はメ
モリセルアレイの一部の平面図である。
第１図を用いて、EEPROMの概略を説明する。
メモリセルQmは、フローティングゲート電極とコント
ロールゲート電極を有するMISFETからなる。MISFETQmの
コントロールゲート電極はワード線WLに接続される。MI
SFETQmのドレイン領域はデータ線DLに接続され、MISFET
Qmのソース領域は接地電位線GLに接続される。データ線
DLと接地線GLは互いに平行にされ、ワード線WLと交わる
方向に、形成される。つなり、メモリセルアレイは、メ
モリセルQm,ワード線WL,データ線DL及び接地線GLからな
る。
ロールゲート電極を有するMISFETからなる。MISFETQmの
コントロールゲート電極はワード線WLに接続される。MI
SFETQmのドレイン領域はデータ線DLに接続され、MISFET
Qmのソース領域は接地電位線GLに接続される。データ線
DLと接地線GLは互いに平行にされ、ワード線WLと交わる
方向に、形成される。つなり、メモリセルアレイは、メ
モリセルQm,ワード線WL,データ線DL及び接地線GLからな
る。
ワード線WLの一端は、ワード線選択回路であるＸデコ
ーダＸ−DECに接続される。データ線DLの一端は、デー
タ線DLの駆動回路DRに接続され、その他端は、カラムス
イッチ回路を構成するｎチャネルMISFETQcを通して入出
力回路DOB及びDIBに接続される。MISFETQcのゲート電極
には、データ線選択回路であるＹデコーダ,Y−DECの出
力が供給される。接地線GLには、ｐチャネルMISFETQs1
及びｎチャネルMISFETQs2からなるCMOSインバータ回路I
Vの出力が供給される。インバータ回路IVの入力端子つ
まりMISFETQs1とQs2のゲート電極には、消去信号Eが
供給される。センアンプ回路を含む出力回路DOBは、読
出し動作において、選択されたデータ線DLに与えられた
信号を増幅し、入出力用外部端子I/Oに出力する。入力
回路DIBは、書込み動作において、外部端子に供給され
た信号を、データ線DLに供給する。メモリセルアレイ以
外の回路、つまり、周辺回路は、インバータ回路IVのよ
うに、CMOS回路からなり、スタティック動作をする。
ーダＸ−DECに接続される。データ線DLの一端は、デー
タ線DLの駆動回路DRに接続され、その他端は、カラムス
イッチ回路を構成するｎチャネルMISFETQcを通して入出
力回路DOB及びDIBに接続される。MISFETQcのゲート電極
には、データ線選択回路であるＹデコーダ,Y−DECの出
力が供給される。接地線GLには、ｐチャネルMISFETQs1
及びｎチャネルMISFETQs2からなるCMOSインバータ回路I
Vの出力が供給される。インバータ回路IVの入力端子つ
まりMISFETQs1とQs2のゲート電極には、消去信号Eが
供給される。センアンプ回路を含む出力回路DOBは、読
出し動作において、選択されたデータ線DLに与えられた
信号を増幅し、入出力用外部端子I/Oに出力する。入力
回路DIBは、書込み動作において、外部端子に供給され
た信号を、データ線DLに供給する。メモリセルアレイ以
外の回路、つまり、周辺回路は、インバータ回路IVのよ
うに、CMOS回路からなり、スタティック動作をする。
このEEPROMの書込み、読出し、消去は、以下のように
される。
される。
インバータ回路IVは、信号Eのハイレベルによりon
したMISFETQs2を通して、情報の書込み時及び読み出し
動作において接地線GLに回路の接地電位Vss例えば0Vを
印加し、信号EのロウレベルによりonしたMISFETQs1を
通して情報の消去時に消去電位Vpp例えば12Vを印加す
る。情報の消去時、インバータ回路IVのVppに例えば12V
を印加して、接地線GLを12Vにした状態で全ワード線WL
と全データ線DLは、信号Eを受けた回路Ｘ−DECとＹ−
DECにより、ロウレベルとされる。つまり、この実施例
では、全メモリセルQmの内容が一度に消去される。
したMISFETQs2を通して、情報の書込み時及び読み出し
動作において接地線GLに回路の接地電位Vss例えば0Vを
印加し、信号EのロウレベルによりonしたMISFETQs1を
通して情報の消去時に消去電位Vpp例えば12Vを印加す
る。情報の消去時、インバータ回路IVのVppに例えば12V
を印加して、接地線GLを12Vにした状態で全ワード線WL
と全データ線DLは、信号Eを受けた回路Ｘ−DECとＹ−
DECにより、ロウレベルとされる。つまり、この実施例
では、全メモリセルQmの内容が一度に消去される。
書込み動作において、Ｙ−DECにより選択された一本
のデータ線DLに、書込み回路DIBから電源電位VCC（例え
ば5V）が供給される。これに先立って、全てのデータ線
DLは、駆動回路DRにより予め回路の接地電位Vss（例え
ば0V）にプリチャージされる。読出し動作において、全
てのデータ線DLは、駆動回路DRにより予め電源電位VCC
にプリチャージされる。この後、選択された一本のメモ
リセルQmの記憶に従った電位が、データ線DLに現れる。
のデータ線DLに、書込み回路DIBから電源電位VCC（例え
ば5V）が供給される。これに先立って、全てのデータ線
DLは、駆動回路DRにより予め回路の接地電位Vss（例え
ば0V）にプリチャージされる。読出し動作において、全
てのデータ線DLは、駆動回路DRにより予め電源電位VCC
にプリチャージされる。この後、選択された一本のメモ
リセルQmの記憶に従った電位が、データ線DLに現れる。
書込み動作において、選択された一本のワード線WL
に、デコーダＸ−DECから電源電圧VCC以上の高電圧Vpp
（例えば12V）が供給される。読出し動作において、選
択された一本のワード線WLに、デコーダＸ−DECから電
源電圧VCC（又はそれ以下）のハイレベル信号が印加さ
れる。メモリセルQmのMISFETのしきい値がワード線WLの
選択レベルより低い場合、MISFETQmのオンにより、デー
タ線DLの電位が電位VCCから低下する。MISFETQmのしき
い値がワード線WLの選択レベルより高い場合、MISFETQm
のオフにより、データ線DLはプリチャージレベルを保
つ。
に、デコーダＸ−DECから電源電圧VCC以上の高電圧Vpp
（例えば12V）が供給される。読出し動作において、選
択された一本のワード線WLに、デコーダＸ−DECから電
源電圧VCC（又はそれ以下）のハイレベル信号が印加さ
れる。メモリセルQmのMISFETのしきい値がワード線WLの
選択レベルより低い場合、MISFETQmのオンにより、デー
タ線DLの電位が電位VCCから低下する。MISFETQmのしき
い値がワード線WLの選択レベルより高い場合、MISFETQm
のオフにより、データ線DLはプリチャージレベルを保
つ。
なお、書込み動作つまりホットキャリアの注入は、ワ
ード線WLに電位VPPかつデータ線DLに電位VCCが印加され
た一つのメモリセルのみにおいて、行なわれる。他のメ
モリセルにおいて、ホットキャリアは注入されない。
ード線WLに電位VPPかつデータ線DLに電位VCCが印加され
た一つのメモリセルのみにおいて、行なわれる。他のメ
モリセルにおいて、ホットキャリアは注入されない。
また、電位VPPは、外部端子から書込み動作のときに
供給されてもよく、また、内蔵された昇圧回路によって
電源電圧VCCから発生されてもよい。
供給されてもよく、また、内蔵された昇圧回路によって
電源電圧VCCから発生されてもよい。
第３図は、本発明の第１の実施例であるEEPROMのメモ
リセル及び周辺回路を構成するＰチャンネル及びＮチャ
ンネルMISFETの断面図であり、メモリセル部は、第２図
のＡ−Ａに沿う断面図である。
リセル及び周辺回路を構成するＰチャンネル及びＮチャ
ンネルMISFETの断面図であり、メモリセル部は、第２図
のＡ−Ａに沿う断面図である。
第３図に示すように、EEPROMは単結晶珪素からなるp-
型半導体基板１で構成されている。フラッシュ型不揮発
性メモリセルQm及びＮチャンネルMISFETQnの形成領域に
おいて、半導体基板１の主面部にはｐ型ウエル領域３が
設けられており、ＰチャンネルMISFETQpの形成領域に
は、ｎ型ウエル領域２が設けられている。
型半導体基板１で構成されている。フラッシュ型不揮発
性メモリセルQm及びＮチャンネルMISFETQnの形成領域に
おいて、半導体基板１の主面部にはｐ型ウエル領域３が
設けられており、ＰチャンネルMISFETQpの形成領域に
は、ｎ型ウエル領域２が設けられている。
素子形成領域間において、ｎ型ウエル領域2,p型ウエ
ル領域３の夫々の主面上には素子分離用絶縁膜４が設け
られている。ｐ型ウエル領域３の主面部には素子分離用
絶縁膜４下においてｐ型チャンネルストッパ領域５が設
けられている。
ル領域３の夫々の主面上には素子分離用絶縁膜４が設け
られている。ｐ型ウエル領域３の主面部には素子分離用
絶縁膜４下においてｐ型チャンネルストッパ領域５が設
けられている。
フラッシュ型不揮発性メモリ素子Qmは、素子分離用絶
縁膜４及びチャネルストッパ領域５で周囲を規定された
領域内において、ｐ型ウエル領域３の主面に構成されて
いる。つまり、フラッシュ型不揮発性メモリ素子Qmは、
ｐ型ウエル領域3,第１ゲート絶縁膜6,フローティングゲ
ート電極7,第２ゲート絶縁膜8,コントロールゲート電極
9,ソース領域及びドレイン領域で構成されている。この
フラッシュ型不揮発性メモリ素子Qmは、ｎチャネル電界
効果トランジスタで構成され、１素子型で構成されてい
る。
縁膜４及びチャネルストッパ領域５で周囲を規定された
領域内において、ｐ型ウエル領域３の主面に構成されて
いる。つまり、フラッシュ型不揮発性メモリ素子Qmは、
ｐ型ウエル領域3,第１ゲート絶縁膜6,フローティングゲ
ート電極7,第２ゲート絶縁膜8,コントロールゲート電極
9,ソース領域及びドレイン領域で構成されている。この
フラッシュ型不揮発性メモリ素子Qmは、ｎチャネル電界
効果トランジスタで構成され、１素子型で構成されてい
る。
前記ｐ型ウエル領域３はチャネル形成領域として使用
されている。
されている。
第１ゲート絶縁膜６はｐ型ウエル領域３の表面を酸化
して形成した酸化珪素膜で形成されている。第１ゲート
絶縁膜６は例えば100〜150〔Å〕程度の膜厚で形成され
ている。
して形成した酸化珪素膜で形成されている。第１ゲート
絶縁膜６は例えば100〜150〔Å〕程度の膜厚で形成され
ている。
フローティングゲート電極７は例えばｎ型不純物が導
入された他結晶珪素膜で形成されている。
入された他結晶珪素膜で形成されている。
第２ゲート絶縁膜８は例えばフローティングゲート電
極７（多結晶珪素膜）の表面を酸化した酸化珪素膜で形
成されている。第２ゲート絶縁膜８は例えば200〜250
〔Å〕程度の膜厚で形成されている。
極７（多結晶珪素膜）の表面を酸化した酸化珪素膜で形
成されている。第２ゲート絶縁膜８は例えば200〜250
〔Å〕程度の膜厚で形成されている。
コントロールゲート電極９は例えばｎ型不純物が導入
された多結晶珪素膜で形成されている。また、コントロ
ールゲート電極９は、W,Ta,Ti,Mo等の高融点金属膜若し
くは高融点金属シリサイド膜の単層、或は多結晶珪素膜
上にそれらの金属膜を積層した複合膜つまりポリサイド
で形成してもよい。このコントロールゲート電極９は、
そのゲート幅方向に隣接して配置された他のフラッシュ
型不揮発性メモリ素子Qmのコントロールゲート電極９と
一体に構成され、ワード線（WL）を構成している。
された多結晶珪素膜で形成されている。また、コントロ
ールゲート電極９は、W,Ta,Ti,Mo等の高融点金属膜若し
くは高融点金属シリサイド膜の単層、或は多結晶珪素膜
上にそれらの金属膜を積層した複合膜つまりポリサイド
で形成してもよい。このコントロールゲート電極９は、
そのゲート幅方向に隣接して配置された他のフラッシュ
型不揮発性メモリ素子Qmのコントロールゲート電極９と
一体に構成され、ワード線（WL）を構成している。
ソース領域は高不純物濃度のn+型半導体領域11及び低
不純物濃度のｎ型半導体領域12で構成されている。ｎ型
半導体領域12はn+型半導体領域11の外周に沿って設けら
れている。つまり、ソース領域は所謂２重拡散構造で構
成されている。高不純物濃度のn+型半導体領域11は、主
に、不純物濃度を高め、しかも接合深さを深くするため
に構成されている。低不純物濃度のｎ型半導体領域12
は、主に、接合深さを深くするために構成されている。
つまり、ソース領域は、情報消去動作時にコントロール
ゲート電極９との間に高電圧が印加された場合、表面が
空乏化しないようにn+型半導体領域11で不純物濃度を高
めている。また、ソース領域は、高不純物濃度のn+型半
導体領域11及び低不純物濃度のｎ型半導体領域12又は両
者により、チャネル形成領域側への拡散量（拡散距離）
を増加し、フローティングゲート電極７との重合面積
（オーバラップ量）を増加し、情報消去動作時のトンネ
ル面積を増加している。半導体領域11,12の夫々はゲー
ト電極７及び９に対して自己整合で形成されている。
不純物濃度のｎ型半導体領域12で構成されている。ｎ型
半導体領域12はn+型半導体領域11の外周に沿って設けら
れている。つまり、ソース領域は所謂２重拡散構造で構
成されている。高不純物濃度のn+型半導体領域11は、主
に、不純物濃度を高め、しかも接合深さを深くするため
に構成されている。低不純物濃度のｎ型半導体領域12
は、主に、接合深さを深くするために構成されている。
つまり、ソース領域は、情報消去動作時にコントロール
ゲート電極９との間に高電圧が印加された場合、表面が
空乏化しないようにn+型半導体領域11で不純物濃度を高
めている。また、ソース領域は、高不純物濃度のn+型半
導体領域11及び低不純物濃度のｎ型半導体領域12又は両
者により、チャネル形成領域側への拡散量（拡散距離）
を増加し、フローティングゲート電極７との重合面積
（オーバラップ量）を増加し、情報消去動作時のトンネ
ル面積を増加している。半導体領域11,12の夫々はゲー
ト電極７及び９に対して自己整合で形成されている。
前記ドレイン領域は高不純物濃度のn+型半導体領域14
で構成されている。このn+型半導体領域14はフローティ
ングゲート電極７及びコントロールゲート電極９に対し
て自己整合で形成されている。
で構成されている。このn+型半導体領域14はフローティ
ングゲート電極７及びコントロールゲート電極９に対し
て自己整合で形成されている。
前記ドレイン領域の外周に沿った半導体基板１の主面
部には高不純物濃度のｐ型半導体領域13が設けられてい
る。ｐ型半導体領域13は、ドレイン領域近傍の電界強度
を高め、特に、情報書込み動作時に選択状態のフラッシ
ュ型不揮発性メモリ素子Qmにおけるホットエレクトロン
の発生を促進し、情報書込み効率を向上できるように構
成されている。
部には高不純物濃度のｐ型半導体領域13が設けられてい
る。ｐ型半導体領域13は、ドレイン領域近傍の電界強度
を高め、特に、情報書込み動作時に選択状態のフラッシ
ュ型不揮発性メモリ素子Qmにおけるホットエレクトロン
の発生を促進し、情報書込み効率を向上できるように構
成されている。
周辺回路は、ＮチャンネルMISFETQnとＰチャンネルMI
SFETQpを直列接続したCMOS回路で構成されている。Ｎチ
ャンネルMISFETQn9ＰチャンネルMISFETQpは各々、低不
純物濃度領域15（ｎ）,16（ｐ）と高不純物濃度量18（n
+）9,19（p+）からなるソース・ドレイン領域を有するL
DD（Lightly-Doped-Drain）構造となっている。この低
不純物濃度領域15（ｎ）,16（ｐ）は、各々のゲート電
極９に自己整合で形成されており、高不純物濃度領域18
（n+）,19（p+）は、各々のゲート電極９とその両端に
設けられたサイドウォール17の両者に対して自己整合で
形成されている。さらに、これらのＮチャンネルMISFET
Qn,PチャンネルMISFETQpのゲート電極９は、フラッシュ
型不揮発性メモリセルQmのコントロールゲート電極９と
同層で形成されている。
SFETQpを直列接続したCMOS回路で構成されている。Ｎチ
ャンネルMISFETQn9ＰチャンネルMISFETQpは各々、低不
純物濃度領域15（ｎ）,16（ｐ）と高不純物濃度量18（n
+）9,19（p+）からなるソース・ドレイン領域を有するL
DD（Lightly-Doped-Drain）構造となっている。この低
不純物濃度領域15（ｎ）,16（ｐ）は、各々のゲート電
極９に自己整合で形成されており、高不純物濃度領域18
（n+）,19（p+）は、各々のゲート電極９とその両端に
設けられたサイドウォール17の両者に対して自己整合で
形成されている。さらに、これらのＮチャンネルMISFET
Qn,PチャンネルMISFETQpのゲート電極９は、フラッシュ
型不揮発性メモリセルQmのコントロールゲート電極９と
同層で形成されている。
このフラッシュ型不揮発性メモリセルQmのドレイン領
域であるn+型半導体領域14には、アルミニウム合金膜か
らなる配線23が接続されており、この配線23はデータ線
DLとして働く。
域であるn+型半導体領域14には、アルミニウム合金膜か
らなる配線23が接続されており、この配線23はデータ線
DLとして働く。
さらに、周辺回路を構成するＮチャンネル及びＰチャ
ンネルMISFETsQn9Qpのソース・ドレイン領域にも必要に
応じて配線23が接続されてている。配線23は層間絶縁膜
20及び21上に延在し、層間絶縁膜20及び21に形成された
接続孔22を通してp+型，n+型半導体領域に接続される。
ンネルMISFETsQn9Qpのソース・ドレイン領域にも必要に
応じて配線23が接続されてている。配線23は層間絶縁膜
20及び21上に延在し、層間絶縁膜20及び21に形成された
接続孔22を通してp+型，n+型半導体領域に接続される。
第４図に第３図に示したフラッシュ型不揮発性メモリ
セルQmの拡大図を示す。第３図では明確になっていない
が、フローティングゲート電極７の両端部の下側のコー
ナー部7Eは丸められている。このように、フローティン
グゲート電極７のコーナー部7Eを丸めた構造にすること
で、コーナー部での電界集中を防止することができ、フ
ローティングゲート電極７のエッジ部の絶縁膜の絶縁破
壊を防止でき、EEPROMの消去、書き込み回数を増加する
ことができる。
セルQmの拡大図を示す。第３図では明確になっていない
が、フローティングゲート電極７の両端部の下側のコー
ナー部7Eは丸められている。このように、フローティン
グゲート電極７のコーナー部7Eを丸めた構造にすること
で、コーナー部での電界集中を防止することができ、フ
ローティングゲート電極７のエッジ部の絶縁膜の絶縁破
壊を防止でき、EEPROMの消去、書き込み回数を増加する
ことができる。
すなわち、第４図に示したように、コーナー部7Eはゲ
ート電極７下部のゲート絶縁膜が実質的に厚くなり、し
かもそのコーナー部7E近傍のソース領域11表面も酸化に
よって内部に後退、すなわちトンネル現像を生じさせる
ゲート絶縁膜よりもわずかに厚くなる。したがって、ゲ
ート電極のコーナー部7E付近の強電界がかからず、ゲー
ト電極７下部にオーバラップしたソース領域の一部ｎ領
域12とゲート電極７との間の薄いトンネル絶縁膜（酸化
膜）のところで安定した電界が加わり、トンネル現象が
生じる。つまり、メモリセル間での消去特性のパラツキ
を小さくできるのである。
ート電極７下部のゲート絶縁膜が実質的に厚くなり、し
かもそのコーナー部7E近傍のソース領域11表面も酸化に
よって内部に後退、すなわちトンネル現像を生じさせる
ゲート絶縁膜よりもわずかに厚くなる。したがって、ゲ
ート電極のコーナー部7E付近の強電界がかからず、ゲー
ト電極７下部にオーバラップしたソース領域の一部ｎ領
域12とゲート電極７との間の薄いトンネル絶縁膜（酸化
膜）のところで安定した電界が加わり、トンネル現象が
生じる。つまり、メモリセル間での消去特性のパラツキ
を小さくできるのである。
なお、第４図から明らかなように、ドレイン側（ｎ＋
領域14）もソース側における構成と同様、コーナー部7E
近傍のドレインｎ＋領域14表面も酸化によって内部に後
退し、ゲート絶縁膜よりもわずかに厚くなっている。
領域14）もソース側における構成と同様、コーナー部7E
近傍のドレインｎ＋領域14表面も酸化によって内部に後
退し、ゲート絶縁膜よりもわずかに厚くなっている。
また、このようにコーナー部7Eを丸めるための方法
は、後述する。
は、後述する。
次に、前記EEPROMの製造方法について、第５図乃至第
19図（各製造工程毎に示す要部断面図）を用いて簡単に
説明する。
19図（各製造工程毎に示す要部断面図）を用いて簡単に
説明する。
まず、p-型半導体基板１を用意する。
次に、ｐチャネルMISFETQpの形成領域において、半導
体基板１の主面部にｎ型ウエル領域２を形成する。前記
ｎ型ウエル領域２は例えば１×1013〜３×1013〔atoms/
cm2〕程度の不純物、例えばp+を100〜150KeVのエネルギ
ーでイオン打込みして形成する。この後、フラッシュ型
不揮発性メモリ素子Qm,nチャネルMISFETQnの夫々の形成
領域において、半導体基板１の主面部のｎ型ウエル領域
２を形成する領域以外の領域に、例えば５×1012〜１×
1013〔atoms/cm2〕程度の不純物、例えばBF2 +を50〜70K
eVのエネルギーでイオン打込みして、ｐ型ウエル領域３
を形成する。
体基板１の主面部にｎ型ウエル領域２を形成する。前記
ｎ型ウエル領域２は例えば１×1013〜３×1013〔atoms/
cm2〕程度の不純物、例えばp+を100〜150KeVのエネルギ
ーでイオン打込みして形成する。この後、フラッシュ型
不揮発性メモリ素子Qm,nチャネルMISFETQnの夫々の形成
領域において、半導体基板１の主面部のｎ型ウエル領域
２を形成する領域以外の領域に、例えば５×1012〜１×
1013〔atoms/cm2〕程度の不純物、例えばBF2 +を50〜70K
eVのエネルギーでイオン打込みして、ｐ型ウエル領域３
を形成する。
次に、ｎ型ウエル領域2,p型ウエル領域３の夫々の主
面上に約6000〜8000Åの素子分離用絶縁膜４を形成する
と共に、ｐ型ウエル領域３の主面部にｐ型チャネルスト
ッパ領域５を形成する。
面上に約6000〜8000Åの素子分離用絶縁膜４を形成する
と共に、ｐ型ウエル領域３の主面部にｐ型チャネルスト
ッパ領域５を形成する。
次に、第５図に示すように、半導体素子形成領域にお
いて、ｎ型ウエル領域2,p型ウエル領域３の夫々の主面
上に100〜150Å程度の第１ゲート絶縁膜６を形成する。
いて、ｎ型ウエル領域2,p型ウエル領域３の夫々の主面
上に100〜150Å程度の第１ゲート絶縁膜６を形成する。
次に、第１ゲート絶縁膜６上を含む基板全面に導電膜
7Aを2000〜3000Å程度に形成する。導電膜7Aは例えばCD
V法で堆積した多結晶珪素膜で形成する。この多結晶珪
素膜にはｎ型不純物例えばＰが導入された低抵抗化され
る。この後、第６図に示すように、導電膜7Aを所定の形
状にパターンニングする。導電膜7Aはフラッシュ型不揮
発性メモリセルQmの形成領域だけに残存し、導電膜7Aは
チャネル幅方向の寸法が規定されている。
7Aを2000〜3000Å程度に形成する。導電膜7Aは例えばCD
V法で堆積した多結晶珪素膜で形成する。この多結晶珪
素膜にはｎ型不純物例えばＰが導入された低抵抗化され
る。この後、第６図に示すように、導電膜7Aを所定の形
状にパターンニングする。導電膜7Aはフラッシュ型不揮
発性メモリセルQmの形成領域だけに残存し、導電膜7Aは
チャネル幅方向の寸法が規定されている。
次に、フラッシュ型不揮発性メモリセルQmの形成領域
において、導電膜7Aの表面に第２ゲート絶縁膜８を200
〜250Å程度形成する。この工程と実質的に同一製造工
程により、ｎチャネルMISFETQnの形成領域のｐ型ウエル
領域3,pチャネルMISFETQpの形成領域のｎ型ウエル領域
２の夫々の主面上に第２ゲート絶縁膜８を形成する。こ
の後、第７図に示すように、第２ゲート絶縁膜８上を含
む基板全面に導電膜9Aを1000〜1500Å程度形成する。導
電膜9Aは例えばCVD法で堆積した多結晶珪素膜で形成す
る。この多結晶珪素膜にはｎ型不純物例えばＰが導入さ
れ低抵抗化される。
において、導電膜7Aの表面に第２ゲート絶縁膜８を200
〜250Å程度形成する。この工程と実質的に同一製造工
程により、ｎチャネルMISFETQnの形成領域のｐ型ウエル
領域3,pチャネルMISFETQpの形成領域のｎ型ウエル領域
２の夫々の主面上に第２ゲート絶縁膜８を形成する。こ
の後、第７図に示すように、第２ゲート絶縁膜８上を含
む基板全面に導電膜9Aを1000〜1500Å程度形成する。導
電膜9Aは例えばCVD法で堆積した多結晶珪素膜で形成す
る。この多結晶珪素膜にはｎ型不純物例えばＰが導入さ
れ低抵抗化される。
次に、フラッシュ型不揮発性メモリセルQmの形成領域
において、導電膜9A,7Aの夫々を順次パターンニング
し、コントロールゲート電極９及びフローティングゲー
ト電極７を形成する。このパターンニングはRIE等の異
方性エッチングを用いた所謂重ね切り技術で行う。この
後、周辺回路素子の形成領域の導電膜9Aにパターンニン
グを施し、コントロールゲート電極９を形成する。ここ
で、このコントロールゲート電極９はワード線WLと一体
形成されるので、ワード線WLの低抵抗化の為に多結晶珪
素膜に換えて、Ta,Ti,W,Mo等の高融点金属若しくはこれ
らの高融点金属シリサイド膜の単層、或いは多結晶珪素
膜上に高融点金属シリサイド膜を積層したポリサイド膜
で形成してもよい。この後、基板全面に酸化処理を施
し、第８図に示すように、各ゲート電極7,9の夫々の表
面を覆う絶縁膜10を半導体基板上で70〜80Å程度形成す
る。
において、導電膜9A,7Aの夫々を順次パターンニング
し、コントロールゲート電極９及びフローティングゲー
ト電極７を形成する。このパターンニングはRIE等の異
方性エッチングを用いた所謂重ね切り技術で行う。この
後、周辺回路素子の形成領域の導電膜9Aにパターンニン
グを施し、コントロールゲート電極９を形成する。ここ
で、このコントロールゲート電極９はワード線WLと一体
形成されるので、ワード線WLの低抵抗化の為に多結晶珪
素膜に換えて、Ta,Ti,W,Mo等の高融点金属若しくはこれ
らの高融点金属シリサイド膜の単層、或いは多結晶珪素
膜上に高融点金属シリサイド膜を積層したポリサイド膜
で形成してもよい。この後、基板全面に酸化処理を施
し、第８図に示すように、各ゲート電極7,9の夫々の表
面を覆う絶縁膜10を半導体基板上で70〜80Å程度形成す
る。
次に、フラッシュ型不揮発性メモリセルQmのソース領
域の形成領域が開口された不純物導入用マスク30を形成
する。不純物導入用マスク30は例えばフォトレジスト膜
で形成する。この後、第９図に示すように、前記不純物
導入用マスク30を用い、ソース領域の形成領域となるｐ
型ウエル領域３の主面部にｎ型不純物12nを導入する。
ｎ型不純物12nは、例えば１×1014〜１×1015〔atoms/c
m2〕程度の不純物濃度のＰイオンを用い、50〔KeV〕程
度のエネルギのイオン打込法で導入されている。このｎ
型不純物12nは、フローティングゲート電極７及びコン
トロールゲート電極９に対して自己整合で導入される。
域の形成領域が開口された不純物導入用マスク30を形成
する。不純物導入用マスク30は例えばフォトレジスト膜
で形成する。この後、第９図に示すように、前記不純物
導入用マスク30を用い、ソース領域の形成領域となるｐ
型ウエル領域３の主面部にｎ型不純物12nを導入する。
ｎ型不純物12nは、例えば１×1014〜１×1015〔atoms/c
m2〕程度の不純物濃度のＰイオンを用い、50〔KeV〕程
度のエネルギのイオン打込法で導入されている。このｎ
型不純物12nは、フローティングゲート電極７及びコン
トロールゲート電極９に対して自己整合で導入される。
そして、前記不純物導入用マスク30を除去する。
次に、フラッシュ型不揮発性メモリセルQmのドレイン
領域の形成領域が開口された不純物導入用マスク31を形
成する。不純物導入用マスク31は例えばフォトレジスト
膜で形成する。この後、第10図に示すように、前記不純
物導入用マスク31を用い、ソース領域の形成領域となる
ｐ型ウエル領域３の主面部にｐ型不純物13pを導入す
る。ｐ型不純物13pは、例えば５×1013〜1.5×1014〔at
oms/cm2〕程度の不純物濃度をBF2イオンを用い、60〔Ke
V〕程度のエネルギのイオン打込法で導入されている。
ｐ型不純物13pはフローティングゲート電極７及びコン
トロールゲート電極９に対して自己整合で導入される。
そして、前記不純物導入用マスク31を除去する。
領域の形成領域が開口された不純物導入用マスク31を形
成する。不純物導入用マスク31は例えばフォトレジスト
膜で形成する。この後、第10図に示すように、前記不純
物導入用マスク31を用い、ソース領域の形成領域となる
ｐ型ウエル領域３の主面部にｐ型不純物13pを導入す
る。ｐ型不純物13pは、例えば５×1013〜1.5×1014〔at
oms/cm2〕程度の不純物濃度をBF2イオンを用い、60〔Ke
V〕程度のエネルギのイオン打込法で導入されている。
ｐ型不純物13pはフローティングゲート電極７及びコン
トロールゲート電極９に対して自己整合で導入される。
そして、前記不純物導入用マスク31を除去する。
次に、窒素ガス雰囲気中、約1000〔℃〕の熱処理を施
し、前記導入されたｎ型不純物12n,p型不純物13pの夫々
に引き伸し拡散を施す。前記ｎ型不純物12nの拡散によ
り、ｎ型半導体領域12を形成することができる。ｎ型半
導体領域12は約0.5〔μｍ〕程度の深い接合深さで形成
される。
し、前記導入されたｎ型不純物12n,p型不純物13pの夫々
に引き伸し拡散を施す。前記ｎ型不純物12nの拡散によ
り、ｎ型半導体領域12を形成することができる。ｎ型半
導体領域12は約0.5〔μｍ〕程度の深い接合深さで形成
される。
前記ｐ型不純物13pの拡散により、低不純物濃度のｐ
型半導体領域13を形成することができる。ｐ型半導体領
域13は約0.3〜0.5〔μｍ〕程度の深い接合深さで形成さ
れる。
型半導体領域13を形成することができる。ｐ型半導体領
域13は約0.3〜0.5〔μｍ〕程度の深い接合深さで形成さ
れる。
次に、フラッシュ型不揮発性メモリ素子Qmの形成領域
が開口された不純物導入用マスク32を形成する。不純物
導入用マスク32は例えばフォトレジスト膜で形成する。
この後、第11図に示すように、フラッシュ型不揮発性メ
モリセルQmのソース領域の形成領域が開口された不純物
導入用マスク32を用い、ソース領域の形成領域となるｐ
型ウエル３の主面部にn+型不純物11n+を導入する。n+型
不純物11n+は、例えば５×1015〜１×1016atoms/cm2のA
sイオンを用い、60KeV程度のエネルギーのイオン打込み
法で導入される。n+型不純物11n+はフローティングゲー
ト電極７及びコントロールゲート電極９に対して自己整
合で導入される。そして、前記不純物導入用マスク32を
除去する。
が開口された不純物導入用マスク32を形成する。不純物
導入用マスク32は例えばフォトレジスト膜で形成する。
この後、第11図に示すように、フラッシュ型不揮発性メ
モリセルQmのソース領域の形成領域が開口された不純物
導入用マスク32を用い、ソース領域の形成領域となるｐ
型ウエル３の主面部にn+型不純物11n+を導入する。n+型
不純物11n+は、例えば５×1015〜１×1016atoms/cm2のA
sイオンを用い、60KeV程度のエネルギーのイオン打込み
法で導入される。n+型不純物11n+はフローティングゲー
ト電極７及びコントロールゲート電極９に対して自己整
合で導入される。そして、前記不純物導入用マスク32を
除去する。
次に、第12図に示すようにフラッシュ型不揮発性メモ
リセルQmのドレイン領域の形成領域が開口された不純物
導入用マスク33を用い、ドレイン領域の形成領域となる
ｐ型ウエル３の主面部にn+型不純物14n+を導入する。n+
型不純物14n+は、例えば１×1015〜５×1015atoms/cm2
程度のAsイオンを60KeV程度のエネルギーのイオン打込
み法で導入される。n+型不純物14n+はフローティングゲ
ート電極７及びコントロールゲート電極９に対して自己
整合で導入される。
リセルQmのドレイン領域の形成領域が開口された不純物
導入用マスク33を用い、ドレイン領域の形成領域となる
ｐ型ウエル３の主面部にn+型不純物14n+を導入する。n+
型不純物14n+は、例えば１×1015〜５×1015atoms/cm2
程度のAsイオンを60KeV程度のエネルギーのイオン打込
み法で導入される。n+型不純物14n+はフローティングゲ
ート電極７及びコントロールゲート電極９に対して自己
整合で導入される。
ここで、n+型不純物11n+，14n+を、別工程で導入する
場合について説明したが、n+型不純物11n+，14n+を等し
い不純物濃度にする場合には、同時に導入してもよい。
場合について説明したが、n+型不純物11n+，14n+を等し
い不純物濃度にする場合には、同時に導入してもよい。
次に、窒素ガス雰囲気中、約1000℃の熱処理を施し、
前記導入されたn+型不純物11n+，14n+の夫々を引き伸し
拡散する。この熱処理により、n+型不純物領域11
（n+）,14n（n+）は約0.3μｍ程度の接合深さとなる。
前記導入されたn+型不純物11n+，14n+の夫々を引き伸し
拡散する。この熱処理により、n+型不純物領域11
（n+）,14n（n+）は約0.3μｍ程度の接合深さとなる。
次に第13図に示すように、ＮチャンネルMISFETQn形成
領域を開口した不純物導入用マスク34を用いｎ型不純物
15nをＮチャンネルMISFETQnのゲート電極９の両端のｐ
型ウエル３の主面部にゲート電極９に対して自己整合で
導入する。このｎ型不純物15nは、例えば１×1013〜５
×1013atoms/cm2のｐイオンを50KeV程度のエネルギーで
イオン打込みして導入する。
領域を開口した不純物導入用マスク34を用いｎ型不純物
15nをＮチャンネルMISFETQnのゲート電極９の両端のｐ
型ウエル３の主面部にゲート電極９に対して自己整合で
導入する。このｎ型不純物15nは、例えば１×1013〜５
×1013atoms/cm2のｐイオンを50KeV程度のエネルギーで
イオン打込みして導入する。
次に第14図に示すように、ｐチャンネルMISFETQp形成
領域を開口した不純物導入用マスク35を用いｐ型不純物
16pをＰチャンネルMISFETQpのゲート電極９の両端のＮ
型ウエル２の主面部にゲート電極９に対して自己整合で
導入する。このｐ型不純物16pは、例えば５×1012〜１
×1013atoms/cm2のBF2イオンを60KeV程度のエネルギー
でイオン打込みして導入する。
領域を開口した不純物導入用マスク35を用いｐ型不純物
16pをＰチャンネルMISFETQpのゲート電極９の両端のＮ
型ウエル２の主面部にゲート電極９に対して自己整合で
導入する。このｐ型不純物16pは、例えば５×1012〜１
×1013atoms/cm2のBF2イオンを60KeV程度のエネルギー
でイオン打込みして導入する。
次に第15図に示すように、表面の絶縁膜10をウェット
エッチングで除去する。このエッチング液は、例えばフ
ッ酸と水の混合液であり、その混合比は1:99である。こ
の工程によりフラッシュ型不揮発性メモリセルQmのソー
ス・ドレイン領域表面の絶縁膜であり、n+型不純物11n+
14n+のAaイオンのイオン打込みによってダングリングボ
ンドが形成された絶縁膜は除去される。
エッチングで除去する。このエッチング液は、例えばフ
ッ酸と水の混合液であり、その混合比は1:99である。こ
の工程によりフラッシュ型不揮発性メモリセルQmのソー
ス・ドレイン領域表面の絶縁膜であり、n+型不純物11n+
14n+のAaイオンのイオン打込みによってダングリングボ
ンドが形成された絶縁膜は除去される。
次に第16図に示すように、約900℃の温度の炉内で酸
素を供給しながら約20分間酸化処理することにより、新
しい絶縁膜10′、例えば酸化膜をフラッシュ型不揮発性
メモリセルQmのソース・ドレイン領域の表面に約400〜5
00Å形成する。この時フローティングゲート電極７及び
コントロール電極９の表面にもほぼ同等の厚さの絶縁膜
が形成される。
素を供給しながら約20分間酸化処理することにより、新
しい絶縁膜10′、例えば酸化膜をフラッシュ型不揮発性
メモリセルQmのソース・ドレイン領域の表面に約400〜5
00Å形成する。この時フローティングゲート電極７及び
コントロール電極９の表面にもほぼ同等の厚さの絶縁膜
が形成される。
この酸化工程によりフラッシュ型不揮発性メモリセル
Qmのフローティングゲート電極７の両端部のコーナー部
は、第４図に示すように丸くなる。
Qmのフローティングゲート電極７の両端部のコーナー部
は、第４図に示すように丸くなる。
また、この熱処理によりMIFETQn,Qpのｎ型不純物15n,
p型不純物16pは引き伸し拡散され両者とも約0.1〜0.2μ
ｍ程度の接合深さとなる。
p型不純物16pは引き伸し拡散され両者とも約0.1〜0.2μ
ｍ程度の接合深さとなる。
次に第17図に示すように、各ゲート電極7,9の夫々の
側壁にサイドウォールスペーサ17を形成す。サイドウォ
ールスペーサ17は、例えば基板全面にCVD法で酸化珪素
膜を堆積し、この堆積した膜厚に相当する分基板全面に
RIE等の異方性エッチングを施すことにより形成するこ
とができる。
側壁にサイドウォールスペーサ17を形成す。サイドウォ
ールスペーサ17は、例えば基板全面にCVD法で酸化珪素
膜を堆積し、この堆積した膜厚に相当する分基板全面に
RIE等の異方性エッチングを施すことにより形成するこ
とができる。
次に、前記異方性エッチングにより、ｎ型ウエル領域
2,p型ウエル領域３等の主面が露出するので、酸化処理
を施し、それらの表面を薄い酸化珪素膜で被覆する。
2,p型ウエル領域３等の主面が露出するので、酸化処理
を施し、それらの表面を薄い酸化珪素膜で被覆する。
さらに、第18図に示すようにＮチャンネルMISFETQn部
を開口した不純物導入用マスクを形成し、ゲート電極９
及びサイドウォール17に対して自己整合でn+型不純物を
導入する。このn+型不純物は例えば５×1015〔atoms/cm
2〕程度の高不純物濃度のAsイオンを用い、60〔KeV〕程
度のエネルギのイオン打込法で導入されている。
を開口した不純物導入用マスクを形成し、ゲート電極９
及びサイドウォール17に対して自己整合でn+型不純物を
導入する。このn+型不純物は例えば５×1015〔atoms/cm
2〕程度の高不純物濃度のAsイオンを用い、60〔KeV〕程
度のエネルギのイオン打込法で導入されている。
次に、ｐチャネルMISFETQpの形成領域が開口された不
純物導入用マスクを形成する。そして、この不純物導入
用マスクを用いて、ｐ型半導体領域16の主面部にｐ型不
純物19p+を導入する。前記ｐ型不純物は、例えば２×10
15〔atoms/cm2〕程度の高不純物のBF2イオンを用い、60
〔KeV〕程度のエネルギのイオン打込法で導入されてい
る。前記p+型半導体領域19はゲート電極９及びサイドウ
ォール17に対して自己整合で形成されている。
純物導入用マスクを形成する。そして、この不純物導入
用マスクを用いて、ｐ型半導体領域16の主面部にｐ型不
純物19p+を導入する。前記ｐ型不純物は、例えば２×10
15〔atoms/cm2〕程度の高不純物のBF2イオンを用い、60
〔KeV〕程度のエネルギのイオン打込法で導入されてい
る。前記p+型半導体領域19はゲート電極９及びサイドウ
ォール17に対して自己整合で形成されている。
さらに、この後、約850℃のアニールを施すことによ
り第19図に示すようにn+型不純物18n+,p型不純物19p+は
引き伸し拡散され0.2〜0.3μｍ程度の接合深さを有する
n+型半導体領域18（n+），p+型半導体領域19（p+）が形
成される。
り第19図に示すようにn+型不純物18n+,p型不純物19p+は
引き伸し拡散され0.2〜0.3μｍ程度の接合深さを有する
n+型半導体領域18（n+），p+型半導体領域19（p+）が形
成される。
次に基板全面に層間絶縁膜20,21を形成する層間絶縁
膜20は有機シランの熱分解で形成された厚さ1500Å程度
の酸化膜であり、層間絶縁膜21は例えばCVD法で形成さ
れた厚さ5000〜6000ÅのBPSG膜である。そして、前記層
間絶縁膜20,21に接続孔22を形成し、層間絶縁膜21にグ
ラスフローを施した後、前記第３図に示すように配線23
を形成する。これら一連の製造工程を施すことにより、
本実施例のEEPROMは完成する。なお、図示しないが、配
線23の上部にはパッシベーション膜が設けられるように
なっている。
膜20は有機シランの熱分解で形成された厚さ1500Å程度
の酸化膜であり、層間絶縁膜21は例えばCVD法で形成さ
れた厚さ5000〜6000ÅのBPSG膜である。そして、前記層
間絶縁膜20,21に接続孔22を形成し、層間絶縁膜21にグ
ラスフローを施した後、前記第３図に示すように配線23
を形成する。これら一連の製造工程を施すことにより、
本実施例のEEPROMは完成する。なお、図示しないが、配
線23の上部にはパッシベーション膜が設けられるように
なっている。
なお本実施例では、第15図，第16図で説明したように
絶縁膜を除去した後に酸化を行い再度絶縁膜を形成した
が、必ずしも絶縁膜はエッチング除去する必要はなく酸
化処理を行えば良い。その理由は、イオン打込みによっ
て発生したダングリングボンドに酸化処理によって酸素
が供給されダングリングボンドがなくなるか、又は減少
する為と考えられる。
絶縁膜を除去した後に酸化を行い再度絶縁膜を形成した
が、必ずしも絶縁膜はエッチング除去する必要はなく酸
化処理を行えば良い。その理由は、イオン打込みによっ
て発生したダングリングボンドに酸化処理によって酸素
が供給されダングリングボンドがなくなるか、又は減少
する為と考えられる。
さらに、絶縁膜を一部除去した後に酸化を行っても同
様にリーク電流を防止又は抑制できる。
様にリーク電流を防止又は抑制できる。
第20図は本発明の第２の実施例によるフラッシュ型不
揮発性メモリセルの概略構成を示す。
揮発性メモリセルの概略構成を示す。
上述した第１の実施例との相違点について説明する
と、同図に示す第２の実施例によるフラッシュ型不揮発
性メモリセルでは、フローティングゲート電極７の端部
の下のソース領域11の表面付近に低濃度領域24を選択的
に形成することによって、消去電圧の印加時にソース領
域11とフローティングゲート電極７の端部との間に生じ
る電界を緩和させる電界緩衝手段が形成されている。
と、同図に示す第２の実施例によるフラッシュ型不揮発
性メモリセルでは、フローティングゲート電極７の端部
の下のソース領域11の表面付近に低濃度領域24を選択的
に形成することによって、消去電圧の印加時にソース領
域11とフローティングゲート電極７の端部との間に生じ
る電界を緩和させる電界緩衝手段が形成されている。
つまり、フローティングゲート電極７の端部の下のソ
ース領域11の表面で空乏層が伸びやくすることにより電
界を緩和するものである。
ース領域11の表面で空乏層が伸びやくすることにより電
界を緩和するものである。
この低濃度領域24は、ソース領域11内での導電性付与
不純物のドープ量を部分的に少なくするか、あるいは第
21図に示すようにソース領域11の中にｐ導電性付与不純
物を0.15μｍ程度の深さで選択的にイオン打込みするこ
とによって形成される。
不純物のドープ量を部分的に少なくするか、あるいは第
21図に示すようにソース領域11の中にｐ導電性付与不純
物を0.15μｍ程度の深さで選択的にイオン打込みするこ
とによって形成される。
上述のような低濃度領域24を設けると、消去時の印加
電界によって、フローティングゲート電極７の端部の下
の低濃度領域24に部分的に大きな空乏層の広がりが生じ
るようになる。この空乏層の広がりによって、フローテ
ィングゲート電極７の端部付近に電界が集中する傾向が
是正されるようになる。
電界によって、フローティングゲート電極７の端部の下
の低濃度領域24に部分的に大きな空乏層の広がりが生じ
るようになる。この空乏層の広がりによって、フローテ
ィングゲート電極７の端部付近に電界が集中する傾向が
是正されるようになる。
これにより、上述した第１の実施例の場合と同様に、
比較的簡単な製造プロセスで得られる構造でもって、記
憶素子間での消去特性のバラツキを小さくするととも
に、繰り返し書き換え可能な回数を多くすることができ
るようになる。
比較的簡単な製造プロセスで得られる構造でもって、記
憶素子間での消去特性のバラツキを小さくするととも
に、繰り返し書き換え可能な回数を多くすることができ
るようになる。
第22図は、本発明の第３の実施例であり、第１の実施
例とは、フラッシュ型不揮発性メモリセルQmの構造が異
なる。周辺回路については、構造及び製法とも同様であ
る。
例とは、フラッシュ型不揮発性メモリセルQmの構造が異
なる。周辺回路については、構造及び製法とも同様であ
る。
従って、第１の実施例の各部分に相当する部分には、
同じ符号をつけて表わす。
同じ符号をつけて表わす。
同図に示すフラッシュ型不揮発性メモリセルは第１の
実施例と同様にMISFETであって、半導体基板１上に第１
のゲート絶縁膜６を隔てて設けられたフローティングゲ
ート電極７と、このフローティングゲート電極７上に第
２のゲート絶縁膜８を隔てて設けられたコントロールゲ
ート電極９と、上記フローティングゲート電極７の下で
互いに離間され、かつ上記フローティングゲート電極７
と部分的な重なりをもって形成されたソース領域11,12
およびドレイン領域14などによって形成される。
実施例と同様にMISFETであって、半導体基板１上に第１
のゲート絶縁膜６を隔てて設けられたフローティングゲ
ート電極７と、このフローティングゲート電極７上に第
２のゲート絶縁膜８を隔てて設けられたコントロールゲ
ート電極９と、上記フローティングゲート電極７の下で
互いに離間され、かつ上記フローティングゲート電極７
と部分的な重なりをもって形成されたソース領域11,12
およびドレイン領域14などによって形成される。
ここで、上記コントロールゲート電極９の側部にはサ
イドウォールスペーサ17が設けられている。このサイド
ウォールスペーサ17の端部を基準にして、上記フローテ
ィングゲート電極７が形成されている。これにより、コ
ントロールゲート電極９の側部はフローティングゲート
電極７の側部よりも後退して形成されている。
イドウォールスペーサ17が設けられている。このサイド
ウォールスペーサ17の端部を基準にして、上記フローテ
ィングゲート電極７が形成されている。これにより、コ
ントロールゲート電極９の側部はフローティングゲート
電極７の側部よりも後退して形成されている。
このように、コントロールゲート電極９の側部が上記
フローティングゲート電極７の側部よりも内側に後退し
て形成され、かつ上記ソース領域11,12と上記ドレイン
領域14の先端がそれぞれ、コントロールゲート電極９の
側部の下に達していることにより、ソース領域11,12お
よびドレイン領域14とフローティングゲート電極７との
間に比較的大きな重なり部分が再現性良くかつ制御性良
く形成されている。
フローティングゲート電極７の側部よりも内側に後退し
て形成され、かつ上記ソース領域11,12と上記ドレイン
領域14の先端がそれぞれ、コントロールゲート電極９の
側部の下に達していることにより、ソース領域11,12お
よびドレイン領域14とフローティングゲート電極７との
間に比較的大きな重なり部分が再現性良くかつ制御性良
く形成されている。
この場合、フローティングゲート電極７の寸法は、上
記サイドウォールスペーサ17によって、コントロールゲ
ート電極９の寸法よりも、片側端部で0.2〜0.3μｍ程大
きく設定されている。
記サイドウォールスペーサ17によって、コントロールゲ
ート電極９の寸法よりも、片側端部で0.2〜0.3μｍ程大
きく設定されている。
また、フラッシュ型不揮発メモリセルQmの各層の膜厚
については、第１の実施例と同様である。
については、第１の実施例と同様である。
以上のように構成された不揮発性記憶素子では、ま
ず、ソース領域61およびドレイン領域62とフローティン
グゲート電極３との重なり面積が確実に確保されている
ことにより、消去時には、フローティングゲート電極３
の側部の形状等の影響を回避して、安定なトンネル電流
を確保することができるようになる。これにより、消去
特性のバラツキを小さくすることができる。これととも
に、端部への電界集中が緩和されることによって、消去
電圧を高くして消去速度を速めることができるようにな
る。
ず、ソース領域61およびドレイン領域62とフローティン
グゲート電極３との重なり面積が確実に確保されている
ことにより、消去時には、フローティングゲート電極３
の側部の形状等の影響を回避して、安定なトンネル電流
を確保することができるようになる。これにより、消去
特性のバラツキを小さくすることができる。これととも
に、端部への電界集中が緩和されることによって、消去
電圧を高くして消去速度を速めることができるようにな
る。
次に、上述した不揮発性記録素子の製造方法の一実施
例を説明する。
例を説明する。
第23図から第30図を用いて第22図に示したフラッシュ
型不揮発性メモリセルの製造方法を示す。
型不揮発性メモリセルの製造方法を示す。
第１実施例の第７図と同様に半導体基板上に多結晶珪
素膜の導電膜9Aを形成する。
素膜の導電膜9Aを形成する。
次に、第24図に示すように、フラッシュ型不揮発性メ
モリセルQmの形成領域において、導電膜9A及び周辺回路
を構成するＮチャンネル,PチャンネルMISFETs形成領域
の導電膜9Aをパターニングし、コントロールゲート電極
及びＮチャンネル,PチャンネルMISFETsのゲート電極を
形成する。
モリセルQmの形成領域において、導電膜9A及び周辺回路
を構成するＮチャンネル,PチャンネルMISFETs形成領域
の導電膜9Aをパターニングし、コントロールゲート電極
及びＮチャンネル,PチャンネルMISFETsのゲート電極を
形成する。
次に表面を酸化処理し、絶縁膜10を形成する。
次の第25図から第28図までの工程は、第１の実施例の
第９図から第12図に相当するので説明は省略する。但
し、各イオン打込みは、コントロールゲート電極９に対
して自己整合的に、フローティングゲート電極形成用の
多結晶珪素膜を通して行われる。従ってイオン打込みの
エネルギーは、第１の実施例に比べて高くなければなら
ない。
第９図から第12図に相当するので説明は省略する。但
し、各イオン打込みは、コントロールゲート電極９に対
して自己整合的に、フローティングゲート電極形成用の
多結晶珪素膜を通して行われる。従ってイオン打込みの
エネルギーは、第１の実施例に比べて高くなければなら
ない。
例えば、ｎ型不純物12nはp+を150KeV程度,p型不純物1
3pはB+を50KeV程度，n+型不純物11n+，14n+はAs+を250K
eV程度のエネルギーがイオン打込みして形成する。この
後第１実施例の第15図，第16図と同様の方法でｎ型,p型
不純物15n,16pをイオン打込みしておく。
3pはB+を50KeV程度，n+型不純物11n+，14n+はAs+を250K
eV程度のエネルギーがイオン打込みして形成する。この
後第１実施例の第15図，第16図と同様の方法でｎ型,p型
不純物15n,16pをイオン打込みしておく。
次に、第29図に示すように、第１実施例の第17図と同
様にして、フラッシュ型不揮発性メモリセルQmのコント
ロールゲート電極９及びＮチャンネル,PチャンネルMISF
ETのゲート電極９の側部にサイドウォール17を形成す
る。
様にして、フラッシュ型不揮発性メモリセルQmのコント
ロールゲート電極９及びＮチャンネル,PチャンネルMISF
ETのゲート電極９の側部にサイドウォール17を形成す
る。
次に、第30図に示すように、前述のコントロールゲー
ト電極９及びサイドウォール17に対して自己整合的にフ
ローティングゲート電極７を加工する。
ト電極９及びサイドウォール17に対して自己整合的にフ
ローティングゲート電極７を加工する。
以下、第１実施例の第17図以降のプロセスと同様のプ
ロセスにより本実施例のEEPROMは完成する。
ロセスにより本実施例のEEPROMは完成する。
次に第31図は、前述の第３の実施例の変形例であり、
フローティングゲート電極７とコントロールゲート電極
９とが、ソース領域11,12側とドレイン領域14側とで非
対称になっている。この場合、フローティングゲート電
極７のソース領域11,12側は、上述した実施例と同様
に、サイドウォールスペーサ17によって、コントロール
ゲート電極９よりも0.2〜0.3μｍ横へはみ出て形成され
ている。しかし、ドレイン領域14側では、フローティン
グゲート電極７とコントロールゲート電極９の各端部が
略同一位置に揃えられている。
フローティングゲート電極７とコントロールゲート電極
９とが、ソース領域11,12側とドレイン領域14側とで非
対称になっている。この場合、フローティングゲート電
極７のソース領域11,12側は、上述した実施例と同様
に、サイドウォールスペーサ17によって、コントロール
ゲート電極９よりも0.2〜0.3μｍ横へはみ出て形成され
ている。しかし、ドレイン領域14側では、フローティン
グゲート電極７とコントロールゲート電極９の各端部が
略同一位置に揃えられている。
このような非対称構造により、ソース領域11,12とフ
ローティングゲート電極７との重なりを大きくして消去
特性の向上を図ることができる一方、ドレイン領域14と
フローティングゲート電極７との重なりを小さくして書
込特性の向上を図ることが同時に可能となる。
ローティングゲート電極７との重なりを大きくして消去
特性の向上を図ることができる一方、ドレイン領域14と
フローティングゲート電極７との重なりを小さくして書
込特性の向上を図ることが同時に可能となる。
以上本発明者によってなされた発明をフラッシュ型EE
PROMに適用した実施例について説明したが、フラッシュ
型EEPROM以外のEEPROM又は、EEPROMを内蔵したマイコン
にも適用できる。
PROMに適用した実施例について説明したが、フラッシュ
型EEPROM以外のEEPROM又は、EEPROMを内蔵したマイコン
にも適用できる。
例えば、 第32図において、25はp-型単結晶シリコンからなる半
導体基板（チップ）であり、周辺に複数のボンディング
パット26が配置されている。ボンディングパット26の内
側に入出力回路領域I/Oが設けられている。第32図に示
したマイコン用チップ25では、μ（マイクロ）ROM、CPU
（中央処理装置）、SCI（シリアル コミニケーション
インターフェイス）、A/D（アナログ−ディジタル変
換）回路、dual−RAM（デュアルポートRandom Access M
emory）、RAM、ROM、タイマ１、タイマ２、タイマ３の
それぞれを内蔵している。
導体基板（チップ）であり、周辺に複数のボンディング
パット26が配置されている。ボンディングパット26の内
側に入出力回路領域I/Oが設けられている。第32図に示
したマイコン用チップ25では、μ（マイクロ）ROM、CPU
（中央処理装置）、SCI（シリアル コミニケーション
インターフェイス）、A/D（アナログ−ディジタル変
換）回路、dual−RAM（デュアルポートRandom Access M
emory）、RAM、ROM、タイマ１、タイマ２、タイマ３の
それぞれを内蔵している。
上記μROM、ROM部又は及びRAM部に本発明のを適用す
ることができる。
ることができる。
本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば下記のとおりであ
る。
って得られる効果を簡単に説明すれば下記のとおりであ
る。
（１）フローティングゲート電極の端部の下側のコーナ
ーを丸めることにより、コーナー部に電界が集中するの
を防止することができ、フローティングゲート電極の端
部のゲート絶縁膜の破壊あるいは劣化を防止できるので
書き換えの回数を増加することができる。
ーを丸めることにより、コーナー部に電界が集中するの
を防止することができ、フローティングゲート電極の端
部のゲート絶縁膜の破壊あるいは劣化を防止できるので
書き換えの回数を増加することができる。
（２）フローティングゲート電極の端部の下側のコーナ
ーを丸めることにより、コーナー部の電界集中を防止で
きるので消去の際の電界がゲート絶縁膜にほぼ均一にか
かる為、ビット間の消去特性のバラツキを防止すること
ができる。また、フローティングゲート電極の端部の形
状にバラツキがあったとしても、消去の際のトンネリン
グは端部よりもチャンネル側で起こる為、ビット間の消
去特性のバラツキを防止することができる。
ーを丸めることにより、コーナー部の電界集中を防止で
きるので消去の際の電界がゲート絶縁膜にほぼ均一にか
かる為、ビット間の消去特性のバラツキを防止すること
ができる。また、フローティングゲート電極の端部の形
状にバラツキがあったとしても、消去の際のトンネリン
グは端部よりもチャンネル側で起こる為、ビット間の消
去特性のバラツキを防止することができる。
（３）ソース領域形成の為の高濃度のAsイオンのイオン
打込みの後に表面の酸化膜を除去してから、酸化膜を付
け直すことにより、フローティングゲート電極とソース
領域間のリーク電流を防止することことができるので、
消去特性のバラツキを防止することができる。また、上
述のイオン打込み後に酸化処理をすることにより、酸化
膜中のダングリングボンドを減少させることができ、上
記リーク電流を防止又は減少させることができる。
打込みの後に表面の酸化膜を除去してから、酸化膜を付
け直すことにより、フローティングゲート電極とソース
領域間のリーク電流を防止することことができるので、
消去特性のバラツキを防止することができる。また、上
述のイオン打込み後に酸化処理をすることにより、酸化
膜中のダングリングボンドを減少させることができ、上
記リーク電流を防止又は減少させることができる。
（４）ソース領域とフローティングゲート電極との間の
重なりを確実に得ることができるめ、消去特性のバラツ
キをなくすことができる。
重なりを確実に得ることができるめ、消去特性のバラツ
キをなくすことができる。
（５）フローティングゲート電極下でのソース領域の導
電性付与物質の濃度を制御性良く高めることができるた
め、消去動作時に、半導体基板表面での反転層の形成あ
るいは空乏層の拡がりによる影響を少なくし、ゲート絶
縁膜を介してのみ消去電界の印加が行なわれるようにし
てトンネル電流を増大させ、これにより消去特性とくに
消去速度を高めることができるようになる。
電性付与物質の濃度を制御性良く高めることができるた
め、消去動作時に、半導体基板表面での反転層の形成あ
るいは空乏層の拡がりによる影響を少なくし、ゲート絶
縁膜を介してのみ消去電界の印加が行なわれるようにし
てトンネル電流を増大させ、これにより消去特性とくに
消去速度を高めることができるようになる。
第１図は、本発明のEEPROMのメモリセルアレイ部及び周
辺回路の一部の等価回路図、 第２図は、メモリセルアレイ部の要部平面図、 第３図は、メモリセル及び周辺回路用Ｎチャンネル、Ｐ
チャンネルMISFETの断面図、 第４図は、メモリセルのゲート部分の拡大図、 第５図から第19図は、EEPROMの製造工程を示す断面図、 第20図と第21図は本発明の第２の実施例を示す断面図、 第22図は本発明の第３の実施例を示す断面図、 第23図から第30図は第３の実施例のEEPROMの製造工程を
示す断面図、 第31図は、第３の実施例の変形例を示す断面図、 第32図は、本発明のEEPROMを適用したマイクロコンピュ
ータチップのレイアウト図である。 Qm…メモリセル、Qp,Qn…周辺回路用MISFET、１…半導
体基板、４…素子分離用絶縁膜、６…第１ゲート絶縁
膜、７…フローティングゲート電極、８…第２ゲート絶
縁膜、９…コントロールゲート電極（メモリセル部）、
ゲート電極（周辺回路部）、11、12…ソース領域（メモ
リセル）、14…ドレイン領域（メモリセル）、17…サイ
ドウォール、20、21…層間絶縁膜、23…配線、15、18…
周辺回路用ＮチャンネルMISFETのソース・ドレイン領
域、16、19…周辺回路用ｐチャンネルMISFETのソース・
ドレイン領域、24…低濃度領域。
辺回路の一部の等価回路図、 第２図は、メモリセルアレイ部の要部平面図、 第３図は、メモリセル及び周辺回路用Ｎチャンネル、Ｐ
チャンネルMISFETの断面図、 第４図は、メモリセルのゲート部分の拡大図、 第５図から第19図は、EEPROMの製造工程を示す断面図、 第20図と第21図は本発明の第２の実施例を示す断面図、 第22図は本発明の第３の実施例を示す断面図、 第23図から第30図は第３の実施例のEEPROMの製造工程を
示す断面図、 第31図は、第３の実施例の変形例を示す断面図、 第32図は、本発明のEEPROMを適用したマイクロコンピュ
ータチップのレイアウト図である。 Qm…メモリセル、Qp,Qn…周辺回路用MISFET、１…半導
体基板、４…素子分離用絶縁膜、６…第１ゲート絶縁
膜、７…フローティングゲート電極、８…第２ゲート絶
縁膜、９…コントロールゲート電極（メモリセル部）、
ゲート電極（周辺回路部）、11、12…ソース領域（メモ
リセル）、14…ドレイン領域（メモリセル）、17…サイ
ドウォール、20、21…層間絶縁膜、23…配線、15、18…
周辺回路用ＮチャンネルMISFETのソース・ドレイン領
域、16、19…周辺回路用ｐチャンネルMISFETのソース・
ドレイン領域、24…低濃度領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久米 均 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 山本 英明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−23150（ＪＰ，Ａ) 特開 昭62−276878（ＪＰ，Ａ) 特開 昭62−131582（ＪＰ，Ａ) 特開 平２−72671（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 H01L 27/115 H01L 21/8247
Claims (15)
- 【請求項１】不揮発性半導体メモリの製造方法であっ
て、 （ａ）主面の第１領域において、上記主面上に形成され
た第１絶縁膜と、上記第１絶縁膜上に形成された第１導
電膜と、上記第１導電膜上に形成された第２絶縁膜と、
上記第２絶縁膜上に形成された第２導電膜とを有すると
ともに、上記主面の第２領域において、上記主面上に形
成されたMISFETのゲート絶縁膜と、上記ゲート絶縁膜上
に形成された第２導電膜とを有する基板を準備する工程
と、 （ｂ）上記第２導電膜をパターニングして、上記第１領
域において、第１方向に第１幅を有する第１導体パター
ンを、上記第２領域において、上記MISFETのゲート電極
を形成する工程と、 （ｃ）上記工程（ｂ）の後、上記第１領域及び第２領域
に堆積された第３絶縁膜をエッチングすることにより、
上記第１導体パターンの側壁に第１サイドウォールスペ
ーサを形成するとともに、上記MISFETのゲート電極の側
壁に第２サイドウォールスペーサを形成する工程と、 （ｄ）上記第１サイドウォールスペーサに対して自己整
合的に上記第１導電膜をパターニングして、上記第１サ
イドウォールスペーサ及び第１導体パターンの下部に、
上記第１方向に第２幅を有する第２導体パターンを形成
する工程とを含み、 上記第２幅は、上記第１幅よりも大きい不揮発性半導体
メモリの製造方法。 - 【請求項２】特許請求の範囲第１項において、 上記第２導体パターンはメモリセルのフローティングゲ
ート電極として作用し、 上記第１導体バターンは、上記第１方向に対して大体垂
直な第２方向に延在するワード線を構成し、 上記ワード線は上記メモリセルのコントロールゲート電
極と一体に形成される不揮発性半導体メモリの製造方
法。 - 【請求項３】特許請求の範囲第１項または第２項におい
て、 上記第１導電膜は、珪素膜で構成される不揮発性半導体
メモリの製造方法。 - 【請求項４】特許請求の範囲第１項または第２項におい
て、 上記第１絶縁膜及び上記MISFETゲート絶縁膜は、熱酸化
膜で構成される不揮発性半導体メモリの製造方法。 - 【請求項５】特許請求の範囲第１項または第２項におい
て、 上記第１領域はメモリセル形成領域であり、 上記第２領域は周辺回路形成領域であり、 上記周辺回路形成領域及び上記メモリセル形成領域は、
素子分離絶縁膜で分離される不揮発性半導体メモリの製
造方法。 - 【請求項６】特許請求の範囲第１項または第２項におい
て、さらに 上記工程（ｂ）と上記工程（ｃ）との間に、上記主面の
第２領域において、上記基板内に第１半導体領域を形成
するため、上記MISFETのゲート電極に対して自己整合的
に不純物を導入する工程を含む不揮発性半導体メモリの
製造方法。 - 【請求項７】特許請求の範囲第６項において、さらに 上記工程（ｄ）の後に、上記主面の第２領域において、
上記基板内に第２半導体領域を形成するため、上記第２
サイドウォールスペーサに対して自己整合的に不純物を
導入する工程を含み、 第２半導体領域の不純物濃度は第１半導体領域の不純物
濃度よりも高い不揮発性半導体メモリの製造方法。 - 【請求項８】不揮発性半導体メモリの製造方法であっ
て、 （ａ）主面の第１領域において、上記主面上に形成され
た第１絶縁膜と、上記第１絶縁膜上に形成された第１導
電膜と、上記第１導電膜上に形成された第２絶縁膜と、
上記第２絶縁膜上に形成された第２導電膜とを有すると
ともに、上記主面の第２領域において、上記主面上に形
成されたMISFETのゲート絶縁膜と、上記ゲート絶縁膜上
に形成された第２導電膜とを有する基板を準備する工程
と、 （ｂ）上記第２導電膜をパターニングして、上記第１領
域の上記第１導電膜上において、第１方向に第１幅を有
するとともに、上記第１方向に対して大体垂直な第２方
向に延在する第１導体パターンを複数形成し、上記第２
領域において、上記MISFETのゲート電極を形成する工程
と、 （ｃ）上記工程（ｂ）の後、上記第１領域及び第２領域
に堆積された第３絶縁膜をエッチングすることにより、
上記複数の第１導体パターン各々の側壁に第１サイドウ
ォールスペーサを形成するとともに、上記MISFETのゲー
ト電極の側壁に第２サイドウォールスペーサを形成する
工程と、 （ｄ）上記第１サイドウォールスペーサに対して自己整
合的に上記第１導電膜をパターニングして、上記第１導
体パターン及び上記第１サイドウォールスペーサの下部
に、第２導体パターンを形成する工程とを含み、 上記第２導体パターン間が上記第１方向において互いに
分離されるように複数の上記第２導体パターンが形成さ
れる不揮発性半導体メモリの製造方法。 - 【請求項９】特許請求の範囲第８項において、 上記第２導体パターンはメモリセルのフローティングゲ
ート電極として作用し、 上記第１導体パターンは、上記第１方向に対して大体垂
直な第２方向に延在するワード線を構成し、 上記ワード線は上記メモリセルのコントロールゲート電
極と一体に形成される不揮発性半導体メモリの製造方
法。 - 【請求項１０】特許請求の範囲第８項または第９項にお
いて、 上記第１導電膜は、珪素膜で構成される不揮発性半導体
メモリの製造方法。 - 【請求項１１】特許請求の範囲第８項または第９項にお
いて、 上記第１絶縁膜及び上記MISFETゲート絶縁膜は、熱酸化
膜で構成される不揮発性半導体メモリの製造方法。 - 【請求項１２】特許請求の範囲第８項または第９項にお
いて、 上記第２導体パターンは各々、上記第１方向に第２幅を
有するように形成され、上記第２幅は、上記第１幅より
も大きい不揮発性半導体メモリの製造方法。 - 【請求項１３】特許請求の範囲第８項または第９項にお
いて、 上記第１領域はメモリセル形成領域であり、 上記第２領域は周辺回路形成領域であり、 上記周辺回路形成領域及び上記メモリセル形成領域は、
素子分離絶縁膜で規定される不揮発性半導体メモリの製
造方法。 - 【請求項１４】特許請求の範囲第８項または第９項にお
いて、さらに 上記工程（ｂ）と上記工程（ｃ）との間に、上記主面の
第２領域において、上記基板内に第１半導体領域を形成
するため、上記MISFETのゲート電極に対して自己整合的
に不純物を導入する工程を含む不揮発性半導体メモリの
製造方法。 - 【請求項１５】特許請求の範囲第14項において、さらに 上記工程（ｄ）の後に、上記主面の第２領域において、
上記基板内に第２半導体領域を形成するため、上記第２
サイドウォールスペーサに対して自己整合的に不純物を
導入する工程を含み、 第２半導体領域の不純物濃度は第１半導体領域の不純物
濃度よりも高い不揮発性半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104409A JP2907863B2 (ja) | 1989-04-26 | 1989-04-26 | 不揮発性半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1104409A JP2907863B2 (ja) | 1989-04-26 | 1989-04-26 | 不揮発性半導体メモリの製造方法 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10210668A Division JP3082750B2 (ja) | 1998-07-27 | 1998-07-27 | 半導体集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02284473A JPH02284473A (ja) | 1990-11-21 |
| JP2907863B2 true JP2907863B2 (ja) | 1999-06-21 |
Family
ID=14379915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1104409A Expired - Fee Related JP2907863B2 (ja) | 1989-04-26 | 1989-04-26 | 不揮発性半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2907863B2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397726A (en) * | 1992-02-04 | 1995-03-14 | National Semiconductor Corporation | Segment-erasable flash EPROM |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| EP0643418B1 (en) * | 1993-09-10 | 1998-12-02 | STMicroelectronics S.r.l. | Process for the manufacture of a Zener Diode for flash-EEPROM devices |
| JP2725575B2 (ja) * | 1993-10-28 | 1998-03-11 | 日本電気株式会社 | 不揮発性半導体記憶装置とその書き込み特性回復方法 |
| JP2848223B2 (ja) * | 1993-12-01 | 1999-01-20 | 日本電気株式会社 | 不揮発性半導体記憶装置の消去方法及び製造方法 |
| JPH0831957A (ja) * | 1994-07-19 | 1996-02-02 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| US6284598B1 (en) * | 1999-01-12 | 2001-09-04 | Agere Systems Guardian Corp. | Method of manufacturing a flash memory cell having inter-poly-dielectric isolation |
| KR100414562B1 (ko) * | 2001-06-29 | 2004-01-07 | 주식회사 하이닉스반도체 | 비휘발성 메모리 셀의 제조 방법 |
| JP5794269B2 (ja) * | 2013-09-17 | 2015-10-14 | 富士通セミコンダクター株式会社 | 半導体装置 |
-
1989
- 1989-04-26 JP JP1104409A patent/JP2907863B2/ja not_active Expired - Fee Related
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|---|---|
| JPH02284473A (ja) | 1990-11-21 |
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