JP3082750B2 - 半導体集積回路装置及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置に
関し、特に、不揮発性記憶回路を有する半導体集積回路
装置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】電気的消去が可能な読出専用の不揮発性
記憶回路（Electrically Erasable Programmable Read
Only Memory）の不揮発性メモリとして１素子型の不揮
発性メモリセルが提案されている。この不揮発性メモリ
セルはフローティングゲート電極（情報蓄積用ゲート電
極）及びコントロール電極（制御用ゲート電極）を有す
る電界効果トランジスタＭＩＳＦＥＴで構成されてい
る。このＭＩＳＦＥＴのソース領域はソース線に接続さ
れ、ドレイン領域はデータ線に接続されている。

【０００３】前記不揮発性メモリセルは、フラッシュ
（Flush）型不揮発性メモリセルと称され、ホットエレ
クトロン書込み型でかつトンネル消去型で構成されてい
る。つまり、不揮発性メモリセルの情報書込み動作は、
ドレイン領域近傍の高電界でホットエレクトロンを発生
させ、このホットエレクトロンを情報蓄積用ゲート電極
に注入することにより行っている。一方、不揮発性メモ
リセルの情報消去動作は、情報蓄積用ゲート電極に蓄積
されたエレクトロンをソース領域に Fower-Nordheim ty
peのtunneling により放出することにより行っている。

【０００４】このフラッシュ型不揮発性メモリセルで構
成されるＥＥＰＲＯＭは、前述のように１素子型でセル
面積を縮小することができるので、大容量化を図ること
ができる特徴がある。

【０００５】なお、前述のＥＥＰＲＯＭについては、１
９８８年ＩＥＥＥ International Solid-State Circuit
s Conference pp１３２，１３３ and ３３０に記載さ
れている。

【０００６】

【発明が解決しようとする課題】本発明者は、前述のＥ
ＥＰＲＯＭについて検討した結果、次のような問題点が
生じることを見出した。

【０００７】すなわち、メモリセル間での消去特性のバ
ラツキが大きい。繰り返し書き換え可能な回数が比較的
少ないことにより、信頼性に劣るところがある、といっ
た問題があった。

【０００８】消去特性は、フローティングゲート電極の
形状とくにその端部での形状に大きく依存する。消去時
にフローティングゲート電極とソース領域の間に印加さ
れる電界は１０８Ｖ／ｍ以上にもなるが、その強度分布
は一様ではなく、いわゆるエッジ効果によって、ゲート
電極の端部、特にコーナー部に偏って集中する傾向があ
る。このため、ゲート電極のわずかな形状のバラツキが
消去特性に大きなバラツキをもたらす。

【０００９】また、消去時の印加電界が特定箇所に偏っ
て集中すると、その集中箇所にて絶縁膜の破壊あるいは
劣化が生じやすくなる。このため、消去電圧の印加回数
すなわち書き換え繰り返し回数が低減する。

【００１０】また、ソース領域はフローティングゲート
電極及びコントロールゲート電極に対してセルフアライ
メントのイオン打込みのプロセスで形成されるため、ソ
ース領域とフローティングゲート電極との重なり領域を
十分に大きくできない。その為に、プロセスのバラツキ
により消去特性の大きなバラツキが生じる。

【００１１】さらに、上述のソース領域形成の為のヒ素
のイオン打込みは、半導体基板表面に設けられた絶縁
膜、例えば熱酸化膜を通して行われる。その際、フロー
ティングゲート電極端部の酸化膜にダングリングボンド
が生成される。このダングリングボンドに帰因して、フ
ローティングゲート電極とソース領域間にリーク電流が
流れ、フローティングゲート電極とソース領域間の耐圧
が低下し、書き換え繰り返し回数が低減する。また前述
のリーク電流によりメモリセル間の消去特性にバラツキ
が生じる。

【００１２】本発明の目的は、記憶素子間での消去特性
のバラツキを小さくするとともに、繰り返し書き換え可
能な回数を多くして信頼性の高い不揮発性記憶素子を可
能にする、という技術を提供することにある。

【００１３】この発明の前記ならびにそのほかの目的と
新規な特徴については、本明細書の記述および添付図面
から明らかになるであろう。

【００１４】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を説明すれは、下記のと
おりである。

【００１５】すなわち、消去電圧の印加時にソース領域
とフローティングゲート電極の端部との間に生じる電界
を緩和させる電界衝撃手段を備える、というものであ
る。

【００１６】また、フローティングゲート電極を形成す
るための第１の導電層と、コントロールゲート電極を形
成するための第２の導伝層を形成し、ソース領域とドレ
イン領域の少なくとも一方を、コントロールゲート電極
をマスクとする自己整合によって形成した後、コントロ
ールゲート電極の側部を横方向に拡張するサイドウォー
ルスペーサを形成し、このサイドウォールスペーサとコ
ントロールゲート電極をマスクとする自己整合によって
フローティングゲート電極を形成する、というものであ
る。

【００１７】さらに、フローティングゲート電極及びコ
ントロールゲート電極に対して自己整合的にソース領形
成の為のヒ素のイオン打込みを行った後に、熱酸化処理
をするというものである。

【００１８】

【作用】上記した手段によれば、消去時の印加電界がフ
ローティングゲート電極の端部に集中することが回避さ
れるとともに、エレクトロンのトンネル放出がゲート電
極の端部から離れた平坦部分で行われるようになる。

【００１９】これにより、メモリセル間での消去特性の
バラツキを小さくするとともに、繰り返し書き換え可能
な回数を多くして信頼性の高い不揮発性メモリセルを可
能にする、という目的が達成される。

【００２０】また、上記した手段によれば、必要以上の
引き伸ばし拡散処理を無理に行なわなくても、自己整合
による微細加工技術を利用しながら、ソース領域あるい
はドレイン領域とフローティングゲートとの重なり面積
を大きくとることができる。

【００２１】これにより、再現性および制御性にすぐ
れ、かつ自己整合による微細加工が可能なプロセスでも
って、消去特性のバラツキを小さくするとともに、繰り
返し書き換え可能な回数を多くして信頼性の高い不揮発
性メモリセルを可能にする、という目的が達成される。

【００２２】さらに、上記した手段によれば、フローテ
ィングゲート電極端部とソース領域との間の絶縁膜中の
ダングリングボンドを減少させることができる。

【００２３】これにより、フローティングゲート電極と
ソース領域間の耐圧の低下を防止でき、書き換え繰り返
し回数が増加するとともに、メモリセル間の消去特性の
バラツキを防止するという目的が達成される。

【００２４】

【実施例】図１は、本発明を適用したＦＥＰＲＯＭのメ
モリセルアレイ及び周辺回路の一部の等価回路図であ
り、図２はメモリセルアレイの一部の平面図である。

【００２５】図１を用いて、ＥＥＰＲＯＭの概略を説明
する。

【００２６】メモリセルＱｍは、フローティングゲート
電極とコントロールゲート電極を有するＭＩＳＦＥＴか
らなる。ＭＩＳＦＥＴＱｍのコントロールゲート電極は
ワード線ＷＬに接続される。ＭＩＳＦＥＴＱｍのドレイ
ン領域はデータ線ＤＬに接続され、ＭＩＳＦＥＴＱｍの
ソース領域は接地電位線ＧＬに接続される。データ線Ｄ
Ｌと接地線ＧＬは互いに平行にされ、ワード線ＷＬと交
わる方向に、形成される。つまり、メモリセルアレイ
は、メモリセルＱｍ，ワード線ＷＬ，データ線ＤＬ及び
接地線ＧＬからなる。

【００２７】ワード線ＷＬの一端は、ワード線選択回路
であるＸデコーダＸ−ＤＥＣに接続される。データ線Ｄ
Ｌの一端は、データ線ＤＬの駆動回路ＤＲに接続され、
その他端は、カラムスイッチ回路を構成するｎチャネル
ＭＩＳＦＥＴＱｃを通して入出力回路ＤＯＢ及びＤＩＢ
に接続される。ＭＩＳＦＥＴＱｃのゲート電極には、デ
ータ線選択回路であるＹデコーダ，Ｙ−ＤＥＣの出力が
供給される。接地線ＧＬには、ｐチャネルＭＩＳＦＥＴ
ＱＳ１及びｎチャネルＭＩＳＦＥＴＱＳ２からなるＣＭ
ＯＳインバータ回路ＩＶの出力が供給される。インバー
タ回路ＩＶの入力端子つまりＭＩＳＦＥＴＱＳ１とＱＳ
２のゲート電極には、消去信号φ￣Ｅが供給される。セ
ンスアンプ回路を含む出力回路ＤＯＢは、読出し動作に
おいて、選択されたデータ線ＤＬに与えられた信号を増
幅し、入出力用外部端子Ｉ／Ｏに出力する。入力回路Ｄ
ＩＢは、書込み動作において、外部端子に供給された信
号を、データ線ＤＬに供給する。メモリセルアレイ以外
の回路、つまり、周辺回路は、インバータ回路ＩＶのよ
うに、ＣＭＯＳ回路からなり、スタティック動作をす
る。

【００２８】このＥＥＰＲＯＭの書込み、読出し、消去
は、以下のようにされる。

【００２９】インバータ回路ＩＶは、信号φ￣Ｅのハイ
レベルにより on したＭＩＳＦＥＴＱＳ２を通して、情
報の書込み時及び読み出し動作において接地線ＧＬに回
路の接地電位ＶＳＳ例えば０Ｖを印可し、信号φ￣Ｅの
ロウレベルにより on したＭＩＳＦＥＴＱＳ１を通して
情報の消去時に消去電位ＶＰＰ例えば１２Ｖを印加す
る。情報の消去時、インバータ回路ＩＶのＶＰＰに例え
ば１２Ｖを印加して、接地線ＧＬを１２Ｖにした状態で
全ワード線ＷＬと全データ線ＤＬは、信号φ￣Ｅを受け
た回路Ｘ−ＤＥＣとＹ−ＤＥＣにより、ロウレベルとさ
れる。つまり、この実施例では、全メモリセルＱｍの内
容が一度に消去される。

【００３０】書込み動作において、Ｙ−ＤＥＣにより選
択された一本のデータ線ＤＬに、書込み回路ＤＩＢから
電源電位ＶＣＣ（例えば５Ｖ）が供給される。これに先
立って、全てのデータ線ＤＬは、駆動回路ＤＲにより予
め回路の接地電位ＶＳＳ（例えば０Ｖ）にプリチャージ
される。読出し動作において、全てのデータ線ＤＬは、
駆動回路ＤＲにより予め電源電位ＶＣＣにプリチャージ
される。この後、選択された一本のメモリセルＱｍの記
憶に従った電位が、データ線ＤＬに現れる。

【００３１】書込み動作において、選択された一本のワ
ード線ＷＬに、デコーダＸ−ＤＥＣから電源電圧ＶＣＣ
以上の高電圧ＶＰＰ（例えば１２Ｖ）が供給される。読
出し動作において、選択された一本のワード線ＷＬに、
デコーダＸ−ＤＥＣから電源電圧ＶＣＣ（又はそれ以
下）のハイレベル信号が印加される。メモリセルＱｍの
ＭＩＳＦＥＴのしきい値がワード線ＷＬの選択レベルよ
り低い場合、ＭＩＳＦＥＴＱｍのオンにより、データ線
ＤＬの電位が電位ＶＣＣから低下する。ＭＩＳＦＥＴＱ
ｍのしきい値かワード線ＷＬの選択レベルより高い場
合、ＭＩＳＦＥＴＱｍのオフにより、データ線ＤＬはプ
リチャージレベルを保つ。

【００３２】なお、書込み動作つまりホットキャリアの
注入は、ワード線ＷＬに電位ＶＰＰかつデータ線ＤＬに
電位ＶＣＣが印加された一つのメモリセルのみにおい
て、行なわれる。他のメモリセルにおいて、ホットキャ
リアは注入されない。

【００３３】また、高電圧ＶＰＰは、外部端子から書込
み動作のときに供給されてもよく、また、内蔵された昇
圧回路によって電源電圧ＶＣＣから発生されてもよい。

【００３４】図３は、本発明の第１の実施例であるＥＥ
ＰＲＯＭのメモリセル及び周辺回路を構成するＰチャン
ネル及びＮチャンネルＭＩＳＦＥＴの断面図であり、メ
モリセル部は、図２のＡ−Ａに沿う断面図である。

【００３５】図３に示すように、ＥＥＰＲＯＭは単結晶
珪素からなるｐ−型半導体基板１で構成されている。フ
ラッシュ型不揮発性メモリセルＱｍ及びＮチャンネルＭ
ＩＳＦＥＴＱｎの形成領域において、半導体基板１の主
面部にはｐ型ウエル領域３が設けられており、Ｐチャン
ネルＭＩＳＦＥＴＱｐの形成領域には、ｎ型ウエル領域
２が設けられている。

【００３６】素子形成領域間において、ｎ型ウエル領域
２，ｐ型ウエル領域３の夫々の主面上には素子分離用絶
縁膜４が設けられている。ｐ型ウエル領域３の主面部に
は素子分離用絶縁膜４下においてｐ型チャネルストッパ
領域５が設けられている。

【００３７】フラッシュ型不揮発性メモリ素子Ｑｍは、
素子分離用絶縁膜４及びチャネルストッパ領域５で周囲
を規定された領域内において、ｐ型ウエル領域３の主面
に構成されている。つまり、フラッシュ型不揮発性メモ
リ素子Ｑｍは、ｐ型ウエル領域３，第１ゲート絶縁膜
６，フローティングゲート電極７，第２ゲート絶縁膜
８，コントロールゲート電極９，ソース領域及びドレイ
ン領域で構成されている。このフラッシュ型不揮発性メ
モリ素子Ｑｍは、ｎチャネル電界効果トランジスタで構
成され、１素子型で構成されている。

【００３８】前記ｐ型ウエル領域３はチャネル形成領域
として使用されている。

【００３９】第１ゲート絶縁膜６はｐ型ウエル領域３の
表面を酸化して形成した酸化珪素膜で形成されている。
第１ゲート絶縁膜６は例えば１００〜１５０〔Å〕程度
の膜厚で形成されている。

【００４０】フローティングゲート電極７は例えばｎ型
不純物が導入された多結晶珪素膜で形成されている。

【００４１】第２ゲート絶縁膜８は例えばフローティン
グゲート電極７（多結晶珪素膜）の表面を酸化した酸化
珪素膜で形成されている。第２ゲート絶縁膜８は例えば
２００〜２５０〔Å〕程度の膜厚で形成されている。

【００４２】コントロールゲート電極９は例えばｎ型不
純物が導入された多結晶珪素膜で形成されている。ま
た、コントロールゲート電極９は、Ｗ，Ｔａ，Ｔｉ，Ｍ
ｏ等の高融点金属膜若しくは高融点金属シリサイド膜の
単層、或は多結晶珪素膜上にそれらの金属膜を積層した
複合膜つまりポリサイドで形成してもよい。このコント
ロールゲート電極９は、そのゲート幅方向に隣接して配
置された他のフラッシュ型不揮発性メモリ素子Ｑｍのコ
ントロールゲート電極９と一体に構成され、ワード線
（ＷＬ）を構成している。

【００４３】ソース領域は高不純物濃度のｎ＋型半導体
領域１１及び低不純物濃度のｎ型半導体領域１２で構成
されている。ｎ型半導体領域１２はｎ＋型半導体領域１
１の外周に沿って設けられている。つまり、ソース領域
は所謂２重拡散構造で構成されている。高不純部濃度の
ｎ＋型半導体領域１１は、主に、不純物濃度を高め、し
かも接合深さを深くするために構成されている。低不純
物濃度のｎ型半導体領域１２は、主に、接合深さを深く
するために構成されている。つまり、ソース領域は、情
報消去動作時にコントロールゲート電極９との間に高電
圧が印加された場合、表面が空乏化しないようにｎ＋型
半導体領域１１で不純物濃度を高めている。また、ソー
ス領域は、高不純物濃度のｎ＋型半導体領域１１又は低
不純物濃度のｎ型半導体領域１２又は両者により、チャ
ネル形成領域側への拡散量（拡散距離）を増加し、フロ
ーティングゲート電極７との重合面積（オーバラップ
量）を増加し、情報消去動作時のトンネル面積を増加し
ている。半導体領域１１，１２の夫々はゲート電極７及
び９に対して自己整合で形成されている。

【００４４】前記ドレイン領域は高不純物濃度ｎ＋型半
導体領域１４で構成されている。このｎ＋型半導体領域
１４はフローティングゲート電極７及びコントロールゲ
ート電極９に対して自己整合で形成されている。

【００４５】前記ドレイン領域の外周に沿った半導体基
板１の主面部には高不純物濃度のｐ型半導体領域１３が
設けられている。ｐ型半導体領域１３は、ドレイン領域
近傍の電界強度を高め、特に、情報書込み動作時に選択
状態のフラッシュ型不揮発性メモリ素子Ｑｍにおけるホ
ットエレクトロンの発生を促進し、情報書込み効率を向
上できるように構成されている。

【００４６】周辺回路は、ＮチャンネルＭＩＳＦＥＴＱ
ｎとＰチャンネルＭＩＳＦＥＴＱｐを直列接続したＣＭ
ＯＳ回路で構成されている。ＮチャンネルＭＩＳＦＥＴ
Ｑｎ，ＰチャンネルＭＩＳＦＥＴＱｐは各々、低不純物
濃度領域１５(ｎ)，１６(ｐ)と高不純物濃度領域１８
(ｎ＋)，１９(ｐ＋)からなるソース・ドレイン領域を有
するＬＤＤ（Lightly-Doped-Drain）構造となってい
る。この低不純物濃度領域１５(ｎ)，１６(ｐ)は、各々
のゲート電極９に自己整合で形成されており、高不純物
濃度領域１８(ｎ＋)，１９(ｐ＋)は、各々のゲート電極
９とその両端に設けられたサイドウォール１７の両者に
対して自己整合で形成されている。さらに、これらのＮ
チャンネルＭＩＳＦＥＴＱｎ，ＰチャンネルＭＩＳＦＥ
ＴＱｐのゲート電極９は、フラッシュ型不揮発性メモリ
セルＱｍのコントロールゲート電極９と同層で形成され
ている。

【００４７】このフラッシュ型不揮発性メモリセルＱｍ
のドレイン領域であるｎ＋型半導体領域１４には、アル
ミニウム合金膜からなる配線２３が接続されており、こ
の配線２３はデータ線ＤＬとして働く。

【００４８】さらに、周辺回路を構成するＮチャンネル
及びＰチャンネルＭＩＳＦＥＴＳＱｎ，Ｑｐのソース・
ドレイン領域にも必要に応じて配線２３が接続されてい
る。配線２３は層間絶縁膜２０及び２１上に延在し、層
間絶縁膜２０及び２１に形成された接続孔２２を通して
ｐ＋型，ｎ＋型半導体領域に接続される。

【００４９】図４に図３に示したフラッシュ型不揮発性
メモリセルＱｍの拡大図を示す。図３では明確になって
いないが、フローティングゲート電極７の両端部の下側
のコーナー部７Ｅは丸められている。このように、フロ
ーティングゲート電極７のコーナー部７Ｅを丸めた構造
にすることで、コーナー部での電界集中を防止すること
ができ、フローティングゲート電極７のエッジ部の絶縁
膜の絶縁破壊を防止でき、ＥＥＰＲＯＭの消去、書き込
み回数を増加することができる。

【００５０】また、このようにコーナー部７Ｅを丸める
ための方法は、後述する。

【００５１】次に、前記ＥＥＰＲＯＭの製造方法につい
て、図５乃至図１９（各製造工程毎に示す概要部断面
図）を用いて簡単に説明する。

【００５２】まず、ｐ−型半導体基板１を用意する。

【００５３】次に、ｐチャネルＭＩＳＦＥＴＱｐの形成
領域において、半導体基板１の主面部にｎ型ウエル領域
２を形成する。前記ｎ型ウエル領域２は例えば１×１０
13〜３×１０13〔atoms/cm2〕程度の不純物、例えばｐ
＋を１００〜１５０ＫｅＶのエネルギーでイオン打込み
して形成する。この後、フラッシュ型不揮発性メモリ素
子Ｑｍ，ｎチャネルＭＩＳＦＥＴＱｎの夫々の形成領域
において、半導体基板１の主面部のｎ型ウエル領域２を
形成する領域以外の領域に、例えば５×１０12〜１×１
０13〔atoms/cm2〕程度の不純物、例えばＢＦ２＋を５
０〜７０ＫｅＶのエネルギーでイオン打込みして、ｐ型
ウエル領域３を形成する。

【００５４】次に、ｎ型ウエル領域２，ｐ型ウエル領域
３の夫々の主面上に約６０００〜８０００Åの素子分離
用絶縁膜４を形成すると共に、ｐ型ウエル領域３の主面
部にｐ型チャネルストッパ領域５を形成する。

【００５５】次に、図５に示すように、半導体素子形成
領域において、ｎ型ウエル領域２，ｐ型ウエル領域３の
夫々の主面上に１００〜１５０Å程度の第１ゲート絶縁
膜６を形成する。

【００５６】次に、第１ゲート絶縁膜６上を含む基板全
面に導電膜７Ａを２０００〜３０００Å程度に形成す
る。導電膜７Ａは例えばＣＶＤ法で堆積した多結晶珪素
膜で形成する。この多結晶珪素膜にはｎ型不純物例えば
Ｐが導入され低抵抗化される。この後、図６に示すよう
に、導電膜７Ａを所定の形状にパターニングする。導電
膜７Ａはフラッシュ型不揮発性メモリセルＱｍの形成領
域だけに残存し、導電膜７Ａはチャネル幅方向の寸法が
規定されている。

【００５７】次に、フラッシュ型不揮発性メモリセルＱ
ｍの形成領域において、導電型７Ａの表面に第２ゲート
絶縁膜８を２００〜２５０Å程度形成する。この工程と
実質的に同一製造工程により、ｎチャネルＭＩＳＦＥＴ
Ｑｎの形成領域のｐ型ウエル領域３、ｐチャネルＭＩ
ＳＦＥＴ Ｑｐの形成領域のｎ型ウエル領域２の夫々の
主面上に第２ゲート絶縁膜８を形成する。この後、図７
に示すように、第２ゲート絶縁膜８上を含む基板全面に
導電膜９Ａを１０００〜１５００Å程度形成する。導電
膜９Ａは例えばＣＶＤ法で堆積した多結晶珪素膜で形成
する。この多結晶珪素膜にはｎ型不純物例えばＰが導入
され低抵抗化される。

【００５８】次に、フラッシュ型不揮発性メモリセルＱ
ｍの形成領域において、導電膜９Ａ，７Ａの夫々を順次
パターンニングし、コントロールゲート電極９及びフロ
ーティングゲート電極７を形成する。このパターンニン
グはＲＩＥ等の異方性エッチングを用いた所謂重ね切り
技術で行う。この後、周辺回路素子の形成領域の導電膜
９Ａにパターンニングを施し、コントロールゲート電極
９を形成する。ここで、このコントロールゲート電極９
はワード線ＷＬと一体形成されるので、ワード線ＷＬの
低抵抗化の為に多結晶珪素膜に換えて、Ｔａ，Ｔｉ，
Ｗ，Ｍｏ等の高融点金属若しくはこれらの高融点金属シ
リサイド膜の単層、或いは多結晶珪素膜上に高融点金属
シリサイド膜を積層したポリサイド膜で形成してもよ
い。この後、基板前面に酸化処理を施し、図８に示すよ
うに、各ゲート電極７，９の夫々の表面を覆う絶縁膜１
０を半導体基板上で、７０〜８０Å程度形成する。

【００５９】次に、フラッシュ型不揮発性メモリセルＱ
ｍのソース領域の形成領域が開口された不純物導入用マ
スク３０を形成する。不純物導入用マスク３０は例えば
フォトレジスト膜で形成する。この後、図９に示すよう
に、前記不純物導入用マスク３０を用い、ソース領域の
形成領域となるｐ型ウエル領域３の主面部にｎ型不純物
１２ｎを導入する。ｎ型不純物１２ｎは、例えば１×１
０14〜１×１０15〔atoms/cm2〕程度の不純物濃度のＰ
イオンを用い、５０〔ＫｅＶ〕程度のエネルギのイオン
打込法で導入されている。このｎ型不純物１２ｎは、フ
ローティングゲート電極７及びコントロールゲート電極
９に対して自己整合で導入される。

【００６０】そして、前記不純物導入用マスク３０を除
去する。

【００６１】次に、フラッシュ型不揮発性メモリセルＱ
ｍのドレイン領域の形成領域が開口された不純物導入用
マスク３１を形成する。不純物導入用マスク３１は例え
ばフォトレジスト膜で形成する。この後、図１０に示す
ように、前記不純物導入用マスク３１を用い、ドレイン
領域の形成領域となるｐ型ウエル領域３の主面部にｐ型
不純物１３ｐを導入する。ｐ型不純物１３ｐは、例えば
５×１０13〜１.５×１０14〔atoms/cm2〕程度の不純物
濃度のＢＦ２イオンを用い、６０〔ＫｅＶ〕程度のエネ
ルギのイオン打込法で導入されている。ｐ型不純物１３
ｐはフローティングゲート電極７及びコントロールゲー
ト電極９に対して自己整合で導入されている。そして、
前記不純物導入用マスク３１を除去する。

【００６２】次に、窒素ガス雰囲気中、約１０００
〔℃〕の熱処理を施し、前記導入されたｎ型不純物１２
ｎ，ｐ型不純物１３ｐの夫々に引き伸ばし拡散を施す。
前記ｎ型不純物１２ｎの拡散により、ｎ型半導体領域１
２を形成することができる。ｎ型半導体領域１２は約
０.５〔μｍ〕程度の深い接合深さで形成される。

【００６３】前記ｐ型不純物１３ｐの拡散により、低不
純物濃度のｐ型半導体領域１３を形成することができ
る。ｐ型半導体領域１３は約０.３〜０.５〔μｍ〕程度
の深い接合深さで形成される。

【００６４】次に、フラッシュ型不揮発性メモリ素子Ｑ
ｍの形成領域が開口された不純物導入用マスク３２を形
成する。不純物導入用マスク３２は例えばフォトレジス
ト膜で形成する。この後、図１１に示すように、フラッ
シュ型不揮発性メモリセルＱｍのソース領域の形成領域
が開口された不純物導入用マスク３２を用い、ソース領
域の形成領域となるｐ型ウエル３の主面部にｎ＋型不純
物１１ｎ＋を導入する。ｎ＋型不純物１１ｎ＋は、例え
ば５×１０15〜１×１０16atoms/cm2のＡｓイオンを用
い、６０ＫｅＶ程度のエネルギーのイオン打込み法で導
入される。ｎ＋型不純物１１ｎ＋はフローティングゲー
ト電極７及びコントロールゲート電極９に対して自己整
合で導入される。そして、前記不純物導入用マスク３２
を除去する。

【００６５】次に、図１２に示すようにフラッシュ型不
揮発性メモリセルＱｍのドレイン領域の形成領域が開口
された不純物導入用マスク３３を用い、ドレイン領域の
形成領域となるｐ型ウエル３の主面部にｎ＋型不純物１
４ｎ＋を導入する。ｎ＋型不純物１４ｎ＋は、例えば１
×１０15〜５×１０15atoms/cm2程度のＡｓイオンを６
０ＫｅＶ程度のエネルギーのイオン打込み法で導入され
る。ｎ＋型不純物１４ｎ＋はフローティングゲート電極
７及びコントロールゲート電極９に対して自己整合で導
入される。

【００６６】ここで、ｎ＋型不純物１１ｎ＋，１４ｎ＋
を、別工程で導入する場合について説明したが、ｎ＋型
不純物１１ｎ＋，１４ｎ＋を等しい不純物濃度にする場
合には、同時に導入してもよい。

【００６７】次に、窒素ガス雰囲気中、約１０００℃の
熱処理を施し、前記導入されたｎ＋型不純物１１ｎ＋，
１４ｎ＋の夫々を引き伸し拡散する。この熱処理によ
り、ｎ型不純物領域１１（ｎ＋），１４（ｎ＋）は約
０.３μｍ程度の接合深さとなる。

【００６８】次に図１３に示すように、ＮチャンネルＭ
ＩＳＦＥＴ Ｑｎ形成領域を開口した不純物導入用マス
ク３４を用いｎ型不純物１５ｎをＮチャンネルＭＩＳＦ
ＥＴＱｎのゲート電極９の両端のｐ型ウエル３の主面部
にゲート電極９に対して自己整合で導入する。このｎ型
不純物１５ｎは、例えば１×１０13〜５×１０13 atoms
/cm2 のｐイオンを５０ＫｅＶ程度のエネルギーでイオ
ン打込みして導入する。

【００６９】次に図１４に示すように、ＰチャンネルＭ
ＩＳＦＥＴＱｐ形成領域を開口した不純物導入用マスク
３５を用いｐ型不純物１６ｐをＰチャンネルＭＩＳＦＥ
ＴＱｐのゲート電極９の両端のＮ型ウエル２の主面部に
ゲート電極９に対して自己整合で導入する。このｐ型不
純物１６ｐは、例えば５×１０12〜１×１０13atoms/cm
2のＢＦ2イオンを６０ＫｅＶ程度のエネルギーでイオン
打込みして導入する。

【００７０】次に図１５に示すように、表面の絶縁膜１
０をウェットエッチングで除去する。このエッチング液
は、例えばフッ酸と水の混合液であり、その混合比は
１：９９である。この工程によりフラッシュ型不揮発性
メモリセルＱｍのソース・ドレイン領域表面の絶縁膜で
あり、ｎ＋型不純物１１ｎ＋１４ｎ＋のＡｓイオンのイ
オン打込みによってダングリングボンドが形成された絶
縁膜は除去される。

【００７１】次に図１６に示すように、約９００℃の温
度の炉内で酸素を供給しながら約２０分間酸化処理する
ことにより、新しい絶縁膜１０′、例えば酸化膜をフラ
ッシュ型不揮発性メモリセルＱｍのソース・ドレイン領
域の表面に約４００〜５００Å形成する。この時フロー
ティングゲート電極７及びコントロール電極９の表面に
もほぼ同等の厚さの絶縁膜が形成される。

【００７２】この酸化工程によりフラッシュ型不揮発性
メモリセルＱｍのフローティングゲート電極７の両端部
のコーナー部は、図４に示すように丸くなる。

【００７３】また、この熱処理によりＭＩＳＦＥＴＱ
ｎ，Ｑｐのｎ型不純物１５ｎ，ｐ型不純物１６ｐは引き
伸し拡散され両者とも約０.１〜０.２μｍ程度の接合深
さとなる。

【００７４】次に図１７に示すように、各ゲート電極
７，９の夫々の側壁にサイドウォールスペーサ１７を形
成する。サイドウォールスペーサ１７は、例えば基板全
面にＣＶＤ法で酸化珪素膜を堆積し、この堆積した膜厚
に相当する分基板全面にＲＩＥ等の異方性エッチングを
施すことにより形成することができる。

【００７５】次に、前記異方性エッチングにより、ｎ型
ウエル領域２，ｐ型ウエル領域３等の主面が露出するの
で、酸化処理を施し、それらの表面を薄い酸化珪素膜で
被覆する。

【００７６】さらに、図１８に示すようにＮチャンネル
ＭＩＳＦＥＴＱｎ部を開口した不純物導入用マスクを形
成し、ゲート電極９及びサイドウォール１７に対して自
己整合でｎ＋型不純物を導入する。このｎ＋型不純物は
例えば５×１０15〔atoms/cm2〕程度の高不純物濃度の
Ａｓイオンを用い、６０〔ＫｅＶ〕程度のエネルギのイ
オン打込法で導入されている。

【００７７】次に、ｐチャネルＭＩＳＦＥＴＱｐの形成
領域が開口された不純物導入用マスクを形成する。そし
て、この不純物導入用マスクを用いて、ｐ型半導体領域
１６の主面部にｐ型不純物１９ｐ＋を導入する。前記ｐ
型不純物は、例えば２×１０15〔atoms/cm2〕程度の高
不純物濃度のＢＦ2イオンを用い、６０〔ＫｅＶ〕程度
のエネルギのイオン打込法で導入されている。前記ｐ＋
型半導体領域１９はゲート電極９及びサイドウォール１
７に対して自己整合で形成されている。

【００７８】さらに、この後、約８５０℃のアニールを
施すことにより図１９に示すようにｎ＋型不純物１８ｎ
＋，ｐ型不純物１９ｐ＋は引き伸し拡散され０.２〜０.
３μｍ程度の接合深さを有するｎ＋型半導体領域１８
（ｎ＋），ｐ＋型半導体領域１９（ｐ＋）が形成され
る。

【００７９】次に基板全面に層間絶縁膜２０，２１を形
成する。層間絶縁膜２０は有機シランの熱分解で形成さ
れた厚さ１５００Å程度の酸化膜であり、層間絶縁膜２
１は例えばＣＶＤ法で形成された厚さ５０００〜６００
０ÅのＢＰＳＧ膜である。そして、前記層間絶縁膜２
０，２１に接続孔２２を形成し、層間絶縁膜２１にグラ
スフローを施した後、前記図３に示すように配線２３を
形成する。これらの一連の製造工程を施すことにより、
本実施例のＥＥＰＲＯＭは完成する。なお、図示しない
が、配線２３の上部にはパッシベーション膜が設けられ
るようになっている。

【００８０】なお、本実施例では、図１５，図１６で説
明したように絶縁膜を除去した後に酸化を行い再度絶縁
膜を形成したが、必ずしも絶縁膜はエッチング除去する
必要はなく酸化処理を行えば良い。その理由は、イオン
打込みによって発生したダングリングボンドに酸化処理
によって酸素が供給されダングリングボンドがなくなる
か、又は減少する為と考えられる。

【００８１】さらに、絶縁膜を一部除去した後に酸化を
行っても同様にリーク電流を防止又は抑制できる。

【００８２】図２０は本発明の第２の実施例によるフラ
ッシュ型不揮発性メモリセルの概略構成を示す。

【００８３】上述した第１の実施例との相違点について
説明すると、同図に示す第２の実施例によるフラッシュ
型不揮発性メモリセルでは、フローティングゲート電極
７の端部の下のソース領域１１の表面付近に低濃度領域
２４を選択的に形成することによって、消去電圧の印加
時にソース領域１１とフローティングゲート電極７の端
部との間に生じる電界を緩和させる電界緩衝手段が形成
されている。

【００８４】つまり、フローティングゲート電極７の端
部の下のソース領域１１の表面で空乏層が伸びやすくす
ることにより電界を緩和するものである。

【００８５】この低濃度領域２４は、ソース領域１１内
での導電性付与不純物のドープ量を部分的に少なくする
か、あるいは図２１に示すようにソース領域１１の中に
ｐ導電性付与不純物を０.１５μｍ程度の深さで選択的
にイオン打込みすることによって形成される。

【００８６】上述のような低濃度領域２４を設けると、
消去時の印加電界によって、フローティングゲート電極
７の端部の下の低濃度領域２４に部分的に大きな空乏層
の拡がりが生じるようになる。この空乏層の拡がりによ
って、フローティングゲート電極７の端部付近に電界が
集中する傾向が是正されるようになる。

【００８７】これにより、上述した第１の実施例の場合
と同様に、比較的簡単な製造プロセスで得られる構造で
もって、記憶素子間での消去特性のバラツキを小さくす
るとともに、繰り返し書き換え可能な回数を多くするこ
とができるようになる。

【００８８】図２２は、本発明の第３の実施例であり、
第１の実施例とは、フラッシュ型不揮発性メモリセルＱ
ｍの構造が異なる。周辺回路については、構造及び製法
とも同様である。

【００８９】従って、第１の実施例の各部分に相当する
部分には、同じ符号をつけて表わす。

【００９０】同図に示すフラッシュ型不揮発性メモリセ
ルは第１の実施例と同様にＭＩＳＦＥＴであって、半導
体基板１上に第１のゲート絶縁膜６を隔てて設けられた
フローティングゲート電極７と、このフローティングゲ
ート電極７上に第２のゲート絶縁膜８を隔てて設けられ
たコントロールゲート電極９と、上記フローティングゲ
ート電極７の下で互いに離間され、かつ上記フローティ
ングゲート電極７と部分的な重なりをもって形成された
ソース領域１１，１２およびドレイン領域１４などによ
って形成される。

【００９１】ここで、上記コントロールゲート電極９の
側部にはサイドウォールスペーサ１７が設けられてい
る。このサイドウォールスペーサ１７の端部を基準にし
て、上記フローティングゲート電極７が形成されてい
る。これにより、コントロールゲート電極９の側部はフ
ローティングゲート電極７の側部よりも後退して形成さ
れている。

【００９２】このように、コントロールゲート電極９の
側部が上記フローティングゲート電極７の側部よりも内
側に後退して形成され、かつ上記ソース領域１１，１２
と上記ドレイン領域１４の先端がそれぞれ、コントロー
ルゲート電極９の側部の下に達していることにより、ソ
ース領域１１，１２およびドレイン領域１４とフローテ
ィングゲート電極７との間に比較的大きな重なり部分が
再現性良くかつ制御性良く形成されている。

【００９３】この場合、フローティングゲート電極７の
寸法は、上記サイドウォールスペーサ１７によって、コ
ントロールゲート電極９の寸法よりも、片側端部で０.
２〜０.３μｍ程大きく設定されている。

【００９４】また、フラッシュ型不揮発性メモリセルＱ
ｍの各層の膜厚については、第１の実施例と同様であ
る。

【００９５】以上のように構成された不揮発性記憶素子
では、まず、ソース領域６１およびドレイン領域６２と
フローティングゲート電極３との重なり面積が確実に確
保されていることにより、消去時には、フローティング
ゲート電極３の側部の形状等の影響を回避して、安定な
トンネル電流を確保することができるようになる。これ
により、消去特性のバラツキを小さくすることができ
る。これとともに、端部への電界集中が緩和されること
によって、消去電圧を高くして消去速度を速めることが
できるようになる。

【００９６】次に、上述した不揮発性記憶素子の製造方
法の一実施例を説明する。

【００９７】図２３から図３０を用いて図２２に示した
フラッシュ型不揮発性メモリセルの製造方法を示す。

【００９８】第１実施例の図７と同様に半導体基板上に
多結晶珪素膜の導電膜９Ａを形成する。

【００９９】次に、図２４に示すように、フラッシュ型
不揮発性メモリセルＱｍの形成領域において、導電膜９
Ａ及び周辺回路を構成するＮチャンネル，Ｐチャンネル
ＭＩＳＦＥＴｓ形成領域の導電膜９Ａをパターンニング
し、コントロールゲート電極及びＮチャンネル，Ｐチャ
ンネルＭＩＳＦＥＴｓのゲート電極を形成する。

【０１００】次に表面を酸化処理し、絶縁膜１０を形成
する。

【０１０１】次に図２５から図２８までの工程は、第１
の実施例の図９から図１２に相当するので説明は省略す
る。但し、各イオン打込みは、コントロールゲート電極
９に対して自己整合的に、フローティングゲート電極形
成用の多結晶珪素膜を通して行われる。従ってイオン打
込みのエネルギーは、第１の実施例に比べて高くなけれ
ばならない。

【０１０２】例えば、ｎ型不純物１２ｎはｐ＋を１５０
ＫｅＶ程度，ｐ型不純物１３ｐはＢ＋を５０ＫｅＶ程
度，ｎ＋型不純物１１ｎ＋，１４ｎ＋はＡｓ＋を２５０
ＫｅＶ程度のエネルギーがイオン打込みして形成する。
この後第１実施例の図１５，図１６と同様の方法でｎ
型，ｐ型不純物１５ｎ，１６ｐをイオン打込みしてお
く。

【０１０３】次に、図２９に示すように、第１実施例の
図１７と同様にして、フラッシュ型不揮発性メモリセル
Ｑｍのコントロールゲート電極９及びＮチャンネル，Ｐ
チャンネルＭＩＳＦＥＴのゲート電極９の側部にサイド
ウォール１７を形成する。

【０１０４】次に、図３０に示すように、前述のコント
ロールゲート電極９及びサイドウォール１７に対して自
己整合的にフローティングゲート電極７を加工する。

【０１０５】以下、第１実施例の図１７以降のプロセス
と同様のプロセスにより本実施例のＥＥＰＲＯＭは完成
する。

【０１０６】次に図３１は、前述の第３の実施例の変形
例であり、フローティングゲート電極７とコントロール
ゲート電極９とが、ソース領域１１，１２側とドレイン
領域１４側とで非対称になっている。この場合、フロー
ティングゲート電極７のソース領域１１，１２側は、上
述した実施例と同様に、サイドウォールスペーサ１７に
よって、コントロールゲート電極９よりも０.２〜０.３
μｍ横へはみ出て形成されている。しかし、ドレイン領
域１４側では、フローティングゲート電極７とコントロ
ールゲート電極９の各端部が略同一位置に揃えられてい
る。

【０１０７】このような非対称構造により、ソース領域
１１，１２とフローティングゲート電極７との重なりを
大きくして消去特性の向上を図ることができる一方、ド
レイン領域１４とフローティングゲート電極７との重な
りを小さくして書込特性の向上を図ることが同時に可能
となる。

【０１０８】以上本発明者によってなされた発明をフラ
ッシュ型ＥＥＰＲＯＭに適用した実施例について説明し
たが、フラッシュ型ＥＥＰＲＯＭ以外のＥＥＰＲＯＭ又
は、ＥＥＰＲＯＭを内蔵したマイコンにも適用できる。

【０１０９】例えば、図３２において、２５はＰ−型単
結晶シリコンからなる半導体基板（チップ）であり、周
辺に複数のボンディングパッド２６が配置されている。
ボンディングパッド２６の内側に入出力回路領域Ｉ／Ｏ
が設けられている。図３２に示したマイコン用チップ２
５では、μ（マイクロ）ＲＯＭ、ＣＰＵ（中央処理装
置）、ＳＣＩ（シリアル コミニケーション インター
フェイス）、Ａ／Ｄ（アナログ−ディジタル変換）回
路、dual-ＲＡＭ（デュアルポート Random Access Memo
ry）、ＲＡＭ、ＲＯＭ、タイマ１、タイマ２、タイマ３
のそれぞれを内蔵している。

【０１１０】上記μＲＯＭ，ＲＯＭ部又は及びＲＯＭ部
に本発明のを適用することができる。

【０１１１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
のとおりである。

【０１１２】(1)フローティングゲート電極の端部の下
側のコーナーを丸めることにより、コーナー部に電界が
集中するのを防止することができ、フローティングゲー
ト電極の端部のゲート絶縁膜の破壊あるいは劣化を防止
できるので書き換えの回数を増加することができる。

【０１１３】(2)フローティングゲート電極の端部の下
側のコーナーを丸めることにより、コーナー部の電界集
中を防止できるので消去の際の電界がゲート絶縁膜にほ
ぼ均一にかかる為、ビット間の消去特性のバラツキを防
止することができる。また、フローティングゲート電極
の端部の形状にバラツキがあったとしても、消去の際の
トンネリングは端部よりもチャンネル側で起こる為、ビ
ット間の消去特性のバラツキを防止することができる。

【０１１４】(3)ソース領域形成の為の高濃度のＡｓイ
オンのイオン打込みの後に表面の酸化膜を除去してか
ら、酸化膜を付け直すことにより、フローティングゲー
ト電極とソース領域間のリーク電流を防止することがで
きるので、消去特性のバラツキを防止することができ
る。また、上述のイオン打込み後に酸化処理をすること
により、酸化膜中のダングリングボンドを減少させるこ
とができ、上記リーク電流を防止又は減少させることが
できる。

【０１１５】(4)ソース領域とフローティングゲート電
極との間の重なりを確実に得ることができるため、消去
特性のバラツキをなくすことができる。

【０１１６】(5)フローティングゲート電極下でのソー
ス領域の導電性付与物質の濃度を制御性良く高めること
ができるため、消去動作時に、半導体基板表面での反転
層の形成あるいは空乏層の拡がりによる影響を少なく
し、ゲート絶縁膜を介してのみ消去電界の印加が行われ
るようにしてトンネル電流を増大させ、これにより消去
特性とくに消去速度を高めさせることができるようにな
る。

【図面の簡単な説明】

【図１】本発明のＥＥＰＲＯＭのメモリセルアレイ部及
び周辺回路の一部の等価回路図。

【図２】メモリセルアレイ部の要部平面図。

【図３】メモリセル及び周辺回路用Ｎチャンネル，Ｐチ
ャンネルＭＩＳＦＥＴの断面図。

【図４】メモリセルのゲート部分の拡大図。

【図５】ＥＥＰＲＯＭの製造工程を示す断面図。

【図６】ＥＥＰＲＯＭの製造工程を示す断面図。

【図７】ＥＥＰＲＯＭの製造工程を示す断面図。

【図８】ＥＥＰＲＯＭの製造工程を示す断面図。

【図９】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１０】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１１】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１２】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１３】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１４】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１５】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１６】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１７】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１８】ＥＥＰＲＯＭの製造工程を示す断面図。

【図１９】ＥＥＰＲＯＭの製造工程を示す断面図。

【図２０】本発明の第２の実施例を示す断面図。

【図２１】本発明の第２の実施例を示す断面図。

【図２２】本発明の第３の実施例を示す断面図。

【図２３】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図２４】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図２５】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図２６】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図２７】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図２８】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図２９】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図３０】第３の実施例のＥＥＰＲＯＭの製造工程を示
す断面図。

【図３１】第３の実施例の変形例を示す断面図。

【図３２】本発明のＥＥＰＲＯＭを適用したマイクロコ
ンピュータチップのレイアウト図。

【符号の説明】

Ｑｍ…メモリセル、Ｑｐ，Ｑｎ…周辺回路用ＭＩＳＦＥ
Ｔ、１…半導体基板、４…素子分離用絶縁膜、６…第１
ゲート絶縁膜、７…フローティングゲート電極、８…第
２ゲート絶縁膜、９…コントロールゲート電極（メモリ
セル部）、ゲート電極(周辺回路部)、１１，１２…ソー
ス領域（メモリセル）、１４…ドレイン領域（メモリセ
ル）、１７…サイドウォール、２０，２１…層間絶縁
膜、２３…配線、１５，１８…周辺回路用Ｎチャンネル
ＭＩＳＦＥＴのソース・ドレイン領域、１６，１９…周
辺回路用ｐチャンネルＭＩＳＦＥＴのソース・ドレイン
領域、２４…低濃度領域。

フロントページの続き (72)発明者 久米 均 東京都小平市上水本町５丁目20番１号 株式会社日立製作所武蔵工場内 (72)発明者 山本 英明 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭62−23150（ＪＰ，Ａ) 特開 昭62−276878（ＪＰ，Ａ) 特開 昭62−131582（ＪＰ，Ａ) 特開 平２−72671（ＪＰ，Ａ) 特許2907863（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (21)

(57)【特許請求の範囲】
1. 【請求項１】コントロールゲート電極と、フローティン
   グゲート電極と、上記２つのゲート電極の間に形成され
   た第２絶縁膜と、半導体基板と上記フローティングゲー
   ト電極との間に形成された第１絶縁膜と、上記半導体基
   板内に形成された第１導電型の第１及び第２半導体領域
   と、上記半導体基板内の上記第１及び第２半導体領域間
   に形成されるチャネル領域とからなるメモリセルを有
   し、 上記メモリセルは上記フローティングゲート電極と上記
   第１半導体領域との間でキャリアの放出を上記第１絶縁
   膜を通したトンネリングにより行なう半導体記憶装置の
   製造方法において、 半導体基板表面のメモリセル形成領域に第１絶縁膜を介
   在させて第１導電膜を形成する工程と、 上記第１導電膜上に第２絶縁膜を介在させて第２導電膜
   を形成する工程と、 上記第１及び第２導電膜をパターニングすることによ
   り、フローティングゲート電極及びコントロールゲート
   電極を形成する工程と、 第１半導体領域を形成するための不純物を、イオン打込
   みにより、上記フローティングゲート電極の一方の端部
   に対応する半導体基板表面上の領域に形成された第１酸
   化膜を通して半導体基板内に、上記フローティングゲー
   ト電極の一方の端部に対して自己整合的に導入する工程
   と、 上記不純物導入工程の後に、上記第１酸化膜を除去する
   工程と、 上記第１酸化膜除去工程の後に、上記半導体基板表面を
   酸化して、上記第１半導体領域上の半導体基板表面に第
   ２酸化膜を形成する工程とを含むことを特徴とする半導
   体記憶装置の製造方法。
2. 【請求項２】上記第２酸化膜形成工程は、上記フローテ
   ィングゲート電極のコーナー部の形状が丸くなるよう
   に、上記フローティングゲート電極のコーナー部におけ
   る上記第１絶縁膜の膜厚を、中央の部分の上記第１絶縁
   膜の膜厚より厚くする酸化であることを特徴とする請求
   項１に記載の半導体記憶装置の製造方法。
3. 【請求項３】上記第２酸化膜形成工程は、半導体基板表
   面を熱酸化することで上記第２酸化膜を形成することを
   特徴とする請求項１に記載の半導体記憶装置の製造方
   法。
4. 【請求項４】上記第１半導体領域の不純物濃度は、上記
   コントロールゲート電極と上記第１半導体領域との間に
   電圧を印加して上記フローティングゲート電極と上記第
   １半導体領域との間でキャリアをトンネリングにより放
   出する時、表面が空乏化しない濃度であることを特徴と
   する請求項１に記載の半導体記憶装置の製造方法。
5. 【請求項５】上記第１半導体領域及び第２半導体領域
   は、上記フローティングゲート電極の下部まで延在し、
   上記第１半導体領域の不純物濃度は、上記第１半導体領
   域の不純物濃度は、上記第２半導体領域の不純物濃度よ
   りも高いことを特徴とする請求項１に記載の半導体記憶
   装置の製造方法。
6. 【請求項６】上記フローティングゲート電極の一方の端
   部に対して自己整合的に不純物を導入して、第１導電型
   の第３半導体領域を形成する工程と、 上記フローティングゲート電極の他方の端部に対して自
   己整合的に不純物を導入して、第１導電型の第２半導体
   領域を形成する工程と、 上記フローティングゲート電極の他方の端部に対して自
   己整合的に不純物を導入して、第２導電型の第４半導体
   領域を形成する工程とを含み、 上記第３半導体領域の接合深さは上記第１半導体領域の
   接合深さよりも深く、 上記第３半導体領域の不純物濃度は上記第１半導体領域
   の不純物濃度よりも低く、 上記第４半導体領域の接合深さは上記第２半導体領域の
   接合深さよりも深く、 上記第１半導体領域は、上記フローティングゲート電極
   の下部まで延在し、 上記第１半導体領域の不純物濃度は、上記コントロール
   ゲート電極と上記第１半導体領域との間に電圧を印加し
   て上記フローティングゲート電極から上記第１半導体領
   域ヘキャリアをトンネリングにより放出する情報消去動
   作時、表面が空乏化しない濃度であり、 情報書込動作時、上記第２半導体領域はドレインとして
   作用することを特徴とする請求項１に記載の半導体記憶
   装置の製造方法。
7. 【請求項７】上記第２酸化膜形成工程の後に、上記コン
   トロールゲート電極及びフローティングゲート電極の両
   端部の側壁にサイドウォールスペーサを形成する工程を
   有することを特徴とする請求項１に記載の半導体記憶装
   置の製造方法。
8. 【請求項８】さらに、上記半導体基板表面の周辺回路形
   成領域に、周辺回路を構成するＭＩＳＦＥＴのゲート電
   極を形成する工程と、 上記ＭＩＳＦＥＴのゲート電極の一方の端部に対して自
   己整合的に不純物を導入して、ドレインとして作用する
   第１領域(１５)を形成する工程と、 上記第２酸化膜形成工程の後に、上記コントロールゲー
   ト電極及びフローティングゲート電極の両端部に対して
   自己整合的に第１サイドウォールスペーサを形成すると
   ともに、上記ＭＩＳＦＥＴのゲート電極の両端部に対し
   て自己整合的に第２サイドウォールスペーサを形成する
   工程と、 上記第２サイドウォールスペーサに対して自己整合的に
   不純物を導入して、ドレインとして作用する第２領域
   (１８)を形成する工程とを含み、 上記第２領域の不純物濃度は上記第１領域の不純物濃度
   よりも高いことを特徴とする請求項１に記載の半導体記
   憶装置の製造方法。
9. 【請求項９】コントロールゲート電極と、フローティン
   グゲート電極と、上記２つのゲート電極の間に形成され
   た第２絶縁膜と、半導体基板と上記フローティングゲー
   ト電極との間に形成された第１絶緑膜と、上記半導体基
   板内に形成された第１導電型の第１及び第２半導体領域
   と、上記半導体基板内の上記第１及び第２半導体領域間
   に形成されるチャネル領域とからなるメモリセルを有
   し、 上記メモリセルは上記フローティングゲート電極と上記
   第１半導体領域との間でキャリアの放出を上記第１絶緑
   膜を通したトンネリングにより行なう半導体記憶装置の
   製造方法において、 半導体基板表面のメモリセル形成領域に第１絶縁膜を介
   在させて第１導電膜を形成する工程と、 上記第１導電膜上に第２絶緑膜を介在させて第２導電膜
   を形成する工程と、 上記第１及び第２導電膜をパターニングすることによ
   り、フローティングゲート電極及びコントロールゲート
   電極を形成する工程と、 第１半導体領域を形成するための不純物を、上記フロー
   ティングゲート電極の一方の端部に対して自己整合的に
   イオン打込みで、上記フローティングゲート電極の一方
   の端部に対応する半導体基板表面上の領域に形成された
   第１酸化膜を通して半導体基板内に導入する工程と、 上記不純物導入工程の後に、上記第１酸化膜の形成され
   ている半導体基板表面を熱酸化することで上記第l半導
   体領域上の半導体基板表面に第２酸化膜を形成する工程
   とを含むことを特徴とする半導体記憶装置の製造方法。
10. 【請求項１０】上記第１半導体領域の不純物濃度は、上
    記コントロールゲート電極と上記第１半導体領域との間
    に電圧を印加して上記フローティングゲート電極と上記
    第１半導体領域との間でキャリアをトンネリングにより
    放出する時、表面が空乏化しない濃度であることを特徴
    とする請求項９に記載の半導体記憶装置の製造方法。
11. 【請求項１１】上記第１半導体領域及び第２半導体領域
    は、上記フローテイングゲート電極の下部まで延在し、 上記第１半導体領域の不純物濃度は、上記第２半導体領
    域の不純物濃度よりも高いことを特徴とする請求項９に
    記載の半導体記憶装置の製造方法。
12. 【請求項１２】上記第２酸化膜形成工程の後に、上記コ
    ントロールゲート電極及びフローティングゲート電極の
    両端部の側壁にサイドウォールスペーサを形成する工程
    を有することを特徴とする請求項９に記載の半導体記憶
    装置の製造方法。
13. 【請求項１３】上記第２酸化膜形成工程は、上記フロー
    ティングゲート電極のコーナー部における上記第１絶縁
    膜の膜厚を、中央の部分の上記第１絶縁膜の膜厚より厚
    くする熱酸化であることを特徴とする請求項９に記載の
    半導体記憶装置の製造方法。
14. 【請求項１４】コントロールゲート電極と、フローティ
    ングゲート電極と、上記２つのゲート電極の間に形成さ
    れた第２絶縁膜と、半導体基板表面のメモリセル形成領
    域と上記フローティングゲート電極との間に形成された
    第１絶縁膜と、上記半導体基板内に形成された第１導電
    型の第１及び第２半導体領域と、上記半導体基板内の上
    記第１及び第２半導体領域間に形成されるチャネル領域
    とからなるメモリセルを有し、 上記メモリセルは上記フローティングゲート電極と上記
    第１半導体領域との間のキャリアの放出を上記第１絶緑
    膜を通したトンネリングにより行なう半導体記憶装置の
    製造方法において、 メモリセル形成領域に第１絶縁膜を介在させてフローテ
    ィングゲート電極として作用する第１導電膜を形成する
    工程と、 第１半導体領域を形成するための不純物を、イオン打込
    みにより、上記第１導電膜の一方の端部に対応する半導
    体基板表面上の領域に形成された第１酸化膜を通して半
    導体基板内に、上記第１導電膜の一方の端部に対して自
    己整合的に導入する工程と、 上記不純物導入工程の後に、上記第１酸化膜を除去する
    工程と、 上記第１酸化膜除去工程の後に、上記半導体基板表面を
    熱酸化することで上記半導体領域上の半導体基板表面に
    第２酸化膜を形成することを特徴とする半導体記憶装置
    の製造方法。
15. 【請求項１５】上記第１半導体領域の不純物濃度は、上
    記第１導電膜と上記第１半導体領域との間に電圧を印加
    して上記第１導電膜と上記第１半導体領域との間でキャ
    リアをトンネリングにより放出する時、表面が空乏化し
    ない濃度であることを特徴とする請求項１４に記載の半
    導体記憶装置の製造方法。
16. 【請求項１６】上記第１半導体領域及び第２半導体領域
    は、上記フローティングゲート電極の下部まで延在し、 上記第１半導体領域の不純物濃度は、上記第２半導体領
    域の不純物濃度よりも高いことを特徴とする請求項１４
    に記載の半導体記憶装置の製造方法。
17. 【請求項１７】上記第２酸化膜形成工程は、上記第１導
    電膜の下の第１絶縁膜において、端部の上記第１絶縁膜
    の膜厚を中央の部分の上記第１絶緑膜の膜厚より厚くす
    る熱酸化であることを特徴とする請求項１４に記載の半
    導体記憶装置の製造方法。
18. 【請求項１８】コントロールゲート電極と、フローティ
    ングゲート電極と、上記２つのゲート電極の間に形成さ
    れた第２絶縁膜と、半導体基板表面のメモリセル形成領
    域と上記フローティングゲート電極との間に形成された
    第１絶縁膜と、上記半導体基板内に形成された第１導電
    型の第１及び第２半導体領域と、上記半導体基板内の上
    記第１及び第２半導体領域間に形成されるチャネル領域
    とからなるメモリセルを有し、 上記メモリセルは上記フローティングゲート電極と上記
    第１半導体領域との間でキャリアの放出を上記第１絶緑
    膜を通したトンネリングにより行なう半導体記憶装置の
    製造方法において、 メモリセル形成領域に第１絶緑膜を介在させてフローテ
    ィングゲート電極として作用する第１導電膜を形成する
    工程と、 第１半導体領域を形成するための不純物を、イオン打込
    みにより、上記第１導電膜の一方の端部に対応する半導
    体基板表面上の領域に形成された第１酸化膜を通して半
    導体基板内に、上記第１導電膜の一方の端部に対して自
    己整合的に導入する工程と、 上記不純物導入工程の後に、上記第１酸化膜の形成され
    ている半導体基板表面を熱酸化することで上記第１半導
    体領域上の半導体基板表面に第２酸化膜を形成する工程
    とを含むことを特徴とする半導体記憶装置の製造方法。
19. 【請求項１９】上記第１半導体領域の不純物濃度は、上
    記第１導電膜と上記第１半導体領域との間に電庄を印加
    して上記第１導電膜と上記第１半導体領域との間でキャ
    リアをトンネリングにより放出する時、表面が空乏化し
    ない濃度であることを特徴とする請求項１８に記載の半
    導体記憶装置の製造方法。
20. 【請求項２０】上記第１半導体領域及び第２半導体領域
    は、上記フローテインダゲート電極の下部まで延在し、 上記第１半導体領域の不純物濃度は、上記第２半導体領
    域の不純物濃度よりも高いことを特徴とする請求項１８
    に記載の半導体記憶装置の製造方法。
21. 【請求項２１】上記第２酸化膜形成工程は、上記第１導
    電膜の下の第１絶縁膜において、端部の上記第１絶縁膜
    の膜厚を、中央の部分の上記第１絶縁膜の膜厚より厚く
    する熱酸化であることを特徴とする請求項１８に記載の
    半導体記憶装置の製造方法。