KR19980024206A - 드레인 소거 불가능한 이피롬 셀 - Google Patents
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Abstract
본 발명은 전자 터널링으로 게이트 프로그램되며, 드레인 소거가 일어나지 않는 전기적 프로그램가능한 플로팅 게이트 메모리 셀에 관한 것이다. 본 발명의 메모리 셀은 반도체 기판, 반도체 기판에 놓여진 소오스 및 드레인영역, 소오스 및 드레인 역에 인접하여 위치한 플로팅 게이트 전도체, 플로팅 게이트 전도체와 소오스 및 드레인영역 사이에 위치한 터널 산화막, 및 플로팅 게이트 전도체와 인접한 제어 게이트 전도체를 구비한다. 소오스영역 및 드레인영역 각각은 고농도 불순물 지역 및 저농도 불순물 지역을 포함한다. 저농도 불순물 지역의 불순물 농도는, 소정 범위의 전압이 제어 게이트 전도체 및 드레인영역 사이의 제 1 전도지역에 제공될 때, 실질적인 문턱 전압 변화를 방지할 수 있도록 충분히 낮다.
Description
본 발명은 불휘발성 메모리에 관한 것으로, 특히 소정의 게이트 전압에 응답하여 전자를 터널링 시킴으로써 프로그램되고, 소정 범위의 드레인 전압에 응답하여 소거를 방지하기 위하여 소오스 및 드레인영역사이에 저농도 확산영역을 가지는 플로팅 게이트 트랜지스터를 구비한 EPROM(electrically programmable read only memory) 셀에 관한 것이다.
EPROM 셀에서 사용되는 종래의 플로팅 게이트 트랜지터(10)가 도 1에 도시되어 있다. 트랜지스터(10)는 그 내부에 정의된 드레인영역(18) 및 소오스영역(22)을 갖는 반도체 기판(14), 플로팅 게이트(26) 및 제어 게이트(30)를 포함한다. 플로팅 게이트(26)를 제어 게이트(30)로부터 전기적으로 절연하기 위하여 그 사이에 얇은 절연막(34)이 놓여진다. 또한 플로팅 게이트(26)를 드레인 영역(118) 및 소오스영역(22)으로 부터 전기적으로 절연하기 위하여 그 사이에 또 다른 얇은 절연막(38)이 놓여진다.
플로팅 게이트(26)는, 드레인영역(18)과 소오스영역(22) 사이의 채널영역에서의 전기전도를 이루기 위하여, 제어 게이트(30)에 공급되어야 하는 문턱전압을 증가시키는 전하를 축적한다. 문턱전압의 크기에 상응하는 플로팅 게이트내의 전하량은 트랜지스터(10)에 의해 표현될 수 있는 2진 메모리 상태를 정의한다. 문턱전압이 소정의 크기보다 작거나 같을 때에는 제 1 메모리 상태가 표현되고, 문턱전압이 소정의 크기를 초과할 때에는 그와 상반되는 제 2 메모리 상태가 표현된다. 트랜지스터(10)의 문턱전압을 문턱크기의 최소 레벨까지 증가시킴으로써 제 1 메모리 상태에서 제 2 메모리 상태로 트랜지스터(10)가 프로그램된다.
채널영역(42)내에서 매우 높은 크기의 어밸런치(avalanche) 전류를 생성하기에 충분한 소정의 전압레벨을 트랜지스터(10)에 제공함으로써, 플로팅 게이트(26)의 문턱전압이 증가하게 된다. 잘 알려진 바와 같이, 플로팅 게이트(26)내에서의 전하를 증가시키기 위하여, 채널영역(42)내의 고에너지 전자(핫전자; hot electrons)는 얇은 절연막(38)을 통과하여 플로팅 게이트(26)내로 침투한다. 제공된 소정의 전압 레벨이 제거된 이후에는, 얇은 절연막(38)에 의해 플로팅 게이트(26)로부터의 전하 손실이 방지된다.
제 1 메모리 상태를 나타내면서 채널영역(42)이 전도성인지 또는 제 2 메모리 상태를 나타내면서 채널영역(42)이 비전도성인지를 감지하기 위하여, 제어 게이트(30)에 소정의 읽기 전압을 인가하고 소오스 및 드레인영역(22 및 18) 사이에는 소정의 감지 전압을 인가함으로써, 트랜지스터(10)의 메모리 상태가 결정되거나 독출되어 진다. 채널영역(42)이 전도성이면, 소오스영역(22)과 드레인영역(18) 사이에 전류가 흐르게 된다.
메모리 상태가 독출되는 동안과 같이, 채널영역(42)이 전류를 전도할때마다 소오스-드레인전류로 부터의 핫 전자는 얇은 절연막(38)을 가로질러 플로팅 게이트(26)내의 전하량을 변화시킬 수 있는데, 이는 소프트 라이트(soft write)효과로 알려져 있다. 결과적으로, 과도한 핫전자의 흐름으로, 트랜지스터(10)의 정상적인 동작동안에 트랜지스터(10)의 메모리 상태가 잘못 변화될 수 있다. 이러한 소프트 라이트 효과를 최소화시키기 위한 종래의 해결방안은 드레인 전압을 상대적으로 낮은 크기로 제안하는 것이었다.
트랜지스터(10)가 독출될 때의 핫전자 발생을 억제하기 위하여, 드레인 및 소오스영역(18 및 22)은 각각 미합중국 특허 제 5,241,498호에 개시된 바와 같이 저농도 N-형 불순물지역(50)을 포함한다. N-형 불순물지역(50)의 저항은 N+ 영역(46)의 저항보다 대체로 커 채널영역(42)내의 어밸런치 전류의 크기를 실질적으로 감소시키다. 트랜지스터(10)의 메모리 상태가 독출될 때, N-영역은 핫전자의 발생을 충분히 억제하여 소프트 라이트 효과를 최소화한다. 트랜지스터(10)가 제 1 메모리 상태에서 제2 메모리 상태로 프로그램될 때, N-영역(50)은 제 2 메모리 상태를 나타내는 레벨까지 트랜지스터(10)의 문턱전압을 상승시키는데 요구되는 시간을 대체로 증가시켜 채널내에서의 핫전자 발생을 억제하는 바람직하지 못한 결과를 초래한다. 결과적으로, 적합한 빠른 시간동안에 트랜지스터(10)가 프로그램되게하기 위하여, N-영역(50)은 1×1014이온/㎠보다 실질적으로 큰 불순물 농도를 갖는다. EPROM 트랜지스터(10)(도1)와는 다르게, 몇몇 플래쉬 EEPROM(electrically-programmable electrically erasable memory)셀은, 소정의 전압에 응답하여 그 드레인 및 플로팅 게이트 사이의 어느 한 방향에서 전자가 터널링하도록 함으로써 프로그램되고 소거되는 트랜지스터를 구비한다.
본 발명은 소정의 게이트 전압에 응답하여 터널링되어 프로그램되고, 소정의 범위의 전압이 드레인에 인가될 때에는 터널링되어 소거되지 않는 플로팅 게이트 트랜지스터를 구비한 EPROM에 관한 것이다.
본 발명은 반도체 기판, 반도체 기판에 일정거리 떨어져 놓여진 소오스 및 드레인영역, 소오스 및 드레인 역에 인접하여 위치한 플로팅 게이트 전도체, 플로팅 게이트 전도체와 소오스 및 드레인영역사이에 위치한 터널 산화막, 및 플로팅 게이트 전도체와 인접한 제어 게이트 전도체를 구비한 전기적 프로그램 가능한 플로팅 게이트 메모리 셀에 관련한 것이다. 저농도 불순물 지역의 불순물농도는, 소정 범위의 전압이 제어 게이트 전도체와 드레인영역사이의 제1 전도지역내에 제공될 때, 실질적인 문턱 전압 변화를 방지할 수 있도록 충분히 낮다.
본 발명의 다른면에 따르면, 드레인영역과 플로팅 게이트 전도체 사이에서 전자들이 터널링하여, 제1 전도지역과 반대인, 제어 게이트 전도체와 드레인영역 사이의 제2 전도지역내에 소정의 프로그래밍 전압이 제공될 때 실질적인 전압 변화를 야기하기에 충분한 소정의 두께로 터널 산화막이 이루어진다. 소정범위의 전압이 제어 게이트 전도체와 드레인영역사이의 제1 전도지역내에 제공될 때, 드레인영역의 저농도 불순물 지역은 드레인영역의 고농도 불순물 지역과 플로팅 게이트 전도체 사이의 전자 터널링을 방지한다.
결과적으로, 소정 범위의 전압이 드레인에 제공될 때에는 전자 터널링에 의해 메모리 셀이 프로그램되어 소거되지 않는다. 채널영역내의 핫전자 발생대신, 터널 산화막을 통한 전자 터널링에 의한 메모리 셀의 문턱전압 프로그래밍은 트랜지스터에 의한 소모전력의 실질적 감소를 가지는 장점이 있다. 드레인 전압에 응답하여 메모리 셀의 소거를 방지하는 것은 프로그램된 문턱 전압의 신뢰할 수 있는 불휘발성 저장을 제공한다. 이러한 메모리 셀의 저전력 및 비소거 특성은 바람직한 EPROM을 구현할 수 있다.
도1은 종래의 EPROM 트랜지스터를 설명하는 단면도.
도2 및 도3은 본 발명에 따른 EPROM 트랜지스터의 단면도로서, 도2는 도3의 절단선 2-2에 따른 단면도, 도3은 도2의 절단선 3-3에 따른 단면도.
도4는 트랜지스터를 프로그래밍하는 전압신호를 보여주는 도2에 도시된 EPROM 트랜지스터의 개략도.
도5는 트랜지스터를 소거시키는 전압 신호를 보여주는 도2에 도시된 EPROM 트랜지스터의 개략도.
도6은 도2에 도시된 EPROM 트랜지스터를 대체할 수 있는 본 발명의 EPROM 트랜지스터의 다른 실시예를 도시한 단면도.
도8은 트랜지스터를 소거시키는 전압 신호를 보여주는 도6에 도시된 EPROM 트랜지스터의 개략도.
도9는 도2에 도시된 EPROM트랜지스터를 대체할 수 있는 본 발명의 EPROM 트랜지스터의 또 다른 실시예를 도시한 단면도.
* 도면의 주요부분에 대한 부호의 설명
100, 140 : 트랜지스터 108 : 드레인 영역
112 : 소오스 영역 116 : 플로팅 게이트
120 : 제어 게이트 128 : 터널산화막
본 발명의 일실시예에 따른 EPROM 트랜지스터(100)가 도2 및 도3에 도시되어져 있다. 트랜지스터(100)는 그 내부에 정의된 드레인영역(108) 및 소오스영역(112)을 갖는 P형 실리콘 기판(104), 플로팅 게이트(116) 및 제어 게이트(120)를 포함한다. 드레인영역(108) 및 소오스영역(112) 각각은 고농도 N+형 불순물 지역(132) 및 저농도 N-형 불순물 지역(136)을 포함한다. 통상적으로 N+형 불순물 지역(132)은 약 1×1015이온/㎠ 내지 6×1015이온/㎠ 사이의 불순물 농도를 가진다. 저농도 N-형 불순물 지역(136)은 약 1014이온/㎠보다 적은 불순물 농도를 가진다.
플로팅 게이트(116) 및 제어 게이트(120)는 다결정 실리콘, 단결정 실리콘, 비정질 실리콘 또는 금속으로 이루어진다. 제어 게이트(120)는, 플로팅 게이트(116)와 제어 게이트를 용량성 결합시키기 위하여 그 사이에 놓여지는 실리콘 산화막과 같은 절연막(124)과 함께 플로팅 게이트(116) 위에 놓여진다. 플로팅 게이트9116)는, 플로팅 게이트(116)와 드레인 및 소오스영역 (108 및 112)을 용량성 결합시키기 위하여 그 사이에 놓여지는 얇은 실리콘 산화막과 같은 터널 산화막(128)과 함께 기판(124)의 일부지역에 놓여진다. 트랜지스터(100)는 기판(104)내에 정의된 실리콘 산화막과 같은 전기적 소자분리막(130)에 의해 기판(104)내의 인접 회로와 전기적 절연된다.
트랜지스터(100)를 프로그래밍하는 전압신호가 도 4 및 도 5에 설명되어 있다. 0V가 드레인 및 소오스영역(108 및 112)에 인가되고 포지티브 프로그래밍 전압(VDD)이 제어 게이트(120)에 인가되면, 제어게이트(120)와 플로팅 게이트(116) 사이의 용량성 결합은 터널 산화막(128)을 가로질러 플로팅 게이트(116)와 드레인 및 소오스영역(108 및 112)사이에서 실질적인 전장을 야기한다. 터널 산화막(128)은 충분히 얇아, VDD신호(도 4)가 소정의 프로그래밍 전압(즉, 트랜지스터(100)의 정상적인 동작전압의 1.5 내지 5배)까지 상승하게 되면, 저농도 N-형 불순물지역(136) 및 터널 산화막(128)을 통해 드레인영역(108)의 N+지역(132)으로부터 플로팅게이트(116)로 충분한 양의 전자가 터널링되어 소정의 크기이상으로 트랜지스터(100)의 문턱전압을 상승시킨다(즉, 트랜지스터가 프로그램된다). 터널 산화막(128)은 약 120Å이하의 두께를 갖는 것이 바람직하다. 도 1에 도시된 트랜지스터(10)에 대하여 사용된 것과 같이 채널영역내의 핫전자 발생의 원리를 사용하는 대신, 터널산화막(128)을 통해 전자 터널링의 원리를 사용하여 트랜지스터의 문턱전압을 프로그래밍하는 것은 트랜지스터(100)의해 소모되는 전력을 감소시키는 실질적인 효과를 갖는다.
게이트 프로그래밍에 부가하여, 전압신호가 도5에 도시된 바와 같이 트랜지스터(100)에 공급될 때, 플로팅 게이트(116)에서 드레인영역(108)의 N+영역(132)로의 터널링에 의해, 이 터널 산화막(128) 역시 프로그램된 문턱전압의 소거를 조장할 수 있다. 그러나, 프로그래밍 전압이 드레인에 제공될때(즉, 트랜지스터가 드레인 소거가능 하지 않을 때), 문턱전압이 실질적으로 변화되지 않는 트랜지스터가 요구되는 많은 EPROM 셀에서는 그러한 소거는 바람직하지 않다. 예를들어, 전자 터널링에 의해 게이트 프로그램되고 드레인 소거가 되지 않는 트랜지스터는 양수인에 양도되어 1996년 6월 28일자에 출원된 미합중국 특허 Non-Volatile Memory Which is Programmable From a Power Source에 개시된 불휘발성 메모리 셀에서 사용될 수 있는 잇점이 있다.
트랜지스터(100)의 드레인 소거가능성을 방지하기 위하여 플로팅 게이트(116)의 가장자리 아래에서 일어나는 집중된 전장 바깥지역에 N+ `지역(132)을 놓기에 충분한 소정의 거리(139)에 의해 상기 N+지역(132)은 플로팅 게이트(116)아래로부터 수평하게 떨어져 위치하게 된다. 게이트가 프로그램되도록 하기 위하여, 저농도 N-형 불순물 지역 (136)은 N+지역(132)에서 산화막(128) 바로 아래까지 확장되어 있다.
도 5에 도시된 바와 같이, 전압신호가 트랜지스터(100)에 공급되면, 저농도 N-형 불순물 지역(136)은 전압분배기로서의 역할을 수행한다. 전압분배기는 터널 산화막(128)을 가로질러 분리되어 있는 드레인영역(108)과 플로팅 게이트 (116)사이에 전장을 야기하고, 또한 저농도 N-불순물 지역(136)내에서의 공핍영역(138)(도2)을 야기한다. 공핍영역은 터널 산화막 (128)을 통해 플로팅 게이트(116)에서 드레인 (108)의 N+지역(132)으로의 전자터널링을 방지한다. 결과적으로, 트랜지스터(100)의 문턱전압은 실질적으로 변화되지 않고 유지된다.
저농도 N-형 불순물 지역(136)에서 약 1014이온/㎠이하의 불순물 농도는, 프로그래밍 전압이 드레인에 인가될 때 트랜지스터(100)의 소거를 감소시키는 반면, 1013이온/㎠ 또는 그 이하의 불순물 농도는 실질적으로 어떠한 소거의 가능성도 배제한다.
도6은 도2 및 도3에 도시된 트랜지스터(100)와 비슷한 구조를 가지는 트랜지스터(140)를 도시한 것으로, 그 와는 반대의 불순물 도핑 타입을 가진다. 특히, 트랜지스터(140)는 N-형 기판(144), 고농도 P+형 불순물 지역(148) 및 저농도 P-형 불순물 지역(152)을 갖는다.
도7에 도시된 바와 같이 트랜지스터(140)는 드레인 및 소오스영역(108 및 112)에 프로그래밍 전압을 인가함으로써 터널링 프로그램이 수행되어, 터널 산화막(128)을 가로질러 플로팅 게이트(116)와 드레인 및 소오스영역(108 및 112)사이에 전장이 집중된다.
그와는 반대로, 도8에 도시된 바와 같이 전압이 인가되면, 저농도 P-형 불순물 지역(152)은 터널 산화막(128)을 가로질러 분리되어 있는 드레인영역(108)과 플로팅 게이트(116)사이에 전장을 야기시키고, 또한 저농도 P-형 불순물지역에서 공핍영역(154)(도6)을 야기하는 전압분배기로서 역할을 수행한다. 공핍영역(152)은 터널 산화막(128)을 통해 전자가 드레인영역(108)의 P+지역(148)에서 플로팅 게이트 (116)로 터널링되는 것은 실질적으로 방지한다. 결과적으로, 트랜지스터(140)는 전자터널링에 의해 게이트 프로그램되어 드레인 소거가 가능하지 않게 된다.
도9에 도시된 트랜지스터(160)는 도3에 도시된 트랜지스터와 비슷한 구조를 가지지만 그와는 다르게, 플로팅 게이트(116)에는 인접하지만 겹쳐지지 않는 제어 게이트(168)를 갖는다. 플로팅 게이트(116)는 기판(104)에 정의된 전도채널(164) 위에 형성된다. 실리콘 산화막과 같은 절연막(162)은 플로팅 게이트(116) 및 전도채널(164)사이에 형성된다. 전도채널(164)은 제어게이트(168)와 전기적으로 연결된다. 결과적으로, 플로팅 게이트(116)는 인접한 제어게이트(168)와 용량성 결합된다. 드레인 소거가능성을 방지하는 한편 전자 터널링으로 프로그램을 달성하기 위하여 터널산화막(128)은 도2에 도시된 바와 같이 N+지역(132)(도2) 및 저농도 N-불순물 지역(136)(도2)을 포함하는 드레인 및 소오스영역(108 및 112)(도2)과 겹쳐져 있다.
본 발명의 바람직한 실시예 및 그 개선은 특정 용도로 설명되어 졌다. 이러한 상세한 설명은 바람직한 일례에 의해 이루어졌다. 본 발명의 분야는 다음의 청구범위에 의해 정의되며, 상기 전술한 바람직한 실시예의 상세한 설명에 의해 한정될 필요가 없다는 것이 이해되어야 할 것이다.
본 발명에 따른 전기적 프로그램가능한 플로팅 게이트 메모리 셀은 소정의 게이트 전압에 응답하여 전자 터널링에 의해 프로그램되고, 소정의 범위 전압이 드레인영역에 제공될때의 소거를 방지한다. 채널영역에서 핫 전자 발생에 의한 프로그램대신 터널 산화막을 통한 전자 터널링에 의해 메모리 셀을 프로그램 시키는 것은 트랜지스터에 의해 소모되는 전력을 실질적으로 감소시키는 장점이 있다. 드레인 전압에 응답하여 메모리 셀의 소거를 방지하는 것은 오랜기간동안 안정적으로 트랜지터의 메모리 상태 제공한다. 메모리 셀의 저전력 및 비소거 특성은 EPROM 셀에서 요구되는 바람직한 특성이다.
Claims (17)
- 반도체 기판;상기 반도체 기판에 수평으로 떨어져 놓여져 각각 고농도 불순물지역 및 저농도 불순물 지역을 포함하는 소오스 및 드레인영역;상기 소오스 및 드레인영역에 인접하여 수직하게 떨어져있는 플로팅 게이트 전도체;상기 플로팅 게이트 전도체와 상기 소오스 및 드레인영역 사이에 위치한 터널산화막; 및상기 플로팅 게이트와 인접한 제어 게이트 전도체를 포함하고,상기 저농도 불순물 지역의 불순물 농도는, 소정범위의 전압이 상기 제어 게이트 전도체 및 상기 드레인영역 사이의 제 1 전도지역에 공급될 때, 실질적인 문턱전압의 변화를 방지하기에 충분히 낮은 것을 특징으로 하는 이피롬(EPROM) 셀.
- 제 1 항에 있어서,상기 터널 산화막은,상기 제 1 전도지역과 반대편에 위치하며, 상기 제어 게이트 전도체와 상기 드레인영역사이에 위치한 제 2 전도지역에 소정의 프로그래밍 전압이 제공될 때, 전자가 상기 드레인영역과 플로팅 게이트 전도체 사이를 터널링하여 실질적인 문턱전압 변화를 야기하도록 충분히 얇은 소정의 두께를 가지는 것을 특징으로 하는 이피롬 셀.
- 제 2 항에 있어서,상기 터널 산화막은,상기 제어 게이트 전도체와 상기 드레인영역사이의 상기 제 2 전도지역에서 제공된 소정의 프로그래밍 전압에 응답하여, 상기 드레인영역의 상기 고농도 불순물 지역과 플로팅 게이트사이를 전자가 터널링하도록 허용하는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 터널산화막은,상기 소오스 및 드레인영역의 저농도 불순물 지역의 일부지역과 겹쳐져 형성되는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 터널산화막은,상기 소오스 및 드레인영역의 저농도 불순물 지역 사이에서 대체로 일정한 두께를 가지는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 터널산화막은 약 120Å의 이하의 두께를 가지는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 플로팅 게이트 전도체는,상기 소오스 및 드레인영역의 저농도 불순물 지역의 일부지역과 겹쳐져 형성되는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 드레인영역의 저농도 불순물지역은,상기 드레인영역의 고농도 불순물지역과 상기 플로팅 게이트 전도체사이에서 전자 터널링을 실질적으로 방지하기 위하여, 충분히 낮은 불순물 농도를 가지는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 소오스 및 드레인영역의 저농도 불순물지역과 상기 반도체 기판은,소정범위의 전압이 상기 드레인 영역과 제어 게이트 전도체 사이의 상기 제 1 전도지역에 인가될 때 전압 분배기를 형성하고,상기 전압 분배기는,실질적인 문턱전압 변화를 방지하기 위하여 상기 저농도 불순물지역과 상기 터널 산화막사이에서 전장을 분배하는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 소오스 및 드레인영역의 저농도 불순물지역은,1014이온/cm2이하의 불순물 농도를 가지는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 소오스 및 드레인영역의 저농도 불순물지역은,1013이온/cm2또는 그 이하의 불순물 농도를 가지는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 제어 게이트 전도체는 상기 플로팅 게이트 전도체와 겹쳐지는 것을 특징으로 하는 이피롬 셀.
- 제 1 항에 있어서,상기 이피롬 셀은,상기 소오스 및 드레인영역 사이의 반도체 기판내에 정의된 체널영역을 더 포함하고, 상기 플로팅 게이트 전도체는 상기 채널영역에 인접하여 위치하여 상기 제어 게이트 전도체와 용량성 결합되는 것을 특징으로 하는 이피롬 셀.
- 반도체 기판;상기 반도체 기판에 수평으로 떨어져 놓여진 소오스 및 드레인영역;상기 소오스 및 드레인영역에 인접하여 수직하게 떨어져있는 플로팅 게이트 전도체;상기 플로팅 게이트 전도체와 인접한 제어 게이트 전도체; 및소정의 프로그래밍 전압이 상기 제어 게이트 전도체와 상기 드레인영역 사이의 제 1 전도지역에 공급될 때, 실질적인 문턱전압의 변화를 야기하도록, 상기 드레인영역과 상기 플로팅 게이트 전도체 사이에서 전자가 터널링되도록 하는 수단을 포함하여 이루어지는 것을 특징으로 하는 이피롬(EPROM) 셀.
- 제 14 항에 있어서,상기 전자가 터널링하도록 하는 상기 수단은,상기 플로팅 게이트 전도체와 소오스 및 드레인영역사이에 위치한 터널산화막을 포함하고,상기 터널 산화막은,소정의 프로그래밍 전압이 상기 제어 게이트 전도체 및 상기 드레인영역 사이의 제 1 전도지역에 공급될 때, 전자가 상기 드레인영역과 플로팅 게이트 전도체 사이를 터널링하여 실질적인 문턱전압 변화를 일으키도록 충분히 얇은 소정의 두께를 가지는 것을 특징으로 하는 이피롬 셀.
- 제 14 항에 있어서,상기 이피롬 셀은,상기 제 1 전도지역과 반대편에 위치하며, 상기 제어 게이트 전도체와 상기 드레인영역사이에 위치한 제 2 전도지역에 소정범위의 전압이 제공될 때, 전자가 상기 드레인영역과 플로팅 게이트 전도체 사이를 터널링하는 것을 방지하여 실질적인 문턱전압 변화를 야기하도하는 수단을 더 포함하는 것을 특징으로 하는 이피롬 셀.
- 제 16 항에 있어서,상기 전자가 터널링하는 것을 방지하는 상기 수단은,상기 드레인 및 소오스영역의 저농도 불순물 지역을 포함하여 상기 플로팅 게이트 전도체의 적어도 일부영역아래에 위치하는 것을 특징으로 하는 이피롬 셀.
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|---|---|---|---|---|
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| US5821572A (en) * | 1996-12-17 | 1998-10-13 | Symbios, Inc. | Simple BICMOS process for creation of low trigger voltage SCR and zener diode pad protection |
| JP3598197B2 (ja) | 1997-03-19 | 2004-12-08 | 株式会社ルネサステクノロジ | 半導体装置 |
| US6368919B2 (en) * | 1999-01-19 | 2002-04-09 | Micron Technology, Inc. | Method and composite for decreasing charge leakage |
| EP1079395B1 (en) * | 1999-07-26 | 2003-12-03 | STMicroelectronics S.r.l. | Method for programming EEPROM memory devices with improved reliability, and corresponding EEPROM memory device |
| US6418060B1 (en) * | 2002-01-03 | 2002-07-09 | Ememory Technology Inc. | Method of programming and erasing non-volatile memory cells |
| US7019356B2 (en) * | 2004-08-02 | 2006-03-28 | Texas Instruments Incorporated | Memory device with reduced cell area |
| US7692236B1 (en) * | 2005-02-15 | 2010-04-06 | Spansion Llc | Multiple dual bit memory integrated circuit system |
Family Cites Families (32)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4132904A (en) * | 1977-07-28 | 1979-01-02 | Hughes Aircraft Company | Volatile/non-volatile logic latch circuit |
| US4918501A (en) * | 1984-05-23 | 1990-04-17 | Hitachi, Ltd. | Semiconductor device and method of producing the same |
| US5352620A (en) * | 1984-05-23 | 1994-10-04 | Hitachi, Ltd. | Method of making semiconductor device with memory cells and peripheral transistors |
| US5194924A (en) * | 1984-05-23 | 1993-03-16 | Hitachi, Ltd. | Semiconductor device of an LDD structure having a floating gate |
| US4663645A (en) * | 1984-05-23 | 1987-05-05 | Hitachi, Ltd. | Semiconductor device of an LDD structure having a floating gate |
| US4672580A (en) * | 1985-04-30 | 1987-06-09 | Advanced Micro Devices, Inc. | Memory cell providing simultaneous non-destructive access to volatile and non-volatile data |
| US4775642A (en) * | 1987-02-02 | 1988-10-04 | Motorola, Inc. | Modified source/drain implants in a double-poly non-volatile memory process |
| US4788663A (en) * | 1987-04-24 | 1988-11-29 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device with a lightly-doped drain structure |
| KR890001099A (ko) * | 1987-06-08 | 1989-03-18 | 미다 가쓰시게 | 반도체 기억장치 |
| JPS6480070A (en) * | 1987-09-21 | 1989-03-24 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| US5153144A (en) * | 1988-05-10 | 1992-10-06 | Hitachi, Ltd. | Method of making tunnel EEPROM |
| US5095344A (en) * | 1988-06-08 | 1992-03-10 | Eliyahou Harari | Highly compact eprom and flash eeprom devices |
| US5172338B1 (en) * | 1989-04-13 | 1997-07-08 | Sandisk Corp | Multi-state eeprom read and write circuits and techniques |
| US5065362A (en) * | 1989-06-02 | 1991-11-12 | Simtek Corporation | Non-volatile ram with integrated compact static ram load configuration |
| JPH0338067A (ja) * | 1989-07-05 | 1991-02-19 | Toshiba Corp | 不揮発性半導体メモリ装置 |
| US5172200A (en) * | 1990-01-12 | 1992-12-15 | Mitsubishi Denki Kabushiki Kaisha | MOS memory device having a LDD structure and a visor-like insulating layer |
| US5189640A (en) * | 1990-03-27 | 1993-02-23 | National Semiconductor Corporation | High speed, multi-port memory cell utilizable in a BICMOS memory array |
| JPH04123471A (ja) * | 1990-09-14 | 1992-04-23 | Oki Electric Ind Co Ltd | 半導体記憶装置のデータ書込みおよび消去方法 |
| US5280446A (en) * | 1990-09-20 | 1994-01-18 | Bright Microelectronics, Inc. | Flash eprom memory circuit having source side programming |
| US5355007A (en) * | 1990-11-23 | 1994-10-11 | Texas Instruments Incorporated | Devices for non-volatile memory, systems and methods |
| KR960002006B1 (ko) * | 1991-03-12 | 1996-02-09 | 가부시끼가이샤 도시바 | 2개의 기준 레벨을 사용하는 기록 검증 제어기를 갖는 전기적으로 소거 가능하고 프로그램 가능한 불휘발성 메모리 장치 |
| DE4121053C2 (de) * | 1991-06-26 | 1995-10-19 | Eurosil Electronic Gmbh | Speicherzelle mit Floating-Gate-Transistor |
| US5317179A (en) * | 1991-09-23 | 1994-05-31 | Integrated Silicon Solution, Inc. | Non-volatile semiconductor memory cell |
| JPH05109292A (ja) * | 1991-10-14 | 1993-04-30 | Toshiba Corp | 不揮発性半導体記憶装置 |
| US5220533A (en) * | 1991-11-06 | 1993-06-15 | Altera Corporation | Method and apparatus for preventing overerasure in a flash cell |
| KR950000273B1 (ko) * | 1992-02-21 | 1995-01-12 | 삼성전자 주식회사 | 불휘발성 반도체 메모리장치 및 그 최적화 기입방법 |
| JP3270765B2 (ja) * | 1992-03-03 | 2002-04-02 | ローム株式会社 | 不揮発性記憶素子 |
| US5353248A (en) * | 1992-04-14 | 1994-10-04 | Altera Corporation | EEPROM-backed FIFO memory |
| US5379253A (en) * | 1992-06-01 | 1995-01-03 | National Semiconductor Corporation | High density EEPROM cell array with novel programming scheme and method of manufacture |
| US5412238A (en) * | 1992-09-08 | 1995-05-02 | National Semiconductor Corporation | Source-coupling, split-gate, virtual ground flash EEPROM array |
| US5399917A (en) * | 1993-03-31 | 1995-03-21 | Intel Corporation | High voltage tolerant switch constructed for a low voltage CMOS process |
| US5460998A (en) * | 1995-03-17 | 1995-10-24 | Taiwan Semiconductor Manufacturing Company | Integrated P+ implant sequence in DPDM process for suppression of GIDL |
-
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-
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Also Published As
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