KR100293075B1 - 비휘발성메모리셀및그제조방법 - Google Patents

비휘발성메모리셀및그제조방법 Download PDF

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윌리엄 비. 켐플러
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Abstract

한 실시예에서 비휘발성 메모리 셀 구조물(10)은 반도체 기판(8)의 표면에 형성되고 채널 영역(21)과 분리된 고 농도로 도프된 소오스 영역(11) 및 드레인 영역(12)를 포함한다. 부동 게이트(13)은 채널 영역(21) 상에 형성되어 그와 절연되고 제어 게이트(14)는 부동 게이트(13) 상에 형성되어 그와 절연된다. 저 농도로 도프된 영역(20)이 소오스 영역(11)에 인접하게 부동 게이트(13) 하부의 채널 영역(21) 내에 형성된다. 저 농도로 도프된 영역(20)은 상기 기판(8)의 표면과 일정 간격 떨어져 있다. 다른 실시예 및 공정이 또한 기술되어 있다.

Description

비휘발성 메모리 셀 및 그 제조 방법
제1도는 셀 어레이의 개략도.
제2도는 종래의 셀의 단면도.
제3a도 및 제3b도는 본 발명에 따른 메모리 셀의 단면도.
제4도는 주입 에너지의 함수로서의 게이트 전류 및 판독 전류의 그래프.
제5a도 및 제5b도는 서로 다른 드레인 전압치에 대한 프로그래밍 특성을 도시한 도면.
제6도는 전형적인 셀의 워드 라인 스트레스 특성을 나타내는 그래프.
제7도는 전형적인 셀의 비트 라인 스트레스 특성을 나타내는 그래프.
제8도는 전형적인 셀의 판독 섭동 특성을 나타내는 그래프.
제9도는 전형적인 셀의 기입/삭제 내구성 특성을 나타내는 그래프.
제10a도 내지 제10e도는 제조 방법의 제1 실시예의 공정 단계를 도시한 도면.
제11a도 내지 제11e도는 제조 방법의 제2 실시예의 공정 단계를 도시한 도면.
〈도면의 주요부분에 대한 부호의 설명〉
8 : 반도체 기판 10 : 부동 게이트 트랜지스터
11 : 소스 12 : 드레인
13 : 부동 게이트 14 : 제어 게이트
21 : 채널 영역 22, 23 : 절연층
25 : 포켓 30, 31 : 레지스트층
32, 33 : 측벽 절연 영역
본 발명은 반도체 메모리에 관한 것으로 더 상세하게는 개선된 소스 측면 주입 메모리 셀 및 그의 제조 방법에 관한 것이다.
판독 전용 메모리 (ROM)는, 예를 들면, 프로그래밍 중에 금속 링크를 끊음(blow)으로써 데이타가 영구히 기억될 수 있는 형태의 메모리이다. 이러한 형태의 메모리는 통상적으로 프로그램된 내용을 판독하기 위해 특정 위치에서 액세스된다.
더 다양한 기능을 갖춘 ROM의 형태는 데이터를 기억시키기 위해 전기적으로 프로그램될 수 있는 전기적으로 프로그램가능한 판독 전용 메모리 (EPROM)이다. 이들 장치의 소정의 변형들은 데이타를 영구히 기억한다. 그러나 다른 것들은 자외선이나 전류에 의해 삭제될 수 있다.
EPROM 셀의 구조는 필드 효과 트랜지스터와 유사하지만, 부수적으로 트랜지스터의 게이트 도체와 도전 채널 사이에 부동 게이트를 포함한다. 요구되는 논리 상태를 기억하기 위해 프로그램되는 동안, 도전 채널 내를 흐르는 전자는 부동 게이트로 유인되어 그 곳에 트랩된다. 이런 상태는 트랜지스터의 임계(threshold) 전압을 상승시켜, 정상 판독 동작 전압에 응답하여 트랜지스터를 차단시킨다. 결과적으로, 상술한 바와 같이 프로그램된 트랜지스터 셀의 판독 동작 중에, 트랜지스터는 비도전 상태를 유지하므로 소스와 드레인 사이에 고 임피던스를 나타낸다. 한편, 프로그램되지 않은 셀은 정상 판독 동작 전압에 응답하여 도전 상태를 유지한다. 이런 방식으로, 메모리는 프로그램될 수 있다.
소스 측면 주입(SSI)은 핫 캐리어 및 유효 게이트 전류를 발생시키는데 매우 효과적인 매카니즘이다. SSI FAMOS(부동 게이트 애벌란시 금속 산화물 반도체) 셀은 일반적으로 도전율이 게이트 전압을 제어함으로써 쉽게 변조되지 않는 소스의 고 저항 영역으로 구성된다. 높은 게이트 바이어스 하에서, 높은 채널 전계영역이 높은 게이트 대 소스 전압에서 기인하는 높은 수직 전계와 함께 소스에 생성된다.
이상적인 SSI 셀은 낮은 드레인 바이어스와 높은 판독 전류 하에서 유효 게이트 전류의 특성을 나타내야만 한다. 그러나 이들 특성은 서로 보완적이지 않다.
다시 말하면, 한 성질을 향상시키면 그로인해 다른 성질이 저하된다. 그러므로, 셀에 있어서, 이들 특성들 각각이 최적화 될 수 있도록 하는 것이 요구된다.
이상적인 비휘발성 메모리 셀에 있어서는, 프로그램을 하는 동안 소스와 드레인 사이에 전류의 흐름이 전혀 없다. 그러나 현재의 셀에 있어서는, 프로그램을 하는 동안 소스로부터 드레인으로 전류가 흐르므로써 전력을 소모시킨다. 그러므로, 프로그램을 하는 동안 소스/드레인 전류의 양을 감소시키는 셀이 또한 요구된다.
따라서, 이들 문제점들의 일부 또는 전부를 극복하는 개선책이 요구되는 것이다.
이하에서 설명되는, 소스 측면 주입에 의해 프로그램되는 비휘발성 메모리셀의 장치 및 그의 제조 방법을 제공하는 본 발명에 의해 다른 목적 및 이점이 명백해지며, 이들은 본 발명에 의해 달성될 수 있다.
한 실시예에서, 비휘발성 메모리 셀 구조물은 반도체 기판의 표면에 형성되고 p도핑된 채널 영역에 의해 분리되는 고 농도로 n도핑된 소스 및 드레인 영역을 포함한다. 채널 영역 상에 부동 게이트가 형성되어 채널 영역과 절연되고, 부동 게이트 상에 제어 게이트가 형성되어 부동 게이트가 절연된다. 소스 영역과 인접하게, 부동 게이트 하부의 채널 내에 저 농도로 도핑된 영역이 형성된다. 이 저 농도로 도핑된 영역은 상기 기판과 일정 간격 떨어져 있다.
본 발명의 한 이점은 역모드로 판독할 때, 즉 소스가 높게 바이어스되고 드레인이 접지되어 있을 때, 종래의 SSI 셀보다 더 높은 판독 전류를 제공하는 것이다.
본 발명의 다른 이점은 전류의 흐름이 표면으로부터 내부로 향하기 때문에 셀이 판독 섭동에 대해 더 큰 저항을 갖는다는 것이다.
본 발명의 또 다른 이점은 전류의 흐름이 소스의 단부에서 게이트에 평행하기보다는 오히려 게이트에 수직인 성분을 갖기 때문에 게이트 주입 효율이 더 크다는 것이다.
부수적으로, 프로그램을 하는 동안의 소스와 드레인 사이의 전류는 종래의 EPROM 셀보다 상당히 낮다. 더 적은량이 불필요하게 소모되기 때문에, 이것은 저전력 응용 분야 즉, 배터리 동작 시스템의 중요한 이점이 된다.
이하 동일 소자에 동일한 참조 번호를 사용한 첨부 도면을 참조하여 본 발명에 대해 상세히 기술하고자 한다. 이하의 상세한 설명은 이에 국한시키고자 하는 의도가 아니며, 예시적으로 기술된 것이다. 이하의 설명이 제시하는 관점에서 본 발명의 다른 실시예들도 본 분야의 기술에 숙련된 사람들에게는 명백한 것이다.
이하는 본 발명의 장치 및 방법에 관한 설명이다. 양호한 어레이가 먼저 설명된다. 다음으로, 종래 기술의 소스 측면 주입 셀이 간단하게 설명되고 이어서 양호한 실시예의 셀이 설명된다. 몇가지의 실행 특성이 설명되고, 마지막으로 제조방법의 실시예가 설명된다.
제1도를 참조하면, 한 실시예를 따르는 메모리 셀 어레이가 도시되어 있다. 각 셀은 소스(11), 드레이(12) 부동 게이트(13) 및 제어 게이트(14)가 있는 부동 게이트 트랜지스터(10)이다. 한 행 내의 셀들의 모든 제어 게이트들(14)이 1개의 행 어드레스 라인(15)에 접속되고, 모든 행 어드레스 라인(15)은 1개의 행 디코더(16)에 접속된다. 한 열 내에 있는 셀들의 모든 소스 및 드레인 전극(11 및 12)는 1개의 열 라인(17)에 접속되고, 소스 및 드레인 열 라인들(17)은 각 단부에서 열 디코더(18)에 접속된다.
기입 또는 프로그램 모드에서, 열 디코더는 라인(19c)의 열 어드레스와 "0"또는 "1"데이터 입력에 응답하여, 드레인 열 라인(17)에 고 전압(즉, 약 3V 내지 5V)을 인가하거나 각 소스 열 라인 (17)에 선택적으로 저 전압(즉, 공정에 따라 접지 전압 또는 VSS, 또는 VBB)을 인가하는 기능을 한다. 기입 또는 프로그램 동작을 위해, 행 디코더(16)는 라인(19R)의 행 어드레스에 응답하여 행 라인(15)의 각각에고 전압(VP) 또는 저 전압(VSS) 또는 접지 전압을 인가하는 기능을 한다. 어레이는 공지된 판독 기술을 사용하여 판독될 수 있다.
셀은 열 라인(17)을 경유하여 드레인(12)에 5V가 인가되는 동안 행 라인을 경유하여 게이트(14)에 -11V를 인가함으로써 삭제된다. 전형적으로, 기입은 소스에서 일어나고 삭제는 플래쉬 응용을 위해 드레인에서 일어난다.
이제 제2도를 참조하면, 제2도에는 종래의 소스 측면 주입(SSI) 셀이 도시되어 있다. SSI 셀의 한예가 계류중인 특허 출원 제723,700호에 제시되어 있다. 고농도로 도핑된 소스(111) 및 드레인(112) 영역이 반도체 기판(108)의 표면에 형성되어 채널 영역(121)에 의해 서로 분리된다. 채널 영역 상에 형성되어 채널 영역(121)과 전기적으로 절연된 것이 부동 게이트(113)이고 부동 게이트 상에 형성되어 부동 게이트(113)와 전기적으로 절연된 것이 제어 게이트(114)이다.
제2도의 SSI 셀은 또한 저 농도로 도핑된 겹치지 않는 소스 영역(120)을 포함한다. 저 농도로 도핑된 소스 영역 (120)의 폭은 제조 공정 중에 사용되는 측벽스페이서(도시되지 않음)에 의해 결정된다. 이 저 농도로 도핑된 소스 영역(120)의 주입 도즈량은 프로그래밍 게이트 전류와 판독 전류 사이의 트레이드 오프(trade off)를 결정한다.
이제 제3a도를 참조하면, 본 명세서에 기술되는 발명의 양호한 실시예의 단면도가 도시되어 있다. 때로 상부 주입 셀(Upside Injection Cell) 또는 USI라 불리는 비휘발성 메모리 셀(10)은 표면 상에 형성된 도핑된 소스 영역(11) 및 도핑된 드레인 영역(12)이 있는 반도체 기판(8)을 포함한다. 일반적인 실시예에서, 기판(8)은 P-형 실리콘으로 구성되고, 소스 및 드레인 영역(11 및 12)은 n+형으로 도핑된 실리콘이다. n-형 기판에 형성된 p-형 소스 및 드레인으로 p- 채널 장치를 갖도록 하는 것도 가능하다. 소스(11) 및 드레인(12)은 장치가 동작하는 동안 전류의 통로로서 작동하는 채널 영역(21)에 의해 분리된다. 전형적인 소스/드레인 도핑 농도는 현 기술 분야에서 널리 공지되어 있다.
도전성 부동 게이트(13)는 채널 영역(21) 상에 형성된다. 이 부동 게이트(13)는 전형적으로 폴리실리콘으로 구성된다. 전형적으로 이산화실리콘과 같은 산화물인 절연층(22)이 부동 게이트(13)를 채널 영역(21)과 분리시킨다. 절연층(22)은 전형적으로 플래쉬 EPROM의 경우에 80 내지 120Å 두께이고 UV 삭제가능 EPROM의 경우에는 80 내지 200Å 두께이다.
전형적으로 폴리실리콘으로 구성되는 도전성 제어 게이트(14)는 부동 게이트 (13)상에 형성된다. 제어 게이트(13)은 절연층(23)에 의해 부동 게이트(13)과 분리된다. 절연층(23)은 예를 들면 산화물층(즉, 이산화실리콘층) 산화물/질화물층, 또는 산화물/질화물/산화물층일 수 있다.
소스 영역(11)은 기판(8)의 상부 표면(24)과 수직으로 일정 간격 떨어져 있는 저농도로 도핑된 부분(20)을 포함한다. 본질적으로, 겹치지 않는 소스 영역(20)은 수직 방향으로 구현된다. 결과적으로, 채널 전류 통로는 소스 영역(11) 내에 수직성분을 갖는다. 소스 영역(11)에서 발생된 핫 전자가 이미 수직 성분을 갖고 있어 리디렉션(re-direction) 충돌을 겪을 필요가 없기 때문에 상술한 특징은 프로그래밍 전류량을 증가시킨다.
제3b도는 다른 실시예의 셀을 도시한다. 제3b도에 도시된 것은 소스 주입주위에 p형 포켓(25)을 포함하는 n형-채널 메모리 셀이다. 예를 들면, p형 포켓(25)은 1000℃에서 10분 동안 1013내지 1014㎝-2의 도즈량으로 붕소 이온으로 도핑된다. p형 포켓의 목적은 저 농도로 도핑된 영역(20)과 부동 게이트(13) 사이의 영역에서 채널 영역(21) 내의 전압 강하를 유지시키기 위한 것이다. 물론, p- 채널 장치의 경우에는 모든 도핑 도전형이 역전되어야 한다.
한 실시예에서, 최적의 소스 프로필은 매립된 소스 LDD(저 농도로 도핑된 소스 영역 ; 20)에 대해 300 KeV 비소의 경우 3.5 x 1013㎝-2로 결정된다. 일반적으로, 소스 LDD(20) 내의 도핑 농도는 1013㎝-2내지 1014㎝-2의 범위이다.
상기 셀은 종래 기술에 의한 셀 이상의 많은 이점을 갖는다. 첫째로, 역판독모드에서, 즉 소스(11)가 높게 바이어스되고 드레인(12)이 접지될 때, 전형적인 SSI셀에서보다 높은 판독 전류가 흐른다. 이 판독 전류는 장치의 속도를 증가시킨다.
한 예로서, 제4도는 소스 LDD영역(20)의 에너지(이 경우에는 특별히 3.5 x 1013㎝-2의 도즈량에 대한 비소 주입 에너지인 에너지 최고점을 제외하고는 2 x 1013㎝-2의 도즈량에 대한 인 주입 에너지)의 함수로서 게이트 전류 및 판독 전류를 도시한다. 이 도면은 게이트 전류와 판독 전류 사이의 트레이드 오프를 도시한다.
USI 셀의 프로그래밍 특성이 제5도에 도시되어 있는데, 제5a도는 5.0V의 드레인 전압(VD)의 특성을 도시하고 제5b도는 3.3V의 드레인 전압(VD)의 특성을 도시한다. 도핑 농도에 좌우되는 임계 전압(VT)의 그래프는 시간의 함수로서 작성된다. 3개의 곡선은 다양한 게이트 전압(VG)에 대해 도시된 것이다.
제6도는 전형적인 USI 셀의 워드 라인 스트레스 특성을 도시한다. 워드 라인 스트레스 면역성은 프로그램을 하는 동안 비트 라인 펄스와 워드 라인 펄스의 겹침을 최소화함으로써 향상될 수 있다. 프로그래밍을 하기 위한 게이트 전압은 FAMOS 채널 길이를 스케일링함으로써 또한 낮춰질 수 있다. 이 것은 또한 프로그램되지 않은 셀 상의 워드 라인 스트레스를 완화시킨다.
이들 소스 측면 주입 셀에 대한 비트 라인 스트레스 특성이 제7도에 도시되어 있다. 도시된 바와 같이, 드레인 프로필이 핫 캐리어 발생을 위한 설계를 필요로 하지 않기 때문에 통상적인 셀보다 특성이 개선될 수 있다. 실제로 플래쉬 EPROM 응용에 있어서, 드레인 주입은 삭제 동작 중 전자가 부동 게이트로부터 역으로 터널링을 하도록 하기 위해 사용된다.
제8도는 전형적인 USI 셀의 판독 섭동 특성을 도시한다. 이 도면은 이들 셀들이 소스로부터의 판독을 위한 적절한 판독 섭동 여분(margim) 이상을 나타냄을 보여준다.
이들 셀에 대한 기입/삭제 내구성 특성은 제9도에 도시된다. 도시된 바와 같이, 다수의 삭제가 장치의 상당한 열하 없이 실행되기 때문에 이들 셀은 플래쉬 EPROM에 응용될 수 있다.
이제 공정 흐름에 대한 2가지 예가 설명된다. 본 분야에서 공지된 바와 같이, 다수의 변형이 가능하며, 이하에 설명되는 실시예는 제한하고자 하는 의도가 아니며 단지 한 예로서 제시되는 것이다.
이제 단일 셀의 제조 공정을 도시하는 제10a도를 참조하면, 이를 통해 게이트 스택이 형성된다. 먼저, 절연층(24)이 기판(8) 상에 형성된다. 절연층을 형성하는 한 방법은 예를 들면, 산화물을 열 성장시키는 것이다. 기판(8)의 표면은 절연층(24)을 형성시키기 전에 주어진 도핑 농도로 도핑될 수 있다. 다음으로, 도전층(13)이 절연층(24)상에 형성된다. 도전층(13)은 부동 게이트가 된다. 예를 들면, 도전층(13)의 형성 단계는 폴리실리콘의 침착 및 도핑 또는 원상태(in-situ) 침착 단계를 포함한다.
다음으로, 절연층(23)이 도전층(13) 상에 형성된다. 층(23)은 다중층을 포함한다. 예를 들면, 층(23)은 질화물층 하부에 형성된 산화물층을 포함한다. 다음 공정 단계로 절연층(23) 상에 제어 게이트용의 도전층(14)을 형성하는 단계가 이어진다.
스택층(14, 23, 13 및 24)은 요구되는 게이트 스택을 형성하기 위해 패턴화되고 에칭된다. 메모리 어레이의 형성은 본 분야에서는 공지되어 있다.
침착, 도핑 및 에칭에 사용될 수 있는 기술은 현 기술에서 공지되어 있으며, 엄밀하게는 선택에 의한 것이다.
제10b도를 참조하면, 저 농도로 도핑된 영역(20)을 형성하기 위해 제1주입이 실행된다. 주입이 고 에너지로, 예를 들어 인의 경우엔 전형적으로 약 100 내지 200 KeV 또는 비소의 경우엔 약 200 내지 400 KeV에서 행해지면, 역행 소스 프로필이 발생된다. 안티몬과 같은 다른 도펀트가 사용될 수도 있다. p-채널 셀이 구성된다면, 적절한 p형 도펀트가 사용될 것이다.
(제3b도와 관련하여 설명된) 소스 드레인의 역 도전형의 포켓 영역(도시되지 않음)이 요구되면, 이것은 상술한 주입전에 형성된다. 그 다음 불순물을 게이트 스택 하부로 확산시키도록 어닐링 단계가 포함될 수 있다.
다음으로 제10c도를 참조하면, 레지스트층(30)이 제조되는 장치의 소스측 상에 형성된다. 이 레지스트층(30)은 드레인 형성 중에 저 농도로 도핑된 영역을 보호한다. 드레인은 전형적으로 비소 및/또는 인과 같은 불순물을 주입시키므로써 형성된다. 확산 공정이 또한 사용될 수 있다. 레지스트층(30)은 드레인 형성 단계의 종료 후에 제거된다.
측벽 절연 영역(32 및 33)은 제10d도에 도시된 바와 같이 게이트 스택에 인접하여 부분적으로 소스 드레인 영역 상에 형성된다. 측벽 절연 영역(32 및 33)은 전형적으로 이산화 실리콘과 같은 침착된 산화물이다. 측벽 산화물의 폭은 저 농도로 도핑된 영역(20)의 요구되는 길이에 따라 결정된다.
다음으로 제10e도를 참조하면, 소스(11) 및 드레인(12)가 생성된다. 소스/드레인 형성은 본 분야에서 공지된 확산 또는 주입에 의해 행해진다. 소스(11) 및 드레인(12)에 대해 독립적인 도핑 농도가 요구되면, 드레인(12)은 도핑 공정 중에 마스크가 제거된다.
측벽 절연 영역(32 및 33)이 요구되지 않으면, 제3도에 도시된 것과 같은 구조가 되도록 이들 영역이 제거된다.
선택적인 제조 공정이 제11a도 내지 11e도에 도시된다. 먼저 제11a도를 참조하면, 게이트 스택이 제10a도와 관련하여 설명된 바와 같이 형성된다. 그 다음에 레지스트층(30)이 제11b도에 도시된 바와 같이 스택 영역의 한쪽 면 상에 형성된다.
그 다음에 소스 영역의 저 농도로 도핑된 부분(20)이 제10b도와 관련하여 상술된 바와 같이 형성된다. 그리고 레지스트층(30)이 제거되고 레지스트층(31)이 게이트 스택의 소스측 상에 형성된다. 이 레지스트층(31)은 드레인 형성 중에 소스영역의 도핑을 방지한다.
제11c도에 도시된 바와 같이, 드레인 영역(12)이 주입 또는 다른 도핑 기술에 의해 형성된다. 소스 영역은 이 도핑 공정에 의해 영향을 받지 않는다.
이제 제11d도를 참조하면, 측벽 절연 영역(32 및 33)은 제10d도와 관련하여 상술한 바와 같이 형성된다. 그 다음 소스가 제10e도와 관련하여 상술되고 제11e도에 도시된 바와 같이 형성된다.
또한 셀을 형성하기 위해 다른 방법이 사용될 수 있다. 예를 들면, 선택적인 에피택셜 침착 공정이 매립 LDD 구조물을 형성하기 위해 사용될 수도 있다.
본 발명이 제시된 실시예와 관련되어 설명되었지만, 이는 제한하고자 하는 의도가 아니다. 본 분야의 숙련된 기술자들은 첨부한 특허 청구 범위에 의해 정해진 본 발명의 범위를 벗어나지 않고서 본 발명을 여러 가지 형태로 변형시킬 수 있다.

Claims (22)

  1. 반도체 기판의 표면에 형성되고 p-도핑된 채널 영역에 의해 분리된 고농도로 n-도핑된 소스와 드레인 영역; 상기 채널 영역으로부터 절연되고 그 위에 형성된 부동 게이트; 상기 부동 게이트로부터 절연되고 그 위에 형성된 제어 게이트; 상기 부동 게이트 바로 아래에 상기 소스 영역과 인접하여 상기 채널 영역에 형성되고, 상기 기판의 표면으로부터 떨어져 있는 저농도로 도핑된 영역을 포함하여 구성되는 것을 특징으로 하는 비휘발성 메모리 셀 구조물.
  2. 제1항에 있어서, 상기 소스 및 드레인 영역과 상기 저 농도로 도핑된 영역이 n형으로 도핑된 실리콘이고 상기 채널 영역이 p형으로 도핑된 실리콘인 것을 특징으로 하는 구조물.
  3. 제2항에 있어서, 상기 소스 및 드레인 영역이 비소로 도핑되는 것을 특징으로 하는 구조물.
  4. 제2항에 있어서, 상기 소스 및 드레인 영역이 인으로 도핑되는 것을 특징으로 하는 구조물.
  5. 제1항에 있어서, 상기 저 농도로 도핑된 영역이 약 1013내지 1014㎝-2사이의 농도로 도핑되는 것을 특징으로 하는 구조물.
  6. 제1항에 있어서, 상기 저 농도로 도핑된 영역이 비소 및 인으로 도핑되는 것을 특징으로 하는 구조물.
  7. 제1항에 있어서, 상기 셀이 셀 어레이 중 하나의 셀인 것을 특징으로 하는 구조물.
  8. 제1항에 있어서, 상기 소스 및 드레인 영역의 도전형과 반대인 도전형의 포켓 영역을 더 포함하되, 상기 포켓 영역이 상기 소스 영역과 상기 채널 영역 사이에 형성되는 것을 특징으로 하는 구조물.
  9. 반도체 기판 내의 채널 영역 상에 절연되게 배치된 부동 게이트 및 상기 부동 게이트 상에 절연되게 배치된 제어 게이트를 포함하는 게이트 스택을 상기 반도체 기판의 표면 상에 형성되는 단계, 상기 기판의 표면과 일정 간격 떨어져 있고 최소한 일부분이 상기 게이트 스택 하부에 존재하는 저 농도로 도핑된 영역을 상기 게이트 스택에 인접하게 형성하는 단계, 게이트 스택을 중심으로 상기 저 농도로 도핑된 영역의 반대측 상에 드레인영역을 형성하는 단계, 상기 게이트 스택 상에 측벽 절연체를 형성하는 단계 및 주 소스 영역이 상기 게이트 스택 하에 놓이지 않도록 게이트 스택의 저 농도로 도핑된 영역측 상에 주 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치를 형성하는 방법.
  10. 제9항에 있어서, 상기 부동 게이트 및 상기 제어 게이트가 폴리실리콘을 침착하므로써 형성되는 것을 특징으로 하는 방법.
  11. 제9항에 있어서, 상기 부동 게이트가 산화물에 의해 상기 채널과 절연되고 제어 게이트가 산화물/질화물/산화물층에 의해 상기 부동 게이트와 절연되는 것을 특징으로 하는 방법.
  12. 제9항에 있어서, 상기 저 농도로 도핑된 영역을 형성하는 단계가 불순물 주입 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 불순물이 비소를 포함하는 것을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 불순물이 인을 포함하는 것을 특징으로 하는 방법.
  15. 반도체 기판 내의 채널 영역 상에 절연되게 배치된 부동 게이트 및 상기 부동 게이트 상에 절연되게 배치된 제어 게이트를 포함하는 게이트 스택을 상기 반도체 기판의 표면에 형성하는 단계, 상기 기판의 표면과 일정 간격 떨어져 있고 최소한 일부분이 상기 게이트 스택 하부에 존재하는 제1 및 제2 도핑 영역을 각각 상기 게이트 스택의 양측에 형성하는 단계, 상기 게이트 스택의 상기 제2 도핑 영역측 상에 드레인 영역을 형성하는 단계, 상기 게이트 스택 상에 측벽 절연체를 형성하는 단계 및 주 소스 영역이 상기 게이트 스택 하에 놓이지 않도록 게이트 스택의 제1 도핑 영역측 상에 주 소스 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치를 형성하는 방법.
  16. 제15항에 있어서, 상기 부동 게이트 및 상기 제어 게이트가 폴리실리콘을 침착함으로써 형성되는 것을 특징으로 하는 방법.
  17. 제15항에 있어서, 상기 부동 게이트가 산화물에 의해 상기 채널과 절연되고 제어 게이트가 산화물/질화물/산화물층에 의해 상기 부동 게이트와 절연되는 것을 특징으로 하는 방법.
  18. 제15항에 있어서, 상기 저 농도로 도핑된 영역을 형성하는 단계가 불순물 주입 단계를 포함하는 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 불순물이 비소를 포함하는 것을 특징으로 하는 방법.
  20. 제19항에 있어서, 상기 비소가 약 200 내지 400 KeV의 에너지로 주입되는 것을 특징으로 하는 방법.
  21. 제18항에 있어서, 상기 불순물이 인을 포함하는 것을 특징으로 하는 방법.
  22. 제21항에 있어서, 상기 인이 약 100 내지 200 KeV의 에너지로 주입되는 것을 특징으로 하는 방법.
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