JPH06169091A - 不揮発性メモリセル - Google Patents

不揮発性メモリセル

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JPH06169091A
JPH06169091A JP4198704A JP19870492A JPH06169091A JP H06169091 A JPH06169091 A JP H06169091A JP 4198704 A JP4198704 A JP 4198704A JP 19870492 A JP19870492 A JP 19870492A JP H06169091 A JPH06169091 A JP H06169091A
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JP
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floating gate
source
gate
drain
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JP4198704A
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English (en)
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Gill Manzur
ジル マンザー
Rana Lahiry
ラヒリィ ランナ
Cetin Kaya
カヤ セティン
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Texas Instruments Inc
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Texas Instruments Inc
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
    • H01L29/7885—Hot carrier injection from the channel
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

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Abstract

(57)【要約】 【目的】 ＥＥＰＲＯＭをソース領域から離れた位置で
プログラムできる構造とし、プログラミング、消去の両
機能を最適化する。 【構成】 高濃度でドープされ、チャネル領域１６によ
り分離され、厚い酸化膜３６によりフローティングゲー
ト１８および制御ゲート２２から絶縁されたソース１
２、ドレイン１４と、前記チャネル領域１６のソース１
２に近い部分に形成され、かつ絶縁されたフローティン
グゲート１８と、フローティングゲート１８とチャネル
領域１６の残りの部分に形成され、かつ絶縁された制御
ゲート２２を有するメモリセルは、ソース電圧ＶS とド
レイン電圧ＶD とゲート電圧ＶG を該当電極へ印加する
と、チャネル領域１６の残り部分に反転領域１５が形成
され、ソース接合から離れた側で電子が注入されフロー
ティングゲートが充電されてプログラムされる。フロー
ティングゲートに自己整列したソース接合は消去動作の
効率を高めるため傾斜形接合となっている。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は一般的に半導体装置に関
し、特に不揮発性メモリセル並びにその形成方法と使用
方法に関する。
【０００２】
【従来の技術】読み出し専用メモリ（ＲＯＭ）はメモリ
のひとつの種類であって、例えば、ＲＯＭをプログラム
するときに金属接続部を吹き飛ばすことによりＲＯＭの
内部にデータが永続的に格納される。この種のメモリは
プログラムされた内容を読むために特定の場所をアクセ
スできるようになっている。更に汎用形のＲＯＭは、プ
ログラマブル読み出し専用メモリ（ＰＲＯＭ）であっ
て、このＰＲＯＭはデータを格納するために電気的にプ
ログラムすることができる。これらＰＲＯＭのあるもの
はデータを永続的に格納するが、他のＰＲＯＭでは紫外
線光或いは電流によってデータを消去することができ
る。
【０００３】フローティングゲートＥＥＰＲＯＭ（Ｅｌ
ｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ Ｐｒｏｇｒ
ａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ：
電気的に消去可能プログラマブル読み出し専用メモリ）
セルは電界効果トランジスタを使用したメモリセルに似
ているが、電界効果トランジスタの制御ゲートと導電チ
ャネルの中間に、更にひとつのフローティングゲートを
含んでいる。プログラミングにホットエレクトロンを注
入することを採用しているフラッシュＥＥＰＲＯＭの場
合、チャネルホットエレクトロン並びに電子なだれ注入
エレクトロンがフローティングゲートに注入されてその
中にトラップされる。この状態になるとセルの閾値電圧
が高くなるため、通常の読み出し動作電圧に対してこの
セルは遮断状態となる。このため、そのようにプログラ
ムされたセルの読み出し中は、当該セルは非導通（例え
ば、「０」の状態）となっている。一方、プログラムさ
れていないセルは通常の読み出し動作電圧に対して導通
（例えば、「１」の状態）となっている。このようにし
て、メモリをプログラムすることができる。
【０００４】プログラミング容易性が増強されたＰＲＯ
Ｍを実現するためには、階段状接合が望ましい。逆に、
消去容易性を増強するためには傾斜形接合が必要であ
る。これらの基準を満足させるためには、セルはひとつ
の接合（例えば、ドレイン／チャネル接合）でプログラ
ムされ、もうひとつの接合（例えば、ソース／チャネル
接合）で消去されるようにしてもよい。
【０００５】Ｇ．サマカイサ（Ｇ．Ｓａｍａｃｈｉｓ
ａ）ほかにより、「二重多結晶シリコン技術を使用した
１２８Ｋ フラッシュＥＥＰＲＯＭ：原題名 Ａ １２
８ＫＦｌａｓｈ ＥＥＰＲＯＭ Ｕｓｉｎｇ Ｄｏｕｂ
ｌｅ Ｐｏｌｙｓｉｌｉｃｏｎ Ｔｅｃｈｎｏｌｏｇ
ｙ」（ＩＳＳＣＣ １９８７，ｐ．７６）の中で、ＥＥ
ＰＲＯＭ用の分割ゲート（ｓｐｌｉｔ−ｇａｔｅ）セル
が説明されている。このメモリセルでは、フローティン
グゲートはチャネルのほんの僅かの部分に重なっている
だけであり、制御ゲートはフローティングゲートとチャ
ネルの残りの部分の双方に重なっている。換言すれば、
ソースとドレインの間に直列に２個のトランジスタがあ
ることになる。
【０００６】
【発明が解決しようとする課題】ＥＥＰＲＯＭはプログ
ラミングと消去が同程度に最適化されていなければなら
ない。ＥＥＰＲＯＭのプログラミングには階段状接合が
必要であり、これによってチャネルホットエレクトロン
の注入が最適化される。一方、消去機能には、フローテ
ィングゲートの下に重なるある量のｎ＋領域を有する傾
斜形接合が必要である。しかし、先の分割ゲート構造の
場合は、ただひとつの接合があって、この接合がプログ
ラミングと消去の双方に使用される。プログラミングは
階段状接合を必要とし、消去は傾斜形接合を必要として
いる以上、ふたつの相反する要求条件があることになる
が、ＥＥＰＲＯＭを動作させるためには先行技術による
分割ゲート構造でこの要求条件の解決をはからなければ
ならない。これらの矛盾する要求条件はセルのプログラ
ミング特性と消去特性の双方にたいしてきわめて貧弱な
トレードオフを与えることになるが、それは、接合が傾
斜形でも階段状でもなくむしろその中間ぐらいにつくら
れるからである。
【０００７】したがって、すべての或いはいくつかの上
記問題を克服する改善方法の提案が待ち望まれているの
である。
【０００８】
【課題を解決する手段】本発明は不揮発性メモリセル並
びにそれの製造方法と使用方法を説明しているが、ほか
にもある多くの目的と利点を明らかにし、その一部を以
下に示し達成方法を説明する。
【０００９】不揮発性メモリセルには高濃度でドープさ
れたソース領域とドレイン領域とがあり、これら領域は
チャネル領域により分離されている。フローティングゲ
ートは前記ソースに隣接する前記チャネル領域の一部の
上に形成され前記チャネル領域の一部から絶縁されてお
り、制御ゲートはフローティングゲートとチャネル領域
の残り部分の上に形成されフローティングゲートおよび
チャネル領域の残り部分から絶縁されている。フローテ
ィングゲート構造のチャネル長は、フローティングゲー
ト層と、フローティングゲートに対して自己整列して打
ち込まれたソースとにより決定される。該ソース接合は
セルの消去機能を最適化するために傾斜形接合とされて
いる。ドレイン接合もまたセルのプログラミングに悪影
響を与えることなく傾斜形接合とされている。ソース領
域とドレイン領域は制御ゲートの下に埋め込まれ厚い絶
縁物により制御ゲートから絶縁されている。ソース／ド
レイン領域が埋め込まれているため、セルを無接点アレ
イに集積することが可能である。
【００１０】ソース領域にソース電圧を、制御ゲートに
ゲート電圧を加えることによってセルをプログラムする
ことができる。ドレインの延長である反転領域がドレイ
ンとフローティングゲートの間に形成され、フローティ
ングゲートのソースから遠いほうの端点に近い、セルの
中央からフローティングゲートへ電子が注入されるよう
にドレイン電圧がドレイン領域に加えられる。
【００１１】本発明の優れている点は次の通りである。
即ち、この分割ゲートセルでは、消去並びにプログラミ
ング機能が別々の領域で行われるため、各領域は特定機
能に対して独立に最適化されるということである。一
方、先行技術ではプログラミングと消去の双方に対して
ひとつの接合を使用している。したがって、接合を双方
に使用している以上、ひとつの接合をそれぞれの機能に
適合させることはできないのである。
【００１２】別の利点として、セルの寿命と書き込み／
消去の耐久力が増加したことが挙げられるが、これは各
接合が特定のタスクに合わせて最適化されているからで
ある。更に、傾斜形接合上でセルが読み出されるため、
読み出し妨害（ｒｅａｌ ｄｉｓｔｕｒｂ）が最小化さ
れる。パスゲートチャネル酸化膜とドレイン接合は最適
化することができてプログラム特性或いは消去特性に影
響を与えること無く読み出し妨害を回避することができ
る。言い替えると、読み出し動作中にチャネルホットエ
レクトロンがパスゲートへ注入されることを最小にする
ことができる。このことはメモリセルに於ける非常に興
味深い特質である。
【００１３】本発明に関する更に別の優れた点は次の通
りである。即ち、ドレイン接合がフローティングゲート
構造から離れているため、プログラミング中のドレイン
妨害（ｄｒａｉｎ ｄｉｓｔｕｒｂ）が回避される。パ
スゲートチャネル酸化膜はＦＡＭＯＳ（Ｆｌｏａｔｉｎ
ｇ ｇａｔｅ Ａｖａｌａｎｃｈｅ Ｍｅｔａｌ Ｏｘ
ｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ゲート酸化膜よ
りも厚く作ることができ、またドレイン接合は傾斜形と
することができドレイン接合とフィールド間のブレーク
ダウン電圧が改善されることになる。これらの特徴によ
りドレインによるＦＡＭＯＳの活性化が最小化される。
【００１４】
【実施例】本発明に関する上記特徴は、添付の図面に関
連して以下の説明を検討することにより一層明瞭に理解
されるであろう。また、ここに開示する好適実施例の製
造方法と使用方法を以下詳細に説明する。しかしなが
ら、ここで評価されなければならないことは、本発明が
多くの利用可能な創造的アイデアを提供しており、この
アイデアに基づいて、広範囲かつ特定の論理によって実
施形態が作り出されるということである。説明する特定
の実施例は、本発明を具現化し使用する特定の方法を図
示したものに過ぎず、本発明の範囲を限定するものでは
ない。
【００１５】以下に述べることは、本発明による装置、
製造方法並びに使用方法の説明である。先ず好適実施例
を説明し、続いて改造例を説明する。次に本発明の使用
方法を説明し、最後に典型的な製造方法を説明する。
【００１６】図１は、制御ゲートを通りかつ平行な断面
図が示す。分割ゲートメモリセル８は半導体基板１０か
ら構成され、この半導体基板１０の表面にはドープされ
たソース領域１２とドレイン領域１４がそれぞれ形成さ
れている。ひとつの共通な実施例では、この基板１０は
Ｐ形シリコンから構成され、ソース領域１２およびドレ
イン領域１４はｎ＋がドープされたシリコンである。
【００１７】ソース１２およびドレイン１４はチャネル
領域１６により分離されている。ソース／ドレインの代
表的なドーピング濃度は現在の技術では周知されてい
る。ソース／チャネル接合１５は階段状接合もしくは傾
斜形接合のいずれでも良い。
【００１８】導電性フローティングゲート１８は、チャ
ネル領域のうち、ソース１２に隣接した第１の部分のチ
ャネル領域１６ａの上に形成される。このフローティン
グゲート１８は、例えば、多結晶シリコン（ｐｏｌｙｓ
ｉｌｉｃｏｎ）で構成されるため、しばしばＰｏｌｙ１
と呼ばれる。絶縁層２０は普通２酸化シリコンのような
酸化膜であって、フローティングゲート１８をチャネル
領域１６ａから分離している。絶縁層２０はしばしばＦ
ＡＭＯＳゲート酸化膜と呼ばれ、フラッシュＥＰＲＯＭ
には普通８０Åから１２０Åの厚さであり、紫外線消去
形のＥＰＲＯＭには８０Åから３００Åの厚さとするこ
とができる。
【００１９】導電性制御ゲート（或いはパスゲート）は
普通多結晶シリコンを有しているため、しばしばＰｏｌ
ｙ２と呼称されるが、フローティングゲート１８の上並
びに残り部分のチャネル領域１６ｂの上に形成される。
この残りの部分のチャネル領域１６ｂとは、チャネル領
域１６ｂのうち制御ゲート２２の下にあるがフローティ
ングゲート１８の下にはない部分である。制御ゲート２
２は絶縁層２４によりフローティングゲートから分離さ
れており、制御ゲート２２はチャネル領域の残りの部分
から絶縁層２６によって分離されている。絶縁層２６は
しばしばパストランジスタゲート酸化膜と呼称されてい
て、例えば約１００Åから５００Åの厚さである。制御
ゲート２２の下のパストランジスタゲート酸化膜２６の
厚さは、フローティングゲート１８の下のＦＡＭＯＳ酸
化膜２０の厚さよりも大きくて良い。
【００２０】ソース領域１２は、製造の際にフローティ
ングゲートに対して自己整列（ｓｅｌｆａｌｉｎｇｅ
ｄ）が行われる。その後の不純物の拡散によりソース１
２はフローティングゲート１８の下に離間しておかれ
る。ソース１２およびドレイン１４は制御ゲートの下部
に埋め込まれ、それぞれ厚い絶縁層３６および３４によ
って制御ゲートから絶縁される。厚い絶縁層３４（３
６）は普通２酸化シリコンのような酸化膜から成ってい
て、例えば、約１５００Åから５０００Åの厚さであ
る。フローティングゲート１８に対してソース１２が自
己整列することは、フローティングゲート構造のチャネ
ル長がこの工程で決定されるのであるから、利点のひと
つである。
【００２１】メモリセル８の書き込み特性を最適化する
ためには、チャネル領域１６をドープすることが望まし
い。特に、参照のためにここに組み入れた係属出願であ
る米国出願番号第６４１，９５２号（ＴＩ−１５２６
２）で説明されているとおり、パスゲート酸化膜２６の
下の領域のドーピング濃度をＦＡＭＯＳ酸化膜２０の下
の領域の濃度よりも高くすることが望ましい。パスゲー
ト酸化膜２６の下のチャネル領域１６ｂの平均ドーピン
グ濃度の一例は約１×１０17ｃｍ-3と４×１０17ｃｍ-3
の中間にあるが、ＦＡＭＯＳ酸化膜２０の下のチャネル
領域１６ａは約６×１０16ｃｍ-3と２×１０17ｃｍ-3の
中間にある。
【００２２】上述のメモリセルの一例は、それぞれｎ＋
がドープされたソース領域１２とドレイン領域１４とと
もに、ボロンがドープされたシリコンチャネル１６を有
するであろう。これらの領域に対するドーピング濃度は
周知である。好適実施例に於いては、２０００Åの多結
晶シリコン・フローティングゲート１８が１００ÅのＦ
ＡＭＯＳ酸化膜２０の上に形成されている。３０００Å
の制御ゲートは２００Åから４００Åのパスゲート酸化
膜２６の上に形成され、絶縁層２４によってフローティ
ングゲート１８から電気的に絶縁されている。絶縁層２
４は約１２５Åの酸化膜と約１５０Åのシリコン窒化膜
と２０Åから５０Åの酸化窒化膜とを有している。この
複合ＯＮＯ層２４は約２００Åから３００Åの厚さに等
しい酸化膜を有していることになる。この例では、すべ
ての酸化物の層は２酸化シリコンから成っている。
【００２３】本発明によるセルは仮想接地アレイ構造
（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ ａｒｒａｙ ａｒｃ
ｈｉｔｅｃｔｕｒｅ）或いは専用接地アレイ構造（ｄｅ
ｄｉｃａｔｅｄ ｇｒｏｕｎｄ ａｒｒａｙ ａｒｃｈ
ｉｔｅｃｔｕｒｅ）で集積することができる。注意しな
ければならないのは、上記メモリセル８は大きなメモリ
アレイの中の多数のセルのひとつであるということであ
る。このアレイの一部分は一般に参照番号５０で示さ
れ、図２の中で模式図的に示されている（論理回路およ
び制御回路は示されていない）。また図２は仮想接地ア
レイ構成の１６個のセルを示している。この構成の中
で、隣接セルはドープされた領域を共有している。換言
すれば、ひとつのセルのドレイン領域１４は隣接するセ
ルのドレイン領域１４であり、同様にひとつのセルのソ
ース領域１２は隣接するセルのソース領域１２である。
これらの領域はソース線およびビット線と呼ばれ、図２
でＳＬ０、ＢＬ０，１、ＳＬ１，２、ＢＬ１，３および
ＳＬ３として示されている。また１行の全装置は、ワー
ド線と呼ばれるひとつの共通制御ゲートを共有する。図
２に於けるワード線はＷＬ１、ＷＬ２、ＷＬ３およびＷ
Ｌ４である。
【００２４】１−Ｔセルに対する仮想接地アレイのプロ
グラミング動作は周知である。図２に示す仮想接地アレ
イでは、ひとつのドレイン接合がふたつの隣接セルによ
って共有され、同様にひとつのソース接合がふたつの連
接セルによって共有されている。プログラミング中は、
選択された列に共通して外されたプログラム済みセル
は、パスゲートに隣接するドレイン接合があるために、
ドレイン妨害（ビット線刺激）を受けない。
【００２５】図３ａおよび図３ｂのレイアウトに示され
ている通り、本セルを仮想接地アレイのかたちに配列す
ることはふたつのアレイ構成のいずれかによって可能で
ある。
【００２６】第１は図３ａに示される無接点アレイであ
って、この場合、ビット線１１４（例えば、ｎ＋ドレイ
ン拡散領域）とソース線１１２（例えば、ｎ＋拡散領
域）は厚い酸化膜（図１の３４および３６）の下に埋め
込まれる。無接点アレイの一例は米国特許第５，０２
４，４９４号（ＴＩ−１２５１３）或いは係属出願であ
る米国出願番号第４０３，０６５号（ＴＩ−１２５１４
Ａ）の中で説明されている。無接点アレイではアレイ接
点密度が減るためアレイの製造容易性が改善される。こ
れらの拡散領域１１２および１１４は、図２中でＳＬ
０、ＢＬ０，１、ＳＬ１，２、ＢＬ１，３およびＳＬ３
として示されているソース線およびビット線を形成す
る。金属ソース線および金属ビット線は説明を簡潔にす
る目的から示されていない。
【００２７】導電性フローティングゲート１１８は上記
ソース拡散領域１１２の付近に形成される。該フローテ
ィングゲート１１８はシリコン基板から２酸化シリコン
により分離される。また該フローティングゲート１１８
はチャネル面積１１６ａを覆っている。フローティング
ゲートおよび残りのチャネル１１６ｂの上に制御ゲート
１２２が形成され、この制御ゲートは、例えば、多結晶
シリコンでつくられ、図１に示す中間レベルの絶縁物で
ある酸化膜／窒化膜／酸化膜サンドイッチ２４によりフ
ローティングゲートから絶縁されている。この制御ゲー
ト１２２は、図２に示すとおり、ワード線ＷＬ１、ＷＬ
２、ＷＬ３およびＷＬ４のひとつを形成する。
【００２８】ビット線１１４、ソース線１１２および付
近のワード線は相互にフィールド酸化膜１３０により分
離されている。制御ゲート１２２とフローティングゲー
ト１１８の間の容量性結合を補強するため、フローティ
ングゲート１１８および制御ゲート１２２はフィールド
酸化膜１３０上で部分的に重なっている。
【００２９】図３ｂを参照すると、ひとつのｘ−セルア
レイが示されている。ここで、ソース２１２とドレイン
２１４（図１の１２および１４に対応する）は、図２に
示すビット線およびソース線を形成するため接点２８５
および２８６で金属線に接触している。共通ドレイン接
点２１４は４個の隣接ビットにより共有され、共通ソー
ス接点２１４は４個の隣接ビットにより共有されてい
る。各ビットに対応するソース領域２１２は金属によっ
て接触している。同様に、各ビットに対応するドレイン
領域２１４は金属によって接触している。
【００３０】導電性フローティングゲート２１８は上記
ソース拡散２１２に隣接して形成される。このフローテ
ィングゲート２１８は２酸化シリコンによりシリコン基
板から分離される。またこのフローティングゲート２１
８はチャネル面積２１６ａを覆っている。フローティン
グゲートおよび残りのチャネル２１６ｂの上に制御ゲー
ト２２２が形成され、この制御ゲートは、例えば、多結
晶シリコンでつくられ、図１に示す中間レベルの絶縁物
である酸化膜／窒化膜／酸化膜サンドイッチ２４により
フローティングゲートから絶縁されている。この制御ゲ
ート２２２は、図２に示すとおり、ワード線ＷＬ１、Ｗ
Ｌ２、ＷＬ３およびＷＬ４のひとつを形成する。
【００３１】制御ゲートとフローティングゲートの間の
容量性結合を補強するため、フローティングゲート２１
８および制御ゲート２２２はフィールド酸化膜２３０上
で部分的に重なってもよい。
【００３２】ｘ−セル方式によれば、ソース電流は金属
線により運ばれるので、プログラミングの際、アレイの
ソースバイアス電圧（ａｒｒａｙ ｓｏｕｒｃｅ ｂｉ
ａｓ）を低くすることができる。無接点アレイの場合、
ｎ＋拡散層を通して生ずるＩＲ降下が高いために、プロ
グラミング中のソースバイアス電圧は若干高目である。
【００３３】図４を参照すると、ソース１２を接地し
（即ち、ＶS ＝０ボルト）、ゲート電圧ＶG を約１２ボ
ルトに設定し、そして５乃至１０ボルトの電圧Ｖd をド
レインノード１４へ加えることによりセルをプログラム
するのが典型的なひとつの方法である。電圧ＶG を加え
るとパスゲート酸化膜２６の下に反転領域１７が生成す
る。この反転領域１７はドレイン接合からフローティン
グゲート１８へ延在する。反転層１７は比較的に階段状
でまた浅いがＦＡＭＯＳ構造のプログラミングにドレイ
ンとして使用できる。反転領域１７とフローティングゲ
ート１８の下のチャネル領域１６ａの第１の部分との間
に疑似接合１９が形成される。換言すると、本セルは、
点２７の付近のセルの中央部でプログラムされることに
なるわけで、このことは、ソース／チャネル接合でプロ
グラムする構造となっている先行技術よりも優れた相違
点でありまた利点である。セル８はソース接合１３から
離れたところでプログラムされるのであるから、ソース
接合１３は消去動作に対して最適化できる。
【００３４】フローティングゲート１８の側壁に形成さ
れる誘電体領域２５は普通１００Åと４００Åの中間の
厚さである。この厚さはフローティングゲート１８と制
御ゲート２２との間の漏洩を防ぐために十分に大きくな
くてはならないだけでなく、また、ホットエレクトロン
が注入されるときのために反転層１７がフローティング
ゲート１８に十分近接しているように、十分な薄さでな
くてはならない。
【００３５】また、ドレイン／チャネル接合１５はプロ
グラミング自体に対しては非常に重要な役目を果たして
いるわけではないから、ドレイン接合１５も傾斜形とな
っていなくてはならない。実際、プログラミングはセル
の中央部、点２７に近い疑似接合１９で、即ち、ドレイ
ン或いはソースからは離れた位置で行われる。
【００３６】本セルはその構造と読み出し方法によって
読み出し妨害（ｒｅａｄ ｄｉｓｔｕｒｂ）に対して強
い免疫性を有している。傾斜形ドレイン接合となってい
るため、セルの読み出しはドレイン側から（例えば、Ｖ
S ＝０、ＶG ＝５、ＶD ＝１５Ｖで）できる。読み出し
電圧は、パスゲートチャネルの近いドレイン接合上にあ
るので、ＦＡＭＯＳチャネル酸化膜よりも厚いパスゲー
ト酸化膜２６により、フローティングゲート１８および
パスゲート２４に対してチャネルホットエレクトロンを
注入するときに生じる読み出し妨害は最小化される。ド
レイン接合１５を傾斜形とするか否かは、設計の問題で
あって、本発明の目的には関係しない。代替手段とし
て、ソース接合１３は傾斜形であるから、セルの読み出
しをソース接合１３側から行い、読み出し妨害に無関係
な特性を持たせることもできる。
【００３７】セルの消去にはいくつかの方法が使用でき
る。ひとつの方法では、ソース電圧ＶS を約１２ボルト
に設定し、ゲートは接地（即ち、ＶG ＝０）、そしてド
レイン電圧ＶD はフロートにしておく。別の方法では、
ソース電圧ＶS を約５ボルトに設定し、ゲート電圧ＶG
を−９から−１２ボルトに設定し、そしてドレイン電圧
ＶD はフロートにしておく。また、本技術では周知の通
り、セルを一括消去（即ち、全チップが瞬時に消去）で
きるし、ブロック単位で消去（多数のセルが瞬時に消
去）できるし、あるいは各１個のセル毎に消去できる。
表１は図２に示すアレイの動作を要約したもので、代表
的な電圧の値が括弧内に示してある。
【００３８】
【表１】
【００３９】上述のいくつかの例は不揮発性メモリセル
の代表的な構成を示すものであるが、本技術では周知の
通り、電圧、構造の寸法並びにドーピング濃度は変更し
てもよく、また同様な結果が得られる。
【００４０】本発明の好適実施例を製造するプロセスが
図５ａ乃至図５ｄに示されている。説明を簡単にするた
め、周辺トランジスタ（例えば、論理回路と制御回路）
を形成するプロセスは説明しない。図５ａを参照する
と、フィールド領域（例えば、図３ａの１３０）を決定
するためのＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏ
ｎ ｏｆ Ｓｉｌｉｃｏｎ：シリコンの部分酸化）プロ
セスの後、基板１０の表面に絶縁層２０が形成される。
絶縁層を形成する方法の一例は、酸化膜を加熱して成長
させることである。絶縁層２０を形成する前に、基板１
０の表面は所定のドーピング濃度でドープされる。
【００４１】つぎに導電層１８が絶縁層２０の上に形成
される。導電層１８はフローティングゲートになる。例
えば、導電層１８を形成するには多結晶シリコンを堆積
させてそれを本来の場所にドーピングすることが必要で
ある。つぎに導電層１８の上に絶縁層２４が形成され
る。絶縁層２４は複数の層を有している。例えば、図５
ａに示す通り、絶縁層２４は窒化物層２４ａとその下に
形成された酸化物層２４ｂから構成される。この場合、
この領域で後で行われる酸化が窒素により防止されるた
め、窒化物層２４ａは層２４の厚さを制御するのに使用
される。
【００４２】つぎに図５ｂを参照すると、標準的リソグ
ラフィおよびエッチングプロセスを使用して、前に堆積
された材料１８、２０および２４をエッチングすること
により表面の一部分が露出される。つぎに、ソース／ド
レインマスクを使用してフォトレジストが決められ、こ
れにより層１８（ソース１２）の右手側およびドレイン
領域１４が露光され、（およそ５×１０15ｃｍ-2、６０
乃至１２５ｋｅｖのドーズ量の）砒素と（５×１０13か
ら１×１０15ｃｍ-2、６０乃至１００ｋｅｖのドーズ量
の）燐が打ち込まれる。レジストが除かれ清浄化された
後、２酸化シリコンのような別の絶縁層２６が露出した
表面に形成される。絶縁層２６はパスゲート酸化膜の役
目をするが、ＦＡＭＯＳゲート酸化膜の役目をする層２
０よりも厚くて良い。ソース１２／ドレイン１４領域上
の砒素のドーピングレベルが高いためにより、層２６を
つくる酸化プロセスの間に厚い酸化膜３６と３４がソー
ス領域１２／ドレイン領域１４の上に成長する。更に、
フローティングゲート１８の露出した端部もまた酸化さ
れる。これらの工程が図５ｃに示されている。プロセス
の次工程では標準的手続きを使用して、絶縁層２４およ
び２６上に制御ゲート用の導電層２２を形成する。
【００４３】注意しなければならないことは、もしパス
ゲート酸化膜の下のチャネル領域のドーピング濃度が、
ＦＡＭＯＳゲート酸化膜の下のチャネル領域のドーピン
グ濃度と違っていることになっていれば、層２６を形成
する前か後のいずれかで更にドーピング工程が実行され
る。
【００４４】堆積、ドーピングおよびエッチングに使用
される技術は現行技術で十分周知であり、設計に於ける
きびしい選択にまかされている。
【００４５】深く傾斜形となったソース接合がソース領
域１２に形成されている。深い傾斜形接合を形成するひ
とつの方法は、領域１２を砒素および燐の両方でドープ
し、領域１４を、砒素だけで、或いは小ドーズ量の燐を
加えた砒素でドープし、その後で高温アニールすること
である。燐は基板の中、並びにフローティングゲートの
下に砒素よりも大きく拡散するので、これによって必要
とする接合が生成される。前に述べた通り、ドレイン領
域１４も傾斜形となっているため、この点ではドレイン
領域１４は領域１２と同様に処理される。しかしドーピ
ングの輪郭は領域１２と領域１４で異なっている。
【００４６】ソース／ドレインを製造する別の方法を以
下に示す。フローティングゲート層１８を形成した後、
ソース領域の打ち込みがフローティングゲート１８の端
部に自己整列する状態で、マスクとしてフォトレジスト
を使用してソース／ドレイン領域に打ち込まれる。レジ
ストが除かれ清浄化された後、注入されたソース／ドレ
インは比較的高温でアニールされ、続いて酸化が行わ
れ、フローティングゲートの上に、ソース／ドレイン
に、パスゲート領域の上に、そしてフローティングゲー
トの露出した端部に酸化膜を成長させる。ソース／ドレ
イン領域に対する砒素のドーピング濃度が高いので、ソ
ース／ドレイン領域に成長した酸化膜は他の領域に成長
した酸化膜よりも厚い。続いて窒化物層の形成と窒化物
層の酸化が行われて、フローティングゲートの最上部、
チャネル領域およびソース／ドレイン領域の上にＯＮＯ
層となる。この後で制御ゲートの形成が行われる。
【００４７】製造プロセスを完了するためには、制御ゲ
ート２２の形成後、制御ゲート層２２、フローティング
ゲート１８および基板のあらゆる露出した領域に酸化物
層（示されていない）を成長させる。この酸化物層（示
されていない）はデータ記憶動作の補強に使用される。
つぎに、ＢＰＳＧ（ｂｏｒｎｏｐｈｏｓｐｈｓｉｌｉｃ
ａｔｅ ｇｌａｓｓ：ボロン燐ケイ酸塩ガラス）層（示
されていない）が堆積されリフロウ処理される。本技術
では周知の通り、接点、金属および保護コーティングの
プロセス（示されていない）がつぎに実行される。
【００４８】分かりやすい実施例を参照して本発明を説
明してきたが、本説明が限定された感覚で理解され解釈
されることは意図されていない。他の実施例と同様、本
説明を参照すれば、この分かりやすい実施例に関して多
数の改造と組み合わせができることは当業者には明瞭で
あろう。従って添付の請求の範囲にあらゆる改造或いは
実施例が包含されるよう意図されている。
【００４９】以上の説明に関して更に以下の項を開示す
る。 （１）不揮発性メモリセル構造体であって、高濃度でド
ープされチャネル領域により分離された第１および第２
の領域を含む半導体基板と、前記第１のドープされた領
域に隣接したチャネル領域の第１の部分の上に形成され
た導電性フローティングゲートに於いて、前記チャネル
領域の前記第１の部分から第１の絶縁層によって分離さ
れている前記フローティングゲートと、前記フローティ
ングゲート上に実質的に形成されているが前記フローテ
ィングゲートから電気的に絶縁され、かつ、前記フロー
ティングゲートの下にはない前記チャネル領域の第２の
部分の上に形成された導電性制御ゲートに於いて、チャ
ネル領域の前記第２の部分から第２の絶縁層、前記フロ
ーティングゲートに自己整列している前記第１のドープ
された領域、および前記制御ゲートにしたに埋め込ま
れ、かつ厚い絶縁物で前記制御ゲートから絶縁された前
記第１および第２のドープされた領域により分離された
前記制御ゲートと、により構成されることを特徴とする
不揮発性メモリセル構造体。
【００５０】（２）前記チャネル領域の前記第２の部分
に形成される反転領域であって、前記反転領域と前記チ
ャネル領域の前記第１の部分との間に疑似接合が形成さ
れ、更にプログラミングされる間、前記疑似接合の部分
で前記フローティングゲートに電子が注入されるように
なっている前記反転領域を形成する回路を更に含むこと
を特徴とする第（１）項記載の構造体。
【００５１】（３）第（１）項記載の構造体に於いて、
前記第１の絶縁層の厚さが前記第２の絶縁層の厚さより
も薄いことを特徴とする前記構造体。
【００５２】（４）第（１）項記載の構造体に於いて、
前記チャネル領域の前記第１の部分に於けるドーピング
濃度が前記チャネル領域の前記第２の部分のドーピング
濃度よりも薄いことを特徴とする前記構造体。
【００５３】（５）前記第１の高濃度でドープされた領
域と前記チャネル領域との間の接合と前記第２の高濃度
でドープされた領域と前記チャネル領域との間の接合と
が共に傾斜形接合であることを特徴とする第（１）項記
載の構造体。
【００５４】（６）前記第１の高濃度でドープされた領
域と前記チャネル領域との間の接合が傾斜形であり、前
記第１の高濃度でドープされた領域と前記チャネル領域
との間の接合が階段状であることを特徴とする第（１）
項記載の構造体。
【００５５】（７）第（１）項記載の構造体に於いて、
前記フローティングゲートおよび前記制御ゲートが多結
晶シリコンで構成され、前記絶縁層が２酸化シリコンで
構成されていることを特徴とする前記構造体。
【００５６】（８）第（１）項記載のセルに於いて、前
記ソース領域および前記ドレイン領域が高濃度でドープ
されたｎ形シリコンで構成され、前記チャネル領域が高
濃度でドープされｐ形シリコンで構成されていることを
特徴とする前記セル。
【００５７】（９）第（１）項記載のセルに於いて、前
記フローティングゲートおよび前記制御ゲートが多結晶
シリコンで構成されていることを特徴とする前記セル。
【００５８】（１０）第（１）項記載のセルに於いて、
前記制御ゲートが約２００Åと３００Åの間の厚さの非
導電性材料の層により前記フローティングゲートから絶
縁されていることを特徴とする前記セル。
【００５９】（１１）第（１０）項記載のセルに於い
て、前記の非導電性材料が少なくとも部分的に２酸化シ
リコンであることを特徴とする前記セル。
【００６０】（１２）第（１０）項記載のセルに於い
て、前記の非導電性材料が酸化膜／窒化膜／酸化膜の層
であることを特徴とする前記セル。
【００６１】（１３）第（１）項記載のセルに於いて、
前記セルが同様なセルのアレイの中のひとつのセルであ
ることを特徴とする前記セル。
【００６２】（１４）第（１３）項記載のセルに於い
て、前記アレイがｘ−セルアレイで構成されており、そ
して仮想接地アレイ構成を使用していることを特徴とす
る前記セル。
【００６３】（１５）第（１３）項記載のセルに於い
て、前記アレイが無接点セルアレイで構成され、そして
仮想接地アレイ構成を使用していることを特徴とする前
記セル。
【００６４】（１６）不揮発性メモリセルをプログラミ
ングする方法であって、チャネル領域により分離され、
高濃度でドープされたソースおよびドレイン領域、前記
ソースに隣接した前記チャネル領域の一部分の上に形成
され、かつ前記チャネル領域の一部分から分離されたフ
ローティングゲート、および前記フローティングゲート
並びに前記チャネル領域の残りの部分の上に形成され、
前記フローティングゲート並びに前記チャネル領域の残
りの部分から絶縁された制御ゲートを有する半導体基板
と、フローティングゲートに対して自己整列しているソ
ースを提供する工程と、前記ソース領域へソース電圧を
印加する工程と、前記制御ゲートへゲート電圧を印加し
て、前記チャネル領域の前記残りの部分の中に反転領域
が形成する工程と、前記ドレイン領域へドレイン電圧を
印加して、前記反転領域から前記フローティングゲート
へ電子が注入される工程と、により構成されることを特
徴とする不揮発性メモリセルのプログラミング方法。
【００６５】（１７）第（１６）項記載の方法に於い
て、前記ゲート電圧が約９ボルトと約１５ボルトの間で
あることを特徴とする前記方法。
【００６６】（１８）第（１６）項記載の方法に於い
て、前記ソース電圧が約０ボルトであり、前記ドレイン
電圧が約３．５ボルトと約１０ボルトの間であることを
特徴とする前記方法。
【００６７】（１９）第（１６）項記載の方法に於い
て、前記ソースと前記チャネルが傾斜形接合により分離
されていることを特徴とする前記方法。
【００６８】（２０）不揮発性メモリセルを製造するプ
ロセスであって、半導体基板の表面を選択されたドーピ
ング濃度にドープする工程と、前記表面に第１の絶縁層
を形成する工程と、前記絶縁層の上に第１の導電層を形
成する工程と、前記第１の導電層の上に第２の絶縁層を
形成する工程と、前記第１と第２の絶縁層の一部分およ
び前記第１の導電層の一部分をエッチングして前記表面
の第１の部分が露出する工程と、前記表面の前記第１の
部分の上に第３の絶縁層を形成する工程と、前記第２と
第３の絶縁層の上に第２の導電層を形成する工程と、前
記第２の導電層と前記第３の絶縁層をエッチングして、
前記第１の部分に隣接する前記表面の第２の部分が露出
し、前記第１と第２の絶縁層と前記第１と第２の導電層
をエッチングして、前記表面の第３の部分が露出する工
程と、表面の前記第２の部分の中に高濃度でドープされ
たドレイン領域と、表面の前記第３の部分の中に高濃度
でドープされたソース領域とを形成し、傾斜形接合を形
成するため前記高濃度でドープされたソース領域を拡散
する工程と、により構成されることを特徴とする不揮発
性メモリセルの製造プロセス。
【００６９】（２１）前記第３の絶縁領域を形成する前
に前記表面の前記第１の部分をドープする工程を更に含
むことを特徴とする第（２０）項記載のプロセス。
【００７０】（２２）第（２０）項記載のプロセスに於
いて、第２の絶縁層を形成する前記工程が、酸化物層を
形成する工程とそれに続く窒化物層を形成する工程とで
構成されることを特徴とする前記プロセス。
【００７１】（２３）拡散工程が、前記ドレイン領域と
前記表面の第１の部分との間に深い傾斜型接合を構成す
ることを含んでいることを特徴とする第（２０）項記載
のプロセス。
【００７２】（２４）第（２０）項記載のプロセスに於
いて、前記第１と第２の導電層を形成する工程が多結晶
シリコンを堆積することを含んでいることを特徴とする
前記プロセス。
【００７３】（２５）不揮発性メモリセルには、高濃度
でドープされ、チャネル領域１６により分離されたソー
ス１２とドレイン１４が含まれる。ソース１２とドレイ
ン１４は厚い酸化膜３６によりフローティングゲート１
８および制御ゲート２２から絶縁される。フローティン
グゲート１８はソース１２に近い前記チャネル領域１６
の一部分の上に形成され、そしてそれから絶縁されてお
り、制御ゲート２２はフローティングゲート１８とチャ
ネル領域１６の残りの部分の上に形成され、そしてそれ
らから絶縁されている。本セルのプログラミングは、ほ
ぼ基準となる電圧ＶS をソース領域１２に印加し、ドレ
イン領域１４へドレイン電圧ＶD を印加して行われる。
ゲート電圧ＶG が制御ゲート２２へ印加されると、チャ
ネル領域１６の残りの部分に反転領域１５が形成され、
ソース接合から離れた側でホットエレクトロンが注入さ
れフローティングゲート１８が充電される。ソース接合
はフローティングゲートに対して自己整列しており、消
去動作の効率を高めるため傾斜形接合となっている。他
の主要な機能並びに方法もまた開示されている。
【００７４】注意 （Ｃ）著作権、 *Ｍ* テキサスインスツルメンツ・イン
コーポレイテッド、１９９１年 本特許文書の開示の一部分には著作権並びにマスクワー
ク保護に関する資料が含まれている。本著作権およびマ
スクワークの所有者は、特許商標局の特許ファイル或い
は記録で見ることのできる本特許文書或いは本特許の開
示に対して、いかなる者がファクシミリにより再生して
もそれに対して意義を申し立てないが、それ以外の場合
は全著作権並びにマスクワークの全権利を保有するもの
である。 関連特許に対する相互参照 下記のＴＩ関連特許出願を参照のために包含する。 出願番号 出願日 ＴＩケース番号 ０７／６４１，９５２ ０１／１７／９１ ＴＩ−１５２６２
【図面の簡単な説明】
【図１】好適実施例の断面図であって、図３のａ或いは
図３のｂのＡ−Ａ’線に沿った断面図。
【図２】仮想接地構成の複数セルアレイの一部について
の模式図。
【図３】仮想接地アレイの一実施例を示す図であって、
ａは無接点アレイ構成のセルに対する仮想接地アレイの
一実施例を示す図、ｂはｘセルアレイ構成のセルに対す
る仮想接地アレイの一実施例を示す図。
【図４】プログラムされているセルの断面図。
【図５】図１の実施例の断面図であって、本発明の多層
プロセスに於ける各種工程を表す図であって、ａは本発
明の好適実施例を製造するプロセスを示す図、ｂは本発
明の好適実施例を製造するプロセスを示す図、ｃは本発
明の好適実施例を製造するプロセスを示す図、ｄは本発
明の好適実施例を製造するプロセスを示す図。尚、各種
図面中、対応する参照番号並びに記号は、特に指定の無
い限り対応する部分を参照している。
【符号の説明】
８ 分割ゲートメモリセル １０ 半導体基板 １２，１１２，２１２ ソース／ソース領域 １３ ソース／チャネル接合 １４，１１４，２１４ ドレイン／ドレイン領域 １５ ドレイン／チャネル接合 １６ チャネル領域 １６ａ，１１６ａ，２１６ａ チャネル領域の第１の部
分 １６ｂ，１１６ｂ，２１６ｂ チャネル領域の第２の部
分 １７ 反転領域 １８，１１８，２１８ フローティングゲート １９ 疑似接合 ２０ ＦＡＭＯＳゲート酸化膜／絶縁層 ２２，１２２，２２２ 導電性制御ゲート／パスゲート ２４ 絶縁層 ２４ａ 窒化物層 ２４ｂ 酸化物層 ２５ 誘電体領域 ２６ パストランジスタゲート酸化膜／絶縁層 ２７ エレクトロン注入の位置を示す点 ３４，３６ 厚い絶縁層 ５０ メモリセルアレイ １１２ ソース線 １１４ ビット線 １３０，２３０ フィールド酸化膜 ２１２ 共通ソース接点 ２１４ 共通ドレイン接点 ２８５ ビット線を形成するための接点 ２８６ ソース線を形成するための接点
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 7210−4Ｍ Ｈ０１Ｌ 27/10 ４３４ (72)発明者 セティン カヤ アメリカ合衆国テキサス州ダラス，アドレ タ ブールバード 9900，アパートメント 1114

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 不揮発性メモリセル構造体であって、 高濃度でドープされチャネル領域により分離された第１
    および第２の領域を含む半導体基板と、 前記第１のドープされた領域に隣接したチャネル領域の
    第１の部分の上に形成された導電性フローティングゲー
    トに於いて、前記チャネル領域の前記第１の部分から第
    １の絶縁層によって分離されている前記フローティング
    ゲートと、 前記フローティングゲート上に実質的に形成されている
    が前記フローティングゲートから電気的に絶縁され、か
    つ、前記フローティングゲートの下にはない前記チャネ
    ル領域の第２の部分の上に形成された導電性制御ゲート
    に於いて、チャネル領域の前記第２の部分から第２の絶
    縁層、前記フローティングゲートに自己整列している前
    記第１のドープされた領域、および前記制御ゲートの下
    に埋め込まれ、かつ厚い絶縁物で前記制御ゲートから絶
    縁された前記第１および第２のドープされた領域により
    分離された前記制御ゲートと、により構成されることを
    特徴とする不揮発性メモリセル構造体。
  2. 【請求項２】 不揮発性メモリセルをプログラミングす
    る方法であって、 チャネル領域により分離され、高濃度でドープされたソ
    ースおよびドレイン領域、前記ソースに隣接した前記チ
    ャネル領域の一部分の上に形成され、かつ前記チャネル
    領域の一部分から分離されたフローティングゲート、お
    よび前記フローティングゲート並びに前記チャネル領域
    の残りの部分の上に形成され、前記フローティングゲー
    ト並びに前記チャネル領域の残りの部分から絶縁された
    制御ゲートを有する半導体基板と、フローティングゲー
    トに対して自己整列しているソースを提供する工程と、 前記ソース領域へソース電圧を印加する工程と、 前記制御ゲートへゲート電圧を印加して、前記チャネル
    領域の前記残りの部分の中に反転領域が形成する工程
    と、 前記ドレイン領域へドレイン電圧を印加して、前記反転
    領域から前記フローティングゲートへ電子が注入される
    工程と、により構成されることを特徴とする不揮発性メ
    モリセルのプログラミング方法。
  3. 【請求項３】 不揮発性メモリセルを製造するプロセス
    であって、 半導体基板の表面を選択されたドーピング濃度にドープ
    する工程と、 前記表面に第１の絶縁層を形成する工程と、 前記絶縁層の上に第１の導電層を形成する工程と、 前記第１の導電層の上に第２の絶縁層を形成する工程
    と、 前記第１と第２の絶縁層の一部分および前記第１の導電
    層の一部分をエッチングして前記表面の第１の部分が露
    出する工程と、 前記表面の前記第１の部分の上に第３の絶縁層を形成す
    る工程と、 前記第２と第３の絶縁層の上に第２の導電層を形成する
    工程と、 前記第２の導電層と前記第３の絶縁層をエッチングし
    て、前記第１の部分に隣接する前記表面の第２の部分が
    露出し、前記第１と第２の絶縁層と前記第１と第２の導
    電層をエッチングして、前記表面の第３の部分が露出す
    る工程と、 表面の前記第２の部分の中に高濃度でドープされたドレ
    イン領域と、表面の前記第３の部分の中に高濃度でドー
    プされたソース領域とを形成し、 傾斜形接合を形成するため前記高濃度でドープされたソ
    ース領域を拡散する工程と、により構成されることを特
    徴とする不揮発性メモリセルの製造プロセス。
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