CN107690702A - 用于增加半导体单元阵列中的组装密度的系统和方法 - Google Patents

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Abstract

提供了用于使用和制造半导体器件的系统和方法。一种半导体器件包括晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管(i)被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，(ii)具有与相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及(iii)具有与相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。

Description

用于增加半导体单元阵列中的组装密度的系统和方法
相关申请的交叉引用
本公开根据35U.S.C.§119(e)要求于2015年6月4日提交的美国临时申请No.62/170,931和于2016年6月2日提交的美国申请No.15/171,311的权益，其全部内容通过引用并入本文。
技术领域
本公开总体上涉及在半导体单元阵列中的器件之间提供隔离，并且更具体地涉及增加晶体管阵列中的组装密度。
背景技术
晶体管阵列包括共享相同衬底的多个晶体管，并且通常用于诸如功能生成和放大等应用中。由于相邻器件之间所要求的最小间隔，现有的半导体单元阵列通常被限制为具有相对较大的尺寸。该最小间隔导致每个器件单元的覆盖面积相对较大，这又导致整个阵列具有大的尺寸。
通常希望减少阵列中相邻器件之间的漏电。减少或防止相邻晶体管之间电流泄漏的一种方法是使用硅的局部氧化(LOCOS)。在LOCOS工艺中，晶体管周围的某些区域经受热氧化，从而产生陷入硅晶片表面内和下方的氧化硅绝缘结构。LOCOS的一个缺点是氧化硅绝缘结构相对较大，使得相对少量的晶体管可以形成在单个晶片上。防止相邻晶体管之间的电流泄漏的另一种方法是在器件制造期间使用浅沟槽隔离(STI)。在STI工艺期间，在硅中蚀刻沟槽的图案，并且将电介质材料沉积到沟槽中，随后去除多余的电介质材料。
发明内容
鉴于上述情况，提供了用于使用和制造半导体器件的系统和方法。
根据本公开的一个方面，一种半导体器件包括晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管(1)被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，(2)具有与相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及(3)具有与相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。
在一些实现中，晶体管阵列是二维阵列，并且晶体管阵列中的晶体管被布置为多个行和多个列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的行，并且相应的晶体管和相应的第二相邻晶体管共享相同的列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的列，并且相应的晶体管和相应的第二相邻晶体管共享相同的行。
在一些实现中，每个相应的晶体管的第一触点和第二触点被成形为矩形。
在一些实现中，第一和第二触点中的每个的第一尺寸在30nm到50nm之间，并且第一和第二触点中的每个的第二尺寸在30nm到130nm之间。
在一些实现中，半导体器件还包括多个浅沟槽，其中多个浅沟槽中的每个浅沟槽被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。至少有一些浅沟槽可以被掩埋在硅层底下。
在一些实现中，半导体器件还包括多个气隙，其中多个气隙中的每个气隙被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。多个气隙中的每个可以被掩埋在硅层底下。
在一些实现中，第一触点在两个源极区域之间的共享和第二触点在两个漏极区域之间的共享允许晶体管阵列中的晶体管被定位为比在第一触点和第二触点未被共享的情况下更靠近彼此。
根据本公开的一个方面，描述了一种制造半导体器件的方法。该方法包括形成晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管。该方法还包括：使相应的晶体管的源极区域与相应的第一相邻晶体管的源极区域共享第一触点，并且使相应的晶体管的漏极区域与相应的第二相邻晶体管的漏极区域共享第二触点。
在一些实现中，晶体管阵列是二维阵列，并且晶体管阵列中的晶体管被布置为多个行和多个列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的行，并且相应的晶体管和相应的第二相邻晶体管共享相同的列。在示例中，相应的晶体管和相应的第一相邻晶体管共享相同的列，并且相应的晶体管和相应的第二相邻晶体管共享相同的行。
在一些实现中，每个相应的晶体管的第一触点和第二触点被成形为矩形。
在一些实现中，第一和第二触点中的每个的第一尺寸在30nm到50nm之间，并且第一和第二触点中的每个的第二尺寸在30nm到130nm之间。
在一些实现中，该方法还包括形成多个浅沟槽，其中多个浅沟槽中的每个浅沟槽被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。该方法可以还包括将至少一些浅沟槽掩埋在硅层底下。
在一些实现中，该方法还包括形成多个气隙，其中多个气隙中的每个气隙被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离。该方法可以还包括将多个气隙中的每个掩埋在硅层底下。
在一些实现中，第一触点在两个源极区域之间的共享和第二触点在两个漏极区域之间的共享允许晶体管阵列中的晶体管被定位为比在第一触点和第二触点未被共享的情况下更靠近彼此。
附图说明
考虑到以下结合附图的详细描述，本公开的以上和其它特征(包括其性质和各种优点)将变得更加明显，在附图中：
图1是根据本公开的实施例的说明性器件单元的图；
图2是说明性的现有技术的单元阵列的框图；
图3是根据本公开的实施例的具有增加的密度的说明性单元阵列的框图；
图4是根据本公开的实施例的使用浅沟槽隔离的具有增加的密度的说明性单元阵列的框图；
图5是示出根据本公开的实施例的形成掩埋的STI沟槽的过程的步骤的一系列五个图；
图6是示出根据本公开的实施例的形成掩埋的气隙的过程的步骤的一系列五个图；以及
图7是根据本公开的实施例的用于制造器件单元阵列的说明性过程的流程图。
具体实施方式
本公开总体上涉及增加半导体单元阵列中的组装密度，以及改善晶体管的隔离。为了提供对本公开的总体理解，现在将描述某些说明性实施例，包括包含共享触点的相邻晶体管的晶体管阵列。然而，本领域普通技术人员将理解，本文中描述的系统和方法可以视所处理的应用而被适配和修改，并且本文中描述的系统和方法可以用于其它合适的应用，并且这样的其它添加和修改不会偏离其范围。例如，本文中的实施例主要关于晶体管阵列进行描述，但是本领域普通技术人员将理解，本公开可以用于任何可编程逻辑器件、现场可编程门阵列(FPGA)或半导体单元阵列。
图1示出了根据本公开的一些实施例的说明性器件本体100。器件本体100是NMOS晶体管，该NMOS晶体管包括在其表面处的n型源极102、p型栅极104和n型漏极106。器件本体100还包括三层，包括p型浮置本体108、连接到VDD 114的n型区域、以及连接到VSS 116的p型衬底。虽然图1中仅示出一个NMOS晶体管，但是使用相同的p型浮置本体108、n型区域114和p型衬底116，沿着相同的行可以分散有多个晶体管。例如，图1所示的NMOS晶体管可以在其左侧和右侧与附加的NMOS晶体管侧面相接。当晶体管被定位为在阵列中彼此靠近时，电流可能在晶体管之间泄漏，这可能限制晶体管阵列的性能。
减少或防止相邻晶体管之间的电流泄漏的一种方法是使用硅的局部氧化(LOCOS)。在LOCOS工艺中，晶体管周围的某些区域经受热氧化，从而产生陷入硅晶片表面内和下方的氧化硅绝缘结构。LOCOS的一个缺点是氧化硅绝缘结构相对较大，使得相对少量的晶体管可以形成在单个晶片上。防止相邻晶体管之间的电流泄漏的另一种方法是在器件制造期间使用浅沟槽隔离(STI)。在STI工艺期间，在硅中蚀刻沟槽的图案，并且将电介质材料沉积到沟槽中，随后去除多余的电介质材料。与LOCOS不同的是，STI可以用来增加晶体管的组装密度。如图1所示，示出了两个STI沟槽110和112，其与器件本体100的任一侧侧面相接。重要的是，每个沟槽110和112穿过p型浮置本体108的深度延伸并且部分地延伸到n型区域114中。
图2示出了现有技术的单元阵列200的说明性俯视图。单元阵列200包括以二维4×4阵列布置的十六个器件单元234。每个器件单元对应于具有三个端子的晶体管：漏极、源极和栅极。四条竖直字线222a-222d(统称为字线222)穿过器件单元的栅极。四条竖直选择线224a-224d(统称为选择线224)穿过器件单元的漏极或源极。四条水平位线220a-220d(统称为位线220)穿过每一行的四个器件单元。每个器件单元上的每个漏极和栅极端子具有对应的方形触点232a-232af(统称为方形触点232)，方形触点232a-232af特定于每个单独端子并且被完全定位在每个器件单元的扩散区域230a-230p的边界内(统称为扩散区域230)。
在单元阵列200中，位线220被定位为彼此远离，以容纳每个器件的大的扩散区域230，并且防止器件将电流泄漏到其相邻器件。具体地，每个器件的尺寸和每个器件之间的最小间隔由所要求的竖直触点到触点间隔228和所要求的水平触点到触点间隔226限制。例如，当每个方形触点232的尺寸是40nm×40nm时，所要求的间隔228和226可以是约90nm或在80nm到100nm之间。通常，现有技术的单元阵列200中的触点到触点间隔必须相对较大，因为传统上难以制造小触点232。为了创建触点232，使用光刻来将几何图案从光掩模转移到衬底上的光敏化学光刻胶。几何图案包括用于最终形成触点232的微小孔。由于孔太小，所以光很难在不干扰其它孔的情况下穿过图案。因此，孔之间的间隔必须相对较大，以确保相邻孔之间不干扰。在几何图案中的孔之间的这一间隔导致触点232之间所要求的最小间隔。因此，光刻限制了方形触点232的尺寸和间隔，从而导致每个器件单元的覆盖面积在两个尺寸方面相对较大，如图2所示。
本公开的系统和方法通过允许相邻器件单元共享一个或多个触点来减少每个单元的覆盖面积。允许两个相邻的器件单元共享单个触点意味着器件单元可以被定位为比图2中所示的更靠近彼此，而不是要求每个接触被限制到单个器件单元。其中相邻器件单元共享触点的单元阵列的示例关于图3被示出和描述。
图3示出了根据本公开的一些实施例的单元阵列300的说明性俯视图。单元阵列300包括以二维4×4阵列布置的十六个器件单元334。在单元阵列300内，四条竖直字线322a-322d(统称为字线322)穿过器件单元的栅极，四条竖直M1选择线324a-324d(统称为M1选择线324)穿过器件单元的漏极或源极，并且四条水平M2位线320a-320d(统称为M2位线320)穿过每一行的四个器件单元。每个器件单元334上的每个漏极和源极端子具有对应的竖直矩形触点336a-336h(统称为竖直矩形触点336)或对应的水平矩形触点338a-338h(统称为水平矩形触点338)。与图2的方形触点232相比，每个矩形触点336和338跨越两个不同的相邻器件单元334。矩形触点336和338可以大于方形触点232，使得矩形触点336和338更容易使用光刻技术制造，并且与方形触点232相比与更好的制造保真度相关联。
每个竖直触点336延伸到两条M2位线中，并且跨越彼此竖直定位的两个器件单元的源极区域。具体地，顶部一行的四个竖直触点(336a、336c、336e和336g)在M2位线320a和320b(以及对应的器件单元的源极区域)上方延伸，并且第二行的四个竖直触点(336b、336d、336f和336h)在M2位线320c和320d(以及对应的器件单元的源极区域)上方延伸。类似地，每个水平触点338跨越彼此水平定位的两个器件单元的漏极区域延伸。具体地，第一列的四个水平触点(338a、338b、338c和338d)在最左边的两列器件单元的漏极区域之间延伸，并且第二列的四个水平触点(338e、338f、338g、338h)在最右边的两列器件单元的漏极区域之间延伸。每个水平矩形触点338连接到M1选择线324。如图3所示，竖直触点336跨越源极区域延伸，并且水平触点跨越漏极区域延伸。本领域普通技术人员将理解，竖直触点336可以跨越漏极区域延伸，并且水平触点338可以跨越单元阵列300的源极区域延伸，而不偏离本公开的范围。此外，竖直触点336可以跨越源极区域延伸，并且水平触点可以在单元阵列的某些区域中跨越漏极区域延伸，而其它竖直触点336可以跨越漏极区域延伸，并且其它水平触点可以跨越同一单元阵列的其它区域中的源极区域延伸。
在图2所示的现有技术的单元阵列200中，触点到触点间隔具有最小值，该最小值将每个器件的尺寸和器件之间的间隔限制为相对较大。换言之，为了确保触点之间不发生干扰，在现有技术的单元阵列200中要求触点之间的间隔较大。相反，图3所示的单元阵列300的配置允许器件单元与第一相邻器件单元共享在其源区域内的一个触点，并且与第二相邻器件单元共享在其漏极区域内的另一触点。在现有技术的单元阵列200中，最小单元尺寸和间隔受到所要求的触点到触点间隔的限制。在本公开的单元阵列300中，去除了所要求的触点到触点间隔限制，使得器件单元可以被组装得更密集。
在单元阵列300中，两个相邻的扩散区域被示出为共享触点。因此，对于单元阵列300，扩散到扩散间隔是限制每个器件的尺寸和间隔的限制因素。与触点到触点间隔相比，扩散到扩散间隔是更为宽松的规则，这意味着单元阵列300中的器件的尺寸小得多，并且比现有技术的单元阵列200中的器件更加紧密地定位在一起。具体地，每个器件的尺寸和每个器件之间的最小间隔由所要求的竖直扩散到扩散间隔328(其远小于图2的触点到触点间隔228)和所要求的水平扩散到扩散间隔326(其可以是大约40nm或30nm到50nm之间，并且远小于图2的大约90nm的触点到触点间隔226)限制。小器件单元尺寸和器件之间的小间隔意味着更多的器件可以占据相同的面积，并且转换成明显更有效的器件。尽管在图3中将两个扩散区域示出为共享触点，但是本领域普通技术人员将理解，通常，器件单元阵列可以包括共享单个触点的多于两个扩散区域，诸如3、4、5或者任何合适数目的扩散区域，而没有偏离本公开的范围。
与现有技术的单元阵列200相比，由于使用了竖直矩形触点336，单元阵列300的位线320比位线220更加靠近在一起。然而，单元阵列300与现有技术的单元阵列200相比具有降低的灵活性，因为现有技术的单元阵列200中的每个单独的器件单元被配置为彼此独立地操作，而单元阵列300中的每个器件单元被迫与其邻居共享其触点。尽管如此，单元阵列300中的组装密度的显著改进大大地超过了灵活性降低的缺点。例如，当单元阵列300被用在随机逻辑电路中时，器件单元被用作一组存储器单元。在这种情况下，电路的灵活性不如组装密度重要，因为更希望具有较大的存储器存储容量的较小的芯片，而不是使每个器件单元能够彼此独立地操作。
在一些实现中，现有技术的单元阵列200的方形触点232的尺寸为40nm×40nm，从而导致触点到触点间隔大致为90nm。在一些实现中，矩形触点336和338的尺寸是40nm×130nm。在这种情况下，触点之间的间隔可以与现有技术的单元阵列200中的相同，但是更大的触点与更好的制造工艺窗口相关联。与较小的方形触点相比，较好的制造工艺窗口确保制造较大矩形触点的可重复性的保真度。此外，矩形触点的较大尺寸意味着使用更多导电材料来形成触点。这对应于比现有技术的单元阵列中的方形触点232更低的接触电阻，这改善了单元阵列300的性能。
尽管使用尺寸为40nm×130nm的矩形触点改善了单元阵列的制造工艺窗口，但是与具有尺寸为40nm×40nm的方形触点的现有技术的单元阵列200相比，该尺寸并不提高组装密度。此外，使用在单元阵列中的两个器件上方交叠的矩形触点降低了电路的灵活性。在一些实现中，可以减小矩形触点336和338的尺寸，以改善单元阵列的组装密度。这样的矩形触点336和338的示例尺寸可以包括40nm×100nm、40nm×80nm或者任何其它合适的尺寸。
通常，电路灵活性与单元阵列的组装密度之间的折衷可以用于设计单元阵列以满足特定器件的要求。在一个示例中，图2的小的方形触点232可以用来代替图3中的竖直矩形触点336，同时仍然使用水平矩形触点338。在这种情况下，竖直方向上的组装密度没有改善，但是在水平方向上的组装密度得到改善。在另一示例中，图2的小的水平方形触点232可以用来代替图3中的水平矩形触点338，同时仍然使用竖直矩形触点336。在这种情况下，水平方向上的组装密度没有改善，但是竖直方向上的组装密度得到改善。在这两个示例中，组装密度仅在一个方向上得到改善，但是在另一方向上没有改善。为了达到最佳的组装密度，在两个方向上使用矩形触点。然而，如果期望在电路中保持一定的灵活性，使得一些器件单元具有独立于任何其它器件单元的至少一个触点，则这样的配置可能是有用的。
在一些实现中，虚设器件单元被定位在单元阵列300的部分或全部边缘上。具体地，因为矩形触点336和338在两个器件单元上方延伸，所以如果矩形触点被印刷在器件的边缘处，则矩形触点可以仅在一个器件单元上方延伸。虚设器件单元可以在单元阵列的边缘处使用，以易于制造。
如图3所示，触点336和338被成形为矩形。然而，本领域普通技术人员将理解，通常，在不脱离本公开的范围的情况下，触点336和/或触点338可以是矩形或方形的。例如，触点336和/或触点338可以是方形的，并且在两个相邻的器件单元上方交叠。作为另一示例，触点336和/或触点338可以是矩形的，并且不在任何两个相邻的器件单元上方交叠。然而，对于最高的组装密度，触点336和触点338两者将在至少两个相邻的器件单元上方交叠，而不管它们的形状如何。
图4示出了根据本公开的一些实施例的单元阵列400的说明性俯视图。单元阵列400与图3中所示的单元阵列300类似，除了单元阵列400中的器件单元444被定位为比图3中的器件单元更靠近彼此。单元阵列400包括以二维4×4阵列布置的十六个器件单元434。在单元阵列400内，四个竖直字线422a-422d(统称为字线422)穿过器件单元的栅极，四条竖直M1选择线424a-424d(统称为M1选择线424)穿过器件单元的漏极或源极，并且四条水平M2位线420a-420d(统称为M2位线420)穿过每一行的四个器件单元。每个器件单元434上的每个漏极和源极端子具有对应的竖直触点436a-436h(统称为竖直触点436)或对应的水平触点440a-440h(统称为水平触点440)。每个触点436和440跨越两个不同的器件单元434。
与关于图3示出和描述的水平矩形触点338相比，图4中的水平触点440跨越共享边缘的两个扩散区域430。这使得竖直字线422被间隔为比图3中的竖直字线322更靠近彼此。具体地，图3中的两个扩散区域330之间的扩散到扩散间隔326在图4中被去除，使得器件单元434被定位为比图3中的器件单元更加靠近在一起。
在一些实现中，与图3中的竖直字线322相比，在图4中，使用STI工艺来将竖直字线422定位为更靠近于彼此。如关于图1描述的，STI沟槽提供两个相邻器件之间的隔离，并且可以用于减小栅极与STI沟槽之间的间隔。具体地，因为阵列中的器件的源极和漏极区域的触点是矩形的和/或在两个相邻器件上方交叠，所以每个触点将覆盖STI沟槽的两侧。
如图4所示，方形触点440(而不是矩形触点)可以用于在两个相邻的器件单元上方延伸。此外，如关于图5所描述的，可以在每个方形触点440底下形成掩埋的STI沟槽，在每个方形触点440下方形成M1选择线。如图4所示，M1选择线424a-424d沿着矩形触点的长度形成长的竖直线。M1选择线也存在于方形触点440底下，但是不形成长的竖直线。为了形成掩埋的STI沟槽，示例过程关于图5被示出和描述。
图5示出了根据本公开的一些实施例的在生成掩埋的STI的过程的五个不同点处的五个示图550、552、554、556和558的说明性系列500。示图550、552、554、556和558中的每个示图示出了在制造单元阵列400时图4所示的单元阵列400的部分的截面(沿着轴线A)。
在第一步骤中，如在第一示图550中所示，在硅衬底560内形成三个浅沟槽562、564和566。第二示图552示出了第二步骤，在该第二步骤期间通过掺杂硅衬底560的不同层而注入深N阱570和P阱568。在第三步骤中，回蚀浅沟槽564的顶部部分，以形成掩埋的浅沟槽572，其在第三示图554中示出。具体地，为了蚀刻浅沟槽564的顶部部分，可以使用至少一个额外的掩模来蚀刻浅沟槽564，而不是用于浅沟槽562和566。这些浅沟槽562和566在第三示图554中保持未被掩埋。
在第四步骤中，如第四示图556所示，在掩埋的浅沟槽572上沉积硅(使用外延或另一工艺来生长硅层)，然后将其往回蚀刻或抛光以形成平坦表面。最后，在第五示图558中所示的第五步骤中，完成该器件的剩余工艺，包括注入栅极580和582、间隔物、源极/漏极注入、硅化物、触点、金属化以及构建器件所需要的任何其它步骤。如第五示图558所示，触点由钨(W)材料或包含钨作为成分的材料形成。
在第五示图558中示出的最终产品将掩埋的STI沟槽572描绘为将两个相邻器件彼此隔离。具体地，两个相邻器件的P阱区域必须被结隔离。因此，掩埋的STI沟槽572被描绘为延伸至少与P阱区域568的底部边缘一样深，并且甚至延伸到深N阱区域570中。掩埋的STI沟槽572位于图4的方形触点440a底下，方形触点440a连接到M1选择线576。通过将STI沟槽572掩埋在方形触点440a底下，两个相邻单元的两个扩散区域(例如，扩散区域430a和430b)可以被定位为如此靠近彼此，使得它们几乎接触或轻微接触或交叠。因为允许相邻单元彼此如此紧密地被定位，所以单元阵列400的密度进一步提高。
在一些实现中，STI沟槽572(和/或STI沟槽562)的边缘被定位为非常靠近栅极的边缘。在这种情况下，在触点的左侧和右侧存在极小的留在源极和漏极区域上方的区域(例如，未被触点W覆盖的硅化物的区域)。触点(由W表示)可能不接触这个小区域，并且可能仅有效地落在掩埋的STI沟槽572顶上。当这发生时，为了使触点(位于掩埋的STI沟槽572顶上)连接到源极和漏极区域，可以沉积或生长硅(或其它半导体材料，诸如硅锗SiGe或砷化铟镓InGaAs)，以桥接相邻器件单元的源极(和/或漏极)。
在一些实现中，如关于图554和556所描述的，STI沟槽564的表面被向下蚀刻，并且硅或多晶硅被沉积或生长在蚀刻的区域中。这有效地产生掩埋的STI沟槽572，使得器件的顶表面是平坦的并且与CMOS处理步骤兼容。为了保持触点的电阻低，可以使用自对准硅化物工艺来形成用于源极和/或漏极区域的金属硅化物触点，包括生长或沉积在掩埋的STI沟槽572顶上的硅材料。
在一些实现中，在正常CMOS处理步骤之前，硅腔体被掩埋。例如，可以蚀刻非常窄的腔体，其类似于图5所示的STI沟槽。然而，代替用氧化物填充沟槽，可以将硅晶片放置在外延室中以用硅来密封沟槽的顶部部分(或者可以经由化学气相沉积(CVD)工艺沉积硅)。在这种情况下，非常狭窄的腔体可以用于构建极小的器件单元，并且将器件单元紧密地定位在一起。掩埋硅腔体的一个好处是腔体深度可以独立于STI沟槽的深度。在示例中，非常窄的腔体可以用来代替图5中的STI 572并且参考图6更详细地描述。在一些实施例中，可以使用两个或更多个独立的STI深度。具有独立的STI深度可以实现额外的基部宽度调谐，并且因此可以优化竖直双极(N/P/N)器件的双极性特性。例如，独立的STI深度可以包括用于一般逻辑和外围的一个深度以及用于单元对之间的单元阵列的另一深度。
图6示出了根据本公开的一些实施例的在生成具有气隙的掩埋的STI的过程的五个不同点处的五个示图650、652、654、656和658的说明性系列600。类似于图5所示的系列500，示图650、652、654、656和658中的每个示出了在制造单元阵列400时图4所示的单元阵列400的部分的截面(沿着轴线A)。
在第一步骤中，如在第一示图650中所示，在硅衬底660内形成两个浅沟槽662和666。第二示图662示出了第二步骤，在该第二步骤期间使用至少一个额外的掩模来在两个浅沟槽662和666之间的硅衬底660内蚀刻深且窄的沟槽690。在第三示图654所示的第三步骤中，通过沉积硅来密封深且窄的沟槽690的顶部开口(使用外延或其它工艺生长硅层)。结果是围绕在硅衬底660的所有侧面的气隙692。掩埋的气隙692由于负载效应而形成，该负载效应使得未掩埋的气隙的顶部部分比气隙的底部部分更快地生长硅。如果需要，可以将器件的顶表面往回蚀刻或抛光，以提供硅衬底660的光滑的顶表面。
在第四示图656所示的第四步骤中，通过掺杂硅衬底660的不同层来注入深N阱670和P阱668。最后，在第五示图658中示出的第五步骤中，完成该器件的剩余工艺，包括注入栅极680和682、间隔物、源极/漏极注入、硅化物、触点、金属化以及构建器件所需要的任何其它步骤。
因此，第五示图658中的气隙692将相邻的器件彼此隔离。通过在两个器件之间使用深且窄的气隙，由于气隙的宽度可以比STI沟槽的宽度更窄，所以可以使相邻器件更加靠近彼此。为了产生与STI沟槽(例如，诸如STI沟槽662或666)的较宽宽度相比更窄的气隙692的宽度，可以使用至少一个额外的掩模来蚀刻气隙692。在示例中，STI沟槽的大致宽度可以是40nm，或者在30nm到50nm之间。气隙的宽度可以在3nm到30nm之间的范围内。在一些实施例中，STI沟槽662和666中的一者或两者可以被气隙替代然而，这可能会使集成工艺更具挑战性。具体地，STI沟槽的宽度在芯片的逻辑区域中可能更难以控制，并且因此可能包括随机变化。在这种情况下，较宽的沟槽可能不能可靠地形成气隙。此外，由于隔离要求，可能需要采用不同的材料或额外的掩蔽步骤来实现隔离，使得该过程进一步复杂化。
如图5和6所示，形成了MOS晶体管阵列。然而，本领域普通技术人员将理解，通常，可以在不脱离本公开的范围的情况下形成PMOS晶体管阵列。对于图5和6所示的NMOS晶体管的示例，深N阱区域通过STI沟槽或气隙与P阱区域隔离。对于示例PMOS晶体管阵列，深P阱区域可以通过STI沟槽或气隙与N阱区域隔离。
图7示出了根据本公开的实施例的用于制造半导体器件的工艺700的高级流程图。
在702处，形成晶体管阵列，其中晶体管阵列中的至少一些晶体管中的每个相应的晶体管被定位为邻近晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管。在一些实施例中，晶体管阵列是二维阵列，并且晶体管阵列中的晶体管被布置为多个行和多个列，诸如图3和4中所示的单元阵列。
在704处，过程700包括使相应的晶体管的源极区域与相应的第一相邻晶体管的源极区域共享第一触点，并且在706处，过程700包括使相应的晶体管的漏极区域与相应的第二相邻晶体管的漏极区域共享第二触点。在一些实施例中，当晶体管阵列是二维阵列时，相应的晶体管和相应的第一相邻晶体管共享相同的行，并且相应的晶体管和相应的第二相邻晶体管共享相同的列。在其它实施例中，相应的晶体管和相应的第一相邻晶体管共享相同的列，并且相应的晶体管和相应的第二相邻晶体管共享相同的行。
在其它实施例中，阵列中的一些晶体管可以与相同的行中的相邻晶体管共享源极触点，而相同的阵列中的其它晶体管可以与相同的列中的相邻晶体管共享源极触点。类似地，阵列中的一些晶体管可以与相同的行中的相邻晶体管共享漏极触点，而相同的阵列中的其它晶体管可以与相同的列中的相邻晶体管共享漏极触点。
在一些实施例中，每个相应的晶体管的第一触点和第二触点被成形为矩形，诸如关于图3所示出和描述的。备选地，所有触点或触点的子集(诸如仅仅是漏极触点，仅仅是源极触点，仅仅是跨越相同的行延伸的触点，仅仅是跨越相同的列延伸的触点，或者其任何合适的组合)可以被成形为方形，而其余的触点可以被成形为矩形。在一个示例中，第一和/或第二触点的第一尺寸可以在30nm到50nm之间或者在10nm到50nm之间，而第一和/或第二触点的第二尺寸可以在30nm到130nm之间或者在10nm到1000nm之间。
在一些实施例中，形成多个浅沟槽。多个浅沟槽中的每个浅沟槽可以被定位在相应的晶体管中的一个与相应的第一相邻晶体管之间，并且在相应的晶体管中的一个与相应的第一相邻晶体管之间提供隔离，如关于图4和5的STI沟槽所详细地示出和描述的。具体地，至少一些浅沟槽可以被掩埋在硅层底下。
在一些实施例中，形成多个气隙。多个气隙中的每个气隙可以被定位在相应的晶体管中的一个与相应的第一相邻晶体管(和/或相应的第二相邻晶体管)之间，并且在相应的晶体管中的一个晶体管与相应的第一相邻晶体管(和/或相应的第二相邻晶体管)之间提供隔离。如关于图6详细描述的，至少一些气隙可以被掩埋在硅层底下。
在一些实施例中，第一触点在两个源极区域之间的共享和第二触点在两个漏极区域之间的共享允许晶体管阵列中的晶体管被定位为比在第一触点和第二触点未被共享的情况下更靠近彼此。在一些实施例中，只有第一触点在两个源极区域之间被共享，并且没有漏极触点被共享。在一些实施例中，只有第二触点在两个漏极区域之间被共享，并且没有源极触点被共享。在一些实施例中，仅共享连接相同的行中的两个晶体管的触点，并且沿着列方向的触点不被共享。在一些实施例中，仅共享连接相同的列中的两个晶体管的触点，并且沿着行方向的触点不被共享。在任何这些情况下，与图2所示的现有技术的单元阵列相比，单元阵列的组装密度得到了改善，因为至少一些触点在相邻器件之间被共享。
尽管已经在本文中示出和描述了本公开的各种实施例，但是对于本领域技术人员来说显而易见的是，这样的实施例仅仅是作为示例提供的。在不偏离本公开的情况下，本领域技术人员现在将会想到很多变化、改变和替换。应当理解，可以在实践本公开时采用本文中描述的本公开的实施例的各种替代方案。意图是以下权利要求限定本公开的范围，并且由此覆盖在这些权利要求及其等同物的范围内的方法和结构。

Claims (20)

1.一种半导体器件，包括：
晶体管阵列，其中所述晶体管阵列中的至少一些晶体管中的每个相应的晶体管
(1)被定位为邻近所述晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管，
(2)具有与所述相应的第一相邻晶体管的源极区域共享第一触点的源极区域，以及
(3)具有与所述相应的第二相邻晶体管的漏极区域共享第二触点的漏极区域。
2.根据权利要求1所述的半导体器件，其中所述晶体管阵列是二维阵列，并且所述晶体管阵列中的晶体管被布置为多个行和多个列。
3.根据权利要求2所述的半导体器件，其中(1)所述相应的晶体管和所述相应的第一相邻晶体管共享相同的行，并且所述相应的晶体管和所述相应的第二相邻晶体管共享相同的列，或者(2)所述相应的晶体管和所述相应的第一相邻晶体管共享相同的列，并且所述相应的晶体管和所述相应的第二相邻晶体管共享相同的行。
4.根据权利要求1所述的半导体器件，其中每个相应的晶体管的所述第一触点和所述第二触点被成形为矩形。
5.根据权利要求1所述的半导体器件，其中所述第一触点和所述第二触点中的每个触点的第一尺寸在30nm到50nm之间，并且所述第一触点和所述第二触点中的每个触点的第二尺寸在30nm到130nm之间。
6.根据权利要求1所述的半导体器件，还包括多个浅沟槽，其中所述多个浅沟槽中的每个浅沟槽被定位在所述相应的晶体管中的一个相应的晶体管与所述相应的第一相邻晶体管之间，并且在所述相应的晶体管中的所述一个相应的晶体管与所述相应的第一相邻晶体管之间提供隔离。
7.根据权利要求6所述的半导体器件，其中所述浅沟槽中的至少一些浅沟槽被掩埋在硅层底下。
8.根据权利要求1所述的半导体器件，还包括多个气隙，其中所述多个气隙中的每个气隙被定位在所述相应的晶体管中的一个相应的晶体管与所述相应的第一相邻晶体管之间，并且在所述相应的晶体管中的所述一个相应的晶体管与所述相应的第一相邻晶体管之间提供隔离。
9.根据权利要求8所述的半导体器件，其中所述多个气隙中的每个气隙被掩埋在硅层底下。
10.根据权利要求1所述的半导体器件，其中所述第一触点在两个源极区域之间的共享以及所述第二触点在两个漏极区域之间的共享允许所述晶体管阵列中的晶体管被定位为比在所述第一触点和所述第二触点未被共享的情况下更靠近彼此。
11.一种制造半导体器件的方法，所述方法包括：
形成晶体管阵列，其中所述晶体管阵列中的至少一些晶体管中的每个相应的晶体管被定位为邻近所述晶体管阵列中的相应的第一相邻晶体管和相应的第二相邻晶体管；
使所述相应的晶体管的源极区域与所述相应的第一相邻晶体管的源极区域共享第一触点；以及
使所述相应的晶体管的漏极区域与所述相应的第二相邻晶体管的漏极区域共享第二触点。
12.根据权利要求11所述的方法，其中所述晶体管阵列是二维阵列，并且所述晶体管阵列中的晶体管被布置为多个行和多个列。
13.根据权利要求12所述的方法，其中(1)所述相应的晶体管和所述相应的第一相邻晶体管共享相同的行，并且所述相应的晶体管和所述相应的第二相邻晶体管共享相同的列，或者(2)所述相应的晶体管和所述相应的第一相邻晶体管共享相同的列，并且所述相应的晶体管和所述相应的第二相邻晶体管共享相同的行。
14.根据权利要求11所述的方法，其中每个相应的晶体管的所述第一触点和所述第二触点被成形为矩形。
15.根据权利要求11所述的方法，其中所述第一触点和所述第二触点中的每个触点的第一尺寸在30nm到50nm之间，并且所述第一触点和所述第二触点中的每个触点的第二尺寸在30nm到130nm之间。
16.根据权利要求11所述的方法，还包括形成多个浅沟槽，其中所述多个浅沟槽中的每个浅沟槽被定位在所述相应的晶体管中的一个相应的晶体管与所述相应的第一相邻晶体管之间，并且在所述相应的晶体管中的所述一个相应的晶体管与所述相应的第一相邻晶体管之间提供隔离。
17.根据权利要求16所述的方法，还包括将所述浅沟槽中的至少一些浅沟槽掩埋在硅层底下。
18.根据权利要求11所述的方法，还包括形成多个气隙，其中所述多个气隙中的每个气隙被定位在所述相应的晶体管中的一个相应的晶体管与所述相应的第一相邻晶体管之间，并且在所述相应的晶体管中的所述一个相应的晶体管与所述相应的第一相邻晶体管之间提供隔离。
19.根据权利要求18所述的方法，还包括将所述多个气隙中的每个气隙掩埋在硅层底下。
20.根据权利要求11所述的方法，其中所述第一触点在两个源极区域之间的共享以及所述第二触点在两个漏极区域之间的共享允许所述晶体管阵列中的晶体管被定位为比在所述第一触点和所述第二触点未被共享的情况下更靠近彼此。
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