JP7217111B2 - 半導体装置およびその製造方法 - Google Patents
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n型ウェル領域の表層部には、p型半導体領域が形成されている。p型半導体領域は、n型ウェル領域との間でツェナーダイオードを形成している。n型ウェル領域の表層部には、p型半導体領域から間隔を空けてn型半導体領域が形成されている。半導体基板の主面の上には、絶縁層が形成されている。絶縁層は、p型半導体領域およびn型半導体領域の間の領域を被覆している。
より具体的には、ツェナーダイオードに逆バイアスを印加し続けると、p型半導体領域およびn型半導体領域の間の領域に電流が流れる。この電流を形成する電荷の一部は、p型半導体領域およびn型半導体領域の間の領域においてn型ウェル領域の表層部に流れ、絶縁層によって捕獲される。その結果、不純物準位が絶縁層に形成され、ツェナーダイオードの降伏電圧が変動する。
これにより、第1半導体領域の表層部に電流が流れることを抑制できるから、電荷の一部が、絶縁層によって捕獲されることを抑制できる。その結果、絶縁層に不純物準位が形成されることを抑制できる。よって、降伏電圧の変動を抑制できる半導体装置を提供できる。
第2半導体領域は、第1半導体領域との間でツェナーダイオードを形成している。第4半導体領域は、第2半導体領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有している。
これにより、第1半導体領域の表層部に電流が流れることを抑制できるから、電荷の一部が、絶縁層によって捕獲されることを抑制できる。その結果、絶縁層に不純物準位が形成されることを抑制できる。よって、降伏電圧の変動を抑制できる半導体装置を製造し、提供できる。
図1は、本発明の第1実施形態に係る半導体装置1の平面図である。図2は、図1の領域IIの拡大図である。図3は、図2のIII-III線に沿う断面図である。
図1を参照して、半導体装置1は、直方体形状の半導体層2を含む。半導体層2は、一方側の第1主面3、他方側の第2主面4、ならびに、第1主面3および第2主面4を接続する側面5を有している。半導体層2の第1主面3および第2主面4は、それらの法線方向から見た平面視(以下、単に「平面視」という。)において四角形状に形成されている。
第1デバイス分離構造11は、平面視においてダイオード領域7に沿って帯状に延びている。第1デバイス分離構造11は、平面視においてダイオード領域7を取り囲む環状に形成されている。第1デバイス分離構造11は、この形態では、平面視において八角環状に形成されている。これにより、ダイオード領域7は、平面視において八角形状に区画されている。
第1デバイス分離構造11は、この形態では、第1トレンチ絶縁構造を有している。第1トレンチ絶縁構造は、半導体層2の第1主面3に形成された第1トレンチ12、および、第1トレンチ12に埋め込まれた第1絶縁体層13を含む。
半導体層2の第1主面3において第1デバイス分離構造11の外側の領域には、第2デバイス分離構造14が形成されている。図2では、明瞭化のため、第2デバイス分離構造14がハッチングによって示されている。
第2デバイス分離構造14は、第1デバイス分離構造11に沿って帯状に延びている。第2デバイス分離構造14は、第1デバイス分離構造11を取り囲む環状に形成されている。第2デバイス分離構造14は、平面視において八角環状に形成されている。第2デバイス分離構造14は、ダイオード領域7や第1デバイス分離構造11の形状に応じて、平面視において多角環状や円環状に形成されていてもよい。
第2トレンチ絶縁構造は、第1トレンチ12の深さやアスペクト比に応じて、DTI構造やSTI構造とも称される。第2トレンチ15(第2デバイス分離構造14)の深さは、0.5μm以上0.7μm以下であってもよい。第2トレンチ15は、第1トレンチ12とほぼ等しい深さで形成されていてもよい。
第1半導体領域21は、平面視においてダイオード領域7のほぼ全域に形成されている。第1半導体領域21の底部は、第1デバイス分離構造11の底部に対して半導体層2の第2主面4側の領域に位置している。第1半導体領域21は、第1デバイス分離構造11の底部を被覆するオーバラップ部21Aを含む。第1半導体領域21の厚さは、1.2μm以上1.8μm以下であってもよい。
第2半導体領域22は、第1デバイス分離構造11の内縁からダイオード領域7の内方に間隔を空けて島状に形成されている。第2半導体領域22は、平面視においてダイオード領域7の中央部に形成されている。
第2半導体領域22は、第1半導体領域21との間でpn接合を形成している。このpn接合によって、第2半導体領域22をアノード領域とし、第1半導体領域21をカソード領域とするツェナーダイオード9が形成されている。
第3半導体領域23は、第1デバイス分離構造11の内縁に沿って帯状に延びている。第3半導体領域23は、第1デバイス分離構造11の内縁に沿って延びる有端帯状に形成されていてもよい。第3半導体領域23は、平面視において第2半導体領域22を取り囲む環状に形成されていることが好ましい。第3半導体領域23は、第1デバイス分離構造11の側壁部に接していてもよい。
第1半導体領域21の表層部において、第2半導体領域22および第3半導体領域23の間の領域には、p-型の第4半導体領域24が形成されている。第4半導体領域24は、半導体基板10のp型不純物濃度を超え、かつ、第2半導体領域22のp型不純物濃度未満のp型不純物濃度を有している。
第4半導体領域24は、第3半導体領域23に対して第2半導体領域22側に間隔を空けて形成されている。第4半導体領域24は、第2半導体領域22の周縁に沿って帯状に延びている。
第4半導体領域24の底部は、第2半導体領域22の底部に対して第1半導体領域21の底部側の領域に位置している。第4半導体領域24は、第2半導体領域22の底部を被覆するオーバラップ部24Aを含む。
半導体層2の第1主面3の表層部において、第1デバイス分離構造11および第2デバイス分離構造14の間の領域には、p+型の第5半導体領域25が形成されている。第5半導体領域25のp型不純物濃度は、1.0×1017cm-3以上1.0×1020cm-3以下であってもよい。第5半導体領域25のp型不純物濃度は、第2半導体領域22のp型不純物濃度とほぼ等しくてもよい。
第6半導体領域26の底部は、第1デバイス分離構造11の底部および第1半導体領域21の底部の間の領域に位置している。第6半導体領域26は、半導体層2において第2デバイス分離構造14の底部に沿う領域にも形成されている。第6半導体領域26の厚さは、0.2μm以上0.5μm以下であってもよい。
絶縁層32は、単一の絶縁層からなる単層構造を有していてもよい。絶縁層32は、複数の絶縁層が積層された積層構造を有していてもよい。絶縁層32は、酸化シリコンまたは窒化シリコンのうちの少なくとも1つを含んでいてもよい。
コンタクト電極層35は、絶縁層32に形成されたコンタクト孔37に埋め込まれている。コンタクト電極層35は、下地電極層38および埋め込み電極層39を含む。下地電極層38は、チタンを含んでいてもよい。埋め込み電極層39は、タングステンを含んでいてもよい。
配線電極層36は、絶縁層32の上でコンタクト電極層35を被覆している。配線電極層36は、コンタクト電極層35側からこの順に積層された第1電極層41、第2電極層42および第3電極層43を含む積層構造を有している。第1電極層41は、チタンを含んでいてもよい。第2電極層42は、アルミニウムを含んでいてもよい。第3電極層43は、チタンを含んでいてもよい。
図4を参照して、参考例に係る半導体装置51では、ツェナーダイオード9に逆バイアスが印加されると、第2半導体領域22および第3半導体領域23の間の領域に電流IZが流れる。
図5は、参考例に係る半導体装置51の降伏電圧BVをシミュレーションによって求めたグラフである。図5において、縦軸は降伏電圧BV[V]であり、横軸は逆バイアス電圧の印加時間[sec(秒)]である。
図6を参照して、半導体装置1では、第1半導体領域21の表層部において第2半導体領域22および第3半導体領域23の間の領域にp-型の第4半導体領域24が形成されている。第4半導体領域24は、p+型の第2半導体領域22のp型不純物濃度未満のp型不純物濃度を有している。
ここでは、半導体装置1の温度が-25℃、25℃、85℃および150℃である場合の降伏電圧BVの特性をそれぞれ調べた。
半導体装置1では、1000秒の間、逆バイアス電圧を印加し続けた際の降伏電圧BVの変動率の絶対値が1%以下であった。この結果から、半導体装置1では、降伏電圧BVの経時的な劣化を抑制できることが確認できた。
まず、図8Aを参照して、半導体層2が用意される。次に、半導体層2の第1主面3に所定パターンを有するマスク55が形成される。マスク55は、複数の開口55Aを有している。複数の開口55Aは、第1トレンチ12および第2トレンチ15を形成すべき領域をそれぞれ露出させている。
次に、図8Bを参照して、第1半導体領域21および第6半導体領域26が形成される。第1半導体領域21を形成する工程は、ダイオード領域7における半導体層2の第1主面3の表層部にn型不純物を導入する工程を含む。n型不純物は、イオン注入マスクを介して半導体層2に導入されてもよい。これにより、第1半導体領域21が形成される。
次に、図8Cを参照して、第1デバイス分離構造11および第2デバイス分離構造14が形成される。この工程では、まず、第1絶縁体層13および第2絶縁体層16のベースとなる絶縁体層が、半導体層2の第1主面3の上に形成される。絶縁体層は、第1トレンチ12および第2トレンチ15を埋めて半導体層2の第1主面3を被覆する。絶縁体層は、CVD法によって形成されてもよい。
次に、図8Dを参照して、第2半導体領域22、第3半導体領域23、第4半導体領域24および第5半導体領域25が形成される。ここでは、第4半導体領域24が形成された後、第2半導体領域22および第5半導体領域25が形成され、その後、第3半導体領域23が形成される例について説明する。これらの領域の形成工程の順序は任意であり、特定の順序に限定されない。
p型不純物は、より具体的には、第4半導体領域24によって取り囲まれた領域に導入される。p型不純物は、半導体層2の厚さ方向に関して、半導体層2の第1主面3および第4半導体領域24の底部の間の領域に導入される。p型不純物は、第4半導体領域24に接続されるように導入される。これにより、第2半導体領域22が形成される。
p型不純物は、半導体層2の表層部において第1デバイス分離構造11および第2デバイス分離構造14の間の領域に導入される。これにより、第5半導体領域25が形成される。むろん、第5半導体領域25を形成する工程において、p型不純物は、第2半導体領域22とは異なるイオン注入マスクを介して半導体層2の表層部に導入されてもよい。
次に、図8Fを参照して、半導体層2の第1主面3の上に絶縁層32が形成される。絶縁層32は、ダイオード領域7のほぼ全域を被覆する。絶縁層32は、CVD法によって形成されてもよい。
次に、図8Gを参照して、コンタクト電極層35が、複数のコンタクト孔37内にそれぞれ形成される。この工程では、まず、下地電極層38が形成される。下地電極層38は、絶縁層32の表面および各コンタクト孔37の内壁面に沿って膜状に形成される。下地電極層38は、CVD法によって形成されてもよい。
次に、下地電極層38および埋め込み電極層39を含む電極層が、絶縁層32の表面が露出するまで除去される。下地電極層38および埋め込み電極層39を含む電極層は、エッチング法によって除去されてもよい。これにより、下地電極層38および埋め込み電極層39を含む電極層がコンタクト電極層35として、複数のコンタクト孔37にそれぞれ埋め込まれる。
次に、マスク56を介するエッチング法によって、第1電極層41、第2電極層42および第3電極層43を含む電極層の不要な部分が除去される。これにより、複数の配線電極層36が形成される。その後、マスク56が除去される。以上を含む工程を経て、半導体装置1が製造される。
以下では、半導体装置1に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。図9では、明瞭化のため、第1デバイス分離構造11および第2デバイス分離構造14がハッチングによって示されている。
第4半導体領域24は、第2半導体領域22および第3半導体領域23から間隔を空けて第1半導体領域21に形成されている。第4半導体領域24のその他の構造は、半導体装置1に係る第4半導体領域24と同様である。このような構造の第4半導体領域24は、半導体装置1の製造方法において、第4半導体領域24用のイオン注入マスクのレイアウトを変更するだけで形成できる。
図11は、図2に対応する領域の断面図であって、本発明の第3実施形態に係る半導体装置71を示す図である。以下では、半導体装置1に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
フィールド絶縁層72は、CVD(Chemical Vapor Deposition)法によって半導体層2の第1主面3の上に絶縁材料を堆積させて形成したCVD絶縁層を含んでいてもよい。フィールド絶縁層72は、半導体層2の第1主面3にトレンチを形成する工程と、トレンチに絶縁体を埋め込む工程とによって形成したトレンチ絶縁構造を含んでいてもよい。
図12を参照して、半導体装置81は、第1実施形態に係る半導体装置1の各半導体部分の導電型が反転された構造を有している。つまり、半導体装置81は、第1実施形態に係る半導体装置1のp型の半導体部分がn型の半導体部分とされ、n型の半導体部分がp型の半導体部分とされた構造を有している。
以上、半導体装置81によっても、半導体装置1に対して述べた効果と同様の効果を奏することができる。このような構造は、第2実施形態に係る半導体装置61および第3実施形態に係る半導体装置71にも適用可能である。
前述の第1実施形態では、半導体層2がp型の半導体基板10を含む例について説明した。しかし、図13に示されるような半導体層2が採用されてもよい。図13は、図3に対応する領域の断面図であって、半導体層2の変形例を示す図である。以下では、半導体装置1に対して述べた構造と同様の構造については同一の参照符号を付して説明を省略する。
第1デバイス分離構造11、第2デバイス分離構造14、第1半導体領域21等は、p-型のエピタキシャル層91の表層部に形成されている。このような構造の半導体層2は、前述の第2実施形態、第3実施形態および第4実施形態にも適用できる。
2 半導体層
3 第1主面
7 ダイオード領域(デバイス形成領域)
9 ツェナーダイオード
11 第1デバイス分離構造
21 第1半導体領域
22 第2半導体領域
23 第3半導体領域
24 第4半導体領域
24A 第4半導体領域のオーバラップ部
32 絶縁層
61 半導体装置
71 半導体装置
81 半導体装置
Claims (11)
- 主面を有する半導体層と、
前記半導体層の主面の表層部に形成された第1導電型の第1半導体領域と、
前記第1半導体領域の表層部に形成され、前記第1半導体領域との間でツェナーダイオードを形成する第2導電型の第2半導体領域と、
前記第2半導体領域から間隔を空けて前記第1半導体領域の表層部に形成された第1導電型の第3半導体領域と、
前記第1半導体領域の表層部において前記第2半導体領域および前記第3半導体領域の間の領域に形成され、前記第2半導体領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有する第2導電型の第4半導体領域と、
前記半導体層の主面の上に形成され、前記第2半導体領域、前記第3半導体領域および前記第4半導体領域を被覆する絶縁層と、を含み、
前記第4半導体領域は、前記第2半導体領域に接続され、かつ、前記第4半導体領域は、前記第2半導体領域の底部に対して前記第1半導体領域の底部側の領域に位置する底部を有し、かつ、前記第4半導体領域は、前記第2半導体領域の底部を被覆するオーバーラップ部を含む、半導体装置。 - 前記第4半導体領域の第2導電型不純物濃度は、底部側の第2導電型不純物濃度が、表層部側の第2導電型不純物濃度未満である濃度勾配を有している、請求項1に記載の半導体装置。
- 前記第4半導体領域は、平面視において前記第2半導体領域を取り囲んでいる、請求項1または2に記載の半導体装置。
- 前記第3半導体領域は、平面視において前記第2半導体領域を一定の間隔を空けて取り囲んでいる、請求項1~3のいずれか一項に記載の半導体装置。
- 前記半導体層の主面においてデバイス形成領域を区画するデバイス分離構造をさらに含み、
前記第1半導体領域は、前記デバイス形成領域において前記半導体層の主面の表層部に形成され、前記第1半導体領域の底部は、前記デバイス分離構造の底部に対して前記半導体層の前記主面と反対側の第2主面側の領域に位置し、前記デバイス分離構造の底部を被覆するオーバーラップ部を含む、請求項1~4のいずれか一項に記載の半導体装置。 - 前記デバイス分離構造は、前記半導体層の主面に形成されたトレンチ、および、前記トレンチに埋め込まれた絶縁体を含むトレンチ絶縁構造を有している、請求項5に記載の半導体装置。
- 主面を有する半導体層を用意する工程と、
前記半導体層の主面の表層部に第1導電型の第1半導体領域を形成する工程と、
前記第1半導体領域の表層部に第2導電型の第2半導体領域、第1導電型の第3半導体領域および第2導電型の第4半導体領域を形成する工程であって、前記第1半導体領域との間でツェナーダイオードを形成する前記第2半導体領域を形成し、前記第2半導体領域から間隔を空けた領域に前記第3半導体領域を形成し、前記第2半導体領域および前記第3半導体領域の間の領域に前記第2半導体領域の第2導電型不純物濃度未満の第2導電型不純物濃度を有する前記第4半導体領域を形成する工程と、
前記半導体層の主面において、前記第2半導体領域、前記第3半導体領域および前記第4半導体領域を被覆する絶縁層を形成する工程と、を含み、
前記第2半導体領域に接続されるように前記第4半導体領域が形成され、かつ、前記第2半導体領域よりも深さよりも大きい深さを有する前記第4半導体領域が形成され、かつ、前記第2半導体領域の底部を被覆するオーバーラップ部を有する前記第4半導体領域が形成される、半導体装置の製造方法。 - 平面視において前記第2半導体領域を取り囲む前記第4半導体領域が形成される、請求項7に記載の半導体装置の製造方法。
- 平面視において前記第2半導体領域を一定の間隔を空けて取り囲む前記第3半導体領域が形成される、請求項7または8に記載の半導体装置の製造方法。
- 前記第1半導体領域を形成する工程に先だって、前記半導体層の主面にデバイス形成領域を区画するデバイス分離構造を形成する工程をさらに含み、
前記第1半導体領域は、前記デバイス形成領域に形成され、かつ、前記第1半導体領域の底部は、前記デバイス分離構造の底部に対して前記半導体層の前記主面と反対側の第2主面側の領域に位置し、前記デバイス分離構造の底部を被覆するオーバーラップ部を有するように形成される、請求項7~9のいずれか一項に記載の半導体装置の製造方法。 - 前記デバイス分離構造を形成する工程は、
前記半導体層の主面にトレンチを形成する工程と、
前記トレンチに絶縁体を埋め込む工程と、を含む、請求項10に記載の半導体装置の製造方法。
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