TWI766486B - 三維半導體結構的製作方法及三維半導體結構 - Google Patents

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Abstract

一種三維半導體結構的製作方法，其包括，在襯底上形成第一絕緣層，且第一絕緣層上開設至少一通道孔，每一通道孔貫穿第一絕緣層且暴露出襯底；在每一通道孔內的依次層疊生成第一外延層與第二外延層，其中所述第一外延層為不均勻摻雜層以形成較低阻值的源極區或汲極區；在第一絕緣層上形成交替層疊設置的第二絕緣層與犧牲層；以及在第二外延層上逐步生成交替層疊設置的複數第一外延層與複數第二外延層；本發明還提供一種由該三維半導體結構製作方法製作的三維半導體結構。

Description

三維半導體結構的製作方法及三維半導體結構
本發明涉及一種三維半導體結構的製作方法及三維半導體結構。
近年來，為滿足客戶對高性能與低製造成本的微電子的需求，半導體器件需要高度集成。典型的二維或平面半導體結構的集成度主要由單位存儲單元佔據的面積決定，所述集成度受形成精細圖案的技術水準的影響。然而，提高圖案精細度需要的極其昂貴的工藝設備，如此，成本的提高限制二維或平面半導體結構的高集成度的發展。因此，三維半導體結構應運而生。相較於二維半導體結構，三維半導體結構的性能與集成度更優。
一個三維半導體結構一般包括層疊設置的複數堆疊層，所述複數堆疊層可包括複數三維垂直型電晶體。在習知的三維半導體結構中，刻蝕複數堆疊層形成通道孔，在通道孔內形成半導體材料以形成三維垂直型電晶體的汲極區與源極區。然，刻蝕複數堆疊組上形成的通道孔比較細長，較難保持直立與對正而出現歪斜與偏移，使得電晶體的汲極區、源極區與閘極區相關結構均容易不對稱或偏移。由於一般三維半導體結構的源極區與汲極區的阻值較高而難以離子注入的方式形成，且當三維半導體結構包 括層疊設置的複數堆疊層時，源極區與汲極區較高的串聯阻值容易影響電晶體的工作電流與回應速度。
鑒於此，有必要提供一種三維半導體結構的製作方法，其包括：提供一襯底，在所述襯底上沉積第一絕緣層，在所述第一絕緣層上開設至少一通道孔，每一通道孔貫穿所述第一絕緣層且暴露出所述襯底；在每一通道孔內依次層疊生成不均勻摻雜的第一外延層與第二外延層，所述第一外延層用於形成源極區或汲極區；在所述第一絕緣層上形成犧牲層且使所述第二外延層相對所述犧牲層露出，在所述第二外延層上層疊生成又一第一外延層；在所述犧牲層上形成第二絕緣層且使該又一第一外延層相對所述第二絕緣層暴露，在該又一第一外延層上層疊生成又一第二外延層；參照上一步驟，在所述第二絕緣層上依次交替地形成層疊設置的複數犧牲層與複數第二絕緣層，以及在所述又一第二外延層上依次交替地生成層疊設置的複數第一外延層與複數第二外延層。
本發明還提供一種三維半導體結構，所述三維半導體結構有所述三維半導體結構製作方法製得。
相對於習知技術，在該三維半導體結構的製作方法中，不需要開設貫穿所述第一絕緣層與所述複數第二絕緣層的通道孔且不需要在此通道孔內形成複數第一外延層與複數第二外延層；而是只形成貫穿所述第一絕緣層的通道孔且在該通道孔內形成層疊設置的一個第一外延層與一個第二外延層，後續也是直接在第二外延層上直接生長又一第一外延層且在第一外延層上直接生長又一第二外延層，可容易實現複數第一外延層與複數第二外延層的層疊正對，即使隨著所述第二絕緣層的層數的增加，由該三維 半導體結構的製作方法形成的複數第一外延層與複數第二外延層也能保持層疊正對，使得複數第一外延層與複數第二外延層為直立不歪斜的結構。在所述三維半導體結構中，所述第一外延層可作為源極區或汲極極區，形成不均勻摻雜的所述第一外延層有利於降低汲極區或汲極區的電阻值，且包括複數堆疊層的三維半導體結構能夠維持較低源極區與汲極區的串聯阻值，從而有利於增加電晶體的工作電流與提高電晶體的回應速度。
100:三維半導體結構
10:襯底
11:第一絕緣層
12:通道孔
13:第一外延層
131:第一摻雜層
132:第二摻雜層
133:第三摻雜層
14:第二外延層
15:犧牲層
16:第二絕緣層
17:閘極孔
18:閘極通道
181、171:側壁
19:電晶體
191:N型電晶體
192:P型電晶體
20:介電層
21:閘極
圖1為本發明實施例的三維半導體結構的製作方法的流程圖。
圖2為本發明實施例的三維半導體結構的製作方法中在襯底形成第一絕緣層、以及在第一絕緣層上開設通道孔的示意圖。
圖3為本發明實施例的三維半導體結構的製作方法中在通道孔內的形成疊層設置的第一外延層與第二外延層的示意圖。
圖4A為本發明實施例的三維半導體結構的製作方法中在第一絕緣層上形成覆蓋第二外延層的犧牲層的示意圖。
圖4B為本發明實施例的三維半導體結構的製作方法中平坦化犧牲層的示意圖。
圖4C為本發明實施例的三維半導體結構的製作方法中在所述第二外延層上生長又一第一外延層的示意圖。
圖4D為本發明實施例的三維半導體結構的製作方法中在犧牲層上形成覆蓋又一第一外延層的第二絕緣層的示意圖。
圖4E為本發明實施例的三維半導體結構的製作方法中平坦化第二絕緣層的示意圖。
圖4F為本發明實施例的三維半導體結構的製作方法中在又一第一外延層上形成又一第二外延層的示意圖。
圖5為本發明實施例的三維半導體結構的製作方法中形成複數第二絕緣層、複數第一外延層與複數第二外延層的示意圖。
圖6A為本發明實施例的三維半導體結構的製作方法中形成閘極孔與閘極通道的示意圖。
圖6B為本發明實施例的三維半導體結構的製作方法中形成介電層的示意圖。
圖6C為本發明實施例的三維半導體結構的製作方法中形成閘極的示意圖。
附圖中示出了本發明的實施例，本發明可以藉由多種不同形式實現，而並不應解釋為僅局限於這裡所闡述的實施例。相反，提供這些實施例是為了使本發明更為全面和完整的公開，並使本領域的技術人員更充分地瞭解本發明的範圍。
參照圖1，本發明實施例提供的三維半導體結構的製作方法包括步驟S1至步驟S4。步驟S1至步驟S4如下所示：
步驟S1：提供一襯底，在所述襯底上沉積第一絕緣層，在所述第一絕緣層上開設至少一通道孔，每一通道孔貫穿所述第一絕緣層且暴露出所述襯底。
步驟S2：在每一通道孔內依次層疊生成不均勻摻雜的第一外延層與第二外延層，所述第一外延層用於形成源極區或汲極區。
步驟S3：在所述第一絕緣層上形成犧牲層且使所述第二外延層相對所述犧牲層露出，在所述第二外延層上層疊生成又一第一外延層；在所述犧牲層上形成第二絕緣層且使所述又一第一外延層相對所述第二絕緣層暴露，在所述又一第一外延層上層疊生成又一第二外延層。
步驟S4：參照上一步驟，在所述第二絕緣層上依次交替地形成層疊設置的複數犧牲層與複數第二絕緣層，以及在所述又一第二外延層上依次交替地生成層疊設置的複數第一外延層與複數第二外延層。
下面結合具體附圖說明本發明實施例三維半導體結構的製作方法。
步驟S1請參照圖2，在所述襯底(substrate)10上沉積第一絕緣層11，在所述第一絕緣層11上開設至少一通道孔12，每一通道孔12貫穿所述第一絕緣層11且暴露出所述襯底10。
在本實施例中，藉由黃光刻蝕工藝圖案化所述第一絕緣層11以形成至少一所述通道孔12。所述刻蝕可以為乾刻蝕或濕刻蝕。所述襯底10可以為但不限於單晶矽基板、單晶鍺基半或單晶矽鍺基板。所述第一絕緣層11為絕緣材料，可以為但不限於SiO2。
步驟S2請參照圖3，在每一通道孔12內依次層疊生成第一外延層13與第二外延層14，具體地，利用選擇性外延生長工藝在所述通道孔12內露出的襯底10上生長出第一外延層13，該第一外延層13與所述第一絕緣層11基本齊平。再在該第一外延層13上藉由選擇性外延生長工藝生長形成第二外延層14，且該第一外延層13與該第二外延層14上下層疊正對，形成直立不歪斜的結構。
在本實施例中，所述第一外延層13與所述第二外延層14均由半導體材料構成，所述半導體材料可為矽、鍺、矽-鍺及銦鎵鋅氧化物中的一種 或幾種的組合。所述第一外延層13包括兩個輕摻雜的半導體層與一個重摻雜的半導體層以形成不均勻摻雜的半導體材質層，且該重摻雜的半導體層位於兩個輕摻雜的半導體層的中間，所述第一外延層用於形成源極區或汲極區。所述第二外延層14為輕摻雜的半導體層，用於形成閘極區下的通道區。所述第一外延層與所述第二外延層二者可互為N型半導體層或P型半導體層，或者為同型半導體層。在本實施例中，一個第二外延層14以及接觸設置於該第二外延層14兩側的兩個第一外延層13屬於同一個電晶體19，具體地，該電晶體19的閘極區包括該第二外延層14，且該電晶體19的源極區或汲極區包括該兩個第一外延層13中一個；由於所述第一外延層13與所述第二外延層14上下層疊正對，則電晶體19的源極區與汲極區也能上下層疊正對。
在一實施例中，依次層疊生成一個第一外延層13與一個第二外延層14的步驟包括：依次形成一個不均勻的N型摻雜的半導體材質的所述第一外延層13與形成一個P型或者N型輕摻雜的半導體材質的所述第二外延層14。在此實施例中，形成不均勻的N型摻雜的半導體材質的所述第一外延層13的步驟包括：依次形成層疊設置的N型輕摻雜的半導體材質的第一摻雜層131、N型重摻雜的半導體材質的第二摻雜層132以及N型輕摻雜的半導體材質的第三摻雜層133，如圖3所示。在一變更實施例中，形成不均勻的N型摻雜的半導體材質的所述第一外延層13的步驟包括：依次形成層疊設置的P型輕摻雜的半導體材質的第一摻雜層131、N型重摻雜的半導體材質的第二摻雜層132以及P型輕摻雜的半導體材質的第三摻雜層133，所述第二摻雜層132的N型摻雜劑向所述第一摻雜層131與所述第三摻雜層133擴散以形成不均勻的N型摻雜的半導體材質的所述第一外延層13。在上述實施例中，所述第一摻雜層131、所述第三摻雜層133與所述第二外延 層14為輕摻雜且半導體摻雜劑可以為但不限於磷、硼或銦，所述第二摻雜層132為重摻雜且半導體摻雜劑可以為但不限於磷、氮或砷。在上述實施例中，一個第二外延層14以及接觸設置於該第二外延層14兩側的兩個第一外延層13屬於同一個N型電晶體191。由此方法形成的不均勻的N摻雜的半導體材質的第一外延層13構成N型電晶體191的源極區或汲極區時，能降低所述N型電晶體191的源極區或汲極區的電阻。
在又一實施例中，依次層疊生成一個第一外延層13與一個第二外延層14的步驟包括：依次形成一個不均勻的P型摻雜的半導體材質的所述第一外延層13與形成一個N型或者P型輕摻雜的半導體材質的所述第二外延層14。在此實施例中，形成不均勻的P型摻雜的半導體材質的所述第一外延層13的步驟包括：依次形成層疊設置的P型輕摻雜的半導體材質的第一摻雜層131、P型重摻雜的半導體材質的第二摻雜層132以及P型輕摻雜的半導體材質的第三摻雜層133，如圖3所示。在一變更實施例中，形成不均勻的P型摻雜的半導體材質的所述第一外延層13的步驟包括：依次形成層疊設置的N型輕摻雜的半導體材質的第一摻雜層131、P型重摻雜的半導體材質的第二摻雜層132以及N型輕摻雜的半導體材質的第三摻雜層133，所述第二摻雜層132的P型摻雜劑向所述第一摻雜層131與所述第三摻雜層133擴散以形成P型摻雜的半導體材質的所述第一外延層13。在上述實施例中，所述第一摻雜層131、所述第三摻雜層133與所述第二外延層14為輕摻雜且半導體摻雜劑可以為但不限於磷、氮或砷，所述第二摻雜層132為重摻雜且半導體摻雜劑可以為但不限於磷、硼或銦。在上述實施例中，一個第二外延層14以及接觸設置於該第二外延層14兩側的兩個第一外延層13屬於同一個P型電晶體192。由此方法形成不均勻的P型摻雜的半導 體材質的第一外延層13構成P型電晶體192的源極區或汲極區時，能降低所述P型電晶體192的源極區或汲極區的電阻。
步驟S3請參照圖4A至4F。
如圖4A與圖4B所示，在所述第一絕緣層11上形成一個犧牲層15的步驟包括：在所述第一絕緣層11上沉積覆蓋所述第二外延層14的該犧牲層15；平坦化該犧牲層15使該第二外延層相對該犧牲層15露出。
如圖4C所示，在所述第二外延層14上層疊生成又一第一外延層13。在本實施例中，在相對所述犧牲層15暴露的第二外延層14上藉由選擇性外延生長工藝生成該又一第一外延層13，該第二外延層14與該又一第一外延層13上下層疊正對。
如圖4D與圖4E所示，在一個犧牲層15上形成一個第二絕緣層16的步驟包括：在該犧牲層15上沉積覆蓋所述又一第一外延層13的該第二絕緣層16並平坦化該第二絕緣層16使所述第一外延層13相對該第二絕緣層16露出。
如圖4F所示，在所述又一第一外延層13上藉由選擇性外延生長工藝生成又一第二外延層，所述層疊生成又一第二外延層。該又第一外延層13與該又一第二外延層14上下層疊正對，且均與步驟S1中形成的第一外延層13與第二外延層14上下層疊正對。
在本實施例中，採用化學機械拋光(Chemical Mechanical Polishing，CMP)平坦化所述第二絕緣層16與所述犧牲層15。在一實施例中，如果所述第二絕緣層16與所述犧牲層15採用區域選擇性沉積(Area selective deposition,ASD)工藝形成，則可以省略CMP平坦化步驟。
步驟S4請參照圖5。完成步驟S1與S2以及迴圈步驟S3，在由步驟S3形成的第二絕緣層16上沉積又一犧牲層15，平坦化該又一犧牲層15 使由步驟S3形成的又一第二外延層14相對該又一犧牲層15暴露，在該又一第二外延層14上藉由選擇性外延生長工藝生長又一第一外延層13且該又一第一外延層13與該又一第二外延層14上下層疊正對。如此迴圈，形成位於所述襯底10上的所述第一絕緣層11、交替層疊設置的所述複數第二絕緣層16與所述複數犧牲層15、以及交替層疊設置的所述複數第一外延層13與所述複數第二外延層14；所述複數第一外延層13與所述第二外延層14貫穿所述第一絕緣層11、所述複數第二絕緣層16以及所述複數犧牲層15。
在一實施例中，位於不同層且層疊設置的所述複數第一外延層13與所述複數第二外延層14可形成層疊設置的複數P型電晶體192和/或層疊設置的複數N型電晶體191。具體地，複數N型電晶體191形成第一層疊區，複數P型電晶體192形成第二層疊區，所述第一層疊區與所述第二層疊區之間以一絕緣層間隔開。
本發明實施例的三維半導體結構的製作方法還包括：在完成步驟S4之後，在所述複數第二絕緣層16與所述複數犧牲層15中開設閘極孔17，所述閘極孔17貫穿所述複數第二絕緣層16與所述複數犧牲層15且暴露出所述第一絕緣層11；再去除所有複數犧牲層15，在所述閘極孔17與去除的所有複數犧牲層15後的位置處填充導電材料形成閘極21。此步驟請參照圖6A至圖6C。
如圖6A所示，藉由黃光刻蝕方法圖案化交替層疊設置的所述複數第二絕緣層16與所述複數犧牲層15以形成所述閘極孔17。藉由所述閘極孔17採用刻蝕方法去除所述複數犧牲層15以形成所述閘極通道18。在本實施例中，在相同的刻蝕條件下，每一犧牲層15的刻蝕速率高於所述第一絕緣層11與每一第二絕緣層16的刻蝕速率，即，每一犧牲層15與所述第 一絕緣層11蝕刻選擇比大於1，即每一犧牲層15與每一第二絕緣層16蝕刻選擇比大於1，從而使得在去除所述複數犧牲層15時能保留所述第一絕緣層11與每一第二絕緣層16。每一第二絕緣層16與所述第一絕緣層11均為絕緣材料，且每一犧牲層15為絕緣材料或非絕緣材料。在一實施例中，所述第一絕緣層11與每一第二絕緣層16為SiO2，每一犧牲層15為氮化矽(SiNX)。
如圖6B所示，去除複數犧牲層15之後且在形成所述閘極21之前，所述三維半導體的製作方法還包括：藉由去除所述複數犧牲層15形成閘極通道18，在所述第一絕緣層11與所述複數第二絕緣層16分別與所述閘極通道18相接觸的側壁181上共形形成一薄的介電層20，且在所述第一絕緣層11與所述複數第二絕緣層16分別與所述閘極孔17相接觸的側壁171上形成介電層20。
如圖6C所示，在形成所述介電層20之後，在所述閘極通道18與在所述閘極孔17內填充導電材料以形成閘極21。在本實施例中，所述介電層20為絕緣材質，可以為但不限於SiO2或SiNX。形成所述閘極21的導電材料可以為但不限於摻雜半導體(摻雜矽、摻雜鍺等)、導電金屬氮化物(氮化鈦、氮化鉭等)、金屬或金屬-半導體化合物(矽化鎢、矽化鈷、矽化鈦等)中的至少一種。
在本實施例中，所述介電層20、所述第一絕緣層11、每一第二絕緣層16與每一犧牲層15均可以藉由一種或多種薄膜沉積工藝形成，其包括但不限於化學氣相沉積(CVD)、物理氣相沉積(PVD)、原子層沉積(ALD)、旋塗式介電材料(SOD)或其任何組合。
在一實施例中，最後形成的為所述第二絕緣層16。
綜上所述，在所述三維半導體結構的製作方法中，不需要開設貫穿所述第一絕緣層11與所述複數第二絕緣層16的通道孔且不需要在此通道孔內形成複數第一外延層13與複數第二外延層14。而是只形成貫穿所述第一絕緣層11的通道孔12且在該通道孔12內形成層疊設置的一個第一外延層13與一個第二外延層14，後續也是直接在該第二外延層14上直接生長又一第一外延層13且在該又一第一外延層13上直接生長又一第二外延層14，可容易實現複數第一外延層13與複數第二外延層14的上下層疊正對，即形成直立不歪斜的結構。則，即使隨著所述第二絕緣層16的層數的增加，由該三維半導體結構的製作方法形成的複數第一外延層13與複數第二外延層14也能保持層疊正對準，使得複數第一外延層13與複數第二外延層14為直立不歪斜的結構。在所述三維半導體結構中，所述第一外延層13可作為源極區或汲極極區，利用選擇性生長工藝方式形成不均勻摻雜的所述第一外延層13有利於降低汲極區或汲極區的電阻值，且包括複數堆疊層的三維半導體結構能夠維持較低源極區與汲極區的串聯阻值，從而有利於增加電晶體的工作電流與提高電晶體的回應速度。在本實施例中，由於採用選擇性外延生長工藝形成半導體材質的複數第一外延層13與所述複數第二外延層14，形成層疊設置的複數第一外延層13與所述複數第二外延層14時不受到所述通道孔12的限制，所述通道孔12可以減小到一定程度。
本發明實施例還提供三維半導體結構100，所述三維半導體結構100由上述三維半導體結構的製作方法製得。所述三維半導體結構100可以為記憶體，包括動態隨機存取記憶體與靜態隨機存取記憶體。所述三維半導體結構100還可以為互補金屬氧化物半導體。
以上實施例僅用以說明本發明的技術方案而非限制，圖示中出現的上、下、左及右方向僅為了方便理解，儘管參照較佳實施例對本發明進 行了詳細說明，本領域的普通技術人員應當理解，可以對本發明的技術方案進行修改或等同替換，而不脫離本發明技術方案的精神和範圍。

Claims (10)

  1. 一種三維半導體結構的製作方法，包括：提供一襯底，在所述襯底上沉積第一絕緣層，在所述第一絕緣層上開設至少一通道孔，每一通道孔貫穿所述第一絕緣層且暴露出所述襯底；在每一通道孔內依次層疊生成不均勻摻雜的第一外延層與第二外延層，所述第一外延層用於形成源極區或汲極區；在所述第一絕緣層上形成犧牲層且使所述第二外延層相對所述犧牲層露出，在所述第二外延層上層疊生成又一第一外延層；在所述犧牲層上形成第二絕緣層且使所述又一第一外延層相對所述第二絕緣層暴露，在所述又一第一外延層上層疊生成又一第二外延層；以及參照上一步驟，在所述第二絕緣層上依次交替地形成層疊設置的複數犧牲層與複數第二絕緣層，以及在所述又一第二外延層上依次交替地生成層疊設置的複數第一外延層與複數第二外延層。
  2. 如請求項1所述的半導體結構的製作方法，其中，依次層疊生成一個第一外延層與一個第二外延層的步驟包括：形成不均勻的N型摻雜的半導體材質的所述第一外延層與形成P型或N型輕摻雜的半導體材質的所述第二外延層。
  3. 如請求項2所述的半導體結構的製作方法，其中，形成不均勻的N型摻雜的半導體材質的所述第一外延層的步驟包括：依次形成層疊設置的P型輕摻雜的半導體材質的第一摻雜層、N型重摻雜的半導體材質的第二摻雜層以及P型輕摻雜的半導體材質的第三摻雜層，所述第二摻雜層的N型摻雜劑向所述第一摻雜層與所述第三摻雜層擴散以形成N型輕摻雜的半導體材質的所述第一外延層；或者，形成不均勻的N型摻雜的半導體材質的所述第一外延層的步驟包括：依次形成層疊設置的N型輕摻雜的半導體材質的第一摻雜層、N型重 摻雜的半導體材質的第二摻雜層以及N型輕摻雜的半導體材質的第三摻雜層。
  4. 如請求項1所述的半導體結構的製作方法，其中，依次層疊生成一個第一外延層與一個第二外延層的步驟包括：形成不均勻的P型摻雜的半導體材質的所述第一外延層與形成N型或P型輕摻雜的半導體材質的所述第二外延層。
  5. 如請求項4所述的半導體結構的製作方法，其中，形成不均勻的P型摻雜的半導體材質的所述第一外延層的步驟包括：依次形成層疊設置的N型輕摻雜的半導體材質的第一摻雜層、P型重摻雜的半導體材質的第二摻雜層以及N型輕摻雜的半導體材質的第三摻雜層，所述第二摻雜層的P型摻雜劑向所述第一摻雜層與所述第三摻雜層擴散以形成N型輕摻雜的半導體材質的所述第一外延層；或者，形成不均勻的P型摻雜的半導體材質的所述第一外延層的步驟包括：依次形成層疊設置的P型輕摻雜的半導體材質的第一摻雜層、P型重摻雜的半導體材質的第二摻雜層以及P型輕摻雜的半導體材質的第三摻雜層。
  6. 如請求項1所述的半導體結構的製作方法，其中，在所述第一絕緣層上形成一個所述犧牲層的步驟包括：在所述第一絕緣層上沉積該犧牲層，平坦化該犧牲層使所述第二外延層相對該犧牲層露出；在一個第二絕緣層上形成一個所述犧牲層的步驟包括：在該第一絕緣層上沉積該犧牲層，平坦化該犧牲層使所述第二外延層相對該犧牲層露出；在犧牲層上形成一個所述第二絕緣層的步驟包括：在該犧牲層上沉積該第二絕緣層，並平坦化該第二絕緣層使所述第一外延層相對該第二絕緣層暴露。
  7. 如請求項1所述的半導體結構的製作方法，其中，所述三維半導體結構的製作方法還包括：在所述複數第二絕緣層與所述複數犧牲層中開設閘極孔，所述閘極孔貫穿所述複數第二絕緣層與所述複數犧牲層且暴露出所述第一絕緣層；再去除所有複數犧牲層，在所述閘極孔與去除的所有複數犧牲層後的 位置處填充導電材料形成閘極。
  8. 如請求項7所述的半導體結構的製作方法，其中，去除複數犧牲層之後且在形成所述閘極之前，所述三維半導體的製作方法還包括：藉由去除所述複數犧牲層形成閘極通道，在所述第一絕緣層與所述複數第二絕緣層分別與所述閘極通道相接觸的側壁上形成介電層，且在所述第一絕緣層與所述複數第二絕緣層分別與所述閘極孔相接觸的側壁上形成介電層。
  9. 如請求項8所述的半導體結構的製作方法，其中，每一所述第一外延層與每一第二外延層採用選擇性外延生長工藝形成；在相同的刻蝕條件下，每一犧牲層的刻蝕速率高於所述第一絕緣層與每一第二絕緣層的刻蝕速率。
  10. 一種三維半導體結構，其改良在於，所述三維半導體結構由請求項1至9任意一項所述三維半導體結構的製作方法製得。
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