CN100539185C - 几何形状允许频繁体接触的mosfet器件 - Google Patents

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Abstract

提供了一种MOSFET器件设计，其有效解决了由器件固有的寄生双极型晶体管所引起的问题。MOSFET器件包括：(a)体区；(b)多个体接触区；(c)多个源区；(d)多个漏区；及(d)栅区。在俯视图中，源区和漏区在正交行列内排列，且至少部分体接触区以四个源区和漏区为边界，优选为以两个源区和两个漏区为边界。

Description

几何形状允许频繁体接触的MOSFET器件
背景技术
MOSFET(金属氧化物半导体场效应晶体管)器件通常制作成包含三个分开的端，称为源、栅、漏。这些器件中，源区和体区典型地互相短接。
但是在其它设计中，MOSFET器件制作成包含四个分开的端的形式，其第四端为体端(body terminal)。图1所示为典型的四端MOSFET结构。该结构包含：P型体区102和P+体接触区103，N+源区104，N+漏区106及栅区，它由掺杂多晶硅导电区108和栅电介质层109构成。在导电区108上设置了绝缘层110。
在许多应用中，对各种条件下的体区相对于源区的电压的控制很重要。例如，如在本领域中所公知的，在MOSFET器件内部蕴藏着寄生双极型晶体管。例如，参考图1，寄生双极型NPN晶体管本质上由以下构成：N型源区104作为发射区，P型体区102作为基区，及N型漏区106作为集电区。当MOSFET内的源-体电压超过存在于源区和体区之间的PN结的正向电压时，该寄生NPN晶体管可以激活。激活寄生晶体管可能会导致闭锁(latchback)，干扰MOSFET及包含MOSFET的电路的预期操作。
通过在器件中采用分开的体接触的方式，体源间的电压可得到控制。可选择的，器件的源端和漏端允许交换它们的功能，因此允许电流在某时刻以一个方向流动，而在其它时刻以另一方向流动。无论那一种情况，器件中的寄生晶体管的不利影响被处理了。
在旨在提供大电流或进行更快速交换的MOSFET器件中，对于防止闭锁，从而实现器件有效运行，体接触的数目及其位置非常关键。已经提出各种几何结构，用于包含分开的体接触的MOSFET器件。例如，已经提出了体接触区位于MOSFET阵列边界及阵列区之间的蜂窝几何结构。另一个例子是分开的体接触区与源区和漏区交错连接的结构。
发明内容
本发明涉及特别有效的MOSFET器件族的设计，其中体接触区被设计成与源区和漏区非常接近。
根据本发明实施例，所提供的MOSFET器件包含：(a)体区；(b)多个体接触区；(c)多个源区；(d)多个漏区；(d)栅区，其中，在俯视图中，源区和漏区在正交行列内排列，且至少部分体接触区以四个源区和漏区为边界，优选为以两个源区和两个漏区为边界。
在更为优选的实施例中，MOSFET器件包含：(1)具有上表面的第一导电型半导体区；(2)多个第二导电型源区，形成于半导体区的上部分中，与上表面毗邻；(3)多个第二导电型漏区，形成于半导体区的上部分中，与上表面毗邻；(4)多个第一导电型体接触区，形成于半导体区的上部分中，与上表面毗邻，体接触区的净掺杂浓度高于半导体区的净掺杂浓度；及(5)栅区，位于半导体区的上表面上，栅区包含：(a)栅电极区及(b)栅电介质层，位于栅电极区和半导体区之间。当从上表面看(也就是俯视图)时，MOSFET器件的源区和漏区在正交行列内排列，且至少部分体接触区以四个源区和漏区为边界，较优选的是以两个源区和两个漏区为边界。
优选的，半导体区为硅半导体区，第一导电型为P型导电性，第二导电型为N型导电性。栅电极优选为掺杂多晶硅电极，而栅电介质质优选为二氧化硅。
在优选实施例中，所提供的源区和漏区在正交行列内交替排列。
在一些实施例中，当从上表面上方看时，源区和漏区为八边形。例如，八边形可为正八边形或是包含两对对称平面的拉长的八边形。
类似的，当从上表面上方看时，在一些实施例中体接触区为八边形。而在其它实施例中，当从上表面上方看时，体接触区可能为正方形或菱形。
源区和体接触区的比率可以改变。例如，每个源区可平均配有：(a)一个毗邻体接触区，(b)两个毗邻体接触区，或(c)四个毗邻体接触区。
在优选实施例中，在MOSFET器件上设置了多层互连结构。
本发明的优点之一在于：提供了一种能够有效解决了器件固有的寄生双极型晶体管引起的问题的MOSFET器件设计。
本发明的另一个优点在于：体接触区可以贯穿于MOSFET器件中，共享源/漏周界面积损耗小，因此电流密度损耗小。
通过阅读具体实施方式和权利要求书，本领域技术人员将能够理解本发明的这些和其它实施例以及优点。
附图说明
图1是示出了现有技术中的含有四个分开的端的传统MOSFET器件的示意性局部剖面图。
图2是示出了根据本发明实施例的MOSFET器件的示意性局部俯视图。
图3A是示出了图2沿A-A′线的MOSFET器件的示意性局部剖面图。
图3B是沿图2的B-B′线截取的MOSFET器件的示意性局部剖面图。
图4是示出了根据本发明实施例的用于MOSFET器件的源、漏和体接触区的布局方案的局部俯视图。
图5A和图5B是示出了根据本发明实施例的用于MOSFET器件的源、漏和体接触区的另一布局方案的局部俯视图。
图6A-6C是根据本发明实施例的制造图2的MOSFET器件的方法的示意性局部剖面图，该图是沿着图2的B-B′线截取的透视图。
具体实施方式
本发明提供了一种新型MOSFET几何结构，其中，体接触区有效散布在器件的源区和漏区间。
现在结合图2对本发明的一个具体实施例进行说明，图2是MOSFET器件的局部俯视图，其中，MOSFET器件包含：正交行的八边形源区和漏区及位于四个八边形间的间隙中的体接触区。图3A和3B分别是沿A-A′和B-B′线截取的图2的MOSFET器件的剖面图。
现在参考这些图，所示的器件包含P型体区102，它例如可为P阱、半导体衬底晶片，或者较优选为生长在半导体晶片上的外延层。该例中的P型体区102典型的净表面掺杂浓度范围为1014～1016cm-3。
该例中的半导体材料为硅。但是，本发明的设计也使用于其它半导体，包括：其它元素半导体，如Ge，以及化合物半导体，如SiGe、SiGeC和III-V半导体(例如GaAs、GaP、GaAsP、InP、GaAlAs、InGaP等)。
N+源区104、N+漏区106和P+体接触区103出现在P型体区102的顶表面。该例中的N+源区104和N+漏区106典型的净表面掺杂浓度范围例如为1019～1021原子/cm3。该例中的P+体接触区103典型的净表面掺杂浓度范围也例如为1019～1021原子/cm3。
器件的栅区包含导电栅电极区108，它可为金属区、掺杂多晶硅区或其结合。所提供的栅电极区108为网孔形或栅格形，它通常位于源区104、漏区106和体接触区109间的区域之上。此外，栅区还包含栅电介质层109，它可例如为二氧化硅或其它合适的电介质材料。附加电介质层110，如二氧化硅层、BPSG(硼磷硅酸盐玻璃)层或其结合，优选设置在栅电极区108上。
源金属化层112s、漏金属化层112d及体金属化层112b分别设于源区104、漏区106及体接触区103上。源区、漏区和体区可用一层或多层互连层连接，图2未示出。
如上文提到的，图2的器件采用正八边形源区104和漏区106，它们交替排列在正交行列中。因此，在源区和漏区斜角处形成半导体间隙，用于体接触区103。在这种排列中，每一体接触区103都被四个八边形环绕，其中在所示实施例中为两个源区104和两个漏区106。因此，体接触区103就沿着源区104和漏区106的正交行列的倾斜线排列。这种排列允许体接触区103贯穿于整个MOSFET器件结构中。而且，在该设计中，距离体接触区最远的源周界部分是两体接触区之间的源周界的中心，从防止闭锁观点看，这是非常有效的排列方式。这种几何结构也允许源区和漏区功能互换，而不改变性能。
图4为根据本发明实施例的MOSFET源区104、漏区106和体接触区103的另一个布局方案的俯视图。请注意，以上图2的MOSFET器件设计采用正八边形，它包含四对对称平面(即一对竖直的、一对水平的、两对斜的)。相反，图4的MOSFET器件设计包含拉长的八边形的源区104和漏区106，它们包含两对对称平面(即一对竖直的、一对水平的)。通过采用这种拉长的八边形，提供了更好的器件灵活性。例如，采用这种八边形，长相对于其宽而言，可增加每单元面积的源区和漏区间的共享周界面积。同时，八边形的长度可根据克服闭锁的需要而改变。还要注意，图2的MOSFET器件设计包含菱形(或正方形，取决于透视图)体接触区，而图4设计中的体接触区103为八边形。
在上述实施例中，体接触区103和源区104的比率基本上为2：1，每个源区104都被四个体接触区103环绕(并且每个内部体接触区103被两个源区104和两个漏区106环绕)。在其它实施例中，比这更低的比率也足够。在这些实施例中，为了最大限度增大它们的共享周界面积，源区104和漏区106优选偏离八边形。
根据本发明的其它实施例，图5A和图5B示出了这种器件设计的具体例子，所示图为MOSFET源区104、漏区106及体接触区103的布局方案的俯视图。在图5A的器件中，体接触区103与源区104的比率基本为0.5:1，且每个源区104与一个体接触区103毗邻；而在图5B的器件中，体接触区103与源区104的比率基本为1:1，且每个源区104与两个体接触区103毗邻。(在每个情况中，每个内部体接触区103都被两个源区104和两个漏区106环绕。)
本发明的MOS器件可采用许多已公知的工艺进行生产。随后会介绍用于制作本发明的MOS器件的一种工艺，当然其它工艺显然也是可行的。
所述的工艺首先从P型半导体102开始，它可以例如为P型半导体晶片、p阱或生长于半导体晶片上的P型外延区。晶片最初要经过氧化步骤，形成场效应氧化层(未示出)。随后在器件上设置掩模层(未示出)并将在有源区的场效应氧化物去除。接着，例如用湿法和/或干法氧化，在裸露的有源区表面上生长一层厚度范围为50～1000埃的栅氧化层109。
然后，优选使用CVD在所述的结构上设置多晶硅层108淀积。多晶硅典型进行N型掺杂，以减小它的阻抗。实现N型掺杂的方法很多，例如用磷化氢气体进行CVD，可用氯氧化磷的热预淀积，或注入砷和/或磷。产生的结构如图6A所示。
在多晶硅层上施加一光刻胶层，将图形从掩模上转移到光刻胶层上，这在本领域广为人知。然后，在显影步骤之后，例如采用各向异性蚀刻步骤对多晶硅层进行蚀刻蚀刻，从而产生多晶硅区108，此处的光刻胶依然保留在多晶硅上(以上请注意，多晶硅区108典型为单个区的一部分，即连续的多晶硅网孔或网格)。接着进行湿法或干法氧化步骤，氧化淀积工艺或者其结合，从而在裸露的多晶硅上形成氧化物层110。生成的结构如图6B所示。
然后在器件上设置被构图的光刻胶层(未示出)，作为源/漏掩模。接着例如用磷和/或砷作为掺杂物进行源/漏注入。然后移除光刻胶层。然后，在器件上提供另一层被构图的光刻胶层(未示出)，作为体接触掩模。然后例如用硼作为掺杂材料进行体接触注入。再次除去光刻胶。所得结构再经过退火步骤，其中，掺杂剂扩散到半导体内，形成体接触区103、漏区(图例剖面图中未示出)及源区104。生成的结构如图6C所示。
然后，给所述的结构套上掩模，并在氧化物层109内蚀刻与源区104、漏区106及体接触区103相关的接触孔。接着在所述的结构上淀积导电层，例如诸如铝合金的金属层。然后设置掩模层并对导电层进行蚀刻，以提供分开的源金属化层112s、漏金属化层112d及体金属化层112b(例如参见上面的图3A和图3B)。
虽然未示出，在器件上优选提供多层互连结构(未示出)，以允许与源区、漏区及体接触区进行单独接触。这种多层互连结构在晶体管领域中广为人知，其形成例如可采用已有技术，如：传统多层金属技术、具有通孔的导电层或双大马士革技术。
在此，虽然对各种实施例进行了特定的示出及说明，但是请注意，在没有偏离本发明的精神和预期范围的情况下，本发明的修正和变化包含于以上教导中且在所附权利要求书的范围之内。

Claims (27)

1.一种MOSFET器件，包括：
具有上表面的第一导电型的半导体区；
多个第二导电型的源区，形成于所述半导体区的上部分中，与所述上表面毗邻；
多个所述第二导电型的漏区，形成于所述半导体区的上部分中，与所述上表面毗邻，
其中，所述源区和所述漏区以正交行列形式交替排列；
多个所述第一导电型的体接触区，形成于所述半导体区的上部分中，与所述上表面毗邻，其中，所述多个体接触区的每个被四个八边形包围，在该四个八边形中，两个为源区，两个为漏区；所述体接触区的净掺杂浓度高于所述半导体区的净掺杂浓度；及
设置在所述半导体区的所述上表面上的栅区，所述栅区包含：(a)栅电极区，其中所述栅电极区包括具有用于所述多个源区、所述多个漏区和所述多个体接触区的开口的连续区及(b)栅电介质层，设置在所述栅电极区和所述半导体区之间，
其中，当从所述上表面上观看时，所述源区和所述漏区以正交行列形式排列，且其中，至少部分所述体接触区以所述源区和漏区中的四个为边界，及
其中，所述多个源区或所述多个漏区的周界内的体接触区完全被所述栅电极区包围。
2.如权利要求1所述的MOSFET器件，其中，所述第一导电型为P型导电性，并且所述第二导电型为N型导电性。
3.如权利要求1所述的MOSFET器件，其中，所述半导体区为硅半导体区。
4.如权利要求1所述的MOSFET器件，其中，所述栅电极区为掺杂多晶硅电极区。
5.如权利要求1所述的MOSFET器件，其中，所述栅电介质为二氧化硅。
6.如权利要求1所述的MOSFET器件，其中，当从所述上表面上观看时，所述源区和所述漏区为八边形。
7.如权利要求6所述的MOSFET器件，其中，所述八边形为正八边形。
8.如权利要求6所述的MOSFET器件，其中，所述八边形为具有两对对称平面的拉长的八边形。
9.如权利要求6所述的MOSFET器件，其中，当从所述上表面上观看时，所述体接触区为八边形。
10.如权利要求6所述的MOSFET器件，其中，当从所述上表面上观看时，所述体接触区为正方形或菱形。
11.如权利要求1所述的MOSFET器件，其中，每个源区设有四个毗邻的体接触区。
12.如权利要求1所述的MOSFET器件，其中，每个源区设有两个毗邻的体接触区。
13.如权利要求1所述的MOSFET器件，其中，每个源区设有一个毗邻的体接触区。
14.如权利要求1所述的MOSFET器件，其中，所述的部分所述体接触区以两个源区和两个漏区为边界。
15.如权利要求1所述的MOSFET器件，其中，所述源区和所述漏区在所述正交行列内交替排列。
16.如权利要求1所述的MOSFET器件，其中，在所述MOSFET器件上设置了多层互连结构。
17.一种MOSFET半导体器件，包括：(a)体区；(b)多个体接触区；(c)多个源区；(d)多个漏区；及(d)栅区，所述栅区包括具有用于所述多个体接触区、所述多个源区和所述多个漏区的开口的连续片，
其中，在俯视图中，所述源区和所述漏区以正交行列交替排列，至少部分所述体接触区以所述源区和漏区中的四个为边界，以及
其中，所述多个源区和所述多个漏区的周界行内的体接触区完全被所述栅区包围，以及
其中，位于交替排列的正交行列的外周界内的所述多个体接触区的每个被四个八边形包围，在该四个八边形中，两个为源区，两个为漏区。
18.如权利要求17所述的MOSFET器件，其中，在俯视图中，所述源区和所述漏区为八边形。
19.如权利要求18所述的MOSFET器件，其中，所述八边形为正八边形。
20.如权利要求18所述的MOSFET器件，其中，所述八边形为具有两对对称平面的拉长的八边形。
21.如权利要求17所述的MOSFET器件，其中，在俯视图中，所述体接触区为八边形。
22.如权利要求17所述的MOSFET器件，其中，在俯视图中，所述体接触区为正方形或菱形。
23.如权利要求17所述的MOSFET器件，其中，所述源区和所述漏区在所述正交行列内交替排列。
24.如权利要求17所述的MOSFET器件，其中，所述的部分所述体接触区以两个源区和两个漏区为边界。
25.如权利要求17所述的MOSFET器件，其中，每个源区设有四个毗邻的体接触区。
26.如权利要求17所述的MOSFET器件，其中，每个源区设有两个毗邻的体接触区。
27.如权利要求17所述的MOSFET器件，其中，每个源区设有一个毗邻的体接触区。
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