JP3898024B2 - 集積回路及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明はＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体）、ＴＦＴ（thin-film transistor：薄膜トランジスタ）等の能動素子及びインダクタを具備する集積回路並びにその製造方法に関し、特に、うず電流を抑制しインダクタの特性の向上を図った集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路は、Ｐ＋バルク基板上にＰ型不純物を含むエピタキシャル層が形成されてなる標準基板上に作製されている。
【０００３】
図７は従来の集積回路を示す断面図である。この従来の集積回路の基板には、Ｐ＋バルク基板５１上にＰ−エピタキシャル層５２が形成された標準基板を使用する。Ｐ＋バルク基板５１の抵抗率は約０．０１Ω・ｃｍ、厚さは約７００μｍであり、Ｐ−エピタキシャル層５２の抵抗率は約１０Ω・ｃｍ、厚さは約５μｍである。Ｐ−エピタキシャル層５２の表層における一部の領域には、能動素子であるＣＭＯＳ５５が設けられており、ＣＭＯＳ５５はＰ−ウエル５３及びＮ−ウエル５４を含んでいる。Ｐ−エピタキシャル層５２上におけるＣＭＯＳ５５が設けられていない領域には絶縁膜５６が設けられており、ＣＭＯＳ５５及び絶縁膜５６上には絶縁膜５７が設けられている。絶縁膜５７上における絶縁膜５６上に相当する領域の一部にはインダクタ５８が設けられている。図７に示す集積回路においては、Ｐ＋バルク基板５１及びＰ−エピタキシャル層５２からなる標準基板を使用することにより、ＣＭＯＳ５５におけるラッチアップを抑制すると共に、ＣＭＯＳ５５における不純物のゲッタリングを促進することができる。
【０００４】
しかしながら、この図７に示す従来の集積回路においては、Ｐ＋バルク基板５１の抵抗率が約０．０１Ω・ｃｍと低いため、インダクタ５８の動作に伴って、Ｐ＋バルク基板５１内においてうず電流損失が発生するという問題点がある。この結果、インダクタ５８のＱ値が低下し、インダクタ５８の特性が劣化する。
【０００５】
単にうず電流を抑制することのみを目的とするのであれば、抵抗率が高い基板を使用する方法が考えられる。しかしながら、集積回路の基板として抵抗率が高い基板を使用すると、基板の電圧が変動し、ラッチアップが起こりやすくなるという問題点がある。
【０００６】
特開２０００−１５０７８３号公報には、前述の問題点を解決することを目的として、バルク基板内に不純物を高濃度にドープした抵抗率が低い埋込層を設ける技術が開示されている。これにより、ラッチアップ特性を維持したまま、インダクタの特性を向上させることができると記載されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示すような問題点がある。特開２０００−１５０７８３号公報に開示されている集積回路においては、抵抗率が低い埋込層内をうず電流が流れてしまい、インダクタの特性が低下する。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路において、能動素子のラッチアップを抑制すると共に、うず電流の発生を抑制してインダクタの特性の向上を図った集積回路及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る集積回路は、第１導電型の半導体基板と、この半導体基板上に設けられ前記半導体基板よりも抵抗率が低い第１導電型の半導体層と、この半導体層表面における能動素子形成領域に設けられた能動素子と、前記半導体基板上に前記能動素子を覆って形成された絶縁膜と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方に形成されたインダクタと、前記能動素子形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低い第１導電型の第１層と、を有することを特徴とする。
【００１０】
本発明においては、半導体基板の抵抗率を増加させ、この半導体基板と能動素子との間に半導体基板よりも抵抗率が低い第１層を設けることにより、能動素子のラッチアップを防止する。また、インダクタと半導体基板との間には第１層を設けず、うず電流の発生を抑制する。この結果、集積回路のラッチアップ特性を確保しつつインダクタの特性を向上させることができる。なお、能動素子とは例えばＣＭＯＳ、ＴＦＴ等である。また、半導体基板及び第１層の抵抗率は、例えば注入する不純物の濃度を調節することにより制御することができる。
【００１１】
本発明に係る他の集積回路は、第１導電型の半導体基板と、この半導体基板上に設けられ前記半導体基板よりも抵抗率が低い第１導電型の半導体層と、この半導体層表面における能動素子形成領域に設けられた能動素子と、前記半導体基板上に前記能動素子を覆って形成された絶縁膜と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方に形成されたインダクタと、前記能動素子形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低い第１導電型の第１層と、この第１層と同層で前記インダクタ形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低く前記第１層よりも抵抗率が高い第１導電型の第２層と、を有することを特徴とする。
【００１２】
本発明においては、半導体基板の抵抗率を増加させ、この半導体基板と能動素子との間に半導体基板よりも抵抗率が低い第１層を設けることにより、能動素子のラッチアップを防止する。また、インダクタと半導体基板との間には第２層を設け、うず電流の発生を抑制しつつ半導体基板の表面に平行な方向における導電性をある程度確保する。この結果、能動素子のラッチアップを防止し、インダクタの特性を向上させると共に、基板の電位を均一化し、電流を安定化することができる。
【００１３】
また、第２層は半導体基板の表面に垂直な方向から見て格子状に形成してもよく、又は、第２層を複数の短冊状の部分から構成し、この短冊状の部分を前記半導体基板の表面に垂直な方向から見て放射状若しくは相互に平行に配置してもよい。
【００１４】
本発明に係る集積回路の製造方法は、第１導電型の半導体基板上の能動素子形成領域に前記半導体基板よりも抵抗率が低い第１導電型の第１層を局部的に形成する工程と、前記半導体基板及び前記第１層上に前記半導体基板よりも抵抗率が低く前記第１層よりも抵抗率が高い第１導電型の半導体層を形成する工程と、この半導体層の表面における能動素子形成領域に能動素子を形成する工程と、この能動素子を覆うように絶縁膜を形成する工程と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方にインダクタを形成する工程と、を有することを特徴とする。
【００１５】
本発明に係る他の集積回路の製造方法は、第１導電型の半導体基板上に前記半導体基板よりも抵抗率が低い第１導電型の第２層を形成する工程と、この第２層における能動素子形成領域に第１導電型不純物を局所的に注入して前記第２層をより抵抗率が低い第１導電型の第１層に局所的に変化させる工程と、前記第１層及び残された前記第２層上に前記半導体基板よりも抵抗率が低く前記第２層よりも抵抗率が高い第１導電型の半導体層を形成する工程と、この半導体層の表面における能動素子形成領域に能動素子を形成する工程と、この能動素子を覆うように絶縁膜を形成する工程と、この絶縁膜上における残された前記第２層上の前記半導体層の上方であるインダクタ形成領域にインダクタを形成する工程と、を有することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施例について説明する。図１は本発明の第１の実施例に係る集積回路を示す断面図であり、図２はこの集積回路を示す平面図である。
【００１７】
図１に示すように、本実施例に係る集積回路１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２の厚さは例えば約７００μｍであり、抵抗率は例えば１０乃至１０００Ω・ｃｍである。半導体基板２上の一部の領域には、ｐ＋型拡散層３が設けられている。ｐ＋型拡散層３の厚さは例えば１乃至２μｍであり、不純物としてボロンが注入されており、ｐ＋型拡散層３の抵抗率は０．０１乃至０．３Ω・ｃｍであり、例えば約０．０１Ω・ｃｍである。半導体基板２及びｐ＋型拡散層３上にはｐ−型エピタキシャル層４が設けられている。即ち、半導体基板２上におけるｐ＋型拡散層３が形成されていない領域２ａにおいては、半導体基板２上に直接ｐ−型エピタキシャル層４が形成されている。ｐ−型エピタキシャル層４の厚さは例えば約５μｍであり、抵抗率は例えば約１０Ω・ｃｍである。
【００１８】
ｐ−型エピタキシャル層４におけるＰ＋型拡散層３の直上に相当する部分４ａにおいては、Ｐ−ウエル６が設けられ、このＰ−ウエル６に隣接するようにＮ−ウエル７が設けられている。Ｐ−ウエル６の表面には１対のｎ＋型ソース・ドレイン電極８が相互に対向するように設けられ、ｎ＋型ソース・ドレイン電極８間にはチャネル領域９が形成されている。チャネル領域９上にはゲート絶縁膜１０が設けられ、ゲート絶縁膜１０上にはゲート電極１１が設けられている。ｎ＋型ソース・ドレイン電極８上におけるゲート絶縁膜１０及びゲート電極１１に隣接する領域には、ゲート絶縁膜１０及びゲート電極１１を挟むように１対の側壁１２が設けられている。
【００１９】
同様に、Ｎ−ウエル７の表面には１対のｐ＋型ソース・ドレイン電極１３が相互に対向するように設けられ、ｐ＋型ソース・ドレイン電極１３間はチャネル領域１４になっている。チャネル領域１４上にはゲート絶縁膜１５が設けられ、ゲート絶縁膜１５上にはゲート電極１６が設けられている。ｐ＋型ソース・ドレイン電極１３上におけるゲート絶縁膜１５及びゲート電極１６に隣接する領域には、ゲート絶縁膜１５及びゲート電極１６を挟むように１対の側壁１７が設けられている。また、Ｐ−ウエル６におけるＮ−ウエル７に隣接していない側にはｐ＋領域からなる電極１８が設けられ、Ｎ−ウエル７におけるＰ−ウエル６に隣接していない側にはｎ＋領域からなる電極１９が設けられている。更に、電極１８とｎ＋型ソース・ドレイン電極８との間、ｎ＋型ソース・ドレイン電極８とｐ＋型ソース・ドレイン電極１３との間、ｐ＋型ソース・ドレイン電極１３と電極１９との間には夫々素子分離膜２０が設けられている。Ｐ−ウエル６、Ｎ−ウエル７、１対のｎ＋型ソース・ドレイン電極８、１対のｐ＋型ソース・ドレイン電極１３、チャネル領域９及び１４、ゲート絶縁膜１０及び１５、ゲート電極１１及び１６、各１対の側壁１２及び１７、電極１８及び１９、素子分離膜２０並びにｐ−型エピタキシャル層４の部分４ａにより、ＣＭＯＳ５が形成されている。なお、ｐ−型エピタキシャル層４における部分４ａ以外の部分を部分４ｂとする。
【００２０】
ｐ−型エピタキシャル層４の部分４ｂ上には絶縁膜２１が設けられている。絶縁膜２１及びＣＭＯＳ５上にはＣＭＯＳ５を覆うように絶縁膜２２が設けられている。絶縁膜２２の厚さは例えば約５μｍであり、絶縁膜２２中には例えば４段の配線（図示せず）が埋め込まれている。また、絶縁膜２２上におけるＣＭＯＳ５上から外れた領域、即ち、半導体基板２上のｐ＋型拡散層３が形成されていない領域２ａの直上に相当する領域にはインダクタ２３が形成されている。インダクタ２３は例えばアルミニウムからなり、厚さは例えば約２μｍである。
【００２１】
図２に示すように、インダクタ２３は１巻きの円形ループ状の配線であり、内径（直径）は例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２３の両端には夫々１対の端子部２４が接続されている。また、図２に示すように、インダクタ２３及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の直下に相当する領域からずれた領域の一部にはＣＭＯＳ５が形成されている。ＣＭＯＳ５と半導体基板２（図１参照）との間にはＰ＋型拡散層３が設けられているが、インダクタ２３と半導体基板２との間にはＰ＋型拡散層３は設けられておらず、半導体基板２における領域２ａとなっている。
【００２２】
本実施例の集積回路１においては、ＣＭＯＳ５の直下に抵抗率が例えば約０．０１Ω・ｃｍと低く導電性が高いｐ＋型拡散層３が設けられているため、ＣＭＯＳ５のラッチアップを防止することができる。また、半導体基板２の抵抗率が１０乃至１０００Ω・ｃｍと大きいため、インダクタ２３の動作に伴って半導体基板２内にうず電流が流れることを抑制できる。更に、インダクタ２３の直下にはｐ＋型拡散層３が設けられていないため、ｐ＋型拡散層３内にうず電流が流れることも防止できる。このため、インダクタ２３のＱ値を増加させ、インダクタ２３の特性を向上させることができる。なお、本実施例の集積回路１におけるインダクタ２３をシミュレーションにより評価した結果、インダクタ２３のＱ値は約４．９であった。なお、図７に示す従来の集積回路においては、Ｑ値は約３．０であった。
【００２３】
なお、本実施例においては、インダクタ２３が円形状である例を示したが、インダクタの形状は四角形状、八角形状等、円形以外の形状であってもよい。また、本実施例においては、インダクタ２３の巻き数が１である例を示したが、巻き数は複数であってもよい。更に、本実施例においては、半導体基板としてｐ型のシリコン基板を使用する例を示したが、半導体基板はこれに限定されず、ｎ型のシリコン基板であってもよく、他の半導体からなる基板であってもよい。
【００２４】
次に、本実施例に係る集積回路１の製造方法について説明する。図３（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図３（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。半導体基板２の抵抗率は例えば約１０乃至１０００Ω・ｃｍである。次に、この半導体基板２の表面の一部を覆うようにフォトレジスト（図示せず）を形成する。このフォトレジストにより覆う領域は後の工程でインダクタ２３を形成する領域に相当する領域である。次に、前記フォトレジストをマスクとして半導体基板２の表層に選択的にボロンを注入する。その後アニールを行い、注入したボロンを拡散させる。これにより、半導体基板２上にｐ＋型拡散層３を形成する。ｐ＋型拡散層３の厚さは例えば１乃至２μｍ、抵抗率は例えば０．０１乃至０．３Ω・ｃｍであり例えば約０．０１Ω・ｃｍとする。その後、前記フォトレジストを除去する。なお、半導体基板２の表面におけるｐ＋型拡散層３が形成されていない領域を領域２ａとする。
【００２５】
次に、図３（ｂ）に示すように、半導体基板２の表面における領域２ａ上及びｐ＋型拡散層３上にｐ−型のシリコン層をエピタキシャル成長させ、厚さが例えば約５μｍのｐ−型エピタキシャル層４を形成する。ｐ−型エピタキシャル層４の抵抗率は例えば約１０Ω・ｃｍとする。
【００２６】
次に、図３（ｃ）に示すように、ｐ−型エピタキシャル層４の表面におけるｐ＋型拡散層３の直上に相当する部分４ａに、通常の方法によりＣＭＯＳ５を形成する。ＣＭＯＳ５の構成は前述のとおりである。また、ｐ−型エピタキシャル層４の表層部におけるＣＭＯＳ５を設けない部分４ｂ上には、絶縁膜２１を形成する。
【００２７】
次に、図３（ｄ）に示すように、ＣＭＯＳ５及び絶縁膜２１上に絶縁膜２２を形成する。絶縁膜２２中には例えば４段の配線（図示せず）を形成し、配線間は絶縁物質により充填する。絶縁膜２２の厚さは例えば約５μｍとする。次に、絶縁膜２２上における領域２ａの直上に相当する領域に、アルミニウムにより１巻きの円形ループ状の配線（図２参照）を形成し、インダクタ２３を作製する。また、インダクタ２３の両側には１対の端子部２４を形成し、インダクタ２３に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続される。これにより、本実施例に係る集積回路１が作製される。
【００２８】
次に、本発明の第２の実施例について説明する。図４は本発明の第２の実施例に係る集積回路を示す断面図であり、図５はこの集積回路を示す平面図である。なお、本実施例に係る集積回路の構成要素のうち、前述の第１の実施例に係る集積回路１と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００２９】
図４に示すように、本実施例に係る集積回路３１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２上の一部の領域には、ｐ＋型拡散層３が設けられている。ｐ＋型拡散層３の厚さは例えば１乃至２μｍであり、不純物としてボロンが注入されており、抵抗率は例えば約０．０１Ω・ｃｍである。また、半導体基板２上におけるｐ＋型拡散層３が設けられていない領域には、ｐ＋型拡散層２５が設けられている。ｐ＋型拡散層２５の厚さは例えば１乃至２μｍであり、不純物としてボロンが注入されており、抵抗率は例えば約０．１Ω・ｃｍである。ｐ＋型拡散層３及びｐ＋型拡散層２５上にはｐ−型エピタキシャル層４が設けられている。ｐ−型エピタキシャル層４の厚さは例えば約５μｍであり、抵抗率は例えば約１０Ω・ｃｍである。
【００３０】
ｐ−型エピタキシャル層４の表面におけるＰ＋型拡散層３の直上に相当する領域の一部にはＣＭＯＳ５が形成されている。ＣＭＯＳ５の構成は前述の第１の実施例に係る集積回路１のＣＭＯＳ５の構成と同一である。また、ｐ−型エピタキシャル層４上におけるＣＭＯＳ５が形成されていない領域には絶縁膜２１が設けられている。絶縁膜２１及びＣＭＯＳ５上にはＣＭＯＳ５を覆うように絶縁膜２２が設けられている。絶縁膜２２の構成は前述の第１の実施例における絶縁膜２２の構成と同一である。更に、絶縁膜２２上における半導体基板２上のＰ＋型拡散層２５の直上に相当する領域にはインダクタ２６が形成されている。インダクタ２６は例えばアルミニウムからなり、厚さは例えば約２μｍである。
【００３１】
図５に示すように、インダクタ２６は正方形状の１巻きのループ状配線であり、配線内側の縦及び横の長さは例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２６の両端には夫々１対の端子部２４が接続されている。端子部２４は絶縁膜２２中の配線（図示せず）に接続されている。また、図５に示すように、インダクタ２６及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２６の直下に相当する領域からずれた領域の一部にはＣＭＯＳ５が形成されている。ＣＭＯＳ５の下方にはＰ＋型拡散層３が設けられているが、インダクタ２３の下方にはＰ＋型拡散層３は設けられておらず、Ｐ＋型拡散層２５が設けられている。
【００３２】
本実施例の集積回路３１は、前述の第１の実施例に係る集積回路１の効果に加え、インダクタ２６の直下にｐ＋型拡散層３よりも抵抗率が高いｐ＋型拡散層２５が設けられているため、インダクタ２６の動作に伴ううず電流を抑制しつつ、インダクタ２６の直下に相当する領域において水平方向、即ち、半導体基板２の表面に平行な方向の導電性をある程度確保することができる。これにより、集積回路３１におけるインダクタ２６の周辺の領域において、基板電位を均一化し、電流の流れを安定化させることができる。なお、本実施例の集積回路３１におけるインダクタ２６をシミュレーションにより評価した結果、インダクタ２６のＱ値は約４．８であった。
【００３３】
なお、本実施例においては、インダクタ２６が正方形状である例を示したが、インダクタの形状は円形等他の形状であってもよい。また、本実施例においては、インダクタ２６の巻き数が１である例を示したが、巻き数は複数であってもよい。更に、本実施例においては、半導体基板としてｐ型のシリコン基板を使用する例を示したが、半導体基板はこれに限定されず、ｎ型のシリコン基板であってもよく、他の半導体からなる基板であってもよい。
【００３４】
次に、本実施例に係る集積回路３１の製造方法について説明する。図６（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図６（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。半導体基板２の抵抗率は例えば約１０乃至１０００Ω・ｃｍである。次に、この半導体基板２の表面に、ｐ＋層をエピタキシャル成長法又は不純物拡散法により形成する。このｐ＋層の抵抗率は例えば約０．１Ω・ｍとする。次に、このｐ＋層の表面の一部を覆うようにフォトレジスト（図示せず）を形成する。このフォトレジストにより覆う領域は後の工程でインダクタ２６を形成する領域に相当する領域である。次に、前記フォトレジストをマスクとして前記ｐ＋層に選択的にボロンを注入する。その後アニールを行い、注入したボロンを拡散させる。これにより、半導体基板２上の一部の領域に厚さが例えば１乃至２μｍ、抵抗率が例えば約０．０１Ω・ｃｍであるｐ＋型拡散層３を形成する。その後、前記フォトレジストを除去する。なお、前記ｐ＋層におけるボロンが注入されていない部分はｐ＋型拡散層２５となる。
【００３５】
次に、図６（ｂ）に示すように、ｐ＋型拡散層３及び２５上にｐ−型のシリコン層をエピタキシャル成長させ、厚さが例えば約５μｍのｐ−型エピタキシャル層４を形成する。ｐ−型エピタキシャル層４の抵抗率は例えば約１０Ω・ｃｍとする。
【００３６】
次に、図６（ｃ）に示すように、ｐ−型エピタキシャル層４の表面におけるｐ＋型拡散層３の直上に相当する領域の一部に、通常の方法によりＣＭＯＳ５を形成する。また、ｐ−型エピタキシャル層４の表面におけるＣＭＯＳ５を設けない領域には、絶縁膜２１を形成する。
【００３７】
【発明の効果】
以上詳述したように、本発明によれば、ＣＭＯＳ、ＴＦＴ等の能動素子及びインダクタを備え、能動素子のラッチアップを抑制できると共に、うず電流の発生を抑制してインダクタの特性の向上を図ることができる集積回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る集積回路を示す断面図である。
【図２】本実施例の集積回路を示す平面図である。
【図３】（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図４】本発明の第２の実施例に係る集積回路を示す断面図である。
【図５】本実施例の集積回路を示す平面図である。
【図６】（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図７】従来の集積回路を示す断面図である。
【符号の説明】
１、３１；集積回路
２；半導体基板
２ａ；領域
３；ｐ＋型拡散層
４；ｐ−型エピタキシャル層
４ａ、４ｂ；部分
５；ＣＭＯＳ
６；Ｐ−ウエル
７；Ｎ−ウエル
８、１３；ｎ＋型ソース・ドレイン電極
９、１４；チャネル領域
１０、１５；ゲート絶縁膜
１１、１６；ゲート電極
１２、１７；側壁
１８、１９；電極
２０；素子分離膜
２１、２２；絶縁膜
２３、２６；インダクタ
２４；端子部
２５；ｐ＋型拡散層
５１；Ｐ＋バルク基板
５２；Ｐ−エピタキシャル層
５３；Ｐ−ウエル
５４；Ｎ−ウエル
５５；ＣＭＯＳ
５６、５７；絶縁膜
５８；インダクタ
【発明の属する技術分野】
本発明はＣＭＯＳ（complementary metal oxide semiconductor：相補型金属酸化膜半導体）、ＴＦＴ（thin-film transistor：薄膜トランジスタ）等の能動素子及びインダクタを具備する集積回路並びにその製造方法に関し、特に、うず電流を抑制しインダクタの特性の向上を図った集積回路及びその製造方法に関する。
【０００２】
【従来の技術】
従来、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路は、Ｐ＋バルク基板上にＰ型不純物を含むエピタキシャル層が形成されてなる標準基板上に作製されている。
【０００３】
図７は従来の集積回路を示す断面図である。この従来の集積回路の基板には、Ｐ＋バルク基板５１上にＰ−エピタキシャル層５２が形成された標準基板を使用する。Ｐ＋バルク基板５１の抵抗率は約０．０１Ω・ｃｍ、厚さは約７００μｍであり、Ｐ−エピタキシャル層５２の抵抗率は約１０Ω・ｃｍ、厚さは約５μｍである。Ｐ−エピタキシャル層５２の表層における一部の領域には、能動素子であるＣＭＯＳ５５が設けられており、ＣＭＯＳ５５はＰ−ウエル５３及びＮ−ウエル５４を含んでいる。Ｐ−エピタキシャル層５２上におけるＣＭＯＳ５５が設けられていない領域には絶縁膜５６が設けられており、ＣＭＯＳ５５及び絶縁膜５６上には絶縁膜５７が設けられている。絶縁膜５７上における絶縁膜５６上に相当する領域の一部にはインダクタ５８が設けられている。図７に示す集積回路においては、Ｐ＋バルク基板５１及びＰ−エピタキシャル層５２からなる標準基板を使用することにより、ＣＭＯＳ５５におけるラッチアップを抑制すると共に、ＣＭＯＳ５５における不純物のゲッタリングを促進することができる。
【０００４】
しかしながら、この図７に示す従来の集積回路においては、Ｐ＋バルク基板５１の抵抗率が約０．０１Ω・ｃｍと低いため、インダクタ５８の動作に伴って、Ｐ＋バルク基板５１内においてうず電流損失が発生するという問題点がある。この結果、インダクタ５８のＱ値が低下し、インダクタ５８の特性が劣化する。
【０００５】
単にうず電流を抑制することのみを目的とするのであれば、抵抗率が高い基板を使用する方法が考えられる。しかしながら、集積回路の基板として抵抗率が高い基板を使用すると、基板の電圧が変動し、ラッチアップが起こりやすくなるという問題点がある。
【０００６】
特開２０００−１５０７８３号公報には、前述の問題点を解決することを目的として、バルク基板内に不純物を高濃度にドープした抵抗率が低い埋込層を設ける技術が開示されている。これにより、ラッチアップ特性を維持したまま、インダクタの特性を向上させることができると記載されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、前述の従来の技術には以下に示すような問題点がある。特開２０００−１５０７８３号公報に開示されている集積回路においては、抵抗率が低い埋込層内をうず電流が流れてしまい、インダクタの特性が低下する。
【０００８】
本発明はかかる問題点に鑑みてなされたものであって、ＣＭＯＳ等の能動素子及びインダクタを備えた集積回路において、能動素子のラッチアップを抑制すると共に、うず電流の発生を抑制してインダクタの特性の向上を図った集積回路及びその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明に係る集積回路は、第１導電型の半導体基板と、この半導体基板上に設けられ前記半導体基板よりも抵抗率が低い第１導電型の半導体層と、この半導体層表面における能動素子形成領域に設けられた能動素子と、前記半導体基板上に前記能動素子を覆って形成された絶縁膜と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方に形成されたインダクタと、前記能動素子形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低い第１導電型の第１層と、を有することを特徴とする。
【００１０】
本発明においては、半導体基板の抵抗率を増加させ、この半導体基板と能動素子との間に半導体基板よりも抵抗率が低い第１層を設けることにより、能動素子のラッチアップを防止する。また、インダクタと半導体基板との間には第１層を設けず、うず電流の発生を抑制する。この結果、集積回路のラッチアップ特性を確保しつつインダクタの特性を向上させることができる。なお、能動素子とは例えばＣＭＯＳ、ＴＦＴ等である。また、半導体基板及び第１層の抵抗率は、例えば注入する不純物の濃度を調節することにより制御することができる。
【００１１】
本発明に係る他の集積回路は、第１導電型の半導体基板と、この半導体基板上に設けられ前記半導体基板よりも抵抗率が低い第１導電型の半導体層と、この半導体層表面における能動素子形成領域に設けられた能動素子と、前記半導体基板上に前記能動素子を覆って形成された絶縁膜と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方に形成されたインダクタと、前記能動素子形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低い第１導電型の第１層と、この第１層と同層で前記インダクタ形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低く前記第１層よりも抵抗率が高い第１導電型の第２層と、を有することを特徴とする。
【００１２】
本発明においては、半導体基板の抵抗率を増加させ、この半導体基板と能動素子との間に半導体基板よりも抵抗率が低い第１層を設けることにより、能動素子のラッチアップを防止する。また、インダクタと半導体基板との間には第２層を設け、うず電流の発生を抑制しつつ半導体基板の表面に平行な方向における導電性をある程度確保する。この結果、能動素子のラッチアップを防止し、インダクタの特性を向上させると共に、基板の電位を均一化し、電流を安定化することができる。
【００１３】
また、第２層は半導体基板の表面に垂直な方向から見て格子状に形成してもよく、又は、第２層を複数の短冊状の部分から構成し、この短冊状の部分を前記半導体基板の表面に垂直な方向から見て放射状若しくは相互に平行に配置してもよい。
【００１４】
本発明に係る集積回路の製造方法は、第１導電型の半導体基板上の能動素子形成領域に前記半導体基板よりも抵抗率が低い第１導電型の第１層を局部的に形成する工程と、前記半導体基板及び前記第１層上に前記半導体基板よりも抵抗率が低く前記第１層よりも抵抗率が高い第１導電型の半導体層を形成する工程と、この半導体層の表面における能動素子形成領域に能動素子を形成する工程と、この能動素子を覆うように絶縁膜を形成する工程と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方にインダクタを形成する工程と、を有することを特徴とする。
【００１５】
本発明に係る他の集積回路の製造方法は、第１導電型の半導体基板上に前記半導体基板よりも抵抗率が低い第１導電型の第２層を形成する工程と、この第２層における能動素子形成領域に第１導電型不純物を局所的に注入して前記第２層をより抵抗率が低い第１導電型の第１層に局所的に変化させる工程と、前記第１層及び残された前記第２層上に前記半導体基板よりも抵抗率が低く前記第２層よりも抵抗率が高い第１導電型の半導体層を形成する工程と、この半導体層の表面における能動素子形成領域に能動素子を形成する工程と、この能動素子を覆うように絶縁膜を形成する工程と、この絶縁膜上における残された前記第２層上の前記半導体層の上方であるインダクタ形成領域にインダクタを形成する工程と、を有することを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施例について添付の図面を参照して具体的に説明する。先ず、本発明の第１の実施例について説明する。図１は本発明の第１の実施例に係る集積回路を示す断面図であり、図２はこの集積回路を示す平面図である。
【００１７】
図１に示すように、本実施例に係る集積回路１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２の厚さは例えば約７００μｍであり、抵抗率は例えば１０乃至１０００Ω・ｃｍである。半導体基板２上の一部の領域には、ｐ＋型拡散層３が設けられている。ｐ＋型拡散層３の厚さは例えば１乃至２μｍであり、不純物としてボロンが注入されており、ｐ＋型拡散層３の抵抗率は０．０１乃至０．３Ω・ｃｍであり、例えば約０．０１Ω・ｃｍである。半導体基板２及びｐ＋型拡散層３上にはｐ−型エピタキシャル層４が設けられている。即ち、半導体基板２上におけるｐ＋型拡散層３が形成されていない領域２ａにおいては、半導体基板２上に直接ｐ−型エピタキシャル層４が形成されている。ｐ−型エピタキシャル層４の厚さは例えば約５μｍであり、抵抗率は例えば約１０Ω・ｃｍである。
【００１８】
ｐ−型エピタキシャル層４におけるＰ＋型拡散層３の直上に相当する部分４ａにおいては、Ｐ−ウエル６が設けられ、このＰ−ウエル６に隣接するようにＮ−ウエル７が設けられている。Ｐ−ウエル６の表面には１対のｎ＋型ソース・ドレイン電極８が相互に対向するように設けられ、ｎ＋型ソース・ドレイン電極８間にはチャネル領域９が形成されている。チャネル領域９上にはゲート絶縁膜１０が設けられ、ゲート絶縁膜１０上にはゲート電極１１が設けられている。ｎ＋型ソース・ドレイン電極８上におけるゲート絶縁膜１０及びゲート電極１１に隣接する領域には、ゲート絶縁膜１０及びゲート電極１１を挟むように１対の側壁１２が設けられている。
【００１９】
同様に、Ｎ−ウエル７の表面には１対のｐ＋型ソース・ドレイン電極１３が相互に対向するように設けられ、ｐ＋型ソース・ドレイン電極１３間はチャネル領域１４になっている。チャネル領域１４上にはゲート絶縁膜１５が設けられ、ゲート絶縁膜１５上にはゲート電極１６が設けられている。ｐ＋型ソース・ドレイン電極１３上におけるゲート絶縁膜１５及びゲート電極１６に隣接する領域には、ゲート絶縁膜１５及びゲート電極１６を挟むように１対の側壁１７が設けられている。また、Ｐ−ウエル６におけるＮ−ウエル７に隣接していない側にはｐ＋領域からなる電極１８が設けられ、Ｎ−ウエル７におけるＰ−ウエル６に隣接していない側にはｎ＋領域からなる電極１９が設けられている。更に、電極１８とｎ＋型ソース・ドレイン電極８との間、ｎ＋型ソース・ドレイン電極８とｐ＋型ソース・ドレイン電極１３との間、ｐ＋型ソース・ドレイン電極１３と電極１９との間には夫々素子分離膜２０が設けられている。Ｐ−ウエル６、Ｎ−ウエル７、１対のｎ＋型ソース・ドレイン電極８、１対のｐ＋型ソース・ドレイン電極１３、チャネル領域９及び１４、ゲート絶縁膜１０及び１５、ゲート電極１１及び１６、各１対の側壁１２及び１７、電極１８及び１９、素子分離膜２０並びにｐ−型エピタキシャル層４の部分４ａにより、ＣＭＯＳ５が形成されている。なお、ｐ−型エピタキシャル層４における部分４ａ以外の部分を部分４ｂとする。
【００２０】
ｐ−型エピタキシャル層４の部分４ｂ上には絶縁膜２１が設けられている。絶縁膜２１及びＣＭＯＳ５上にはＣＭＯＳ５を覆うように絶縁膜２２が設けられている。絶縁膜２２の厚さは例えば約５μｍであり、絶縁膜２２中には例えば４段の配線（図示せず）が埋め込まれている。また、絶縁膜２２上におけるＣＭＯＳ５上から外れた領域、即ち、半導体基板２上のｐ＋型拡散層３が形成されていない領域２ａの直上に相当する領域にはインダクタ２３が形成されている。インダクタ２３は例えばアルミニウムからなり、厚さは例えば約２μｍである。
【００２１】
図２に示すように、インダクタ２３は１巻きの円形ループ状の配線であり、内径（直径）は例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２３の両端には夫々１対の端子部２４が接続されている。また、図２に示すように、インダクタ２３及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２３の直下に相当する領域からずれた領域の一部にはＣＭＯＳ５が形成されている。ＣＭＯＳ５と半導体基板２（図１参照）との間にはＰ＋型拡散層３が設けられているが、インダクタ２３と半導体基板２との間にはＰ＋型拡散層３は設けられておらず、半導体基板２における領域２ａとなっている。
【００２２】
本実施例の集積回路１においては、ＣＭＯＳ５の直下に抵抗率が例えば約０．０１Ω・ｃｍと低く導電性が高いｐ＋型拡散層３が設けられているため、ＣＭＯＳ５のラッチアップを防止することができる。また、半導体基板２の抵抗率が１０乃至１０００Ω・ｃｍと大きいため、インダクタ２３の動作に伴って半導体基板２内にうず電流が流れることを抑制できる。更に、インダクタ２３の直下にはｐ＋型拡散層３が設けられていないため、ｐ＋型拡散層３内にうず電流が流れることも防止できる。このため、インダクタ２３のＱ値を増加させ、インダクタ２３の特性を向上させることができる。なお、本実施例の集積回路１におけるインダクタ２３をシミュレーションにより評価した結果、インダクタ２３のＱ値は約４．９であった。なお、図７に示す従来の集積回路においては、Ｑ値は約３．０であった。
【００２３】
なお、本実施例においては、インダクタ２３が円形状である例を示したが、インダクタの形状は四角形状、八角形状等、円形以外の形状であってもよい。また、本実施例においては、インダクタ２３の巻き数が１である例を示したが、巻き数は複数であってもよい。更に、本実施例においては、半導体基板としてｐ型のシリコン基板を使用する例を示したが、半導体基板はこれに限定されず、ｎ型のシリコン基板であってもよく、他の半導体からなる基板であってもよい。
【００２４】
次に、本実施例に係る集積回路１の製造方法について説明する。図３（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図３（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。半導体基板２の抵抗率は例えば約１０乃至１０００Ω・ｃｍである。次に、この半導体基板２の表面の一部を覆うようにフォトレジスト（図示せず）を形成する。このフォトレジストにより覆う領域は後の工程でインダクタ２３を形成する領域に相当する領域である。次に、前記フォトレジストをマスクとして半導体基板２の表層に選択的にボロンを注入する。その後アニールを行い、注入したボロンを拡散させる。これにより、半導体基板２上にｐ＋型拡散層３を形成する。ｐ＋型拡散層３の厚さは例えば１乃至２μｍ、抵抗率は例えば０．０１乃至０．３Ω・ｃｍであり例えば約０．０１Ω・ｃｍとする。その後、前記フォトレジストを除去する。なお、半導体基板２の表面におけるｐ＋型拡散層３が形成されていない領域を領域２ａとする。
【００２５】
次に、図３（ｂ）に示すように、半導体基板２の表面における領域２ａ上及びｐ＋型拡散層３上にｐ−型のシリコン層をエピタキシャル成長させ、厚さが例えば約５μｍのｐ−型エピタキシャル層４を形成する。ｐ−型エピタキシャル層４の抵抗率は例えば約１０Ω・ｃｍとする。
【００２６】
次に、図３（ｃ）に示すように、ｐ−型エピタキシャル層４の表面におけるｐ＋型拡散層３の直上に相当する部分４ａに、通常の方法によりＣＭＯＳ５を形成する。ＣＭＯＳ５の構成は前述のとおりである。また、ｐ−型エピタキシャル層４の表層部におけるＣＭＯＳ５を設けない部分４ｂ上には、絶縁膜２１を形成する。
【００２７】
次に、図３（ｄ）に示すように、ＣＭＯＳ５及び絶縁膜２１上に絶縁膜２２を形成する。絶縁膜２２中には例えば４段の配線（図示せず）を形成し、配線間は絶縁物質により充填する。絶縁膜２２の厚さは例えば約５μｍとする。次に、絶縁膜２２上における領域２ａの直上に相当する領域に、アルミニウムにより１巻きの円形ループ状の配線（図２参照）を形成し、インダクタ２３を作製する。また、インダクタ２３の両側には１対の端子部２４を形成し、インダクタ２３に接続する。端子部２４は絶縁膜２２の配線（図示せず）に接続される。これにより、本実施例に係る集積回路１が作製される。
【００２８】
次に、本発明の第２の実施例について説明する。図４は本発明の第２の実施例に係る集積回路を示す断面図であり、図５はこの集積回路を示す平面図である。なお、本実施例に係る集積回路の構成要素のうち、前述の第１の実施例に係る集積回路１と同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００２９】
図４に示すように、本実施例に係る集積回路３１においては、Ｐ−型又はＰ−−型のシリコンからなる半導体基板２が設けられている。半導体基板２上の一部の領域には、ｐ＋型拡散層３が設けられている。ｐ＋型拡散層３の厚さは例えば１乃至２μｍであり、不純物としてボロンが注入されており、抵抗率は例えば約０．０１Ω・ｃｍである。また、半導体基板２上におけるｐ＋型拡散層３が設けられていない領域には、ｐ＋型拡散層２５が設けられている。ｐ＋型拡散層２５の厚さは例えば１乃至２μｍであり、不純物としてボロンが注入されており、抵抗率は例えば約０．１Ω・ｃｍである。ｐ＋型拡散層３及びｐ＋型拡散層２５上にはｐ−型エピタキシャル層４が設けられている。ｐ−型エピタキシャル層４の厚さは例えば約５μｍであり、抵抗率は例えば約１０Ω・ｃｍである。
【００３０】
ｐ−型エピタキシャル層４の表面におけるＰ＋型拡散層３の直上に相当する領域の一部にはＣＭＯＳ５が形成されている。ＣＭＯＳ５の構成は前述の第１の実施例に係る集積回路１のＣＭＯＳ５の構成と同一である。また、ｐ−型エピタキシャル層４上におけるＣＭＯＳ５が形成されていない領域には絶縁膜２１が設けられている。絶縁膜２１及びＣＭＯＳ５上にはＣＭＯＳ５を覆うように絶縁膜２２が設けられている。絶縁膜２２の構成は前述の第１の実施例における絶縁膜２２の構成と同一である。更に、絶縁膜２２上における半導体基板２上のＰ＋型拡散層２５の直上に相当する領域にはインダクタ２６が形成されている。インダクタ２６は例えばアルミニウムからなり、厚さは例えば約２μｍである。
【００３１】
図５に示すように、インダクタ２６は正方形状の１巻きのループ状配線であり、配線内側の縦及び横の長さは例えば５０μｍ、配線の幅は例えば１０μｍである。インダクタ２６の両端には夫々１対の端子部２４が接続されている。端子部２４は絶縁膜２２中の配線（図示せず）に接続されている。また、図５に示すように、インダクタ２６及び端子部２４の下には絶縁膜２２が設けられており、絶縁膜２２の下方におけるインダクタ２６の直下に相当する領域からずれた領域の一部にはＣＭＯＳ５が形成されている。ＣＭＯＳ５の下方にはＰ＋型拡散層３が設けられているが、インダクタ２３の下方にはＰ＋型拡散層３は設けられておらず、Ｐ＋型拡散層２５が設けられている。
【００３２】
本実施例の集積回路３１は、前述の第１の実施例に係る集積回路１の効果に加え、インダクタ２６の直下にｐ＋型拡散層３よりも抵抗率が高いｐ＋型拡散層２５が設けられているため、インダクタ２６の動作に伴ううず電流を抑制しつつ、インダクタ２６の直下に相当する領域において水平方向、即ち、半導体基板２の表面に平行な方向の導電性をある程度確保することができる。これにより、集積回路３１におけるインダクタ２６の周辺の領域において、基板電位を均一化し、電流の流れを安定化させることができる。なお、本実施例の集積回路３１におけるインダクタ２６をシミュレーションにより評価した結果、インダクタ２６のＱ値は約４．８であった。
【００３３】
なお、本実施例においては、インダクタ２６が正方形状である例を示したが、インダクタの形状は円形等他の形状であってもよい。また、本実施例においては、インダクタ２６の巻き数が１である例を示したが、巻き数は複数であってもよい。更に、本実施例においては、半導体基板としてｐ型のシリコン基板を使用する例を示したが、半導体基板はこれに限定されず、ｎ型のシリコン基板であってもよく、他の半導体からなる基板であってもよい。
【００３４】
次に、本実施例に係る集積回路３１の製造方法について説明する。図６（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。先ず、図６（ａ）に示すように、厚さが例えば約７００μｍのｐ−型又はｐ−−型のシリコンからなる半導体基板２を準備する。半導体基板２の抵抗率は例えば約１０乃至１０００Ω・ｃｍである。次に、この半導体基板２の表面に、ｐ＋層をエピタキシャル成長法又は不純物拡散法により形成する。このｐ＋層の抵抗率は例えば約０．１Ω・ｍとする。次に、このｐ＋層の表面の一部を覆うようにフォトレジスト（図示せず）を形成する。このフォトレジストにより覆う領域は後の工程でインダクタ２６を形成する領域に相当する領域である。次に、前記フォトレジストをマスクとして前記ｐ＋層に選択的にボロンを注入する。その後アニールを行い、注入したボロンを拡散させる。これにより、半導体基板２上の一部の領域に厚さが例えば１乃至２μｍ、抵抗率が例えば約０．０１Ω・ｃｍであるｐ＋型拡散層３を形成する。その後、前記フォトレジストを除去する。なお、前記ｐ＋層におけるボロンが注入されていない部分はｐ＋型拡散層２５となる。
【００３５】
次に、図６（ｂ）に示すように、ｐ＋型拡散層３及び２５上にｐ−型のシリコン層をエピタキシャル成長させ、厚さが例えば約５μｍのｐ−型エピタキシャル層４を形成する。ｐ−型エピタキシャル層４の抵抗率は例えば約１０Ω・ｃｍとする。
【００３６】
次に、図６（ｃ）に示すように、ｐ−型エピタキシャル層４の表面におけるｐ＋型拡散層３の直上に相当する領域の一部に、通常の方法によりＣＭＯＳ５を形成する。また、ｐ−型エピタキシャル層４の表面におけるＣＭＯＳ５を設けない領域には、絶縁膜２１を形成する。
【００３７】
【発明の効果】
以上詳述したように、本発明によれば、ＣＭＯＳ、ＴＦＴ等の能動素子及びインダクタを備え、能動素子のラッチアップを抑制できると共に、うず電流の発生を抑制してインダクタの特性の向上を図ることができる集積回路を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る集積回路を示す断面図である。
【図２】本実施例の集積回路を示す平面図である。
【図３】（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図４】本発明の第２の実施例に係る集積回路を示す断面図である。
【図５】本実施例の集積回路を示す平面図である。
【図６】（ａ）乃至（ｄ）は本実施例に係る集積回路の製造方法をその工程順に示す断面図である。
【図７】従来の集積回路を示す断面図である。
【符号の説明】
１、３１；集積回路
２；半導体基板
２ａ；領域
３；ｐ＋型拡散層
４；ｐ−型エピタキシャル層
４ａ、４ｂ；部分
５；ＣＭＯＳ
６；Ｐ−ウエル
７；Ｎ−ウエル
８、１３；ｎ＋型ソース・ドレイン電極
９、１４；チャネル領域
１０、１５；ゲート絶縁膜
１１、１６；ゲート電極
１２、１７；側壁
１８、１９；電極
２０；素子分離膜
２１、２２；絶縁膜
２３、２６；インダクタ
２４；端子部
２５；ｐ＋型拡散層
５１；Ｐ＋バルク基板
５２；Ｐ−エピタキシャル層
５３；Ｐ−ウエル
５４；Ｎ−ウエル
５５；ＣＭＯＳ
５６、５７；絶縁膜
５８；インダクタ
Claims (12)
- 第１導電型の半導体基板と、この半導体基板上に設けられ前記半導体基板よりも抵抗率が低い第１導電型の半導体層と、この半導体層表面における能動素子形成領域に設けられた能動素子と、前記半導体基板上に前記能動素子を覆って形成された絶縁膜と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方に形成されたインダクタと、前記能動素子形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低い第１導電型の第１層と、を有することを特徴とする集積回路。
- 第１導電型の半導体基板と、この半導体基板上に設けられ前記半導体基板よりも抵抗率が低い第１導電型の半導体層と、この半導体層表面における能動素子形成領域に設けられた能動素子と、前記半導体基板上に前記能動素子を覆って形成された絶縁膜と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方に形成されたインダクタと、前記能動素子形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低い第１導電型の第１層と、この第１層と同層で前記インダクタ形成領域における前記半導体層と前記半導体基板との間に局部的に形成され前記半導体層よりも抵抗率が低く前記第１層よりも抵抗率が高い第１導電型の第２層と、を有することを特徴とする集積回路。
- 前記半導体基板の抵抗率が１０Ω・ｃｍ以上であることを特徴とする請求項１又は２に記載の集積回路。
- 前記第１層の抵抗率が０．３Ω・ｃｍ以下であることを特徴とする請求項１乃至３のいずれか１項に記載の集積回路。
- 第１導電型の半導体基板上の能動素子形成領域に前記半導体基板よりも抵抗率が低い第１導電型の第１層を局部的に形成する工程と、前記半導体基板及び前記第１層上に前記半導体基板よりも抵抗率が低く前記第１層よりも抵抗率が高い第１導電型の半導体層を形成する工程と、この半導体層の表面における能動素子形成領域に能動素子を形成する工程と、この能動素子を覆うように絶縁膜を形成する工程と、この絶縁膜上における前記能動素子上から外れたインダクタ形成領域であって前記半導体層の上方にインダクタを形成する工程と、を有することを特徴とする集積回路の製造方法。
- 第１導電型の半導体基板上に前記半導体基板よりも抵抗率が低い第１導電型の第２層を形成する工程と、この第２層における能動素子形成領域に第１導電型不純物を局所的に注入して前記第２層をより抵抗率が低い第１導電型の第１層に局所的に変化させる工程と、前記第１層及び残された前記第２層上に前記半導体基板よりも抵抗率が低く前記第２層よりも抵抗率が高い第１導電型の半導体層を形成する工程と、この半導体層の表面における能動素子形成領域に能動素子を形成する工程と、この能動素子を覆うように絶縁膜を形成する工程と、この絶縁膜上における残された前記第２層上の前記半導体層の上方であるインダクタ形成領域にインダクタを形成する工程と、を有することを特徴とする集積回路の製造方法。
- 前記第１層を形成する工程は、前記半導体基板の表面に不純物を選択的にドーピングすることにより行われることを特徴とする請求項５に記載の集積回路の製造方法。
- 前記第２層を形成する工程は、前記半導体基板の表面に不純物をドーピングすることにより行われることを特徴とする請求項６に記載の集積回路の製造方法。
- 前記半導体層を形成する工程は、前記第１層及び前記半導体基板上にエピタキシャル成長法により成膜することにより行われることを特徴とする請求項５に記載の集積回路の製造方法。
- 前記第２層を形成する工程は、前記半導体基板上にエピタキシャル成長法により成膜することにより行われることを特徴とする請求項６に記載の集積回路の製造方法。
- 前記半導体基板の抵抗率が１０Ω・ｃｍ以上であることを特徴とする請求項５乃至１０のいずれか１項に記載の集積回路の製造方法。
- 前記第１層の抵抗率が０．３Ω・ｃｍ以下であることを特徴とする請求項５乃至１１のいずれか１項に記載の集積回路の製造方法。
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