JP2006237216A - 半導体装置およびそれが組み込まれた半導体装置集合体 - Google Patents
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Abstract
【課題】 実用的なQ値を有しかつ低損失なインダクタを有する半導体装置を提供する。
【解決手段】 絶縁体8上にシリコン基板1が設けられている。シリコン基板1上に絶縁膜5が形成されている。絶縁膜5内にインダクタ6が設けられている。シリコン基板1のバルク1bの比抵抗は、1mΩ・cm以上100 mΩ・cm以下である。シリコン基板1の厚さは、20μm程度である。なお、シリコン基板1の表面に比抵抗1Ω・cm〜数10Ω・cm程度のエピタキシャル層1aが設けられていてもよい。
【選択図】 図2
【解決手段】 絶縁体8上にシリコン基板1が設けられている。シリコン基板1上に絶縁膜5が形成されている。絶縁膜5内にインダクタ6が設けられている。シリコン基板1のバルク1bの比抵抗は、1mΩ・cm以上100 mΩ・cm以下である。シリコン基板1の厚さは、20μm程度である。なお、シリコン基板1の表面に比抵抗1Ω・cm〜数10Ω・cm程度のエピタキシャル層1aが設けられていてもよい。
【選択図】 図2
Description
この発明は、インダクタを含む半導体装置およびそれが組み込まれた半導体装置集合体に関するものである。
携帯電話またはPDA(Personal Digital Assistance)等の携帯情報端末、その他無線LAN(Local Area Network)等における送受信用の電波としては、数GHz帯の周波数を有する電波が採用されている。
また、数GHz帯の周波数を有する電波を送受信するための半導体装置には、従来、高周波送受信に適した特性を有するGaAs基板が採用されている。しかしながら、近年のシリコン製CMOS(Complementary Metal Oxide Semiconductor)トランジスタの特性向上に伴って、シリコン基板上に高周波送受信回路が形成されるようになっている。そのため、デジタル回路とアナログ回路とが同一のシリコン基板を用いて形成される高周波信号処理用の半導体装置が実現されるようになっている。
このような高周波信号処理用の半導体装置のアナログ回路にはインダクタが含まれている。インダクタは、インダクタの品質を表わすQ値(Quality Factor)が高いとともに、半導体装置の低消費電力化のために低損失であることが望ましい。しかしながら、シリコン基板上にシリコン酸化膜など絶縁膜を介してインダクタを形成した場合には、シリコン基板の比抵抗が化合物半導体基板(GaAs基板)の比抵抗に比べて低いため、インダクタに流れる高周波電流に起因してシリコン基板内に大きな渦電流が流れる。その結果、GaAs基板上にインダクタが形成された半導体装置と比較して、シリコン基板上にシリコン酸化膜などの絶縁膜を介して形成されたインダクタを有する半導体装置は、Q値が低く、かつ、損失が大きいことが知られている。
一般的なCMOSプロセスにおいては、通常、1Ω・cm〜数10Ω・cm程度の比抵抗を有するシリコン基板が用いられている。従来の半導体装置によれば、例えば、非特許文献1「Min Park et al., IEEE Microwave and Guided wave Lett., Vol. 7, No. 2, pp.:45-47, 1997.(pp.46のFig.1、pp.47のTable 1)」に示されるように、比抵抗4Ω・cm〜6Ω・cmのシリコン基板(基板厚さ625μm)の比抵抗(比抵抗2kΩ・cm)を高めることによって、シリコン基板内に流れる渦電流が低減され、Q値が向上することが知られている。
また、CMOSプロセスで一般的に用いられる比抵抗1Ω・cm〜数10Ω・cmのシリコン基板の厚さが低減される場合には、非特許文献2「Joachim N. Burghartz, IEDM '98 Technical Digest., pp.:523-526, 1998.(pp.523のFig.1、pp.525のFig.4の(b)、(d)、および(f))」に開示されているように、Q値がシリコン基板の厚さおよびシリコン基板の裏面の状態(導体/絶縁体)により変化することが知られている。
実際、図21に示すように、本願の発明者らの実験の結果からも、非特許文献2の結果と同様に、石英上にインダクタを有する半導体装置が設置される場合には、シリコン基板の厚さが100μm以下に低減されれば、比抵抗10Ω・cmのシリコン基板上に形成されたインダクタのQ値(Q値は周波数依存性を有するが、以下、Q値の最大値をQ値とする)は増加することが分かっている。
一方、金属上に半導体装置が設置される場合には、シリコン基板の厚さが100μm以下においては、シリコン基板の厚さが低減されるにつれて、Q値は急激に低下する。これは、シリコン基板の裏面に比抵抗が低い金属が設けられている場合に、シリコン基板が100μmよりも薄くなると、シリコン基板を介して抵抗値が小さい金属内に大きな渦電流が流れ、インダクタの周囲に生じる磁束の発生を妨げるように、金属内に大きな磁束が発生するためである。このことから、シリコン基板を100μmよりも薄くする場合、実用的なQ値を得るためには、半導体装置は石英など渦電流を流さない絶縁体上に配置することが望ましいことが分かる。
Min Park et al., IEEE Microwave and Guided wave Lett., Vol. 7, No. 2, pp.:45 -47, 1997.(pp.46のFig.1、pp.47のTable1) Joachim N. Burghartz, IEDM '98 Technical Digest., pp.:523 -526, 1998.(pp.523のFig.1、pp.525のFig.4の(b)、(d)、(f))
Min Park et al., IEEE Microwave and Guided wave Lett., Vol. 7, No. 2, pp.:45 -47, 1997.(pp.46のFig.1、pp.47のTable1) Joachim N. Burghartz, IEDM '98 Technical Digest., pp.:523 -526, 1998.(pp.523のFig.1、pp.525のFig.4の(b)、(d)、(f))
上述のように、従来のインダクタを有する半導体装置には、シリコン基板上に形成されたインダクタのQ値を高めることが最も強く求められている。しかしながら、バッテリーで駆動されるPDAまたは携帯電話などに使用される半導体装置には、Q値の向上に加えて、消費電力を低減することが求められている。そのため、半導体装置内部に形成されるインダクタの損失の低減も重要となっている。
本発明者らは、従来技術である非特許文献2に示された方法を用いて、半導体装置が石英上に設置された場合のインダクタの損失(損失は周波数の増加とともに増加するが、以下、5.2GHzにおける損失を損失とする)を調べた。その結果、図22に示すように、シリコン基板(比抵抗10Ω・cm)の厚さが100μmよりも小さくなると、インダクタの損失は増加することが分かる。また、本発明者らは、非特許文献1に示された方法を用いて、シリコン基板の比抵抗(2kΩ・cm)が高められたインダクタの損失を調べた。その結果、図23に示すように、シリコン基板の比抵抗が高められても、インダクタの損失は低減されないことが分かる。このように、従来技術では、インダクタの損失を低減することができない。
本発明は、上述のような課題を解決するためになされたものであり、その目的は、損失が低減されたインダクタを有する半導体装置およびそれが組み込まれた半導体装置集合体を提供することである。
本発明の半導体装置は、絶縁体上に設けられたシリコン基板と、シリコン基板上に形成された絶縁膜と、絶縁膜上または内に形成されたインダクタとを備えている。また、シリコン基板のうちの少なくともインダクタに対向する領域のバルクの比抵抗が1mΩ・cm以上100mΩ・cm以下である。
本発明の他の局面の半導体装置は、裏面に凹部が設けられ、凹部に絶縁体が埋め込まれているかまたは空気が存在するシリコン基板と、シリコン基板の表面上に形成された絶縁膜と、凹部に対向するように、絶縁膜上または内に形成されたインダクタとを備えている。また、シリコン基板のうちの少なくともインダクタに対向する領域のバルクの比抵抗が1mΩ・cm以上100mΩ・cm以下である。
上記の一の局面または他の局面の半導体装置によれば、低損失なインダクタを有する半導体装置が実現される。バルクの比抵抗は100mΩ・cm以下であればいかなる値であってもよいが、損失を低減するためには比抵抗はより低い方が好ましい。なお、シリコン基板1の不純物の拡散濃度の下限値は1E19cm-3程度であるため、バルクの比抵抗の下限値は1mΩ・cm程度になる。
また、バルク全体の比抵抗が1mΩ・cm以上100mΩ・cm以下であることが望ましい。この構成によれば、シリコン基板の形成が容易になる。
また、シリコン基板の主表面から所定の深さにかけて不純物領域が形成されていてもよい。この場合、少なくともインダクタに対向する領域のシリコン基板の厚さが不純物領域の深さと同程度以上50μm以下であることが望ましい。この構成によれば、実用的なQ値を有しかつ損失が小さなインダクタを有する半導体装置が実現される。
なお、Q値を向上させるためには、シリコン基板内の渦電流量を低減する必要がある。渦電流量を低減するためには、シリコン基板の厚さをできる限り小さくすることが望ましい。この場合、トランジスタを正常に動作させる範囲でシリコン基板の厚さを小さくする必要がある。したがって、シリコン基板の表面に形成された不純物領域の厚さと同程度までシリコン基板の厚さを小さくすることが可能である。
また、少なくともインダクタに対向する領域のシリコン基板の厚さが20μm以下であれば、従来のシリコン基板のQ値以上のQ値を有しかつ損失が小さなインダクタを有する半導体装置が実現される。
また、インダクタに対向する領域のシリコン基板の裏側に凹部が設けられていてもよい。この場合、凹部に絶縁物が埋め込まれることが望ましい。この構成によれば、絶縁物によってシリコン基板が補強されるため、半導体装置の機械的強度が向上する。その結果、信頼性の高い半導体装置が実現される。
また、絶縁体は、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、および絶縁性を有する接着剤からなる群から選択された1または2以上の物質によって構成されていることが望ましい。これによれば、半導体製造プロセスで一般的に用いられる物質が絶縁体として用いられているため、製造コストを大きく増加させることなく、前述の半導体装置を得ることができる。
また、シリコン基板の主表面に比抵抗が100mΩ・cmより大きなエピタキシャル層が形成されていてもよい。この構成によれば、通常のCMOSプロセスを用いてエピタキシャル層に電子回路を形成することができる。
また、少なくともインダクタに対向する領域のシリコン基板の厚さは、インダクタに入力される電波の周波数帯に対応する表皮厚さよりも小さいことが望ましい。この構成によれば、周波数帯がいかなるものであっても、また、シリコン基板の比抵抗がいかなるものであっても、実用的なQ値を有しかつ損失が低いインダクタを有する半導体装置が実現される。
また、少なくともインダクタに対向する領域のシリコン基板の厚さは、表皮厚さの70%以下であることが望ましい。この構成によれば、シリコン基板の厚さが50μmよりも小さければ従来のシリコン基板のQ値と同程度のQ値が得られる。
また、少なくともインダクタに対向する領域のシリコン基板の厚さは、表皮厚さの30%以下であることが望ましい。この構成によれば、従来から用いられている比抵抗のシリコン基板のQ値と同程度以上のQ値が得られる。
また、本発明の半導体装置集合体は、上記の半導体装置とその半導体装置とは異なる他の半導体装置をさらに備え、前述の絶縁体が他の半導体装置の基板の主表面上に形成されていてもよい。また、本発明の半導体装置集合体は、上記の半導体装置とその半導体装置とは異なる他の半導体装置をさらに備え、絶縁体が他の半導体装置の化合物半導体基板であり、化合物半導体の比抵抗はシリコン基板の比抵抗よりも高くてもよい。また、本発明の半導体装置集合体は、上記の半導体装置とその半導体装置とは異なる他の半導体装置をさらに備え、その半導体装置の主表面が他の半導体装置の主表面と向かい合うように設置されていてもよい。これらの構成によれば、高さが小さい積層型MCP構造の半導体装置集合体が得られる。
この発明によれば、絶縁体上に設置されるシリコン基板が比抵抗100mΩ・cm以下の低比抵抗の基板であるため、低損失なインダクタを有する半導体装置が実現される。
以下、図面を参照しながら、本発明の実施の形態の半導体装置を説明する。
実施の形態.1
図1および図2は、本実施の形態の半導体装置の一部を示す斜視図および断面図である。本実施の形態の半導体装置は、シリコン基板1を備えている。シリコン基板1は、比抵抗10Ω・cmのエピタキシャル層1aと比抵抗10mΩ・cmの低比抵抗基板としてのバルク1bとによって構成されている。なお、本実施の形態においては、バルク1b全体の比抵抗が10mΩ・cmより小さいものが用いられているが、バルク1bのうちインダクタ6に対向する部分のみの比抵抗が10mΩ・cmより小さくてもよい。
図1および図2は、本実施の形態の半導体装置の一部を示す斜視図および断面図である。本実施の形態の半導体装置は、シリコン基板1を備えている。シリコン基板1は、比抵抗10Ω・cmのエピタキシャル層1aと比抵抗10mΩ・cmの低比抵抗基板としてのバルク1bとによって構成されている。なお、本実施の形態においては、バルク1b全体の比抵抗が10mΩ・cmより小さいものが用いられているが、バルク1bのうちインダクタ6に対向する部分のみの比抵抗が10mΩ・cmより小さくてもよい。
また、エピタキシャル層1aの厚さTeおよびバルク1bの厚さTbは、それぞれ、4μmおよび16μmである。以下、このエピタキシャル層1aの厚さTeとバルク1bの厚さTbを足し合わせた厚さを基板厚さTと呼ぶ。
ウエハの割れを防止するため、ウエハプロセス中においては、基板厚さTは650μmである。ウエハプロセス終了後においては、シリコン基板1の裏面が研磨されることによって、基板厚さTが20μmになる。なお、このような工程は、機械的研磨、ウェットエッチングおよびドライエッチングなどの化学的研磨、ならびに、これらの組み合わせによって行なわれる。
前述のエピタキシャル層1aは一般的にCMOS(Complementary Metal Oxide Silicon)プロセスで用いられる比抵抗を有している。エピタキシャル層1aの表面の近傍には、通常のCMOSプロセスで用いられるイオン注入によって、比抵抗が100mΩ・cm程度でありかつ深さTw=0.5μm程度である不純物領域2が形成されている。また、エピタキシャル層1aの表面上には、ゲート電極3等の形成プロセスを経て、トランジスタ4が形成されている。さらに、エピタキシャル層1aの表面には、シリコン酸化膜、シリコン窒化膜、またはポリイミドなどを含む絶縁膜5が形成されている。
絶縁膜5の内部にインダクタ6が形成されている。なお、インダクタ6は、スパイラル・インダクタである。インダクタ6は、アルミニウムからなり、直径D=200μmであり、配線幅W=10μmであり、かつ、配線間隔S=2μmである。また、インダクタ6はビアホール(ビアプラグ)7を介してトランジスタ4のゲート電極3と電気的に接続される。その結果、5.2GHz帯の高周波信号を処理する高周波処理用回路が形成される。シリコン基板1の裏面には、本発明の絶縁体としての石英板8が設けられている。
次に、本実施の形態の半導体装置の構造を採用することによって得られる効果を説明する。
まず、前述の比抵抗10mΩ・cmのシリコン基板1の研磨量を異ならせることによって、基板厚さTが異なる数種類のインダクタを有する半導体装置のサンプル(T=20〜300μm)が得られる。次に、それらサンプルの半導体装置のインダクタの特性が調べられる。その結果が、図3および図4に示されている。なお、図3および図4には、比較例として、従来から一般的に用いられている比抵抗10Ω・cmのシリコン基板のインダクタの特性の調査結果も示されている。
図3はインダクタの損失と基板厚さTとの関係を示している。ここでは、本実施の形態のシリコン基板1を10mΩ・cm基板と呼び、従来例のシリコン基板を10Ω・cm基板と呼ぶ。図3から、基板厚さTに依らず10mΩ・cm基板を用いることで、10Ω・cm基板と比較して、インダクタの損失を大きく低減できることが分かる。
また、図4はQ値と基板厚さTとの関係を示している。図4から、シリコン基板1の厚さが大きい場合には、10mΩ・cm基板のQ値は、10Ω・cm基板のQ値と比較して、小さいことが分かる。また、図4から、シリコン基板1の厚さTが50μmよりも小さくなると、10mΩ・cm基板のQ値は増加し、特に、シリコン基板1の厚さTが20μmまで小さくなった場合には、10mΩ・cm基板のQ値は、10Ω・cm基板のQ値とほぼ同程度になることが分かる。
このように、本実施の形態のシリコン基板1のような低比抵抗基板を用いることによって、インダクタの損失を低減できることが分かる。さらに、シリコン基板1の厚さが50μmよりも小さくなることによってQ値が増加し、基板厚さTが20μm程度以下になることによって、従来用いられてきた比抵抗のシリコン基板のQ値と同程度以上のQ値が得られることが分かる。なお、シリコン基板1は、少なくともインダクタに対向する領域の厚さが前述のような大きさであれば、前述の効果を得ることができる。またさらに、シリコン基板1の表面にエピタキシャル層1aが形成されているため、通常のCMOSプロセスを用いてエピタキシャル層1a内にトランジスタ回路等の電子回路を形成することができる。
次に、本実施の形態の半導体装置の構造において、インダクタの損失が低減される原理を説明する。
まず、本実施の形態で使用されるインダクタを有する半導体装置のモデルが作成される。そのモデルの電磁場解析シミュレーションが行なわれる。そのシミュレーションでは、インダクタ6が受信する電波の周波数が5.2GHzであるものとして、比抵抗が異なる複数のモデルのシリコン基板内の渦電流量が調べられた。図5および図6は、電磁場解析シミュレーションに用いられたモデルを示す。モデルの基板厚さTは20μmである。図5においては、エピタキシャル層1aの比抵抗は10Ω・cmでありかつエピタキシャル層1aの厚さは4μmであるものとする。
このようにするのは以下のような理由からである。
通常のCMOSプロセスでは、不純物が注入された不純物領域2が形成されている領域の比抵抗は、100mΩ・cm程度である必要がある。このため、シリコン基板1の比抵抗が100mΩ・cm以下である場合には、不純物領域2の比抵抗よりも高い比抵抗を有するエピタキシャル層1aを形成する必要がある。なお、本実施の形態においては、不純物領域2およびエピタキシャル層1aを除いたシリコン基板1をバルク1bと呼ぶ。
図7は、電磁場解析シミュレーションの結果を示している。図7においては、比抵抗が100mΩ・cm以下である場合には、バルク1bに流れる渦電流(◇印)は大きく増加する。また、図7から、比抵抗が10mΩ・cm以下である場合には、バルク1bに流れる渦電流が大きくなり、不純物領域2に流れる渦電流(図7の□印)およびエピタキシャル層1aに流れる渦電流(図7の△印)は小さいことが分かる。
次に、渦電流によるシリコン基板内での損失PLOSSは、以下の式(1)により求められる。
ここで、Rsは、シリコン基板1の表面抵抗であり、シリコン基板1の比抵抗と表皮厚さとの積により求められる。なお、実際の表皮厚さは、基板厚さよりも大きいため、計算上での表皮厚さは基板厚さ(20μm)と同一の値とする。また、ISiは、シリコン基板1に流れる渦電流の値である。
次に、前述した電磁場解析シミュレーションにより求めた渦電流の値ISiが式(1)に代入され、シリコン基板1内における損失PLOSSが算出される。図8は、損失PLOSSの算出結果を示している。図8から、シリコン基板1内での全損失(○印)は、シリコン基板1の比抵抗が100mΩ・cmよりも大きくなると、急激に増加することが分かる。これは、バルク1bでの損失(図8の◇印)および不純物領域2での損失(□印)が急激に増加するためである。また、図8から、比抵抗が100mΩ・cm以下である場合には、不純物領域2およびエピタキシャル層1aでの損失は小さく、バルク1bでの損失が大きいことが分かる。
以上のことから、比抵抗100mΩ・cm以下の比抵抗が小さなシリコン基板1がバルク1bに用いられれば、渦電流によるシリコン基板1内での損失は大きく低減されることが分かる。
実際に、電磁場解析シミュレーションを用いてインダクタ6の損失(渦電流によるシリコン基板1での損失およびインダクタ6に流れる電流による導体損失を含む)が調べられた。その結果、図9の○印で示すように、比抵抗が100mΩ・cmを超えると、インダクタ6の損失は急激に増加することが分かる。
また、エピタキシャル層1aが損失に与える影響を調べるために、図5に示す表面に10Ω・cmのエピタキシャル層1aが設けられている10mΩ・cm基板および図6に示すエピタキシャル層1aが設けられていない10mΩ・cm基板のそれぞれについての電磁場解析シミュレーションが行なわれた。
図9に△印で示すように、エピタキシャル層1aを有する10mΩ・cm基板のインダクタの損失と比較すると、エピタキシャル層1aを有していない10mΩ・cm基板のインダクタの損失は大きいが、一方、従来から用いられてきた1Ω・cm〜10Ω・cm基板の損失と比較すると、エピタキシャル層1aを有しない10mΩ・cm基板の損失は小さい。つまり、図9から、エピタキシャル層1aを有していなくても損失が小さなインダクタが得られることが分かる。一方、エピタキシャル層1aを有していない10mΩ・cm基板の製造工程においては、エピタキシャル層1aの形成プロセス分の製造工程が削減される。そのため、ウエハ製造コストが低減されるため、安価な半導体装置が得られる。
これらの結果より、エピタキシャル層1aを有しているか否かにかかわらず、比抵抗100mΩ・cm以下の低比抵抗基板を用いることによって、渦電流によるシリコン基板1内における損失が減少し、その結果、インダクタの損失が大きく低減されることができることが分かる。
また、基板比抵抗としてのバルク1bの比抵抗は、100mΩ・cm以下であればいかなる値であってもよいが、損失を低減するためには比抵抗はより低い方が好ましい。なお、シリコン基板1の不純物の拡散濃度の下限値は1E19cm-3程度であるため、シリコン基板1の比抵抗の下限値は1mΩ・cm程度になる。
次に、本実施の形態の半導体装置において、シリコン基板1の基板厚さが50μmより小さい場合にインダクタのQ値が増加する原理を説明する。
まず、電磁場解析シミュレーションを用いて、インダクタ6が受信する電波の周波数が5.2GHzである場合の、インダクタ6の直下の10mΩ・cm基板に流れる渦電流量と基板の表面からの深さとの関係が調べられた。なお、基板厚さは300μmであり、比較のために、10mΩ・cmと同様の条件で、10Ω・cm基板の電磁場解析シミュレーションも行なわれる。図10は、電磁場解析シミュレーションの結果を示している。
図10においては、基板表面からの深さが0である位置がシリコン基板の表面を示しており、図10に示す渦電流の値はインダクタ6に流れる電流値で規格化されている。図10から、10mΩ・cm基板は、10Ω・cm基板と比較して、シリコン基板1内の渦電流量が大きく、また、表皮効果により、シリコン基板1の表面近傍に電流が集中していることが分かる。なお、インダクタ6が受信する電波の周波数が5.2GHzである場合の比抵抗10mΩ・cm基板の表皮厚さは約70μmである。また、表皮厚さとは、渦電流が集中的に流れる部分の厚さを意味するものとする。
図11は、10mΩ・cm基板の基板厚さが300μmおよび20μmのそれぞれの半導体装置の電磁場解析シミュレーションの結果を示す。図11から、基板厚さTが表皮厚さよりも小さな20μmのモデルにおいては、基板厚さが表皮厚さよりも大きな300μmであるモデルに比較して、シリコン基板1内の渦電流量が極めて小さいことが分かる。また、実際に、電磁場解析シミュレーションを用いて、インダクタ6が受信する電波の周波数が5.2GHzである場合のシリコン基板内の渦電流量が、基板厚さが異なるモデルごとに調べられた。その結果、図12に示すように、基板厚さが300μmである場合には10mΩ・cm基板1内の渦電流量は、10Ω・cm基板内の渦電流量と比較して非常に大きい。一方、図12から、基板厚さが50μmよりも小さくなると、10mΩ・cm基板内の渦電流量は、かなり小さくなり、10Ω・cm基板内の渦電流量に近づくことも分かる。
これらの結果より、低比抵抗であるシリコン基板1を用いて、基板厚さが、インダクタが受信する電波の周波数に対応する表皮厚さよりも小さくすることによって、シリコン基板1内の渦電流が減少するため、Q値の低下を抑制できることが分かる。ここで、シリコン基板1の比抵抗が10mΩ・cmで、インダクタ6が受信する電波の周波数が5.2GHzである場合には、表皮厚さは70μmである。したがって、前述した実験結果から、基板厚さが50μmよりも小さければQ値の低下が抑制でき、基板厚さが20μm程度の場合には、従来から用いられている比抵抗のシリコン基板のQ値と同程度のQ値が得られることが分かる。このことから、シリコン基板1の厚さは、インダクタ6が受信する電波の周波数に対応する表皮厚さの概ね70%以下であることが好ましいと考えられる。さらに、シリコン基板の厚さが表皮厚さの概ね30%程度(25%〜35%)以下であれば、従来の10Ω・cm基板のQ値と同程度以上のQ値が得られるものと考えられる。なお、シリコン基板1は、少なくともインダクタに対向する領域の厚さが前述のような大きさであれば、前述の効果を得ることができる。
参考として、式(2)に表皮厚さδの算出式を示す。
ここで、μは透磁率であり、σは導電率であり、ωは(2π×周波数)である。
この式(2)を用いて、各比抵抗の代表的な周波数に対応する表皮厚さを算出した。表1は、表皮厚さの算出結果を示している。
シリコン基板の比抵抗およびインダクタが受信する電波の周波数に応じて、表1に示す表皮厚さよりもシリコン基板の厚さが小さくなれば、シリコン基板内の渦電流が減少し、Q値の低下が抑制される。また、これらの低比抵抗なシリコン基板を用いることで低損失なインダクタを有する半導体装置が実現される。
さらにQ値を向上させるためには、渦電流を低減する必要がある。渦電流を低減するためには、基板厚さTをできる限り小さくすることが望ましい。この場合、トランジスタを正常に動作させる範囲で基板厚さTを小さくする必要があるため、シリコン基板1の表面に形成された厚さ1μm程度の不純物領域の厚さと同程度まで基板厚さTを小さくすることが可能である。但し、基板厚さをあまり小さくし過ぎると、後工程(ワイヤボンディングおよび実装工程)でのウエハ割れに起因する歩留まりの低下が問題となる。
本実施の形態では、半導体装置は、渦電流を抑制するために、本発明の絶縁体としての石英の上に設置されている。しかしながら、半導体装置が搭載される絶縁体の材料は、石英に限定されず、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、ガラス、セラミックス、および絶縁性の接着剤などの半導体製造プロセスで一般的に用いられる材料、または、空気等であってもよい。これらの材料を用いることで、製造コストを増加させることなく、実用的なQ値を有しかつ損失が低減されたインダクタを有する半導体装置を得ることができる。
実施の形態.2
本実施の形態2においては、インダクタに対向する領域のみのシリコン基板1の厚さが小さな半導体装置が用いられる。
本実施の形態2においては、インダクタに対向する領域のみのシリコン基板1の厚さが小さな半導体装置が用いられる。
図13は、本実施の形態の半導体装置の断面図である。図13に示す本実施の形態の半導体装置の構造は、図2に示す実施の形態1の半導体装置の構造とほぼ同様である。したがって、以下においては、実施の形態1の半導体装置の構造と本実施の形態の半導体装置の構造とが異なる点のみの説明がなされる。
本実施の形態の半導体装置においては、エピタキシャル層1aの厚さTeおよびバルク1bの厚さT2は、それぞれ、4μmおよび650μmである。また、シリコン基板1のうち少なくともインダクタ6が配置されている領域の直下のシリコン基板1の厚さTが20μmにまで小さくなっている。つまり、シリコン基板1に空隙9が形成されている。なお、このような空隙9を形成するための加工方法としては、ドリルなどによる機械的加工、写真製版によるマスク形成とウェットエッチングまたはドライエッチングなどが組み合わせられた化学的加工、および、機械的加工と化学的加工との組み合わせが考えられる。
本実施の形態の半導体装置においては、インダクタ6が形成された領域の下方のシリコン基板1の基板厚さTが20μmであり、非常に薄い。また、バルク1bの比抵抗が10mΩ・cmであり、かつ、シリコン基板1の裏面に空隙9が設けられている。したがって、実用的なQ値を有しかつ低損失なインダクタ6が得られる。さらに、インダクタ6の直下の領域のみシリコン基板1の膜厚が小さくなるように、シリコン基板1が部分的に研磨されているため、シリコン基板1の裏面の全面が研磨される場合に生じる過研磨を防止することができる。そのため、過研磨によって、トランジスタが形成される領域のシリコン基板1が消失してしまうという不具合の発生が抑制されている。また、インダクタ6が形成される領域の直下の領域以外の領域のシリコン基板1の厚さが大きいため、シリコン基板1の機械的強度が高い。その結果、信頼性の高い半導体装置が得られる。
なお、本実施の形態では、インダクタ6の直下のシリコン基板1の裏面には空隙9が設けられている半導体装置が例示されているが、本発明の半導体装置は、この構造に限定されず、図14に示すように、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、および、絶縁性の接着剤などの絶縁物29が空隙9内に充填された構造であってもよい。この構造の半導体装置においては、シリコン基板1の機械的強度を低下させる空隙9に絶縁物29が充填されているため、シリコン基板の強度を向上させることができる。その結果、さらに信頼性の高い半導体装置が得られる。
実施の形態.3
本実施の形態3においては、実施の形態1で示したインダクタを有する半導体装置と他の半導体装置とが積層された積層型MCP(Multi Chip Package)構造の半導体装置の説明がなされる。積層型MCP構造とは、パッケージ内に封止された半導体装置の設置面積を削減するための構造であり、複数の半導体装置のチップが積層された構造が一つのパッケージ内に封止された構造である。
本実施の形態3においては、実施の形態1で示したインダクタを有する半導体装置と他の半導体装置とが積層された積層型MCP(Multi Chip Package)構造の半導体装置の説明がなされる。積層型MCP構造とは、パッケージ内に封止された半導体装置の設置面積を削減するための構造であり、複数の半導体装置のチップが積層された構造が一つのパッケージ内に封止された構造である。
図15および図16は、それぞれ、本実施の形態の高周波信号処理用の半導体装置のチップとデジタル信号処理用の半導体装置のチップとが積層された構造からなる積層型MCP構造の半導体装置を示す斜視図および断面図である。なお、図15および図16に示す構造は、図示されていないが、最終的には樹脂によって気密封止される。高周波信号処理用の半導体装置10は、実施の形態1で示した半導体装置と同様に、シリコン基板1が、比抵抗10Ω・cmのエピタキシャル層1aと比抵抗10mΩ・cmのバルク1bによって構成されている。エピタキシャル層1aの厚さTeおよびバルク1bの厚さTbは、それぞれ、4μmおよび16μmである。
一方、デジタル信号処理用の半導体装置11においては、基板厚さ100μmかつ比抵抗10Ω・cmのシリコン基板12上にシリコン酸化膜、シリコン窒化膜、またはポリイミドなどの絶縁膜25が形成されている。絶縁膜25内にはトランジスタ13およびキャパシタ14が形成されている。また、トランジスタ13およびキャパシタ14が金属配線層20によって相互に接続されている。また、絶縁膜25上に高周波信号処理用の半導体装置10のシリコン基板1が直接設置されている。
また、デジタル処理用の半導体装置11は、ICパッケージ用の台座15上に設置されている。高周波信号処理用の半導体装置10の主表面を構成する絶縁膜5の一部がエッチングによって除去されている。その部分では、金属配線層からなるパッド16が露出している。パッド16はインダクタ6に電気的に接続されている。デジタル信号処理用の半導体装置11の主表面を構成する絶縁膜25の一部がエッチングによって除去されている。その部分では、金属配線層からなるパッド26および36が露出している。パッド26および36は、金属配線層20に電気的に接続されている。
また、ICパッケージ用の台座15上には、パッケージ外部に配線を引き出すためのボンディングパッド17が形成されている。パッド16とパッド26とがリードワイヤ28によって接続されている。また、パッド36とボンディングパッド17とがリードワイヤ18によって接続されている。
半導体装置の電気的な接続関係は以上のようなものである。また、半導体装置10と半導体装置11との固定は、ワイヤによる電気的な接続が終了した後で行なわれる。その後、図示していないが、半導体装置10および11の積層構造が1つのパッケージ内に封止される。その結果、MCP構造の半導体装置が完成する。
本実施の形態の半導体装置においては、実施の形態1の半導体装置における石英板8の代わりに、他のデジタル信号処理用の半導体装置11に形成された絶縁膜25が絶縁体として用いられている。また、実施の形態1の半導体装置と同様に、インダクタ6を有する高周波信号処理用の半導体装置10に用いられるシリコン基板1の基板厚さTが20μmであり、非常に薄い。また、バルク1bの比抵抗が10mΩ・cmであり、かつ、インダクタを有する高周波信号処理用の半導体装置10がデジタル信号処理用の半導体装置11内に形成された絶縁膜25上に直接設置されている。したがって、実施の形態1の半導体装置と同様に、実用的なQ値を有しかつ低損失なインダクタが実現される。さらに、デジタル信号処理用の半導体装置11上に、樹脂によって封止されていない基板厚さが非常に薄い高周波信号処理用の半導体装置10を積層することによって、高さの低い積層型MCP構造の半導体装置が実現されている。
なお、本実施の形態では、デジタル信号処理用の半導体装置11内に形成された絶縁膜25上に、高周波信号処理用の半導体装置10が直接設置される構造についての説明がなされている。しかしながら、半導体装置10と半導体装置11との間に、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、または絶縁性の接着剤など他の絶縁体が挿入されていてもよい。これにより、積層MCP構造の半導体装置の高さは、挿入された絶縁体の厚さ分だけ高くなるが、前述の絶縁体は半導体製造プロセスで一般的に用いられ得るものであるため、半導体装置の製造コストを大きく増加させることなく、実用的なQ値を有しかつ低損失なインダクタを有する半導体装置を製造することが可能になる。
なお、図17に示すように、シリコン基板1に実施の形態2において説明されたような空隙9が設けられていても、本実施の形態の半導体装置によって得られる効果と同様の効果を得ることができる。
さらに、本実施の形態ではインダクタを有する半導体装置が設置される絶縁体として、デジタル信号処理用の半導体装置11内に形成された絶縁膜25が用いられているが、図18に示すように、第二の高周波信号処理用の半導体装置60がGaAs基板50などのシリコン基板より比抵抗が高い高比抵抗基板を用いて形成されている場合には、GaAs基板50が絶縁体として用いられてもよい。高周波信号処理用の半導体装置10は、シリコン基板1が第二の高周波信号処理用の半導体装置60のGaAs基板50上に設置されている。また、第二の高周波信号処理用の半導体装置60のGaAs基板50の表面にはトランジスタ54が形成されている。トランジスタ54は、金属配線層55によってボンディングパッド58と電気的に接続されている。ボンディングパッド58は、はんだボール56を介して、デジタル信号処理用の半導体装置11のボンディングパッド57に電気的に接続されている。ボンディングパッド57は金属配線層20に接続されている。
実施の形態.4
本実施の形態4では、実施の形態1で示したインダクタを有する半導体装置と他の半導体装置とを用いて積層型MCP構造を形成する方法を説明する。
本実施の形態4では、実施の形態1で示したインダクタを有する半導体装置と他の半導体装置とを用いて積層型MCP構造を形成する方法を説明する。
図19および図20は、本発明の実施の形態4の積層型MCP構造の半導体装置を示す斜視図および断面図である。本実施の形態においても、実施の形態1で説明された高周波信号処理用の半導体装置10と実施の形態3で説明されたデジタル信号処理用の半導体装置11とが樹脂封止される前に積層されている。
インダクタ6を含む高周波信号処理用の半導体装置10の構造およびデジタル信号処理用の半導体装置11の構造は、それぞれ、実施の形態3の半導体装置10のおよび11の構造とほぼ同様である。
一方、本実施の形態においては、高周波信号処理用の半導体装置10は、その主表面がデジタル信号処理用の半導体装置11の主表面と向かい合うように設置されているが、高周波信号処理用の半導体装置10とデジタル信号処理用の半導体装置11とは空気層およびハンダボール19を介して設けられている。また、半導体装置10の下方の絶縁膜25の表面には、パッド46が露出している。パッド46は図15および図16に示す半導体装置のパッド26の代わりに用いられている。
また、パッド16とパッド46とは、ハンダボール19によって接続されている。したがって、高周波信号処理用の半導体装置10とデジタル信号処理用の半導体装置11とは、ハンダボール19を介して電気的に接続されている。また、デジタル信号処理用の半導体装置11のパッド36と台座15のボンディングパッド17とがリードワイヤ18によって接続されている。また、図示しない樹脂によって図19および図20に示す積層構造が封止され、それにより、MCP構造の半導体装置が得られる。
本実施の形態の半導体装置においても、実施の形態1の半導体装置と同様に、高周波信号処理用の半導体装置10に用いられるシリコン基板1の基板厚さが20μmであり、低比抵抗基板の比抵抗が10mΩ・cmであり、また、高周波信号処理用の半導体装置10のシリコン基板1の裏面には、絶縁体としての空気が存在する。したがって、実用的なQ値を有しかつ低損失なインダクタが実現される。
さらに、デジタル信号処理用の半導体装置11および高周波信号処理用の半導体装置10のいずれもが、樹脂封止されていないチップのままの状態で、ハンダボール19を介して積層されている。したがって、高さが小さな積層型MCP構造の半導体装置が得られる。
本実施の形態においては、インダクタを有する高周波信号処理用の半導体装置10のシリコン基板1の裏面は、空気と接しているが、半導体装置10のシリコン基板1の裏面上にシリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、または絶縁性の接着剤などの半導体製造プロセスで一般的に用いられる絶縁体が設けられてもよい。これにより、製造コストを大きく増加させることなく、実用的なQ値を有しかつ低損失なインダクタを有する半導体装置が得られる。さらに、高周波信号処理用の半導体装置上に、図18に示すGaAs基板50のようなシリコン基板よりも比抵抗が高い高比抵抗基板を用いて形成された他の半導体装置がさらに積層されてもよい。
実施の形態1〜4におけるエピタキシャル層の比抵抗および厚さは、各実施の形態において用いられた値に限定されない。エピタキシャル層の比抵抗は、通常のCMOSプロセスで一般的に用いられる1Ω・cm〜数10Ω・cm程度であればよい。また、エピタキシャル層の厚さは、低比抵抗基板から不純物形成領域への不純物拡散を抑制するために必要な1μm〜5μm程度であればよい。
さらに、実施の形態1〜4では、アルミ配線からなるスパイラル・インダクタがインダクタの一例として説明されているが、インダクタの材料は、アルミに限定されない。インダクタがタングステン、チタン、銅、またはタンタルなどの一般的に半導体プロセスで用いられる金属材料およびこれらの金属材料の積層構造によって形成されている半導体装置であっても、前述の各実施の形態の半導体装置によって得られる効果と同様の効果を得ることができる。また、インダクタの形状は、スパイラルに限定されず、メアンダ形状など、インダクタとして機能する形状および構造を有していれば、前述の各実施の形態の半導体装置の効果と同様の効果を得ることができる。
なお、今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内のすべての変更が含まれることが意図される。
1 シリコン基板、1a エピタキシャル層、1b バルク、2 不純物領域、3 ゲート電極、4 トランジスタ、5 絶縁膜、6 インダクタ、7 ビアホール、8 石英板、9 空隙、10 高周波信号処理用の半導体装置、11 デジタル信号処理用の半導体装置、12 シリコン基板、13 トランジスタ、14 キャパシタ、15 台座、16,26,36,46 パッド、17 ボンディングパッド、18,28 リードワイヤ、19 ハンダボール、20 金属配線層、25 絶縁膜、50 GaAs基板、51 絶縁膜、54 トランジスタ、55 金属配線層、56 はんだボール、57,58 ボンディングパッド、Te エピタキシャル層の厚さ、Tb バルクの厚さ、T2 空隙を設けない領域の基板厚さ、T 基板厚さ、D インダクタ径、W インダクタ配線幅、S インダクタ配線間隔、Tw 不純物領域の深さ。
Claims (13)
- 絶縁体と、
絶縁体上に設けられたシリコン基板と、
前記シリコン基板上に形成された絶縁膜と、
前記絶縁膜上または内に形成されたインダクタとを備え、
前記シリコン基板のうちの少なくとも前記インダクタに対向する領域のバルクの比抵抗が1mΩ・cm以上100mΩ・cm以下である、半導体装置。 - 裏面に凹部が設けられ、前記凹部に絶縁体が埋め込まれているかまたは空気が存在するシリコン基板と、
前記シリコン基板の表面上に形成された絶縁膜と、
前記凹部に対向するように、前記絶縁膜上または内に形成されたインダクタとを備え、
前記シリコン基板のうちの少なくとも前記インダクタに対向する領域のバルクの比抵抗が1mΩ・cm以上100mΩ・cm以下である、半導体装置。 - 前記バルク全体の比抵抗が1mΩ・cm以上100mΩ・cm以下である、請求項1または2に記載の半導体装置。
- 前記シリコン基板の主表面から所定の深さにかけて不純物領域が形成され、
少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さが前記不純物領域の深さと同程度以上50μm以下である、請求項1または2に記載の半導体装置。 - 少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さが20μm以下である、請求項4に記載の半導体装置。
- 前記絶縁体は、シリコン酸化膜、シリコン窒化膜、有機絶縁膜、石英、ガラス、セラミックス、および絶縁性を有する接着剤からなる群から選択された1または2以上の物質によって構成されている、請求項1または2に記載の半導体装置。
- 前記シリコン基板の主表面に比抵抗が100mΩ・cmより大きなエピタキシャル層が形成された、請求項1または2に記載の半導体装置。
- 少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さは、前記インダクタに入力される電波の周波数帯に対応する表皮厚さよりも小さい、請求項1または2に記載の半導体装置。
- 少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さは、前記表皮厚さの70%以下である、請求項8に記載の半導体装置。
- 少なくとも前記インダクタに対向する領域の前記シリコン基板の厚さは、前記表皮厚さの30%以下である、請求項9に記載の半導体装置。
- 請求項1〜10のいずれかに記載の半導体装置と、
前記半導体装置とは異なる他の半導体装置とを備え、
前記絶縁体が前記他の半導体装置の基板の主表面上に形成されている、半導体装置集合体。 - 請求項1〜10のいずれかに記載の半導体装置と、
前記半導体装置とは異なる他の半導体装置とを備え、
前記絶縁体が前記他の半導体装置の化合物半導体基板であり、
前記化合物半導体の比抵抗はシリコン基板の比抵抗よりも高い、半導体装置集合体。 - 請求項1〜10のいずれかに記載の半導体装置と、
前記半導体装置とは異なる他の半導体装置とを備え、
前記半導体装置の主表面が前記他の半導体装置の主表面と向かい合うように設置された、半導体装置集合体。
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A131 | Notification of reasons for refusal |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20100311 |
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A02 | Decision of refusal |
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