JP2004207602A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供する。
【解決手段】基板１上にて抵抗素子および容量素子の下部電極を同一の多結晶シリコン膜から形成し、前記多結晶シリコン膜とは異なる同一の多結晶シリコン膜およびＷＳｉ膜からパワーＭＩＳＦＥＴのゲート電極、容量素子の上部電極、ｎチャネル型ＭＩＳＦＥＴのゲート電極およびｐチャネル型ＭＩＳＦＥＴのゲート電極を形成し、領域ＭＩＭにおいては基板１上に堆積された酸化シリコン膜３０上に形成された配線を下部電極とし酸化シリコン膜３４上に形成された配線を上部電極とする容量素子ＭＩＭＣを形成し、酸化シリコン膜３４上に堆積された酸化シリコン膜３７上に堆積された同一のアルミニウム合金膜を用い領域ＩＮＤにて配線３９Ａからなるスパイラルコイルを形成し、領域ＰＡＤでは配線３９Ｂからなるボンディングパッドを形成する。
【選択図】 図２５

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造技術に関し、特に、パワーＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む半導体装置の製造に適用して有効な技術に関するものである。
【０００２】
【従来の技術】
近年、携帯電話をはじめとする移動体通信機器の小型化が求められている。それに伴い、移動体通信機器に含まれる高周波デバイスを集積化することが検討されている（たとえば、特許文献１参照）。
【０００３】
【特許文献１】
特開２００２−１１１４１５号公報（第３頁）
【０００４】
【発明が解決しようとする課題】
上記移動体通信機器に含まれる高周波デバイスにおいて、高周波電力の増幅を行う送信用パワーアンプはキーコンポーネントとなっている。本発明者らは、この送信用パワーアンプを小型化することを目的として、送信用パワーアンプに含まれるパワーＭＩＳＦＥＴ（パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）を含む）、制御用ＣＭＯＳ（Complementary MOS）回路、抵抗素子および容量素子を一つの半導体チップ（以降、単にチップと記す）に形成する技術の開発に従事している。
【０００５】
上記送信用パワーアンプにて、複数段の増幅段が従属接続されている場合には、各段間の電気的整合を取るための段間整合回路が必要となる。そこで、本発明者らは、送信用パワーアンプをさらに小型化することを目的として、この段間整合回路についても、上記パワーＭＩＳＦＥＴ、制御用ＣＭＯＳ回路、抵抗素子および容量素子と共に一つのチップに形成する技術について検討した。
【０００６】
本発明の目的は、高周波デバイスを形成する複数の素子を一つのチップに形成できる技術を提供することにある。
【０００７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【０００９】
すなわち、本発明は、
（ａ）半導体基板上に複数の配線層が形成され、
（ｂ）能動素子およびインダクタが前記半導体基板上に形成されたものであり、前記インダクタは前記複数の配線層のうちの最上層配線層に形成されているものである。
【００１０】
また、本発明は、
（ａ）半導体基板上に、第１配線層および前記第１配線層より上層の第２配線層が形成され、
（ｂ）前記半導体基板上に、第１下部電極と第１上部電極とを有する第１容量素子、および第２下部電極と第２上部電極とを有する第２容量素子が形成されたものであり、前記第１下部電極および前記第２下部電極はそれぞれ前記第１配線層および前記第２配線層に形成され、前記半導体基板上に第１周波数帯で動作する第１回路および第２周波数帯で動作する第２回路が形成され、前記第１容量素子は前記第１回路に含まれ、前記第２容量素子は前記第２回路に含まれ、前記第１周波数帯に含まれる周波数は前記第２周波数帯に含まれる周波数より小さいものである。
【００１１】
また、本発明は、半導体基板上に、
（ａ）ソース、ドレインおよびゲート電極から形成されたＭＩＳＦＥＴと、
（ｂ）抵抗素子と、
（ｃ）第１下部電極および第１上部電極から形成された第１容量素子と、
（ｄ）第２下部電極および第２上部電極から形成された第２容量素子と、
（ｅ）インダクタとが形成されたものであり、前記半導体基板上には第１シリコン層と、前記第１シリコン層上に配置された第２シリコン層とが形成され、前記半導体基板上にて第１金属層と、前記第１金属層上に配置された第２金属層と、前記第２金属層上に配置された第３金属層とが形成され、前記第１シリコン層は前記第１容量素子の前記第１下部電極および前記抵抗素子を形成し、前記第２シリコン層は前記第１容量素子の前記第１上部電極および前記ＭＩＳＦＥＴの前記ゲート電極を形成し、前記第１金属層は前記第２容量素子の前記第２下部電極を形成し、前記第２金属層は前記第２容量素子の前記第２上部電極を形成し、前記第３金属層は前記インダクタを形成するものである。
【００１２】
また、本発明は、
（ａ）半導体基板の主面上に２つの端子を有する受動素子が形成され、
（ｂ）前記半導体基板の裏面に導電性膜が形成され、
（ｃ）前記導電性膜は固定電位と接続し、前記受動素子の前記端子の１つは前記導電性膜と電気的に接続しているものである。
【００１３】
また、本発明は、
（ａ）半導体基板の主面に形成されたウェルと、
（ｂ）前記ウェル内にて前記半導体基板の前記主面に配置されたソース、ドレインおよびゲートを有する第１ＭＩＳＦＥＴとを含むものであり、前記半導体基板の裏面に導電性膜が形成され、前記導電性膜は固定電位と接続し、前記ウェルは前記導電性膜と電気的に接続しているものである。
【００１４】
また、本発明は、半導体基板に形成された第１回路ブロックおよび第２回路ブロックと、前記半導体基板の裏面に形成され接地電位と接続する導電性膜とを有するものであり、
（ａ）前記第１回路ブロックおよび前記第２回路ブロックは高周波電力の増幅を行う回路または前記高周波電力の増幅を行う回路ブロックの制御を行う回路のいずれかを含み、
（ｂ）前記第１回路ブロックおよび前記第２回路ブロックはそれぞれ不純物の導入によって形成された不純物層を有し、
（ｃ）前記第１回路ブロックおよび前記第２回路ブロックは前記不純物層を介して前記導電性膜と電気的に接続するものである。
【００１５】
また、本発明は、半導体基板上に第１絶縁膜を形成する工程と、前記第１絶縁膜の表面を平坦化する工程と、前記第１絶縁膜上に第１導電性膜を形成し前記第１導電性膜をパターニングする工程と、前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程と、前記第２絶縁膜上に第２導電性膜を形成し前記第２導電性膜をパターニングすることによって、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする容量素子を形成する工程とを含むものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、本実施の形態の説明においては、その構成および位置関係をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００１７】
本実施の形態の半導体装置は、たとえばｎチャネル型パワーＭＩＳＦＥＴ、抵抗素子、低周波数帯（第１周波数帯（１００ＭＨｚを含む））の回路（第１回路）にて用いられる容量素子、高周波数帯（第２周波数帯（８００ＭＨｚ〜９００ＭＨｚまたは１．８ＧＨｚ〜１．９ＧＨｚを含む））の回路（第２回路）にて用いられる容量素子、高周波数帯の回路にて用いられるインダクタ、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴを有し、高周波電力の増幅を行うチップである。また、抵抗素子、低周波数帯の回路にて用いられる容量素子、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴは、上記低周波数帯の回路である制御用ＣＭＯＳ回路（アナログ回路）を形成するものである。このような本実施の形態の半導体装置の製造工程について、図１〜図２９を用いて説明する。
【００１８】
まず、図１および図２に示すような基板１を用意する。この基板１は、抵抗率が３ｍΩｃｍ〜６ｍΩｃｍ程度の単結晶シリコンからなる半導体基板２と、半導体基板２の主面にてエピタキシャル成長させた単結晶シリコン層３と、半導体基板２の裏面にて形成された酸化シリコン膜４とからなる。単結晶シリコン層３は、ｐ型の導電型を有する不純物（たとえばＢ（ホウ素））がドープされ、抵抗率が１８Ωｃｍ〜２３Ωｃｍ程度であり、厚さを２．９μｍ〜３．１μｍ程度とすることを例示できる。酸化シリコン膜４は、半導体基板２の裏面を汚染および破損などから保護する機能を有する。また、その基板１は、たとえば以後の工程において保護ダイオードが形成される領域（図示は省略）と、ｎチャネル型パワーＭＩＳＦＥＴが形成される領域ＰＷＭＩＳと、抵抗素子が形成される領域ＲＥＳＩと、アナログ回路を形成する容量素子が形成される領域ＣＡＰＡと、ｎチャネル型ＭＩＳＦＥＴが形成される領域ＮＭＩＳと、ｐチャネル型ＭＩＳＦＥＴが形成される領域ＰＭＩＳと、上記高周波数帯の回路にて用いる容量素子が形成される領域ＭＩＭと、高周波数帯の回路にて用いられるインダクタが形成される領域ＩＮＤと、ボンディングワイヤを接続するためのボンディングパッドが形成される領域ＰＡＤとに分割されている。
【００１９】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとして単結晶シリコン層３にｐ型の導電型を有する不純物イオン（たとえばＢ）を導入することにより、ｐ⁺⁺型半導体領域（不純物層）５を形成する。その後、そのフォトレジスト膜を除去する。
【００２０】
続いて、基板を約８５０℃で熱処理することにより、単結晶シリコン層３およびｐ⁺⁺型半導体領域５の表面に膜厚１５ｎｍ程度の薄い酸化シリコン膜６を形成する。次いで、ＣＶＤ法により酸化シリコン膜６上に膜厚１４０ｎｍ程度の窒化シリコン膜（図示は省略）を堆積する。次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその窒化シリコン膜をパターニング（エッチング）する。次に、そのフォトレジスト膜を除去した後、１０５０℃程度の蒸気を用いて基板１を３３分程度熱処理し、酸化シリコン膜６の膜厚を選択的に厚くすることによって、厚さ３５０ｎｍ程度のフィールド絶縁膜７を形成する。このフィールド絶縁膜７が形成された領域を素子分離領域として規定することができ、それ以外の領域を素子形成領域（活性領域）として規定することができる。続いて、基板１を洗浄することにより、酸化シリコン膜６上に残っている窒化シリコン膜を除去する。
【００２１】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとし、後の工程にて容量素子が形成される領域ＣＡＰＡにｎ型の導電型を有する不純物イオン（たとえばＡｓ（ヒ素））を導入することにより、ｎ型半導体領域１０を形成する。このｎ型半導体領域１０の役割については、領域ＣＡＰＡにて容量素子が完成したところで詳しく説明する。
【００２２】
次に、図３および図４に示すように、基板１上に１５０ｎｍ程度のイントリンシックな多結晶シリコン膜（第１シリコン層）１１を堆積する。続いて、その多結晶シリコン膜１１上にＯＮＯ膜１２を成膜する。このＯＮＯ膜１２の成膜工程について、図５を用いて詳しく説明する。
【００２３】
図５は、領域ＲＥＳＩ、ＣＡＰＡ付近を拡大して示した要部断面図である。上記多結晶シリコン膜１１を堆積した後、まず、基板１に８００℃程度の熱処理を施すことにより、多結晶シリコン膜１１の表面に４〜５ｎｍ程度の薄い酸化シリコン膜１２Ａを形成する。続いて、多結晶シリコン膜１１にｎ型の導電型を有する不純物イオン（たとえばＰ（リン））を導入する。この多結晶シリコン膜１１に導入した不純物イオンは、抵抗素子の形成後の製造工程における熱処理の履歴により良好に多結晶シリコン膜１１中に拡散させることができ、後の工程でこの多結晶シリコン膜１１から抵抗素子を形成した際に、その抵抗素子を良好に活性化させることができる。
【００２４】
続いて、たとえばＣＶＤ法により酸化シリコン膜１２Ａ上に膜厚２０ｎｍ程度の窒化シリコン膜１２Ｂを堆積する。続いて、約１１００℃の熱処理によって窒化シリコン膜１２Ｂの表面を酸化することにより酸化シリコン膜１２Ｃ１を形成する。続いて、ＣＶＤ法によりその酸化シリコン膜１２Ｃ１上に膜厚１５ｎｍ程度の酸化シリコン膜１２Ｃ２を堆積することによって、酸化シリコン膜１２Ｃ１、１２Ｃ２からなる酸化シリコン膜１２Ｃを形成する。上記ＯＮＯ膜１２は、これら酸化シリコン膜１２Ａ、窒化シリコン膜１２Ｂおよび酸化シリコン膜１２Ｃから形成することができる。ＯＮＯ膜１２は、後の工程で容量素子の容量絶縁膜へと加工される。また、酸化シリコン膜１２Ｃを形成する際に、酸化シリコン膜１２Ｃ１上に酸化シリコン膜１２Ｃ２を積層することにより、ＯＮＯ膜１２の経時絶縁破壊（Time Dependent Dielectric Breakdown）に対する耐性を向上することができる。それにより、後の工程で形成される容量素子の信頼性を向上することができる。
【００２５】
次に、図６に示すように、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより、ＯＮＯ膜１２および多結晶シリコン膜１１をパターニングする。それにより、抵抗素子が形成される領域ＲＥＳＩには、多結晶シリコン膜１１からなる抵抗素子（配線層、受動素子）１１Ａを形成し、容量素子が形成される領域ＣＡＰＡには、多結晶シリコン膜１１からなるアナログ回路を形成する容量素子の下部電極（配線層）１１Ｂを形成することができる。また、領域ＣＡＰＡでは、パターニングされたＯＮＯ膜１２からなるアナログ回路を形成する容量素子の容量絶縁膜を形成することができる。
【００２６】
次に、上記ＯＮＯ膜１２および多結晶シリコン膜１１のパターニングに用いたフォトレジスト膜を除去した後、図７に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐチャネル型ＭＩＳＦＥＴが形成される領域ＰＭＩＳの単結晶シリコン層３にｎ型の導電型を有する不純物イオン（たとえばＰ）を導入することにより、ｎ型ウェル１３を形成する。
【００２７】
続いて、上記ｎ型ウェル１３の形成に用いたフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ型の導電型を有する不純物イオン（たとえばＢ）を導入することにより、ｎチャネル型パワーＭＩＳＦＥＴが形成される領域ＰＷＭＩＳおよびｎチャネル型ＭＩＳＦＥＴが形成される領域ＮＭＩＳの単結晶シリコン層３にｐ型ウェル１４を形成する。また、領域ＰＭＩＳにおける活性領域を取り囲むフィールド絶縁膜７の下部の単結晶シリコン層３にもｐ型ウェル１４を形成する。このフィールド絶縁膜７の下部に形成されたｐ型ウェル１４は、領域ＰＭＩＳにｐチャネル型ＭＩＳＦＥＴが形成された後において、チャネルストッパとして機能させることができる。
【００２８】
次に、上記ｐ型ウェル１４の形成に用いたフォトレジスト膜を除去した後、図８に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ型の導電型を有する不純物イオン（たとえばＢＦ₂（二フッ化ホウ素））を導入することにより、領域ＮＭＩＳにｐ^-型半導体領域１５を形成する。このｐ^-型半導体領域１５を形成することにより、後の工程で領域ＮＭＩＳに形成されるｎチャネル型ＭＩＳＦＥＴのしきい値電圧を調整することができる。また、ＭＩＳＦＥＴは、ゲート長が小さくなるに従って短チャネル効果によるパンチスルーの発生が懸念されるようになることから、そのｐ^-型半導体領域１５を形成することによって、その短チャネル効果を抑制することが可能となる。
【００２９】
次に、上記ｐ^-型半導体領域１５の形成に用いたフォトレジスト膜を除去した後、基板１を洗浄する。続いて、基板１に８００℃程度の熱処理を施すことにより、ｎチャネル型パワーＭＩＳＦＥＴが形成される領域ＰＷＭＩＳ、ｎチャネル型ＭＩＳＦＥＴが形成される領域ＮＭＩＳおよびｐチャネル型ＭＩＳＦＥＴが形成される領域ＰＭＩＳのそれぞれの活性領域の表面にゲート絶縁膜１６を形成する。続いて、基板１上に不純物イオン（たとえばＰまたはＢ）がドープされた多結晶シリコン膜（第２シリコン層）１７、ＷＳｉ（タングステンシリサイド）膜１８および酸化シリコン膜１９を順次下層より積層する。これら多結晶シリコン膜１７、ＷＳｉ膜１８および酸化シリコン膜１９は、それぞれＣＶＤ法で堆積することができ、それぞれの膜厚を１００ｎｍ程度、１５０ｎｍ程度および１５０ｎｍ程度とすることを例示できる。また、ＷＳｉ膜１８を堆積する代わりに、窒化チタン膜などのバリア金属膜およびＷ（タングステン）膜を下層より順次積層してもよい。
【００３０】
次に、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしたエッチングにより、酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７をパターニングする。これにより、領域ＰＷＭＩＳにおいては多結晶シリコン膜１７およびＷＳｉ膜１８からなるゲート電極（配線層）２０Ａを形成し、領域ＣＡＰＡにおいては下部電極１１Ｂ上の領域に多結晶シリコン膜１７およびＷＳｉ膜１８からなるアナログ回路を形成する容量素子の上部電極（配線層）２０Ｂを形成し、領域ＮＭＩＳ、ＰＭＩＳにおいてはそれぞれ多結晶シリコン膜１７およびＷＳｉ膜１８からなるゲート電極（配線層）２０Ｃ、２０Ｄを形成することができる。ゲート電極２０Ａ、２０Ｃ、２０Ｄを多結晶シリコン膜１７およびＷＳｉ膜１８を積層した構造とすることにより、ゲート電極２０Ａ、２０Ｃ、２０Ｄの配線抵抗を低減することができる。また、ここまでの工程により、領域ＣＡＰＡにおいては、下部電極１１Ｂと容量絶縁膜であるＯＮＯ膜１２と上部電極２０Ｂとからなるアナログ回路を形成する容量素子（第１容量素子、受動素子）Ｃを形成することができる。
【００３１】
上記酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７のパターニング時において、領域ＣＡＰＡでは、ＯＮＯ膜１２を形成する窒化シリコン膜１２Ｂ（図５参照）をエッチングストッパとし、下部電極１１Ｂをオーバーエッチングから保護することができる。
【００３２】
上記したように、本実施の形態では、多結晶シリコン膜１７およびＷＳｉ膜１８からなるゲート電極２０Ａ、２０Ｃ、２０Ｄを形成したが、これらゲート電極２０Ａ、２０Ｃ、２０Ｄを上記抵抗素子１１Ａおよび容量素子Ｃの下部電極１１Ｂと同様に多結晶シリコン膜１１から形成する手段も考えられる。しかしながら、ゲート電極２０Ａ、２０Ｃ、２０Ｄを多結晶シリコン膜１１から形成した場合には、その後の工程で酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７をパターニングした際にゲート電極２０Ａ、２０Ｃ、２０Ｄの側壁がエッチングされ、ゲート電極２０Ａ、２０Ｃ、２０Ｄの寸法が設計値と異なるものになってしまうことが懸念される。そのため、本実施の形態のように、ゲート電極２０Ａ、２０Ｃ、２０Ｄは、多結晶シリコン膜１７およびＷＳｉ膜１８から形成することが好ましい。
【００３３】
ここで、図９に示すように、本実施の形態においては、領域ＰＷＭＩＳに形成されるｎチャネル型パワーＭＩＳＦＥＴのゲート長Ｌ１が領域ＰＭＩＳに形成されるｐチャネル型ＭＩＳＦＥＴのゲート長Ｌ２よりも小さくなるようにゲート電極２０Ａ、２０Ｄをそれぞれパターニングする。ここで、そのｎチャネル型パワーＭＩＳＦＥＴのゲート長Ｌ１およびｐチャネル型ＭＩＳＦＥＴのゲート長Ｌ２は、それぞれ０．３μｍ程度および１μｍ程度とすることを例示できる。なお、領域ＮＭＩＳに形成されるｎチャネル型ＭＩＳＦＥＴのゲート長も１μｍ程度とすることを例示できる。また、前記図８における領域ＰＷＭＩＳは、図９中に示すＡ−Ａ線に沿った断面を図示したものであり、領域ＮＭＩＳ、ＰＭＩＳは、図９中に示すＢ−Ｂ線に沿った断面を図示したものである。
【００３４】
本実施の形態においては、高周波電力を増幅する目的から、ｎチャネル型パワーＭＩＳＦＥＴについては利得の向上が求められる。ここで、ＭＩＳＦＥＴの利得はゲート長に反比例することから、ｎチャネル型パワーＭＩＳＦＥＴのゲート長が極力小さくなるようにゲート電極２０Ａをパターニングする手段が考えられる。また、ＭＩＳＦＥＴは、ゲート長が小さくなるに従って短チャネル効果によるパンチスルーの発生が懸念されるようになる。そこで、ｎチャネル型パワーＭＩＳＦＥＴが形成される領域ＰＷＭＩＳにおいては、ｐ型ウェル１４および単結晶シリコン層３にｐ型の導電型を有する不純物イオンを導入することによって、ｎチャネル型パワーＭＩＳＦＥＴおける短チャネル効果を抑制することを可能とする。
【００３５】
一方、領域ＰＭＩＳに形成されるｐチャネル型ＭＩＳＦＥＴはスイッチング素子となることから、ｎチャネル型パワーＭＩＳＦＥＴに比べて大きな利得は求められない。そこで、そのｐチャネル型ＭＩＳＦＥＴについては、ｎ型の導電型を有する不純物イオンの導入によって短チャネル効果を抑制する手段を用いずに、ゲート長を大きくすることによって短チャネル効果を抑制することを可能とする。
【００３６】
すなわち、本実施の形態においては、上記したように領域ＰＭＩＳに形成されるｐチャネル型ＭＩＳＦＥＴのゲート長Ｌ２が領域ＰＷＭＩＳに形成されるｎチャネル型パワーＭＩＳＦＥＴのゲート長Ｌ１より大きくなるようにそれぞれのゲート電極２０Ａ、２０Ｄをパターニングするものである。なお、領域ＮＭＩＳに形成されるｎチャネル型ＭＩＳＦＥＴは、ｐチャネル型ＭＩＳＦＥＴに比べて短チャネル効果によるパンチスルーが発生しやすいので、本実施の形態においては、そのｎチャネル型ＭＩＳＦＥＴにおける短チャネル効果を抑制するための不純物イオンの導入（上記ｐ^-型半導体領域の形成）は行う。
【００３７】
上記酸化シリコン膜１９、ＷＳｉ膜１８および多結晶シリコン膜１７のパターニングに用いたフォトレジスト膜を除去した後、図１０に示すように、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして領域ＰＷＭＩＳの単結晶シリコン層３にｎ型の導電型を有する不純物イオン（たとえばＰ）を導入することにより、ｎ^-型半導体領域２１を形成する。続いて、基板１上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとしてｐ型ウェル１４および領域ＰＷＭＩＳの単結晶シリコン層３にｎ型の導電型を有する不純物イオン（たとえばＡｓ）を導入することにより、領域ＰＷＭＩＳ、ＮＭＩＳにそれぞれｎ⁺型半導体領域２２Ａ、２２Ｂを形成する。ここまでの工程により、領域ＰＷＭＩＳにおいてはｎ⁺型半導体領域２２Ａをソース・ドレインとするｎチャネル型パワーＭＩＳＦＥＴ（能動素子、第２ＭＩＳＦＥＴ）Ｑｐｗを形成することができ、領域ＮＭＩＳにおいてはｎ⁺型半導体領域２２Ｂをソース・ドレインとするｎチャネル型ＭＩＳＦＥＴ（能動素子、第１ＭＩＳＦＥＴ）Ｑｎを形成することができる。
【００３８】
次に、基板１上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして領域ＰＷＭＩＳのｐ型ウェル１４にｐ型の導電型を有する不純物イオン（たとえばＢ）を導入することにより、ｐ^-型半導体領域２３を形成する。この時、その不純物イオンは、基板１の主面（素子形成面）に対して斜めに打ち込むようにする。このｐ^-型半導体領域２３を形成することによって、ｎチャネル型パワーＭＩＳＦＥＴＱｐｗにおける短チャネル効果を抑制することができる。
【００３９】
続いて、基板１上のフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして、領域ＰＭＩＳ、領域ＰＷＭＩＳおよび領域ＣＡＰＡにｐ型の導電型を有する不純物イオン（たとえばＢＦ₂）を導入することにより、それぞれｐ⁺型半導体領域２４、２５、２６を形成する。ここまでの工程により、領域ＰＭＩＳにおいては、ｐ⁺型半導体領域２４をソース・ドレインとするｐチャネル型ＭＩＳＦＥＴ（能動素子）Ｑｐを形成することができる。また、領域ＰＷＭＩＳにおいては、ｐ⁺型半導体領域２５をチャネルストッパとすることができる。ｐ⁺型半導体領域２６は、平面においてｎ型半導体領域１０を取り囲む領域に形成される。
【００４０】
上記のように、本実施の形態では、容量素子Ｃの直下の単結晶シリコン層３の表面にｎ型半導体領域１０が形成されていることから、容量素子Ｃに正の電圧を印加した場合には、容量素子Ｃ直下の単結晶シリコン層３の表面にｎ型の反転層（図示は省略）が形成され、さらにその反転層の直下に空乏層（図示は省略）が形成される。このような反転層および空乏層が形成された場合には、容量素子Ｃおよび反転層を容量電極とし酸化シリコン膜６を容量絶縁膜とする寄生容量と、反転層および単結晶シリコン層３を容量電極とし空乏層を容量絶縁膜とする寄生容量とが形成されることになる。ここで、容量素子Ｃと単結晶シリコン層３との間で形成される寄生容量は、容量素子Ｃと反転層との間で形成される寄生容量と、反転層と単結晶シリコン層３との間で形成される寄生容量とを直列に接続した合成容量となることから、その容量値を低減することができる。また、本実施の形態においては、平面においてｐ⁺型半導体領域２６がｎ型半導体領域１０を取り囲む領域に形成されていることから、上記反転層および空乏層が水平方向（基板の主面に沿った方向）に伸びていくことを防ぐことができる。それにより、容量電極の面積が増大することを防ぐことができるので、その寄生容量値が増大することを防ぐことができる。
【００４１】
次に、ｐ⁺型半導体領域２４、２５、２６の形成に用いたフォトレジスト膜を除去した後、図１１および図１２に示すように、基板１上に膜厚０．６５μｍ程度の酸化シリコン膜（第１絶縁膜）３０を堆積する。続いて、ＣＭＰ（ChemicalMechanical Polishing）法にて酸化シリコン膜３０の表面を研磨し、その表面を平坦化した後、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜（図示は省略）をマスクとして酸化シリコン膜３０をエッチングし、接続孔３１Ａ〜３１Ｉを穿孔する。接続孔３１Ａは領域ＰＷＭＩＳにてｎ⁺型半導体領域２２Ａおよびｐ⁺型半導体領域２５と接続し、接続孔３１Ｂは領域ＲＥＳＩにて抵抗素子１１Ａと接続し、接続孔３１Ｃは領域ＣＡＰＡにて抵抗素子Ｃ（図８参照）の下部電極１１Ｂと接続し、接続孔３１Ｄは領域ＣＡＰＡにて抵抗素子Ｃの上部電極２０Ｂと接続し、接続孔３１Ｅは領域ＮＭＩＳにてｎ⁺型半導体領域２２Ｂと接続し、接続孔３１Ｆは領域ＰＭＩＳにてｐ⁺型半導体領域２４と接続し、接続孔３１Ｇは領域ＲＥＳＩにてｐ⁺⁺型半導体領域５と接続し、接続孔３１Ｈは領域ＣＡＰＡにてｐ⁺⁺型半導体領域５と接続し、接続孔３１Ｉは領域ＮＭＩＳにてｐ⁺⁺型半導体領域５と接続する。この時、ゲート電極２０Ａ、２０Ｃ、２０Ｄに達する接続孔も穿孔されるが、図１１中での図示は省略する。
【００４２】
接続孔３１Ｄを穿孔する際には、酸化シリコン膜に比べてエッチング選択比の小さいＷＳｉ膜１８をエッチングストッパとすることができるので、接続孔３１Ｄが下部電極１１Ｂに達してしまうことを防ぐことができる。すなわち、後の工程で接続孔３１Ｄ内にプラグを形成した際に、そのプラグにより抵抗素子Ｃの上部電極２０Ｂと下部電極１１Ｂとが短絡してしまう不具合を防ぐことができる。
【００４３】
次に、接続孔３１Ａ〜３１Ｆの穿孔に用いたフォトレジスト膜を除去した後、図１３および図１４に示すように、接続孔３１Ａ〜３１Ｉの内部およびゲート電極２０Ａ、２０Ｃ、２０Ｄに達する接続孔の内部を含む酸化シリコン膜３０上に、膜厚３０ｎｍ程度のＴｉ（チタン）膜および膜厚８０ｎｍ程度のＴｉＮ（窒化チタン）膜を順次下層より堆積する。続いて、基板１に６５０℃程度の熱処理を施した後、基板１上に上記接続孔を埋め込む膜厚７００ｎｍ程度のＷ（タングステン）膜を堆積する。次いで、エッチバック法により、酸化シリコン膜３０上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去することにより、上記接続孔内に、ＴｉＮ膜およびＴｉ膜をバリア導体膜としＷ膜を主導電層とするプラグ３２を形成することができる。なお、図１４は、そのプラグ３２の形成時におけるｎチャネル型パワーＭＩＳＦＥＴＱｐｗ、ｎチャネル型ＭＩＳＦＥＴＱｎおよびｐチャネル型ＭＩＳＦＥＴＱｐのそれぞれのゲート電極２０Ａ、２０Ｃ、２０Ｄの付近を拡大した要部平面図である。また、図１３における領域ＰＷＭＩＳは図１４中のＡ−Ａ線に沿った断面を図示したものであり、領域ＮＭＩＳ、ＰＭＩＳは、図１４中のＢ−Ｂ線に沿った断面を図示したものである。
【００４４】
次に、図１５および図１６に示すように、基板１上に、たとえば膜厚１０ｎｍ程度のＴｉ膜、Ｃｕ（銅）およびＳｉ（シリコン）を含む膜厚４００ｎｍ程度のアルミニウム合金膜、膜厚１０ｎｍ程度のＴｉ膜および膜厚７５ｎｍ程度のＴｉＮ膜を順次下層より堆積することによって積層膜（第１金属層、第１導電性膜）を形成する。続いて、フォトリソグラフィ技術によってパターニングされたフォトレジスト膜（図示は省略）をマスクとしてその積層膜をドライエッチングすることにより、その積層膜からなりプラグ３２と接続する配線（配線層）３３、３３Ａ、３３Ｂを形成する。ここで、領域ＲＥＳＩにおいて配線３３Ａは抵抗素子１１Ａとｐ⁺⁺型半導体領域５とを電気的に接続し、領域ＣＡＰＡにおいて配線３３Ａはアナログ回路を形成する容量素子Ｃ（図８参照）の下部電極１１Ｂとｐ⁺⁺型半導体領域５とを電気的に接続し、領域ＮＭＩＳにおいて配線３３Ａはｎチャネル型ＭＩＳＦＥＴＱｎのソースとなるｎ⁺型半導体領域２２Ｂとｐ⁺⁺型半導体領域５とを電気的に接続する。また、配線３３Ｂは、領域ＭＩＭに形成される。
【００４５】
前述したように、配線３３、３３Ａ、３３Ｂの下部の酸化シリコン膜３０の表面は平坦化されている。そのため、後述する工程で領域ＭＩＭに形成される容量素子の下部電極となる配線３３Ｂについても平坦な表面とすることができるので、配線３３Ｂ上に形成される容量絶縁膜を安定した膜厚で成膜することが可能となる。それにより、領域ＭＩＭにおいては、この配線３３Ｂを下部電極として、容量値のばらつきの少ない容量素子を形成することが可能となる。
【００４６】
ここで、図１７および図１８は、それぞれ上記配線３３、３３Ａが形成された際の領域ＲＥＳＩおよび領域ＣＡＰＡの要部を示した平面図であり、配線３３、３３Ａはハッチングを付して示してある。また、図１５中の領域ＲＥＳＩ、ＣＡＰＡは、それぞれ図１７中のＣ−Ｃ線および図１８中のＤ−Ｄ線に沿った断面を図示したものであるが、図１７中においては、配線３３Ａとｐ⁺⁺型半導体領域５とを接続するプラグ３２（接続孔３１Ｇ）の図示は省略してある。
【００４７】
図１７に示すように、本実施の形態においては、１本の配線３３、３３Ａと抵抗素子１１Ａとの間には２本のプラグ３２（接続孔３１Ｂ）が形成されているが、図１５においては、これら配線３３、３３Ａ、抵抗素子１１Ａおよびプラグ３２（接続孔３１Ｂ）の位置関係をわかりやすくするために、プラグ３２（接続孔３１Ｂ）については１本のみの図示としている。また、図１７では、１本の配線３３、３３Ａと抵抗素子１１Ａとの間にて２本のプラグ３２（接続孔３１Ｂ）が配置された例を図示したが、プラグ３２（接続孔３１Ｂ）の数はこれに限定されるものではない。
【００４８】
また、図１８に示すように、本実施の形態においては、配線３３Ａと容量素子Ｃの下部電極１１Ｂとの間には多数のプラグ３２（接続孔３１Ｃまたは接続孔３３Ｈ）が形成され、配線３３と容量素子Ｃの上部電極２０Ｂとの間には多数のプラグ３２（接続孔３１Ｄ）が形成されている。Ｄ−Ｄ線に沿った断面においては、配線３３と上部電極２０Ｂとを接続するプラグ３２（接続孔３１Ｄ）が多数現れることになるが、図１５においては、配線３３、３３Ａおよびプラグ３２（接続孔３１Ｃ、３１Ｄ、３３Ｈ）の位置関係をわかりやすくするために、配線３３と上部電極２０Ｂとを接続するプラグ３２（接続孔３１Ｄ）については１本のみの図示としている。このように、配線３３Ａと下部電極１１Ｂとの間および配線３３と上部電極２０Ｂとの間に多数のプラグ３２を設けることにより、たとえば１本のプラグで配線３３Ａと下部電極１１Ｂとの間および配線３３と上部電極２０Ｂとの間を接続する場合に比べて、下部電極１１Ｂおよび上部電極２０Ｂの抵抗値の低減ができて、容量素子Ｃの寄生抵抗値を低減することができる。その結果、その寄生抵抗が本実施の形態のチップに形成される回路の動作に支障を来たしてしまうことを防ぐことが可能となる。
【００４９】
次に、配線３３、３３Ａのパターニングに用いたフォトレジスト膜を除去した後、図１９および図２０に示すように、基板１上に膜厚０．９５μｍ程度の酸化シリコン膜３４を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして領域ＭＩＭの酸化シリコン膜３４をエッチングすることにより、配線３３Ｂに達する接続孔３５Ａを穿孔する。次いで、そのフォトレジスト膜を除去した後、たとえばＣＶＤ法にて接続孔３５Ａの内部を含む基板１上に膜厚１００ｎｍ程度の酸化シリコン膜（第２絶縁膜）Ｃ１を堆積する。この酸化シリコン膜Ｃ１は、後述する工程で領域ＭＩＭに形成する容量素子の容量絶縁膜となるものである。ここで、この酸化シリコン膜Ｃ１は、前述した容量素子Ｃ（たとえば図８参照）の容量絶縁膜となるＯＮＯ膜１２の形成時よりも低温の熱処理を伴い、数１０ｎｍオーダーでの膜厚の制御が可能な成膜方法によって形成するものである。前述したように、酸化シリコン膜Ｃ１の下部の配線３３Ｂの表面が平坦になっていることから、酸化シリコン膜Ｃ１は安定した膜厚で成膜することができる。それにより、領域ＭＩＭにおいては、この酸化シリコン膜Ｃ１を容量絶縁膜として、容量値のばらつきの少ない容量素子を形成することができる。
【００５０】
次いで、スパッタリング法にてその酸化シリコン膜上に膜厚８０ｎｍ程度の窒化チタン膜Ｃ２を堆積する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして窒化チタン膜Ｃ２および酸化シリコン膜Ｃ１をエッチングすることにより、接続孔３５Ａ内を含む領域ＭＩＭに窒化チタン膜Ｃ２および酸化シリコン膜Ｃ１を残す。
【００５１】
次に、そのフォトレジスト膜を除去した後、新たにフォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして酸化シリコン膜３４をエッチングすることにより、配線３３に達する接続孔３５Ｂを穿孔する。続いて、そのフォトレジスト膜を除去する。
【００５２】
次に、図２１および図２２に示すように、接続孔３５Ａ、３５Ｂの内部を含む酸化シリコン膜３４上に、たとえば膜厚３０ｎｍ程度のＴｉ膜および膜厚１００ｎｍ程度のＴｉＮ膜を順次下層より堆積することによってバリア導体膜を形成する。続いて、そのバリア導体膜上にたとえば膜厚２０ｎｍ程度のＴｉ膜およびＣｕとＳｉとを含む膜厚１２００ｎｍ程度のアルミニウム合金膜を順次下層より堆積することによって、前記バリア導体膜、Ｔｉ膜およびアルミニウム合金膜からなる積層膜（第２金属層、第２導電性膜）を形成する。次いで、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその積層膜をエッチングすることにより、配線（配線層）３６、３６Ａを形成する。ここで、配線３６Ａは、接続孔３５Ａの内部を含む領域ＭＩＭに形成され、ここまでの工程により領域ＭＩＭには、配線３３Ｂを下部電極とし、酸化シリコン膜Ｃ１を容量絶縁膜とし、窒化チタン膜Ｃ２および配線３６Ａを上部電極とする容量素子（第２容量素子）ＭＩＭＣを形成することができる。なお、図２３は、その容量素子ＭＩＭＣの平面図である。このような工程によれば、表面が平坦化された酸化シリコン膜３０上に下部電極となる配線３３Ｂが形成されているので、容量値のばらつきの少ない容量素子ＭＩＭＣを形成することができる。
【００５３】
ところで、上記容量素子ＭＩＭＣは、前述した容量素子Ｃ（たとえば図８参照）より上層に形成される。すなわち、容量素子ＭＩＭＣの電極（下部電極（配線３３Ｂ）および上部電極（配線３６Ａ））は、容量素子Ｃの電極（下部電極１１Ｂおよび上部電極２０Ｂ）よりも基板１から離間して形成されている。そのため、容量素子ＭＩＭＣの電極と基板１との間で発生する寄生容量値を容量素子Ｃの電極と基板１との間で発生する寄生容量値より小さくすることができる。
【００５４】
また、容量素子Ｃでは、上部電極２０Ｂおよび下部電極１１Ｂに多結晶シリコン膜を含み、容量絶縁膜は、たとえば約１０００℃以上の高温を伴う熱酸化処理およびＣＶＤ法等によって数ｎｍオーダーで膜厚を薄く制御しつつ形成している。これは、多結晶シリコン膜が高温の加熱によっても変形し難いからであり、容量素子Ｃの容量絶縁膜を形成する際には数ｎｍオーダーで膜厚の制御が可能な高温を伴う成膜手段を用いているのである。その結果、容量絶縁膜の膜厚が薄くなったことにより、容量素子Ｃは単位面積当たりの容量値が大きくなる。すなわち、所望の容量値の容量素子Ｃを小さな面積の上部電極２０Ｂおよび下部電極１１Ｂで形成できるようになるので、本実施の形態の半導体装置を有するチップを小型化することが可能となる。
【００５５】
一方、容量素子ＭＩＭＣは、上記したように容量絶縁膜となる酸化シリコン膜Ｃ１を数１０ｎｍオーダーで膜厚を制御しつつ形成しており、上記容量素子Ｃよりも容量絶縁膜の膜厚が厚くなる。これは、容量素子ＭＩＭＣの下部電極を形成する配線３３Ｂに含まれるアルミニウム合金膜が高温の加熱によって変形しやすいことに起因するものであり、酸化シリコン膜Ｃ１の成膜時には、前述したように容量素子Ｃの容量絶縁膜となるＯＮＯ膜１２の形成時よりも低温の熱処理を伴う手段を適用することによって、そのアルミニウム合金膜の変形を防いでいるのである。このような成膜手段を用いた場合、酸化シリコン膜Ｃ１の膜厚の制御は数１０ｎｍオーダーとなってしまうことから、容量素子ＭＩＭＣは、容量素子Ｃより単位面積当たりの容量値が小さくなる。そのため、容量素子ＭＩＭＣは、容量素子Ｃより単位容量値の小さい容量素子となる。このようにして、本実施の形態では、高周波数帯の回路にて用いることが可能な容量素子ＭＩＭＣを形成するものである。
【００５６】
次に、図２４および図２５に示すように、基板１上に膜厚１．６５μｍ程度の酸化シリコン膜（第３絶縁膜）３７を堆積する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその酸化シリコン膜３７をエッチングすることにより、領域ＩＮＤの酸化シリコン膜３７に配線３６に達する接続孔３８を形成する。
【００５７】
次に、接続孔３８の内部を含む酸化シリコン膜３７上に、たとえば膜厚１０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度のＴｉＮ膜を順次下層より堆積することによってバリア導体膜を形成する。続いて、そのバリア導体膜上にたとえば膜厚２０ｎｍ程度のＴｉ膜およびＣｕとＳｉとを含む膜厚１２００ｎｍ程度のアルミニウム合金膜を順次下層より堆積する。次いで、そのアルミニウム合金膜上にＣｕとＳｉとを含む膜厚８００ｎｍ程度のアルミニウム合金膜を順次下層より堆積するバリア導体膜、Ｔｉ膜および２層のアルミニウム合金膜からなる積層膜（第３金属層、第３導電性膜）を形成する。
【００５８】
続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとしてその積層膜をエッチングすることにより、下層の配線より膜厚の厚い配線（第１配線層）３９Ａ、３９Ｂを形成する。この配線３９Ａ、３９Ｂは、基板１上にて最上層の金属配線となる。ここで、図２６は、その配線３９Ａ、３９Ｂ形成時における領域ＩＮＤの要部平面図である。図２６に示すように、配線３９Ａは、領域ＩＮＤにてスパイラルコイル（インダクタ）を形成し、その一端（第１の端子）は最上層に配置され、他の一端（第２の端子）は接続孔３８を通じて下部の配線３６と接続する。この配線３９Ａから形成されるスパイラルコイルは、高周波数帯の回路にて用いられるものである。なお、図２６中において、ハッチングを付して示した領域は、接続孔３８を示している。また、配線３９Ｂは、領域ＰＡＤにてボンディングワイヤを接続するためのボンディングパッドとなる。本実施の形態においては、最上層の配線（配線３９Ａ、３９Ｂ）は、スパイラルコイルおよびボンディングパッドに用いる。そのため、下層の配線に比べて配線幅および配線間隔が大きい。それにより、その最上層の配線は、下層の配線よりも配線のアスペクト比を大きく取り、緩やかな加工精度で形成することが可能となる。すなわち、最上層の配線３９Ａ、３９Ｂは、下層の配線より厚い膜厚で形成することが可能となる。
【００５９】
上記したように、本実施の形態においては、配線３３、３３Ａより相対的に膜厚の厚い配線３９Ａを用いてスパイラルコイルを形成している。このスパイラルコイルと同程度の特性を有するスパイラルコイルを配線３３、３３Ａと同層の配線から形成する場合を想定すると、寄生容量値を低減するために酸化シリコン膜３４の膜厚を厚くする必要がある。しかしながら、酸化シリコン膜３４の膜厚を厚くすることによって、接続孔３５Ｂのアスペクト比が大きくなり、接続孔３５Ｂの開孔が困難になってしまうことから、接続孔３５Ｂの径を大きくする必要が出てくる。そのため、微細な加工ができなくなってしまい、本実施の形態の半導体装置を含むチップの大きさを小さくできなくなってしまう不具合が生じてしまう。また、寄生抵抗値を低減するために、これらの配線を形成するアルミニウム合金膜の膜厚を配線３９Ａと同程度にまで厚くする必要がある。このように配線３３、３３Ａ等を形成するアルミニウム合金膜の膜厚を厚くした場合にも、配線３３、３３Ａ等の微細な加工が困難になってしまうことが懸念される。そのため、本実施の形態のように、配線３３、３３Ａより相対的に膜厚の厚い配線３９Ａを用いてスパイラルコイルを形成することが好ましい。
【００６０】
また、配線３３、３３Ａより相対的に膜厚の厚い配線３９Ａを用いてスパイラルコイルを形成することから、スパイラルコイルを配線３３、３３Ａと同層の配線から形成する場合よりスパイラルコイルの寄生抵抗値を低減することができる。
【００６１】
また、配線３３、３３Ａより上層に形成される配線３９Ａを用いてスパイラルコイルを形成することから、スパイラルコイルを配線３３、３３Ａと同層の配線から形成する場合よりスパイラルコイルと基板１との間の層間膜厚が厚くなるため、スパイラルコイルと基板１との間の寄生容量値を低減することができる。
【００６２】
たとえば本実施の形態の半導体装置を高周波電力増幅装置に用い、その高周波電力増幅装置が複数段の増幅段から形成されている場合には、上記スパイラルコイルおよび容量素子ＭＩＭＣを増幅段間の段間整合回路（共振回路）として用いることができる。ここで、Ｑ（Quality Factor）を共振回路の共振の鋭さを表す量、ｆｒを自己共振周波数、ｆを回路の周波数、Ｒを寄生容量値、Ｃを寄生容量値、およびＬをインダクタンス値とすると、スパイラルコイルにおいてはＱ＝２πｆＬ／Ｒおよびｆｒ＝１／（２π（ＣＬ）^1/2）となり、容量素子ＭＩＭＣにおいてはＱ＝１／（２πｆＣＲ）となる。なお、ｆｒは、Ｑ＝０とする周波数であり、ｆｒを高めることによりスパイラルコイルの特性を向上することができる。
【００６３】
上記の式より、スパイラルコイルおよび容量素子ＭＩＭＣ共に、寄生抵抗値が大きくなるに従ってＱの値を小さくしてしまうことになる。また、スパイラルコイルは、寄生容量値が大きくなるに従って共振周波数を低下させてしまうことから、高周波回路においては、Ｑの値を低下させてしまうことになる。そのため、本実施の形態においては、上記のように最上層の金属配線である配線３９Ａを用いてスパイラルコイルを形成することにより、スパイラルコイルと基板１との間に発生する寄生容量を可能な限り低減している。その結果、本実施の半導体装置の製造方法によれば、スパイラルコイルと基板１との間の寄生容量の低減により、Ｑの値を低下を防ぐことが可能となる。
【００６４】
一方、容量素子ＭＩＭＣにおいては、容量素子ＭＩＭＣ本来の容量値と寄生容量値との合成用量値が容量素子ＭＩＭＣの容量値となって現れることから、寄生容量値が大きくなるに従って容量素子ＭＩＭＣの容量値が小さくなってしまうことになる。つまり、容量素子ＭＩＭＣの容量値が設計値と異なるものになってしまうことになる。また、上記の式より、容量素子ＭＩＭＣにおいては、寄生抵抗値および寄生容量値が大きくなるに従ってＱの値を低下させてしまうことになる。
【００６５】
すなわち、前述したように、本実施の形態のスパイラルコイルおよび容量素子ＭＩＭＣにおいては、それぞれ寄生抵抗値および寄生容量値の低減を実現していることから、本実施の形態のスパイラルコイルおよび容量素子ＭＩＭＣを用いて共振の鋭い共振回路を形成することが可能となる。
【００６６】
また、前述したように、アナログ回路は比較的低い周波数（たとえば１００ＭＨｚ程度）で動作することから、整合回路の容量に高いＱの値が要求されない。そのため、上記スパイラルコイルおよび容量素子ＭＩＭＣを有する高周波数帯の回路に比べて寄生容量が問題にならない。そこで、前述した容量素子Ｃ（たとえば図８参照）のように単位面積当たりの容量値の大きい多結晶シリコンを容量電極として用いることで、容量素子の占める面積を低減することが可能となる。すなわち、本実施の形態の半導体装置を含むチップの面積を低減することが可能となる。また、本実施の形態のように、容量素子ＭＩＭＣと容量素子Ｃとを異なる配線層を用いて同一の基板１上に形成することによっても、チップの面積の低減に有効となる。
【００６７】
次に、配線３９Ａ、３９Ｂのパターニングに用いたフォトレジスト膜を除去した後、図２７に示すように、基板１上に膜厚６００ｎｍ程度の酸化シリコン膜および膜厚５００ｎｍ程度の窒化シリコン膜を順次下層より堆積し、その酸化シリコン膜および窒化シリコン膜からなる絶縁膜４０を形成する。続いて、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして絶縁膜４０をエッチングし、配線３９Ｂに達する開口部４１を形成する。この開口部４１を形成することにより、配線３９Ｂの表面が現れ、配線３９Ｂをボンディングパッドとして用いることが可能となる。
【００６８】
次に、開口部４１の形成に用いた上記フォトレジスト膜を除去した後、図２８および図２９に示すように、基板１の裏面を研削することによって半導体基板２の裏面を保護していた酸化シリコン膜４を除去する。続いて、基板１の裏面に、たとえば膜厚５０ｎｍ程度のＮｉ（ニッケル）膜４２Ａ、膜厚１００ｎｍ程度のＴｉ膜４２Ｂ、膜厚２００ｎｍ程度のＮｉ膜４２Ｃおよび膜厚１００ｎｍ程度のＡｕ（金）膜４２Ｄをスパッタリング法によって順次堆積することにより、Ｎｉ膜４２Ａ、Ｔｉ膜４２Ｂ、Ｎｉ膜４２ＣおよびＡｕ膜４２Ｄからなり、ｐ⁺⁺型半導体領域５と電気的に接続する裏面電極（導電性膜）４２を形成する。その後、基板１を切断することによって個々のチップへと分割し、本実施の形態の半導体装置を製造する。
【００６９】
上記の本実施の形態によれば、領域ＮＭＩＳに形成されたｎチャネル型ＭＩＳＦＥＴＱｎのソース領域（ｎ⁺型半導体領域２２Ｂ）へは、基板１の裏面側からｐ⁺⁺型半導体領域５、プラグ３２および配線３３Ａを介して固定電位（接地電位）を供給することが可能となる。領域ＲＥＳＩに形成された抵抗素子１１Ａおよび領域ＣＡＰＡに形成された容量素子Ｃについても同様に、基板１の裏面側からプラグ３２および配線３３Ａを介して固定電位（接地電位）を供給することが可能となっている。それにより、ｎチャネル型ＭＩＳＦＥＴＱｎのソース領域、抵抗素子１１Ａおよび容量素子Ｃへ固定電位を供給するための配線を基板１上に引き回す必要がなくなることから、本実施の形態の半導体装置を含むチップを小型化することができる。また、その固定電位を供給するための配線を基板１上に引き回す必要がなくなることから、他の配線の配置レイアウトをしやすくすることができる。
【００７０】
また、上記の本実施の形態によれば、ｎチャネル型パワーＭＩＳＦＥＴＱｐｗ（図１０参照）、抵抗素子１１Ａ（図１０参照）、低周波数帯の回路にて用いられる容量素子Ｃ（図１０参照）、高周波数帯の回路にて用いられる容量素子ＭＩＭＣ（図２２参照）、高周波数帯の回路にて用いられるスパイラルコイル（配線３９Ａ（図２５参照））、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴＱｎ（図１０参照）およびｐチャネル型ＭＩＳＦＥＴＱｐ（図１０参照）が１つのチップに形成されている。そのため、本実施の形態の半導体装置を高周波電力増幅装置に用い、その高周波電力増幅装置が複数段の増幅段から形成され、スパイラルコイルおよび容量素子ＭＩＭＣを増幅段間の段間整合回路（共振回路）として用いる場合には、それらスパイラルコイルおよび容量素子ＭＩＭＣについて別途チップとして形成する必要をなくすことができる。すなわち、高周波電力増幅装置全体では、部品（チップ）数を低減することが可能となる。その結果、その高周波電力増幅装置の製造コストを低減することが可能となる。
【００７１】
図３０は、本実施の形態の半導体装置を含む高周波電力増幅装置の要部平面図である。この高周波電力増幅装置は、たとえば使用周波数が約８００ＭＨｚ〜９００ＭＨｚのＧＳＭ（Global System for Mobile Communication）方式および使用周波数が約１．８ＧＨｚ〜１．９ＧＨｚのＤＣＳ（Digital Cellular System）方式の２方式を組み込んだデュアルバンド型の送信用パワーアンプである。
【００７２】
図３０に示すように、配線基板５１上には、上記の本実施の形態の半導体装置が形成されたチップ５２、チップ５２に従属接続され、チップ５２と同様に高周波電力の増幅を行うチップ５３、５４、およびトランジスタ、容量、抵抗またはコイルなどのチップ５５が実装されている。本実施の形態においては、たとえばチップ５３はＧＳＭ方式用の第１の増幅系に含まれ、チップ５４はＤＣＳ方式用の第２の増幅系に含まれるものとする。
【００７３】
図３１に示すように、配線基板５１は絶縁層５６と配線層５７（もしくは配線層ＧＮＤ）とを交互に積み上げることによって形成されたビルドアップ配線版である。
【００７４】
本実施の形態の半導体装置が形成されたチップ５２に形成されたボンディングパッド（配線３９Ｂ（図２９参照））と配線基板５１の最上層に形成された配線層５７とはボンディングワイヤ５８によって電気的に接続されている。配線基板５１を貫通するように形成された複数のビアホール５９内に埋め込まれた導電性材料６０を介して、チップ５２の裏面に形成されている裏面電極４２（図２８および図２９参照）と配線基板５１の下面に形成された電極６１とは電気的に接続されている。また、チップ５２の駆動中にチップ５２から発生する熱は、このビアホール５９内に埋め込まれた導電性材料６０を通して電極６１から高周波電力増幅装置の外部へ放出することができる。
【００７５】
チップ５５は、フェイスダウンボンディングにより、直接配線基板５１へ実装される。チップ５５が接続され、配線基板５１の最上層に形成された配線層５７は、絶縁層５６に形成されたビアホール６２内に埋め込まれた導電性材料６３を介してさらに下層の配線層５７と電気的に接続され、さらに配線基板５１の下面に形成された電極６４と電気的に接続されている。
【００７６】
図３２は、本実施の形態の高周波電力増幅装置の要部の等価回路図である。
【００７７】
図３２に示すように、本実施の形態の高周波電力増幅装置は、第１の増幅系であるＧＳＭ方式用の増幅系ｅと、第２の増幅系であるＤＣＳ方式用の増幅系ｆとを有している。増幅系ｅおよび増幅系ｆは、それぞれ使用する電子部品の性能は異なるものもあるが、回路構成はほぼ同一となっている。従って、増幅系ｅの説明において、増幅系ｅに対応する増幅系ｆの部品の記号を括弧内に示し、増幅系ｆの説明とする。
【００７８】
増幅系ｅでの外部電極端子は、入力端子としてのＰｉｎ−ＧＳＭ（増幅系ｆではＰｉｎ−ＤＣＳ）、出力端子としてのＰｏｕｔ−ＧＳＭ（増幅系ｆではＰｏｕｔ−ＤＣＳ）、第１基準電位（電源電位）としてのＶｄｄ−ＧＳＭ（増幅系ｆではＶｄｄ−ＤＣＳ）、第２基準電位としてのＶｄｄ、バイアス端子としてのＶａｐｃ−ＧＳＭ（増幅系ｆではＶａｐｃ−ＤＣＳ）である。
【００７９】
Ｐｉｎ−ＧＳＭ（Ｐｉｎ−ＤＣＳ）とＰｏｕｔ−ＧＳＭ（Ｐｏｕｔ−ＤＣＳ）との間には３段の増幅段が従属接続されている。初段増幅段、第２段増幅段および第３段増幅段（最終段増幅段）は、回路ブロック（第１回路ブロック、第２回路ブロック）ＣＢ１、ＣＢ２、ＣＢ３（ＣＢ４、ＣＢ５、ＣＢ６）で形成されている。各回路ブロックに含まれ、各増幅段を構成するトランジスタのそれぞれは、その段への入力信号及びバイアス電位を受ける制御端子（ゲート電極）と、その段の出力信号を送出する第１の端子（ドレイン電極）と、その段のための固定（基準）電位（接地電位）を受けるための第２の端子（ソース電極）とからなっている。
【００８０】
Ｐｉｎ−ＧＳＭ（Ｐｉｎ−ＤＣＳ）は所定の整合回路を介して回路ブロックＣＢ１に含まれるトランジスタＱ１（Ｑ１１）のゲート電極に接続されている。また、トランジスタＱ１（Ｑ１１）にはトランジスタＱ２（Ｑ１２）がカスコード接続され、トランジスタＱ１（Ｑ１１）とトランジスタＱ２（Ｑ１２）とでデュアルゲートパワーＭＩＳＦＥＴを形成している。この２つのトランジスタＱ１（Ｑ１１）、Ｑ２（Ｑ１２）によって高周波電力の増幅を行うものである。増幅系は３段構成であることから、第２段増幅段である回路ブロックＣＢ２（ＣＢ５）に含まれるトランジスタおよび第３段増幅段である回路ブロックＣＢ３（ＣＢ６）に含まれるトランジスタのゲート電極は共に前段のトランジスタのドレイン電極に所定の整合回路を介して接続されている。最終段増幅段であり出力段となる回路ブロックＣＢ３（ＣＢ６）に含まれるトランジスタＱ４（Ｑ１４）のドレイン電極は、所定の整合回路を介してＰｏｕｔ−ＧＳＭ（Ｐｏｕｔ−ＤＣＳ）に接続されている。
【００８１】
トランジスタＱ１、Ｑ３（Ｑ１１、Ｑ１３）のゲート電極は、それぞれ抵抗および回路ブロックＣＢ７（ＣＢ８）を介してＶａｐｃ−ＧＳＭ（Ｖａｐｃ−ＤＣＳ）に接続されている。本実施の形態において、回路ブロックＣＢ７（ＣＢ８）は、カレントミラー回路を形成している。
【００８２】
図３２中において、ＣＨＩＰ１で示す領域が上記の本実施の形態の製造方法によって製造されたチップ５２（図３０参照）である。すなわち、トランジスタＱ１、Ｑ２、Ｑ３（Ｑ１１、Ｑ１２、Ｑ１３）は、前述したｎチャネル型パワーＭＩＳＦＥＴＱｐｗ（図１０参照）から形成することができる。また、回路ブロックＣＢ２に含まれるトランジスタＱ３のゲート電極と回路ブロックＣＢ１に含まれるトランジスタＱ２のドレイン電極に配置されている段間整合回路は、容量Ｃ１１およびインダクタＬ１１によって形成されている。この容量Ｃ１１およびインダクタＬ１１は、それぞれ前述した容量素子ＭＩＭＣ（図２２および図２３参照）および配線３９Ａからなるスパイラルコイル（図２５および図２６参照）から形成することができる。
【００８３】
また、回路ブロック（第１回路ブロック、第２回路ブロック）ＣＢ７、ＣＢ８、ＣＢ９、ＣＢ１０、ＣＢ１１、ＣＢ１２、ＣＢ１３が制御用ＣＭＯＳ回路（アナログ回路）であり、上記の本実施の形態の製造方法によって形成された抵抗素子１１Ａ（図１０参照）、容量素子Ｃ（図１０参照）、スイッチング素子となるｎチャネル型ＭＩＳＦＥＴＱｎ（図１０参照）およびｐチャネル型ＭＩＳＦＥＴＱｐ（図１０参照）が含まれる。また、その制御用ＣＭＯＳ回路（アナログ回路）は、ＧＳＭ用の増幅系ｅまたはＤＣＳ用の増幅系ｆの切り替え動作（選択）を行うものである。
【００８４】
なお、回路ブロックＣＢ３（ＣＢ６）は、前述したチップ５３（５４）に相当する。
【００８５】
図３３は、回路ブロック間の接続を示す説明図である。図３３に示す回路ブロックＣＢＡ、ＣＢＢは、上記回路ブロックＣＢ１〜ＣＢ１３（回路ブロックＣＢ３、ＣＢ６を除く）のいずれかに相当するものであり、回路ブロックＣＢＡと回路ブロックＣＢＢとの間に他の回路ブロックは配置されていないものとする。
【００８６】
前述したように、本実施の形態では、固定（基準）電位（接地電位）の供給が必要な素子については、基板１（たとえば図２８および図２９参照）の裏面よりｐ⁺⁺型半導体領域５を介して固定（基準）電位（接地電位）の供給を行う。そのため、図３３に示すように、回路ブロックＣＢＡおよび回路ブロックＣＢＢに形成された基準電位（電源電位）供給用の端子７０間を接続する配線７１は配置するが、回路ブロックＣＢＡおよび回路ブロックＣＢＢに形成された接地電位供給用の端子７２間を接続する配線を基板１上にて省略することができる。なお、各回路ブロック内においては、所定本数の接地電位供給用の配線は形成される。その結果、回路ブロックＣＢＡと回路ブロックＣＢＢとを電気的に接続し両回路ブロックに接地電位を供給するための配線を基板１上に引き回さずに済むので、前述したように、本実施の形態の半導体装置が形成されるチップ５２（図３０参照）を小型化することが可能となる。
【００８７】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００８８】
たとえば、前記実施の形態においては、アナログ回路を形成する抵抗素子および容量素子を基板の裏面電極に電気的に接続する場合について示したが、このような構成にするのは回路構成上抵抗素子および容量素子に固定電位（接地電位）を供給する必要があるときだけでよい。
【００８９】
また、前記実施の形態においては、基板に形成したｐ⁺⁺型半導体領域を用いてアナログ回路を形成するｐチャネル型ＭＩＳＦＥＴのソースに固定電位（接地電位）を供給する例について示したが、縦型構造のパワーＭＩＳＦＥＴ（ドレインに対してソースが上になる）においても同様の手段でソースに固定電位（接地電位）を供給してもよい。
【００９０】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
（１）複数の素子を１つのチップ上に形成することができるので、半導体装置を形成するチップの合計数を低減することができる。
（２）半導体基板に形成された不純物層を介して半導体基板上に形成された素子に半導体基板の裏面から固定電位の供給を行い、固定電位を供給するための配線を半導体基板上に引き回す必要がなくなるので、チップを小型化することができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図２】本発明の一実施の形態である半導体装置の製造方法を説明する要部断面図である。
【図３】図１に続く半導体装置の製造工程中の要部断面図である。
【図４】図２に続く半導体装置の製造工程中の要部断面図である。
【図５】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図６】図３に続く半導体装置の製造工程中の要部断面図である。
【図７】図６に続く半導体装置の製造工程中の要部断面図である。
【図８】図７に続く半導体装置の製造工程中の要部断面図である。
【図９】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１０】図８に続く半導体装置の製造工程中の要部断面図である。
【図１１】図１０に続く半導体装置の製造工程中の要部断面図である。
【図１２】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１３】図１１に続く半導体装置の製造工程中の要部断面図である。
【図１４】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１５】図１３に続く半導体装置の製造工程中の要部断面図である。
【図１６】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図１７】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１８】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図１９】図１５に続く半導体装置の製造工程中の要部断面図である。
【図２０】図１６に続く半導体装置の製造工程中の要部断面図である。
【図２１】図１９に続く半導体装置の製造工程中の要部断面図である。
【図２２】図２０に続く半導体装置の製造工程中の要部断面図である。
【図２３】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２４】図２１に続く半導体装置の製造工程中の要部断面図である。
【図２５】図２２に続く半導体装置の製造工程中の要部断面図である。
【図２６】本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。
【図２７】図２５に続く半導体装置の製造工程中の要部断面図である。
【図２８】本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。
【図２９】図２７に続く半導体装置の製造工程中の要部断面図である。
【図３０】本発明の一実施の形態である半導体装置を含む高周波電力増幅装置の要部平面図である。
【図３１】本発明の一実施の形態である半導体装置を含む高周波電力増幅装置の要部断面図である。
【図３２】本発明の一実施の形態である半導体装置を含む高周波電力増幅装置の要部回路図である。
【図３３】本発明の一実施の形態である半導体装置を含む高周波電力増幅装置の要部回路を説明するための説明図である。
【符号の説明】
１ 基板
２ 半導体基板
３ 単結晶シリコン層
４ 酸化シリコン膜
５ ｐ⁺⁺型半導体領域（不純物層）
６ 酸化シリコン膜
７ フィールド絶縁膜
１０ ｎ型半導体領域
１１ 多結晶シリコン膜（第１シリコン層）
１１Ａ 抵抗素子（配線層、受動素子）
１１Ｂ 下部電極（配線層）
１２ ＯＮＯ膜
１２Ａ 酸化シリコン膜
１２Ｂ 窒化シリコン膜
１２Ｃ、１２Ｃ１、１２Ｃ２ 酸化シリコン膜
１３ ｎ型ウェル
１４ ｐ型ウェル
１５ ｐ^-型半導体領域
１６ ゲート絶縁膜
１７ 多結晶シリコン膜（第２シリコン層）
１８ ＷＳｉ膜
１９ 酸化シリコン膜
２０Ａ、２０Ｃ、２０Ｄ ゲート電極（配線層）
２０Ｂ 上部電極（配線層）
２１ ｎ^-型半導体領域
２２Ａ、２２Ｂ ｎ⁺型半導体領域
２３ ｐ^-型半導体領域
２４、２５、２６ ｐ⁺型半導体領域
３０ 酸化シリコン膜（第１絶縁膜）
３１Ａ〜３１Ｉ 接続孔
３２ プラグ
３３、３３Ａ、３３Ｂ 配線（配線層）
３４ 酸化シリコン膜
３５Ａ、３５Ｂ 接続孔
３６、３６Ａ 配線（配線層）
３７ 酸化シリコン膜（第３絶縁膜）
３８ 接続孔
３９Ａ、３９Ｂ 配線（第１配線層）
４０ 絶縁膜
４１ 開口部
４２ 裏面電極（導電性膜）
４２Ａ Ｎｉ膜
４２Ｂ Ｔｉ膜
４２Ｃ Ｎｉ膜
４２Ｄ Ａｕ膜
５１ 配線基板
５２〜５５ チップ
５６ 絶縁層
５７ 配線層
５８ ボンディングワイヤ
５９ ビアホール
６０ 導電性材料
６１ 電極
６２ ビアホール
６３ 導電性材料
６４ 電極
７０ 端子
７１ 配線
７２ 端子
Ｃ 容量素子（第１容量素子、受動素子）
Ｃ１ 酸化シリコン膜（第２絶縁膜）
Ｃ２ 窒化チタン膜
Ｃ１１ 容量
ＣＡＰＡ 領域
ＣＢ１〜ＣＢ１３ 回路ブロック（第１回路ブロック、第２回路ブロック）
ＣＢＡ 回路ブロック
ＣＢＢ 回路ブロック
ＩＮＤ 領域
ｅ、ｆ 増幅系
ＧＮＤ 配線層
Ｌ１１ インダクタ
ＭＩＭ 領域
ＭＩＭＣ 容量素子（第２容量素子）
ＮＭＩＳ 領域
ＰＡＤ 領域
ＰＭＩＳ 領域
ＰＷＭＩＳ 領域
Ｑ１〜Ｑ４ トランジスタ
Ｑ１１〜Ｑ１４ トランジスタ
Ｑｐｗ ｎチャネル型パワーＭＩＳＦＥＴ（能動素子、第２ＭＩＳＦＥＴ）
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ（能動素子、第１ＭＩＳＦＥＴ）
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ（能動素子）
ＲＥＳＩ 領域

Claims (26)

1. 半導体基板上に複数の配線層が形成され、能動素子およびインダクタが前記半導体基板上に形成された半導体装置であって、前記インダクタは前記複数の配線層のうちの最上層配線層に形成されていることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記半導体基板の素子形成面にはボンディングパッドが形成され、前記ボンディングパッドは前記最上層配線層に形成されていることを特徴とする半導体装置。
3. 請求項１記載の半導体装置において、前記最上層配線層の厚さは前記最上層配線層より下層に形成された下層配線層の厚さより厚いことを特徴とする半導体装置。
4. 請求項１記載の半導体装置において、前記半導体基板上には、下部電極および上部電極を有する容量素子が形成され、前記インダクタは前記容量素子の前記上部電極より上層に形成されていることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、前記容量素子の前記下部電極および前記上部電極は金属膜から形成されていることを特徴とする半導体装置。
6. 請求項１記載の半導体装置において、８００ＭＨｚ以上の周波数で動作する回路を複数段有し、前記インダクタは前記回路間の段間整合回路を形成することを特徴とする半導体装置。
7. 請求項１記載の半導体装置において、前記インダクタは第１および第２の端子を有し、前記第１端子は前記最上層配線層に形成され、前記第２端子は前記最上層配線層より下層の下層配線層に形成されていることを特徴とする半導体装置。
8. 半導体基板上に、第１配線層および前記第１配線層より上層の第２配線層が形成され、
   前記半導体基板上に、第１下部電極と第１上部電極とを有する第１容量素子、および第２下部電極と第２上部電極とを有する第２容量素子が形成された半導体装置であって、
   前記第１下部電極および前記第２下部電極は、それぞれ前記第１配線層および前記第２配線層に形成され、
   前記半導体基板上に、第１周波数帯で動作する第１回路および第２周波数帯で動作する第２回路が形成され、
   前記第１容量素子は前記第１回路に含まれ、前記第２容量素子は前記第２回路に含まれ、
   前記第１周波数帯に含まれる周波数は前記第２周波数帯に含まれる周波数より小さいことを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、前記第１周波数帯は１００ＭＨｚを含み、前記第２周波数帯は８００ＭＨｚ〜９００ＭＨｚまたは１．８ＧＨｚ〜１．９ＧＨｚを含むことを特徴とする半導体装置。
10. 請求項９記載の半導体装置において、前記第１下部電極と前記第１上部電極とはシリコンを主成分とし、前記第２下部電極と前記第２上部電極とは金属を主成分とすることを特徴とする半導体装置。
11. 請求項９記載の半導体装置において、前記第２回路は複数段の回路から形成され、前記第２容量素子は前記第２回路内の前記複数段の回路間の段間整合回路を形成することを特徴とする半導体装置。
12. 半導体基板上に、
    ソースとドレインとゲート電極とから形成されたＭＩＳＦＥＴ、
    抵抗素子、
    第１下部電極と第１上部電極とから形成された第１容量素子、
    第２下部電極と第２上部電極とから形成された第２容量素子、
    およびインダクタが形成された半導体装置であって、
    前記半導体基板上にて第１シリコン層と、前記第１シリコン層上に配置された第２シリコン層とが形成され、
    前記半導体基板上にて第１金属層と、前記第１金属層上に配置された第２金属層と、前記第２金属層上に配置された第３金属層とが形成され、
    前記第１シリコン層は前記第１容量素子の前記第１下部電極および前記抵抗素子を形成し、
    前記第２シリコン層は前記第１容量素子の前記第１上部電極および前記ＭＩＳＦＥＴの前記ゲート電極を形成し、
    前記第１金属層は前記第２容量素子の前記第２下部電極を形成し、前記第２金属層は前記第２容量素子の前記第２上部電極を形成し、前記第３金属層は前記インダクタを形成することを特徴とする半導体装置。
13. 半導体基板の主面上に２つの端子を有する受動素子が形成され、前記半導体基板の裏面に導電性膜が形成され、前記導電性膜は固定電位と接続し、前記受動素子の前記端子の１つは前記導電性膜と電気的に接続していることを特徴とする半導体装置。
14. 請求項１３記載の半導体装置において、前記受動素子は抵抗素子、容量素子およびインダクタのうちの１つ以上を含むことを特徴とする半導体装置。
15. 請求項１３記載の半導体装置において、前記固定電位は接地電位であることを特徴とする半導体装置。
16. 請求項１３記載の半導体装置において、前記半導体基板には不純物の導入によって不純物層が形成され、前記不純物層を介して前記受動素子の前記端子の一方と前記導電性膜とは電気的に接続していることを特徴とする半導体装置。
17. 請求項１３記載の半導体装置において、前記半導体基板の前記主面にゲートおよびドレインが配置され前記半導体基板の前記裏面にソースが配置されたＭＩＳＦＥＴが形成され、前記ＭＩＳＦＥＴの前記ソースは前記導電性膜と電気的に接続していることを特徴とする半導体装置。
18. 半導体基板の主面に形成されたウェルと、前記ウェル内にて前記半導体基板の前記主面に配置されたソース、ドレインおよびゲートを有する第１ＭＩＳＦＥＴとを含む半導体装置であって、前記半導体基板の裏面に導電性膜が形成され、前記導電性膜は固定電位と接続し、前記ウェルは前記導電性膜と電気的に接続していることを特徴とする半導体装置。
19. 請求項１８記載の半導体装置において、前記半導体基板の前記主面にゲートおよびドレインが配置され前記半導体基板の前記裏面にソースが配置された第２ＭＩＳＦＥＴが形成され、前記第２ＭＩＳＦＥＴの前記ソースは前記導電性膜と電気的に接続していることを特徴とする半導体装置。
20. 請求項１８記載の半導体装置において、前記ウェルはｐ型の導電型を有し、前記固定電位は接地電位であることを特徴とする半導体装置。
21. 請求項１８記載の半導体装置において、前記半導体基板には不純物の導入によって不純物層が形成され、前記不純物層を介して前記ウェルと前記導電性膜とは電気的に接続していることを特徴とする半導体装置。
22. 半導体基板の主面に形成されたウェルと、前記ウェル内にて前記半導体基板の前記主面に配置されたソース、ドレインおよびゲートを有する第１ＭＩＳＦＥＴと、前記半導体基板の前記主面にゲートおよびドレインが配置され前記半導体基板の前記裏面にソースが配置された第２ＭＩＳＦＥＴと、前記半導体基板の主面上に形成され２つの端子を有する受動素子と、前記半導体基板の前記裏面に形成された導電性膜とを含む半導体装置であって、前記導電性膜は固定電位と接続し、前記受動素子の前記端子の１つ、前記ウェルおよび前記第２ＭＩＳＦＥＴの前記ソースは前記導電性膜と電気的に接続していることを特徴とする半導体装置。
23. 半導体基板に形成された第１回路ブロックおよび第２回路ブロックと、前記半導体基板の裏面に形成され接地電位と接続する導電性膜とを有する半導体装置であって、前記第１回路ブロックおよび前記第２回路ブロックは高周波電力の増幅を行う回路または前記高周波電力の増幅を行う回路ブロックの制御を行う回路のいずれかを含み、前記第１回路ブロックおよび前記第２回路ブロックはそれぞれ不純物の導入によって形成された不純物層を有し、前記第１回路ブロックおよび前記第２回路ブロックは前記不純物層を介して前記導電性膜と電気的に接続することを特徴とする半導体装置。
24. （ａ）半導体基板上に第１絶縁膜を形成する工程、
    （ｂ）前記第１絶縁膜の表面を平坦化する工程、
    （ｃ）前記第１絶縁膜上に第１導電性膜を形成し、前記第１導電性膜をパターニングする工程、
    （ｄ）前記第１導電性膜上に第２絶縁膜を形成し、前記第２絶縁膜をパターニングする工程、
    （ｅ）前記第２絶縁膜上に第２導電性膜を形成し、前記第２導電性膜をパターニングすることによって、前記第１導電性膜を下部電極とし、前記第２絶縁膜を容量絶縁膜とし、前記第２導電性膜を上部電極とする第２容量素子を形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
25. 請求項２４記載の半導体装置の製造方法において、
    （ｆ）前記第２導電性膜上に第３絶縁膜を形成する工程、
    （ｇ）前記第３絶縁膜上に第３導電性膜を形成し、前記第３導電性膜をパターニングすることによってインダクタを形成する工程、
    を含むことを特徴とする半導体装置の製造方法。
26. 請求項２５記載の半導体装置の製造方法において、前記第１導電性膜および第２導電性膜を金属膜から形成し、前記第１絶縁膜の下層にてシリコンを主成分とする上部電極および下部電極を有する第１容量素子を形成する工程を含むことを特徴とする半導体装置の製造方法。

Images