JP2014038901A - 半導体装置 - Google Patents

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Abstract

【課題】特性の良好な半導体装置を提供する。
【解決手段】電源回路または制御回路を構成するデジタル用ＭＯＳと電気的に接続されるデジタルパッド部ＤＰＤと、高周波増幅用の回路を構成するＲＦ用ＭＯＳと電気的に接続されるＲＦパッド部とを有する半導体装置を次の構成とする。デジタルパッド部ＤＰＤの下部に、デジタルパッド部ＤＰＤと電気的に接続される保護素子ＥＳＤを設け、ＲＦパッド部の下部には、保護素子ＥＳＤを設けない。かかる構成によれば、デジタルパッド部ＤＰＤにおける静電耐圧を向上させ、また、保護素子ＥＳＤをデジタルパッド部ＤＰＤの下部に配置することで、素子形成領域の小面積化を図ることができる。また、ＲＦパッド部の下部には、保護素子ＥＳＤを配置していないので、寄生容量に起因するノイズを低減することができる。
【選択図】図３

Description

本発明は、半導体装置に関し、例えば、高周波信号を伝送する半導体装置に好適に利用できるものである。
携帯電話用のＲＦモジュールの構成部品の一つとして、電力変調された高周波信号を増幅してアンテナへ高周波信号を供給する高周波電力増幅器がある。
また、半導体集積回路に対して外部からのＥＳＤ（Electro-Static Discharge、静電気放電）に対して、保護用の素子を設ける技術がある。
例えば、下記特許文献１（特開２００４−８７７５５号公報）には、ボンディングパッド（２）の下層の導体層（５１）に接するように半導体ｎ＋層を有するＩＣが開示されている。この半導体ｎ＋層は、半導体基盤（４）の下面との間において、チップの厚み方向にＰＮ接合を円筒状に構成するものである。このように、チップ下面から上面の外部接続部への方向に正方向特性のダイオード（５）機能を備えることにより、外部からのＥＳＤ、その他の電磁エネルギー（ノイズやサージ）に対して大きい耐量を保持させることができる（図１参照）。
また、下記特許文献２（特開２００５−２２３２４５号公報）には、シリコン基板（１０１）上に保護素子であるダイオード（１１９）及び容量素子が形成され、保護素子を覆うようにシリコン酸化膜（１０２）が形成された半導体装置が開示されている。このシリコン酸化膜（１０２）上には、シリコン酸化膜よりも低い機械的強度を有する低誘電率膜１０３が形成され、その内部には、保護素子用電源配線（１１６）及び接地配線（１１５）からなる電源メッシュ構造が配置されている（図３、図４参照）。
なお、本欄において、（括弧）内は、各特許文献に記載の符号等を示す。
特開２００４−８７７５５号公報 特開２００５−２２３２４５号公報
本発明者らは、携帯電話用のＲＦモジュールに用いられる高周波電力増幅器を有する半導体装置の性能の向上を検討している。
半導体装置の性能を向上させるためには、前述したＥＳＤ対策が重要である。中でも、高周波電力増幅器を有する半導体装置の特性を考慮しつつ、ＥＳＤ保護素子の効果的な組み込み構成の検討が必要である。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本願において開示される一実施の形態に示される半導体装置は、第１信号が印加される第１パッドと、高周波信号である第２信号が印加される第２パッドとを有する。そして、上記第１パッドの下部には、半導体素子が設けられているが、上記第２パッドの下部には、半導体素子が設けられていない。
本願において開示される、以下に示す代表的な実施の形態に示される半導体装置によれば、半導体装置の特性を向上させることができる。
実施の形態１の半導体装置（高周波増幅用チップ）を示す概略ブロック図である。 実施の形態１の半導体装置（高周波増幅用チップ）の構成例を示す回路ブロック図である。 実施の形態１の半導体装置（高周波増幅用チップ）の構成を示す断面図である。 実施の形態１の半導体装置（高周波増幅用チップ）の構成を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図５に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図６に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図７に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図８に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図９に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１０に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１３に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１２に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１４に続く製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図であって、図１５に続く製造工程を示す断面図である。 実施の形態１の比較例の半導体装置（高周波増幅用チップ）の構成を示す断面図である。 実施の形態１の半導体装置（高周波増幅用チップ）のデジタルパッド部近傍の構成を示す断面図である。 実施の形態１の比較例の半導体装置（高周波増幅用チップ）のデジタルパッド部近傍の構成を示す断面図である。 実施の形態２の半導体装置（高周波増幅用チップ）の第１の構成を示す断面図である。 実施の形態２の半導体装置（高周波増幅用チップ）の第１の構成を示す平面図である。 実施の形態２の半導体装置（高周波増幅用チップ）の第２の構成を示す断面図である。 実施の形態２の半導体装置（高周波増幅用チップ）の第２の構成を示す平面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、応用例、詳細説明、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数等（個数、数値、量、範囲等を含む）についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一または関連する符号を付し、その繰り返しの説明は省略する。また、複数の類似の部材（部位）が存在する場合には、総称の符号に記号を追加し個別または特定の部位を示す場合がある。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、平面図と断面図が対応する場合においても、各部位の大きさを変えて表示する場合がある。
（実施の形態１）
以下、図面を参照しながら本実施の形態の半導体装置（高周波増幅用チップ）について詳細に説明する。
［構造説明］
図１は、本実施の形態の半導体装置（高周波増幅用チップ）を示す概略ブロック図である。図２は、本実施の形態の半導体装置（高周波増幅用チップ）の構成例を示す回路ブロック図である。
本実施の形態の半導体装置（高周波増幅用チップ）は、高周波信号を増幅して出力する高周波増幅用の装置（高周波電力増幅器）であり、１つの半導体チップ（チップ、半導体片）ＣＨに複数の部位（領域）が組み込まれたものである。
例えば、本実施の形態の半導体装置（高周波増幅用チップ）は、図１に示すように、電源回路部ＢＡＴＴ、制御回路部ＣＮＴＬ、ＡＰＣ回路部ＡＰＣおよび増幅部（信号増幅部、高周波増幅用の回路）ＬＡｍｐ、ＨＡｍｐを有する。
また、図２に示すように、増幅部（信号増幅部）ＬＡｍｐの入出力部はそれぞれパッド部（ＲＦＰＤ（ＩＮ）、ＲＦＰＤ（ＯＵＴ））と接続されている。また、増幅部（信号増幅部）ＨＡｍｐの入出力部もそれぞれパッド部（ＲＦＰＤ（ＩＮ）、ＲＦＰＤ（ＯＵＴ））と接続されている。
増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐは、それぞれパッド部ＰＤ（ＩＮ）に入力されたＲＦ（Radio Frequency）信号を増幅してパッド部ＰＤ（ＯＵＴ）に出力する。ＲＦ信号（高周波信号）とは、電磁波や電気信号のうち、無線通信に利用できる周波数の信号を意味し、利用用途により周波数は異なるものの概ね３００ＭＨｚ以上の信号をこのように呼ぶ。
上記増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐのうち、増幅部ＬＡｍｐは、ロウバンド（Low band）側の増幅部である。例えばＧＳＭ（Grobal System for Mobile Communications）では、概ね８５０〜９００ＭＨｚのＲＦ信号を増幅する。また、増幅部ＨＡｍｐは、ハイバンド（High band）側の増幅部である。例えばＧＳＭでは、概ね１８００ＭＨｚ〜１９００ＭＨｚのＲＦ信号を増幅する。
ＡＰＣ（Automatic Power Control、出力自動制御）回路部ＡＰＣは、検波部（ＤＬ、ＤＨ）を介して増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐの出力を検出し、この検出信号に基づき、制御回路部ＣＮＴＬおよび電源回路部ＢＡＴＴを介して増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐを制御する。具体的には、増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐによる増幅率を調整する。このように、増幅率を調整することで、規格により定められた信号強度での動作（例えば、通信）を行うことができる。
制御回路部ＣＮＴＬは、外部からの制御信号およびＡＰＣ回路部ＡＰＣの出力（検出信号）に基づき、電源回路部ＢＡＴＴから出力される電源電圧を制御（調整）する。この電源回路部ＢＡＴＴからの出力（電源電圧）によって、増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐに印加される電源電圧が変化し、増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐによる増幅率を調整することができる。
各部位（電源回路部ＢＡＴＴ、制御回路部ＣＮＴＬ、ＡＰＣ回路部ＡＰＣおよび増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐ）は、ＭＯＳトランジスタなどの素子および配線を用いて構成される。配線の一部はパッド部（外部接続端子）ＰＤと接続されている。例えば、最上層配線が、半導体チップＣＨの外周まで延在しており、この外周部において露出している最上層配線の一部がパッド部ＰＤとなる（図１参照）。
上記各部位（電源回路部ＢＡＴＴ、制御回路部ＣＮＴＬ、ＡＰＣ回路部ＡＰＣおよび増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐ）のうち、増幅部（信号増幅部）ＬＡｍｐ、ＨＡｍｐと接続されるパッド部ＰＤは、ＲＦ信号が伝送されるため、ＲＦパッド部ＲＦＰＤと示す。
これに対し、電源回路部ＢＡＴＴおよび制御回路部ＣＮＴＬと接続されるパッド部ＰＤは、デジタル信号が伝送されるため、デジタルパッド部ＤＰＤと示す。
なお、ＡＰＣ回路部ＡＰＣにおいては、パッド部を明示していないが、例えば、検波部（ＤＬ、ＤＨ）と接続されるパッド部は、ＲＦ信号が伝送されるため、ＲＦパッド部ＲＦＰＤとなる。また、パッド部の一部には、デジタル信号が伝送されるものもある。このように、ＡＰＣ回路部ＡＰＣと接続されるパッド部には、ＲＦパッド部ＲＦＰＤとデジタルパッド部ＤＰＤの双方があり得る。
これらパッド部ＰＤ（ＲＦＰＤ、ＤＰＤ）は、外部接続部であり、各種信号（高周波信号、デジタル信号）が印加される部位である。例えば、これらパッド部ＰＤは、最上層配線の露出部であり、ボンディングワイヤやバンプ電極などを介して外部素子と接続される。
図３および図４は、本実施の形態の半導体装置（高周波増幅用チップ）の構成を示す断面図である。図３は、領域１Ａ（デジタルパッド部ＤＰＤの近傍）の断面図であり、図４は、領域２Ａ（ＲＦパッド部ＲＦＰＤの近傍）の断面図である。
ここで、本実施の形態の特徴的構成について説明する。本実施の形態においては、複数のパッド部ＰＤのうち、デジタルパッド部ＤＰＤに保護素子（ＥＳＤ保護素子、ＥＳＤ保護用素子、半導体素子）ＥＳＤを接続する（図２）。そして、この保護素子ＥＳＤをデジタルパッド部ＤＰＤの下部に配置する（図３参照）。これに対し、ＲＦパッド部ＲＦＰＤの下部には、ＥＳＤ保護素子を配置しない（図４参照）。
このように、デジタルパッド部ＤＰＤに保護素子ＥＳＤを接続することにより、デジタルパッド部ＤＰＤにおける静電耐圧を向上させることができる。また、デジタルパッド部ＤＰＤの下部に保護素子ＥＳＤを配置することにより、素子形成領域の小面積化を図ることができる。また、ＲＦパッド部ＲＦＰＤの下部には、ＥＳＤ保護素子を配置していないため、寄生容量に起因するノイズを低減することができる。このように、半導体装置（高周波増幅用チップ）の特性の向上を図ることができる。
例えば、半導体チップＣＨの外周に配置されるパッド部ＰＤのうち、約半数はデジタルパッド部ＤＰＤであり、このデジタルパッド部ＤＰＤに限定して保護素子ＥＳＤを配置することにより、素子形成領域を大幅に縮小することができる。例えば、パッド部数４２個のうち、２４個がＲＦパッド部ＲＦＰＤ、残りの１８個がデジタルパッド部ＤＰＤの半導体チップＣＨ（製品）がある。
以下に、図３および図４を参照しながら本実施の形態の半導体装置の構成をさらに詳細に説明する。
図３および図４に示すように、半導体基板Ｓは、領域１Ａおよび領域２Ａを有する。領域１Ａは、デジタル用ＭＯＳトランジスタの形成領域ＤＭＯＳＡおよびデジタルパッド領域ＤＰＤＡとを有する。ＭＯＳは、Metal Oxide Semiconductorの略である。また、ＭＯＳトランジスタは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor；電界効果トランジスタ）と呼ばれることもある。
デジタル用ＭＯＳトランジスタの形成領域ＤＭＯＳＡには、デジタル用ＭＯＳトランジスタ（デジタル用ＭＩＳＦＥＴ）ＴＤが形成されている。
このデジタル用ＭＯＳトランジスタＴＤは、例えば、電源回路部ＢＡＴＴや制御回路部ＣＮＴＬを構成する素子である。電源回路部ＢＡＴＴおよび制御回路部ＣＮＴＬは、例えば、複数のｎチャネル型ＭＯＳトランジスタやｐチャネル型ＭＯＳトランジスタよりなる論理回路を有している。ここでは、複数のトランジスタのうち、ｎチャネル型ＭＯＳトランジスタの一つをデジタル用ＭＯＳトランジスタＴＤとして例示してある（図３）。
図３に示すように、デジタル用ＭＯＳトランジスタＴＤは、半導体基板Ｓ上にゲート酸化膜ＧＯＸを介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板Ｓ（エピタキシャル層Ｓ２）中に配置されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲ２を有する。
ゲート電極Ｇおよびｎ型の高濃度半導体領域ＮＲ２の上部には、シリサイド膜ＳＩＬが配置されている。また、ゲート電極Ｇの側部には、サイドウォールＳＷが配置されている。
また、デジタルパッド領域ＤＰＤＡには、デジタルパッド部ＤＰＤが設けられている。このデジタルパッド部ＤＰＤは、前述したとおり、電源回路部ＢＡＴＴまたは制御回路部ＣＮＴＬと接続され、デジタル信号が伝送される。図３においては、電源回路部ＢＡＴＴまたは制御回路部ＣＮＴＬを構成するデジタル用ＭＯＳトランジスタＴＤとデジタルパッド部ＤＰＤが第３層配線Ｍ３を介して接続している状態を例示してある。このデジタルパッド部ＤＰＤは、最上層配線（ここでは、第４層配線Ｍ４）の露出部である。このデジタルパッド部ＤＰＤが、ボンディングワイヤやバンプ電極などを介して外部素子と接続される。
ここで、本実施の形態においては、このデジタルパッド部ＤＰＤの下部に、保護素子ＥＳＤが配置されている。この保護素子ＥＳＤは、ＰＮＰダイオードである。このＰＮＰダイオードは、ｎ型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ１、ＰＲ２よりなる。
デジタル用ＭＯＳトランジスタＴＤおよび保護素子ＥＳＤ（ＰＮＰダイオード）の上部には、４層の配線層（Ｍ１〜Ｍ４）が形成されている。また、配線層間には、プラグ（Ｐ１〜Ｐ４）が形成されている。
デジタルパッド部ＤＰＤは、前述したように配線層（Ｍ１〜Ｍ４）やプラグ（Ｐ１〜Ｐ４）を介してデジタル用ＭＯＳトランジスタＴＤと電気的に接続されている。また、デジタルパッド部ＤＰＤは、配線層（Ｍ１〜Ｍ４）やプラグ（Ｐ１〜Ｐ４）を介して保護素子ＥＳＤ（ＰＮＰダイオード）と電気的に接続されている。例えば、図３において、ｐ＋型半導体領域ＰＲ１と接続される第２層配線Ｍ２が、図３に示す断面には表れないプラグＰ３を介してデジタルパッド部ＤＰＤと接続される。また、ｐ＋型半導体領域ＰＲ２は、ｐ＋型埋め込み層ＰＳを介して支持基板Ｓ１と接続される。これにより、デジタルパッド部ＤＰＤと接地電位（ＧＮＤ）が印加される支持基板（半導体基板Ｓ）Ｓ１との間に、保護素子ＥＳＤ（ＰＮＰダイオード）が接続されることとなる（図２参照）。
領域１Ａにおいて、デジタルパッド領域ＤＰＤＡの近傍には、ダミー配線Ｍ１ｄ、Ｍ２ｄが形成されている。また、素子分離領域ＳＴＩも規則的に形成されている。ダミー配線Ｍ１ｄ、Ｍ２ｄは、半導体基板Ｓ上に形成される素子の動作に寄与しない配線を意味する。ここでは、特定の電位が印加されないフローティング状態の配線である。
このようなダミー配線Ｍ１ｄ、Ｍ２ｄや規則的に形成された素子分離領域ＳＴＩを設けることで、配線（Ｍ１〜Ｍ４）や素子分離領域ＳＴＩの粗密が軽減される。これにより、配線等の粗密よる製造工程の不具合（例えば、ディッシングやエロージョン）を低減することができる。また、ダミー配線等を図３に示す保護素子ＥＳＤの左側にも配置してもよい。例えば、図３に示すように、デジタルパッド領域ＤＰＤＡとデジタル用ＭＯＳトランジスタＴＤとの間の領域にダミー配線Ｍ１ｄ、Ｍ２ｄを形成してもよい。
領域２Ａは、ＲＦ用ＭＯＳトランジスタの形成領域ＲＦＭＯＳＡおよびＲＦパッド領域ＲＦＰＤＡとを有する。
ＲＦ用ＭＯＳトランジスタの形成領域ＲＦＭＯＳＡには、ＲＦ用ＭＯＳトランジスタ（ＲＦ用ＭＩＳＦＥＴ）ＴＲＦが形成されている。
このＲＦ用ＭＯＳトランジスタＴＲＦは、例えば、増幅部ＬＡｍｐ、ＨＡｍｐを構成する素子である。増幅部ＬＡｍｐ、ＨＡｍｐは、例えば、複数のｎチャネル型ＭＯＳトランジスタやｐチャネル型ＭＯＳトランジスタよりなる論理回路を有している。ここでは、複数のトランジスタのうち、ｎチャネル型ＭＯＳトランジスタの一つをＲＦ用ＭＯＳトランジスタＴＲＦとして例示してある（図４）。
図４に示すように、ＲＦ用ＭＯＳトランジスタＴＲＦは、半導体基板Ｓ上にゲート酸化膜ＧＯＸを介して配置されたゲート電極Ｇと、ゲート電極Ｇの両側の半導体基板Ｓ（エピタキシャル層Ｓ２）中に配置されたソース、ドレイン領域とを有する。このソース、ドレイン領域は、ＬＤＤ（Lightly Doped Drain）構造を有し、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲ２を有する。
ゲート電極Ｇおよびｎ型の高濃度半導体領域ＮＲ２の上部には、シリサイド膜ＳＩＬが配置されている。また、ゲート電極Ｇの側部には、サイドウォールＳＷが配置されている。
また、ＲＦパッド領域ＲＦＰＤＡには、ＲＦパッド部ＲＦＰＤが設けられている。このＲＦパッド部ＲＦＰＤは、前述したとおり、増幅部ＬＡｍｐ、ＨＡｍｐ等と接続され、ＲＦ信号が伝送される。図４においては、増幅部ＬＡｍｐ、ＨＡｍｐを構成するＲＦ用ＭＯＳトランジスタＴＲＦとＲＦパッド部ＲＦＰＤが第３層配線Ｍ３を介して接続している状態を例示してある。このＲＦパッド部ＲＦＰＤは、最上層配線（ここでは、第４層配線Ｍ４）の露出部である。このＲＦパッド部ＲＦＰＤが、ボンディングワイヤやバンプ電極などを介して外部素子と接続される。
ここで、本実施の形態においては、このＲＦパッド部ＲＦＰＤの下部には、保護素子ＥＳＤが配置されておらず、このＲＦパッド部ＲＦＰＤ下部には、素子分離領域ＳＴＩが設けられている。
ＲＦ用ＭＯＳトランジスタＴＲＦの上部には、４層の配線層（Ｍ１〜Ｍ４）が形成されている。また、配線層間には、プラグ（Ｐ１〜Ｐ４）が形成されている。
ＲＦパッド部ＲＦＰＤは、前述したように配線層（Ｍ１〜Ｍ４）やプラグ（Ｐ１〜Ｐ４）を介してＲＦ用ＭＯＳトランジスタＴＲＦと電気的に接続されている。
また、領域２Ａにおいて、ＲＦパッド部ＲＦＰＤの近傍（ここでは、図４の右側）には、ダミー配線Ｍ１ｄ、Ｍ２ｄが形成されている。また、素子分離領域ＳＴＩも規則的に形成されている。ダミー配線Ｍ１ｄ、Ｍ２ｄは、半導体基板Ｓ上に形成される素子の動作に寄与しない配線を意味する。ここでは、特定の電位が印加されないフローティング状態の配線である。
このようなダミー配線Ｍ１ｄ、Ｍ２ｄや規則的に形成された素子分離領域ＳＴＩを設けることで、配線（Ｍ１〜Ｍ４）や素子分離領域ＳＴＩの粗密が軽減される。これにより、配線等の粗密よる製造工程の不具合（例えば、ディッシングやエロージョン）を低減することができる。
但し、図４に示すように、ＲＦパッド領域ＲＦＰＤＡとＲＦ用ＭＯＳトランジスタＴＲＦとの間の領域には、ダミー配線（Ｍ１ｄ、Ｍ２ｄ）が設けられていない。このように、ＲＦパッド領域ＲＦＰＤＡとＲＦ用ＭＯＳトランジスタＴＲＦとを接続する配線（図４においては、第３層配線Ｍ３）と交差するダミー配線を設けないことが好ましい。これにより、ＲＦパッド部ＲＦＰＤとダミー配線との寄生容量に起因するノイズを低減することができる。
また、ＲＦパッド領域ＲＦＰＤＡとＲＦ用ＭＯＳトランジスタＴＲＦとの接続配線（図４においては、第３層配線Ｍ３）はできるだけ短くすることが好ましい。即ち、ＲＦパッド部ＲＦＰＤの近傍にＲＦ用ＭＯＳトランジスタＴＲＦで構成される回路部（例えば、増幅部ＬＡｍｐ、ＨＡｍｐ等）を配置し、回路部からＲＦパッド部ＲＦＰＤへの引き回しを短くすることが好ましい。
以上詳細に説明したように本実施の形態の半導体装置によれば、半導体装置（高周波増幅用チップ）の特性の向上を図ることができる。なお、詳細については、以下の製法説明の後においても比較例と対比しながら説明する。
［製法説明］
次いで、図５〜図１７を参照しながら、本実施の形態の半導体装置の製造方法を説明するとともに、当該半導体装置の構成をより明確にする。図５〜図１７は、本実施の形態の半導体装置の製造工程を示す断面図または平面図である。
図５および図６に示すように、支持基板Ｓ１と、その上部に配置されたエピタキシャル層Ｓ２とを有する半導体基板Ｓを準備する。半導体基板Ｓは、例えば、略円形のウエハ状の基板である。支持基板Ｓ１は、ｐ型の単結晶シリコンからなり、その抵抗率は、例えば１〜２ｍΩｃｍである。エピタキシャル層Ｓ２は、例えば、ｐ型の単結晶シリコンからなり、支持基板Ｓ１（単結晶シリコン）上にエピタキシャル成長法を用いて形成することができる。エピタキシャル層Ｓ２の膜厚は例えば１〜２μｍ程度である。
次いで、エピタキシャル層Ｓ２の主表面に素子分離領域ＳＴＩを形成する。例えば、半導体基板Ｓの活性領域となる領域を窒化シリコン膜で覆い、上記窒化シリコン膜をマスクとしてエピタキシャル層Ｓ２をエッチングすることにより、分離溝を形成する。次いで、この分離溝の内部を含むエピタキシャル層Ｓ２上に絶縁膜として例えば酸化シリコン膜をＣＶＤ（Chemical Vapor Deposition；化学気相成長）法などを用いて堆積する。次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて分離溝以外の絶縁膜を除去する。これにより、分離溝の内部に酸化シリコン膜などの絶縁膜が埋め込まれた素子分離領域（トレンチ分離）ＳＴＩを形成することができる。このような素子分離方法をＳＴＩ（shallow trench isolation）法という。なお、ＳＴＩ法に変えてＬＯＣＯＳ（local oxidation of silicon）法を用いて素子分離を行ってもよい。この場合、上記窒化シリコン膜をマスクとして半導体基板（エピタキシャル層Ｓ２）Ｓを熱酸化することにより素子分離領域を形成する。
例えば、素子形成領域ＳＴＩは、デジタル用ＭＯＳトランジスタＴＤの形成領域、ＲＦ用ＭＯＳトランジスタの形成領域、および保護素子ＥＳＤ（ＰＮＰダイオード）の形成領域をそれぞれ囲むように形成する。このように、素子分離領域ＳＴＩで囲まれた領域を活性領域と呼ぶことがある。
また、上記活性領域を区画する素子形成領域ＳＴＩ以外に、本来、素子分離領域ＳＴＩを形成する必要がない領域において、素子分離領域ＳＴＩを形成してもよい。このように、規則的に素子分離領域ＳＴＩを形成することにより、素子形成領域ＳＴＩの粗密が軽減され、例えば、上記ＣＭＰ時の研磨量の均一性を向上させることができる。このように、パターンの粗密に起因する製造工程の不具合を低減することができる。
次いで、エピタキシャル層Ｓ２にｐ＋型埋め込み層（ｐ型シンカー）ＰＳを形成する。例えば、エピタキシャル層Ｓ２上の図示しないフォトレジスト膜をマスクとして支持基板Ｓ１に到達する溝を形成する。次いで、上記フォトレジスト膜を除去した後、溝の内部を含むエピタキシャル層Ｓ２上に導電性膜として例えば多結晶シリコン膜をホウ素（Ｂ）などのｐ型不純物をドープしながらＣＶＤ法などを用いて堆積する。次いで、溝以外のｐ型の多結晶シリコン膜をＣＭＰ法などを用いて除去する。これにより、溝の内部にｐ型の多結晶シリコン膜が埋め込まれたｐ＋型埋め込み層ＰＳを形成することができる。ｐ＋型埋め込み層ＰＳを介して後述するｐ＋型半導体領域ＰＲ２と支持基板Ｓ１とを電気的に接続することができる。言い換えれば、ｐ＋型埋め込み層ＰＳを介して後述するｐ＋型半導体領域ＰＲ２を半導体基板Ｓの裏面側（支持基板Ｓ１側）に引き出すことができる。
次いで、図７および図８に示すように、エピタキシャル層Ｓ２の主表面に、ＥＳＤ保護素子として、ＰＮＰダイオードを形成する。また、エピタキシャル層Ｓ２の主表面に、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤを形成する。
まず、エピタキシャル層Ｓ２上に図示しないフォトレジスト膜をマスクとして、リン等のｎ型不純物をイオン注入することにより、ｎ型半導体領域ＮＲ１を形成する。
次いで、エピタキシャル層Ｓ２の表面を清浄化した後、エピタキシャル層Ｓ２上にゲート酸化膜（ゲート絶縁膜）ＧＯＸとして酸化シリコン膜を形成する。例えば、エピタキシャル層Ｓ２の表面を熱酸化することにより酸化シリコン膜を形成する。ゲート酸化膜ＧＯＸとして、窒化シリコン膜などの他の絶縁膜を用いてもよい。また、酸化膜と窒化膜の積層膜をゲート酸化膜ＧＯＸとして用いてもよい。また、成膜方法としてＣＶＤ法などを用いてもよい。
次いで、ゲート酸化膜ＧＯＸ上に、導電性膜として、例えば、多結晶シリコン膜をＣＶＤ法などを用いて形成する。次いで、図示しないフォトレジスト膜をマスクとして、導電性膜および酸化シリコン膜（ゲート酸化膜ＧＯＸ）をエッチングすることにより、ゲート電極Ｇを形成する。次いで、フォトレジスト膜をアッシングなどにより除去する。
次いで、ゲート電極Ｇの両側のエピタキシャル層Ｓ２中に、ｎ型の低濃度半導体領域ＮＭを形成する。例えば、ゲート電極Ｇをマスクとして、ｎ型の不純物イオンをイオン注入する。
次いで、ゲート電極Ｇの側壁に絶縁膜よりなるサイドウォール（側壁絶縁膜、側壁スペーサ）ＳＷを形成し、さらに、ゲート電極ＧおよびサイドウォールＳＷの合成体の両側のエピタキシャル層Ｓ２中に、ｎ型の高濃度半導体領域ＮＲ２を形成する。例えば、半導体基板Ｓ１上に絶縁膜として酸化シリコン膜または窒化シリコン膜あるいはそれらの積層膜をＣＶＤ法などを用いて堆積し、この絶縁膜をＲＩＥ（Reactive Ion Etching）法などを用いて異方性エッチングする。これにより、ゲート電極Ｇの側壁に絶縁膜よりなるサイドウォールＳＷを残存させることができる。次いで、ゲート電極ＧおよびサイドウォールＳＷの合成体の両側のエピタキシャル層Ｓ２中に、ｎ型の不純物イオンをイオン注入する。
次いで、図９および図１０に示すように、エピタキシャル層Ｓ２上に図示しないフォトレジスト膜をマスクとして、ボロン等のｐ型不純物をイオン注入することにより、ｐ＋型半導体領域ＰＲ１、ＰＲ２を形成する。なお、これまでの上記イオン注入工程において、不純物イオンの注入が不要な領域は、予めフォトレジスト膜でマスクしておく。
次いで、半導体基板Ｓに対して、例えばＲＴＡ（Rapid Thermal Annealing）法等などを用いて熱処理を施すことにより、これまでの工程で注入された不純物を活性化する。
これにより、ｎ型の低濃度半導体領域ＮＭおよびｎ型の高濃度半導体領域ＮＲ２よりなるＬＤＤ構造のソース・ドレイン領域を有するＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤを形成することができる。また、ＥＳＤ保護素子として、ｎ型半導体領域ＮＲ１およびｐ＋型半導体領域ＰＲ１、ＰＲ２よりなるＰＮＰダイオードを形成することができる。
なお、ここでは、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤとしてｎチャネル型ＭＩＳＦＥＴを例示したが、ｎチャネル型ＭＩＳＦＥＴの他、ｐチャネル型ＭＩＳＦＥＴを形成してもよい。この場合、例えば、エピタキシャル層Ｓ２中にｐ型ウエルおよびｎ型ウエルを形成し、ｐ型ウエルの主表面にｎチャネル型ＭＩＳＦＥＴを形成し、ｎ型ウエルの主表面にｐチャネル型ＭＩＳＦＥＴを形成する。また、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤの各部位の構成、例えば、ゲート酸化膜ＧＯＸの膜厚や膜種、ゲート電極Ｇの材料やソース・ドレイン領域の不純物の濃度やその深さなどを異なるものとし、これらのトランジスタの各部位を個別に形成してもよい。
また、ＲＦ用ＭＯＳトランジスタＴＲＦまたはデジタル用ＭＯＳトランジスタＴＤとして他の構成のトランジスタを用いてもよい。例えば、ＲＦ用ＭＯＳトランジスタＴＲＦとして、ＬＤＭＯＳ（Laterally Diffused MOS：横方向拡散ＭＯＳ）トランジスタを用いてもよい。
また、保護素子ＥＳＤとして、ＰＮＰダイオードに代えてＮＰＮダイオードを形成してもよい。
図１１は、ＰＮＰダイオードの構成例を示す平面図である。図９および図１１に示すように、素子分離領域ＳＴＩで囲まれた活性領域（ｐ型のエピタキシャル層Ｓ２）内に、ｎ型半導体領域ＮＲ１が配置され、このｎ型半導体領域ＮＲ１の内部にｐ＋型半導体領域ＰＲ１が配置される。さらに、ｎ型半導体領域ＮＲ１を囲むようにｐ＋型半導体領域ＰＲ２が配置される。例えば、図３の保護素子ＥＳＤ部は、図１１のＡ−Ａ断面部と対応する。なお、図１１においては、ｐ＋型半導体領域ＰＲ１、ＰＲ２上のプラグＰ１も図示してある。
次いで、図１２および図１３に示すように、シリサイド膜ＳＩＬを形成する。シリサイド膜ＳＩＬの形成が不要な領域をシリサイドブロッキング膜（例えば、窒化シリコン膜）で覆った後、金属膜を形成する。例えば、半導体基板Ｓ１上に、絶縁膜として、窒化シリコン膜をＣＶＤ法などにより形成し、窒化シリコン膜をパターニングすることにより、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤ上に開口を有するシリサイドブロッキング膜（図示せず）を形成する。
次いで、半導体基板Ｓ１上に、金属膜（図示せず）として例えばニッケル（Ｎｉ）膜をスパッタリング法などを用いて形成する。ニッケル膜の他、チタン（Ｔｉ）膜、コバルト（Ｃｏ）膜、またはプラチナ（Ｐｔ）膜などの金属膜を用いてもよい。次いで、半導体基板Ｓ１に対して熱処理を施すことにより、金属膜とＲＦ用ＭＯＳトランジスタＴＲＦのゲート電極Ｇおよびソース・ドレイン領域を構成するシリコンとを反応させて、シリサイド膜（ここでは、ニッケルシリサイド膜）ＳＩＬを形成する。また、金属膜とデジタル用ＭＯＳトランジスタＴＤのゲート電極Ｇおよびソース・ドレイン領域を構成するシリコンとを反応させて、シリサイド膜（ここでは、ニッケルシリサイド膜）ＳＩＬを形成する。次いで、未反応の金属膜およびシリサイドブロッキング膜を除去する。このようにして、ＲＦ用ＭＯＳトランジスタＴＲＦのゲート電極Ｇおよびソース・ドレイン領域上と、デジタル用ＭＯＳトランジスタＴＤのゲート電極Ｇおよびソース・ドレイン領域上とにシリサイド膜（金属シリサイド膜）ＳＩＬを形成する。
次いで、図１４および図１５に示すように、第１層配線Ｍ１およびプラグＰ１、Ｐ２を形成する。例えば、半導体基板Ｓ上に、窒化シリコン膜とその上部の酸化シリコン膜との積層膜よりなる層間絶縁膜ＩＬ１を形成する。これらの膜は、例えば、ＣＶＤ法を用いて形成することができる。次いで、必要に応じて層間絶縁膜ＩＬ１の表面をＣＭＰ法などを用いて平坦化する。
次いで、層間絶縁膜ＩＬ１をパターニングすることにより、コンタクトホールを形成する。ここでは、例えば、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤのソース・ドレイン領域、およびｐ＋型半導体領域ＰＲ１、ＰＲ２上の層間絶縁膜ＩＬ１を選択的に除去することによりコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ１を形成する。例えば、コンタクトホールの内部を含む層間絶縁膜ＩＬ１上に、バリア膜として、例えば、チタン膜および窒化チタン膜の積層膜をスパッタリング法などで堆積する。次いで、バリア膜上に、主導電性膜として、タングステン（Ｗ）膜を、コンタクトホールを埋め込む程度の膜厚で、ＣＶＤ法などを用いて堆積する。次いで、層間絶縁膜ＩＬ１上の不要なバリア膜および主導電性膜をＣＭＰ法などを用いて除去する。これにより、コンタクトホールの内部に、バリア膜および主導電性膜よりなるプラグＰ１を形成することができる。ここでは、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤのソース・ドレイン領域、およびｐ＋型半導体領域ＰＲ１、ＰＲ２上にプラグＰ１を形成する（図１１等参照）。なお、ＲＦ用ＭＯＳトランジスタＴＲＦやデジタル用ＭＯＳトランジスタＴＤのゲート電極Ｇ上などにもプラグＰ１を形成してもよい。
次いで、層間絶縁膜ＩＬ１およびプラグＰ１上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ１上に第１層配線Ｍ１を形成する。この際、ダミー配線Ｍ１ｄも形成する。このように、ダミー配線Ｍ１ｄを形成することにより、パターンの粗密に起因する製造工程の不具合を低減することができる。
次いで、第１層配線Ｍ１上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ２を、ＣＶＤ法などを用いて形成する。次いで、必要に応じて層間絶縁膜ＩＬ２の表面を平坦化した後、層間絶縁膜ＩＬ２をパターニングすることにより、第１層配線Ｍ１上にコンタクトホールを形成する。上記パターニングの際、アルミニウム膜上のチタン／窒化チタン膜の積層膜をエッチングにより除去してもよい。この場合、コンタクトホールの底部には、アルミニウム膜が露出することとなる。
ここでは、第１層配線Ｍ１のうち、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤのソース・ドレイン領域と接続される第１層配線Ｍ１とｐ＋型半導体領域ＰＲ１と接続される第１層配線Ｍ１上の層間絶縁膜ＩＬ２を選択的に除去することによりコンタクトホールを形成する。
次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ２を形成する。プラグＰ２は、プラグＰ１と同様に形成することができる。ここでは、第１層配線Ｍ１のうち、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤのソース・ドレイン領域と接続される第１層配線Ｍ１とｐ＋型半導体領域ＰＲ１と接続される第１層配線Ｍ１上にプラグＰ２を形成する。
次いで、図１６および図１７に示すように、第２層配線Ｍ２、第３層配線Ｍ３、第４層配線Ｍ４およびパッシベーション膜（表面保護膜）ＰＡＳを形成する。
例えば、層間絶縁膜ＩＬ２およびプラグＰ２上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより第２層配線Ｍ２を形成する。この際、ダミー配線Ｍ２ｄも形成する。このように、ダミー配線Ｍ２ｄを形成することにより、パターンの粗密に起因する製造工程の不具合を低減することができる。
次いで、第２層配線Ｍ２上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ３を、ＣＶＤ法などを用いて形成する。次いで、必要に応じて層間絶縁膜ＩＬ３の表面を平坦化した後、層間絶縁膜ＩＬ３をパターニングすることにより、第２層配線Ｍ２上にコンタクトホールを形成する。上記パターニングの際、アルミニウム膜上のチタン／窒化チタン膜の積層膜をエッチングにより除去してもよい。この場合、コンタクトホールの底部には、アルミニウム膜が露出することとなる。
次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ３を形成する。プラグＰ３は、プラグＰ１と同様に形成することができる。ここでは、ＲＦ用ＭＯＳトランジスタＴＲＦおよびデジタル用ＭＯＳトランジスタＴＤのソース・ドレイン領域と接続される第２層配線Ｍ２上にプラグＰ３を形成する。また、図１７に示す断面には表れないが、ｐ＋型半導体領域ＰＲ１と接続される第２層配線Ｍ２上にプラグ（Ｐ３）を形成する。
次いで、層間絶縁膜ＩＬ３およびプラグＰ３上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることによりプラグＰ３上に第３層配線Ｍ３を形成する。この第３層配線Ｍ３を介してデジタル用ＭＯＳトランジスタＴＤのソース・ドレイン領域とｐ＋型半導体領域ＰＲ１とが接続される。
次いで、第３層配線Ｍ３上に、酸化シリコン膜よりなる層間絶縁膜ＩＬ４を、ＣＶＤ法などを用いて形成する。次いで、必要に応じて層間絶縁膜ＩＬ４の表面を平坦化した後、層間絶縁膜ＩＬ４をパターニングすることにより、第３層配線Ｍ３上にコンタクトホールを形成する。次いで、コンタクトホールの内部に導電性膜を埋め込むことによりプラグ（コンタクト部）Ｐ４を形成する。プラグＰ４は、プラグＰ１と同様に形成することができる。ここでは、後述するパッド部（ＤＰＤ、ＲＦＰＤ）の下部にそれぞれ２つのプラグＰ４を配置している。
次いで、層間絶縁膜ＩＬ４およびプラグＰ４上に、導電性膜として、例えば、チタン／窒化チタン膜、アルミニウム膜、およびチタン／窒化チタン膜よりなる積層膜を、スパッタリング法などを用いて順次堆積する。次いで、上記積層膜をフォトリソグラフィ技術およびエッチング技術を使用してパターニングすることにより第４層配線Ｍ４を形成する。ここでは、第４層配線Ｍ４が最上層配線となっている。
次いで、第４層配線Ｍ４（最上層配線）上に、パッシベーション膜（表面保護膜）ＰＡＳとして、例えば、酸化シリコン膜ＰＡＳａとその上部の窒化シリコン膜ＰＡＳｂとの積層膜を形成する。これらの膜は、例えば、ＣＶＤ法を用いて形成することができる。次いで、フォトリソグラフィ技術およびエッチング技術を使用して、第４層配線Ｍ４上のパッシベーション膜ＰＡＳをエッチング除去し、さらに、チタン／窒化チタン膜の積層膜をエッチングすることにより第４層配線のアルミニウム膜を露出させる。このアルミニウム膜の露出領域が、パッド部（ＤＰＤ、ＲＦＰＤ）となる。
なお、本実施の形態においては、４層の配線（Ｍ１〜Ｍ４）を形成したが、配線層数は、これに限定されるものではない。また、各素子とプラグや配線との接続形態についても上記のものに制限されるものではない。例えば、デジタル用ＭＯＳトランジスタＴＤのゲート電極Ｇ上のプラグを４層の配線（Ｍ１〜Ｍ４）等と接続してもよい。
次いで、必要に応じて、略円形のウエハ状の半導体基板Ｓの上記パッド部（ＤＰＤ、ＲＦＰＤ）を利用し、半導体装置の特性または良否の試験（プローブテスト）を行う。次いで、略円形のウエハ状の半導体基板Ｓをダイシングし、略矩形状の複数の半導体チップに分離（個片化）する。なお、ダイシングの前に、半導体基板Ｓの裏面研削を行い、基板の薄膜化を図ってもよい。
この後、半導体チップを、配線基板などの上に搭載（接着、ダイボンディング）し、上記パッド部（ＤＰＤ、ＲＦＰＤ）と配線基板の端子とを金線などからなるワイヤ（導電性部材）で接続する（ワイヤボンディング、図１９参照）。この際、パッド部（ボンディングパッド部、ＤＰＤ、ＲＦＰＤ）から露出しているアルミニウム膜とワイヤを構成する金膜が接触し、金とアルミニウムとの合金膜が形成される。
その後、必要に応じて、半導体チップおよびワイヤを覆うように封止樹脂（モールド樹脂）を形成し、封止する。
以上の工程により、本実施の形態の半導体装置（図３、図４参照）を製造することができる。
このように、本実施の形態の半導体装置においては、デジタルパッド部ＤＰＤの下部に、このデジタルパッド部ＤＰＤと電気的に接続された保護素子ＥＳＤを配置している（図３参照）。これにより、デジタルパッド部ＤＰＤに侵入する静電気（ＥＳＤ）を吸収し、回路の誤動作や回路の静電破壊を防止することができる。このように、半導体装置の特性（静電耐圧）を向上させることができる。また、保護素子ＥＳＤをデジタルパッド部ＤＰＤの下部を避けて配置する場合と比較し、素子形成領域の小面積化を図ることができる。
また、本実施の形態の半導体装置においては、ＲＦパッド部ＲＦＰＤの下部には、保護素子ＥＳＤを配置していないので、寄生容量（容量性カップリング）に起因する信号歪み（ノイズ）を低減することができる。
図１８は、本実施の形態の比較例の半導体装置（高周波増幅用チップ）の構成を示す断面図である。携帯電話用の高周波電力増幅器などにおいては、高周波信号を増幅してアンテナへ供給するなど、高周波信号の伝送が行われるが、伝送させた信号がそのまま出力されず、歪成分（ノイズ）の混ざった信号が伝送されやすいといった“歪特性”が生じる場合がある。この歪成分（ノイズ）は、寄生容量を介して発生し易い。例えば、図１８に示すように、ＲＦパッド部ＲＦＰＤの下部に保護素子ＥＳＤを配置した場合、高周波信号（ＲＦ Ｓｉｇｎａｌ）が、ＲＦパッド部ＲＦＰＤと第２層配線Ｍ２との間の寄生容量（容量性カップリング）を介してノイズとして漏れることにより、他の配線（例えば、第３層配線Ｍ３）に影響する。その結果、伝送される高周波信号に歪成分（ノイズ）が混ざった状態で伝送されてしまう。
これに対し、本実施の形態の半導体装置においては、ＲＦパッド部ＲＦＰＤの下部には、保護素子ＥＳＤを配置していないので、寄生容量（容量性カップリング）に起因する信号歪み（ノイズ）を低減することができる。これにより、半導体装置の特性を向上させることができる。
また、本実施の形態においては、保護素子ＥＳＤとして、線対称の形状に配置されたＰＮＰダイオード（ｎ型半導体領域ＮＲ１、ｐ＋型半導体領域ＰＲ１、ＰＲ２、図１１参照）を用いている。さらに、デジタルパッド部ＤＰＤの下部に、この保護素子ＥＳＤ（保護素子ＥＳＤ上のプラグや配線も含む）を、デジタルパッド部ＤＰＤの中心線に対して線対称に配置した。これにより、ボンディングワイヤによる応力が保護素子ＥＳＤに均一に加わることとなる（図１９の矢印部参照）。よって、半導体装置の特性変動のばらつきを低減することができる。また、応力による素子破壊を低減することができる。図１９は、本実施の形態の半導体装置（高周波増幅用チップ）のデジタルパッド部近傍の構成を示す断面図である。デジタルパッド部ＤＰＤには、ワイヤ（ボンディングワイヤ）Ｗがボンディングされている。図２０は、本実施の形態の比較例の半導体装置（高周波増幅用チップ）のデジタルパッド部近傍の構成を示す断面図である。
図２０に示すように、保護素子ＥＳＤを、デジタルパッド部ＤＰＤの中心線（Ｃ）に対して非線対称に配置した場合、半導体装置の特性変動のばらつきが大きくなる恐れがある。また、保護素子ＥＳＤに不均一な応力が加わることにより、応力の集中により素子中にウイークポイントが生じ、素子特性の劣化や素子破壊が生じる恐れがある（図２０の矢印部参照）。
これに対し、図１９に示すように、保護素子ＥＳＤを、デジタルパッド部ＤＰＤの中心線（Ｃ）に対して線対称に配置することにより、半導体装置の特性を向上させることができる。
なお、保護素子ＥＳＤは、デジタルパッド部ＤＰＤの中心線（Ｃ）に対してほぼ線対称に配置されていればよい。例えば、マスクずれなどを考慮し、デジタルパッド部ＤＰＤの中心線領域（中心線（Ｃ）からデジタルパッド部ＤＰＤの開口幅の±５％の領域）内に、保護素子ＥＳＤのｎ型半導体領域ＮＲ１の中心線（例えば、図１１のＡ−Ａ線とその中点において直交する線）が位置するように配置することが好ましい。
（実施の形態２）
実施の形態１においては、デジタルパッド部ＤＰＤの下部に、一つの保護素子ＥＳＤを配置した（図３参照）が、２つ以上の保護素子ＥＳＤを配置してもよい。
図２１は、本実施の形態の半導体装置（高周波増幅用チップ）の第１の構成を示す断面図であり、図２２は、本実施の形態の半導体装置（高周波増幅用チップ）の第１の構成を示す平面図である。図２１の断面図は、例えば、図２２のＡ−Ａ部に対応する。
図２１および図２２に示すように、デジタルパッド部ＤＰＤの下部に、２つの保護素子ＥＳＤを配置してもよい。保護素子ＥＳＤの配置数以外は、実施の形態１と同様である。
図２２に示すデジタルパッド部ＤＰＤ、即ち、第４層配線（アルミニウム膜）の露出領域は、例えば、Ｘ方向の幅（長さ）が、約１００μｍ、Ｙ方向の幅（長さ）が、約１００μｍの略矩形状である。これに対し、保護素子ＥＳＤの形成領域、例えば、保護素子ＥＳＤが形成される活性領域は、例えば、Ｘ方向の幅（長さ）が、約３０μｍ、Ｙ方向の幅（長さ）が、約７０μｍの略矩形状である（図１１参照）。
よって、図２２に示すように、デジタルパッド部ＤＰＤの下部に保護素子ＥＳＤを縦長に配置し、これらをＸ方向に２個並べて配置することが可能である。この場合、例えば、２つの保護素子ＥＳＤのｐ＋型半導体領域ＰＲ１をそれぞれデジタルパッド部ＤＰＤと接続することで、デジタルパッド部ＤＰＤと接地電位（ＧＮＤ）が印加される支持基板（半導体基板Ｓ）Ｓ１との間に、並列に２つの保護素子ＥＳＤが接続されることとなる。
このように、保護素子ＥＳＤの配置数を増やすことにより、半導体装置の静電耐圧をさらに向上させることができる。また、保護素子ＥＳＤをデジタルパッド部ＤＰＤの下部を避けて配置する場合と比較し、素子形成領域の小面積化を図ることができる。
さらに、図２１に示すように、２つの保護素子ＥＳＤを、デジタルパッド部ＤＰＤの中心線に対して線対称に配置することが好ましい。例えば、デジタルパッド部ＤＰＤの中心線の両側に２つの保護素子ＥＳＤ（保護素子ＥＳＤ上のプラグや配線も含む）をほぼ線対称に配置する。
例えば、マスクずれなどを考慮し、デジタルパッド部ＤＰＤの中心線領域（中心線からデジタルパッド部ＤＰＤの開口幅の±５％の領域）内に、２つの保護素子ＥＳＤのｐ＋型半導体領域ＰＲ２間の中心線（例えば、図２２のＡ−Ａ線とその中点において直交する線）が位置するように配置することが好ましい。
このように、２つの保護素子ＥＳＤを、デジタルパッド部ＤＰＤの中心線に対して線対称に配置することにより、ボンディングワイヤによる応力が２つの保護素子ＥＳＤに均一に加わる。よって、半導体装置の特性変動のばらつきを低減することができ、応力による素子破壊を低減することができる。
図２３は、本実施の形態の半導体装置（高周波増幅用チップ）の第２の構成を示す断面図であり、図２４は、本実施の形態の半導体装置（高周波増幅用チップ）の第２の構成を示す平面図である。図２３の断面図は、例えば、図２４のＡ−Ａ部に対応する。
図２３および図２４に示すように、デジタルパッド部ＤＰＤの下部に、３つの保護素子ＥＳＤを配置してもよい。保護素子ＥＳＤの配置数以外は、実施の形態１と同様である。
図２４に示すデジタルパッド部ＤＰＤ、即ち、第４層配線（アルミニウム膜）の露出領域は、例えば、Ｘ方向の幅（長さ）が、約１００μｍ、Ｙ方向の幅（長さ）が、約１００μｍの略矩形状である。これに対し、保護素子ＥＳＤの形成領域、保護素子ＥＳＤが形成される活性領域は、例えば、Ｘ方向の幅（長さ）が、約３０μｍ、Ｙ方向の幅（長さ）が、約７０μｍの略矩形状である（図１１参照）。
よって、図２３に示すように、デジタルパッド部ＤＰＤの下部に保護素子ＥＳＤを縦長に配置し、これらをＸ方向に３個並べて配置することが可能である。この場合、例えば、３つの保護素子ＥＳＤのｐ＋型半導体領域ＰＲ１をそれぞれデジタルパッド部ＤＰＤと接続することで、デジタルパッド部ＤＰＤと接地電位（ＧＮＤ）が印加される支持基板（半導体基板Ｓ）Ｓ１との間に、並列に３つの保護素子ＥＳＤが接続されることとなる。
このように、保護素子ＥＳＤの配置数を増やすことにより、半導体装置の静電耐圧をさらに向上させることができる。また、保護素子ＥＳＤをデジタルパッド部ＤＰＤの下部を避けて配置する場合と比較し、素子形成領域の小面積化を図ることができる。
さらに、図２３に示すように、３つの保護素子ＥＳＤを、デジタルパッド部ＤＰＤの中心線に対して線対称に配置することが好ましい。例えば、３つの保護素子ＥＳＤのうち中央の保護素子ＥＳＤを、デジタルパッド部ＤＰＤの中心線に対して線対称に配置する。
例えば、マスクずれなどを考慮し、デジタルパッド部ＤＰＤの中心線領域（中心線からデジタルパッド部ＤＰＤの開口幅の±５％の領域）内に、中央の保護素子ＥＳＤのｎ型半導体領域ＮＲ１の中心線（例えば、図２４のＡ−Ａ線とその中点において直交する線）が位置することが好ましい。
このように、３つの保護素子ＥＳＤを、デジタルパッド部ＤＰＤの中心線に対して線対称に配置することにより、ボンディングワイヤによる応力が３つの保護素子ＥＳＤに均一に加わる。よって、半導体装置の特性変動のばらつきを低減することができ、応力による素子破壊を低減することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
１Ａ 領域
Ｓ１ 半導体基板
２Ａ 領域
ＡＰＣ ＡＰＣ回路部
ＢＡＴＴ 電源回路部
ＣＨ 半導体チップ
ＣＮＴＬ 制御回路部
ＤＡ デジタル用ＭＯＳ形成領域
ＤＨ 検波部
ＤＬ 検波部
ＤＰＤ デジタルパッド部
ＤＰＤＡ デジタルパッド領域
ＥＳＤ 保護素子
Ｇ ゲート電極
ＧＯＸ ゲート酸化膜
ＨＡｍｐ 増幅部
ＩＬ１ 層間絶縁膜
ＩＬ２ 層間絶縁膜
ＩＬ３ 層間絶縁膜
ＩＬ４ 層間絶縁膜
ＬＡｍｐ 増幅部
Ｍ１ 第１層配線
Ｍ２ 第２層配線
Ｍ３ 第３層配線
Ｍ４ 第４層配線
ＮＭ 低濃度半導体領域
ＮＲ１ ｎ型半導体領域
ＮＲ２ ｎ型の高濃度半導体領域
Ｐ１ プラグ
Ｐ１ プラグ
Ｐ２ プラグ
Ｐ３ プラグ
Ｐ４ プラグ
ＰＡＳ パッシベーション膜
ＰＡＳａ 酸化シリコン膜
ＰＡＳｂ 窒化シリコン膜
ＰＤ パッド部
ＰＲ１ ｐ＋型半導体領域
ＰＲ２ ｐ＋型半導体領域
ＰＳ 型埋め込み層
ＲＦＰＤ ＲＦパッド部
ＲＦＰＤＡ ＲＦパッド領域
Ｓ 半導体基板
Ｓ１ 支持基板
Ｓ２ エピタキシャル層
ＳＩＬ シリサイド膜
ＳＴＩ 素子分離領域
ＳＷ サイドウォール
ＴＤ デジタル用ＭＯＳトランジスタ
ＴＲＦ ＲＦ用ＭＯＳトランジスタ
Ｗ ワイヤ

Claims (17)

  1. 第１信号が印加される第１パッドと、
    高周波信号である第２信号が印加される第２パッドと、
    前記第１パッドの下部に設けられた半導体素子と、を有し、
    前記第２パッドの下部には、前記半導体素子が設けられていない半導体装置。
  2. 前記半導体素子は、前記第１パッドと電気的に接続されている請求項１記載の半導体装置。
  3. 前記半導体素子は、ダイオードである請求項１記載の半導体装置。
  4. 前記ダイオードは、
    第１導電型の第１半導体領域と、
    前記第１半導体領域と接する第２導電型の第２半導体領域と、
    前記第２半導体領域と接する前記第１導電型の第３半導体領域と、
    を有する請求項３記載の半導体装置。
  5. 前記ダイオードは、前記第１パッドの中心線に対して線対称に配置されている請求項３記載の半導体装置。
  6. 前記第２パッドの下部には、絶縁膜よりなる素子分離領域が配置されている請求項１記載の半導体装置。
  7. 前記第２パッドには、高周波増幅用の回路を構成する第１トランジスタが接続されている請求項１記載の半導体装置。
  8. 前記第２パッドと前記第１トランジスタとの間には、ダミー配線が形成されていない請求項７記載の半導体装置。
  9. 前記第１パッドは、電源回路または制御回路に接続されている請求項１記載の半導体装置。
  10. 前記第１パッドは、前記電源回路または前記制御回路を構成する第２トランジスタが接続されている請求項９記載の半導体装置。
  11. 前記第１パッドと前記第２トランジスタとの間には、ダミー配線が形成されている請求項１０記載の半導体装置。
  12. 電源回路または制御回路を構成する第１トランジスタと電気的に接続される第１パッドと、
    高周波増幅用の回路を構成する第２トランジスタと電気的に接続される第２パッドと、
    前記第１パッドの下部に設けられ、前記第１パッドと電気的に接続されるＥＳＤ保護用の素子と、を有し、
    前記第２パッドの下部には、前記ＥＳＤ保護用の素子が設けられていない半導体装置。
  13. 前記ＥＳＤ保護用の素子は、ダイオードであり、
    第１導電型の第１半導体領域と、
    前記第１半導体領域と接する第２導電型の第２半導体領域と、
    前記第２半導体領域と接する前記第１導電型の第３半導体領域と、
    を有する請求項１２記載の半導体装置。
  14. 前記ダイオードは、前記第１パッドの中心線に対して線対称に配置されている請求項１３記載の半導体装置。
  15. 前記第２パッドの下部には、絶縁膜よりなる素子分離領域が配置されている請求項１２記載の半導体装置。
  16. 電源回路または制御回路を構成する第１トランジスタと電気的に接続される第１パッドと、
    高周波増幅用の回路を構成する第２トランジスタと電気的に接続される第２パッドと、
    前記第１パッドの下部に設けられ、前記第１パッドと電気的に接続されるＥＳＤ保護用の素子と、を有し、
    前記第２パッドの下部には、前記ＥＳＤ保護用の素子が設けられておらず、
    前記第２パッドの下部には、絶縁膜よりなる素子分離領域が設けられている半導体装置。
  17. 前記第１パッドと前記第１トランジスタとの間には、ダミー配線が形成され、
    前記第２パッドと前記第２トランジスタとの間には、ダミー配線が形成されていない請求項１６記載の半導体装置。
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