JP2000332198A - 半導体装置 - Google Patents

半導体装置

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Abstract

(57)【要約】 【課題】 高周波用半導体デバイスにおいて、グランド
用電極パッドをワイヤボンディングにより接地する場合
に、ワイヤボンディングのインダクタンス成分が無視で
きずに、基板抵抗へ高周波電流が流れることによって生
ずる電極雑音特性の劣化及び消費電力の増大を防止す
る。 【解決手段】 高周波デバイスの動作周波数において、
接地電極用パッドを接地するためのボンディングワイヤ
の持つインダクタンス成分Ｌb と共振するような容量Ｃ
1 を、当該インダクタンス成分Ｌb に直列に接続する。
この方法により、動作周波数において基板抵抗に高周波
信号が流れなくなるので、デバイスの雑音特性が向上
し、かつ消費電力を最小限に抑えることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に高周波用電子回路が集積化された半導体基板上に形
成されたグランド電極を、ボンディングワイヤを用いて
接地するように構成された半導体装置に関するものであ
る。
【０００２】
【従来の技術】高周波用デバイスでは、集積回路用基板
の抵抗に起因して生ずるノイズを減少させることによ
り、デバイス全体の雑音特性を向上させることが重要な
要素の一つとなっている。この目的のために、パッド電
極下に層間絶縁膜を挟んで低抵抗の、例えば、シリサイ
ド層を設けた構造が用いられている。
【０００３】例えば、文献“Bonding pad models for S
ilicon VLSI technologies and their effects on the
Noise Figure of RF NPNs.”（IEEE MTT-S digest, 199
4 ,pp.1179-1182）には、図１３（ａ）にその断面構造
を示すように、パッド電極１１５ａ下に層間絶縁膜１１
３を挟んでポリシリコンシリサイド層１０８を設けた構
造が開示されている。この構造によれば、ポリシリコン
シリサイド層１０８がボンディングワイヤ１１９により
直接接地されているため、シリコン基板１０１の抵抗に
より生ずるノイズの影響を無くすことができる。尚、１
２０はグランドを示している。
【０００４】しかしながら、このような方法では、図１
３（ｂ）の等価回路に示すように、周波数が大きくなっ
てきた場合に、ボンディングワイヤ１１９のインダクタ
ンスＬb のインピーダンスωLbが無視できなくなってく
るので、パッド電極１１５ａの寄生容量Ｃp を流れてく
る電流ｉp が、基板抵抗Ｒp 側にも流れるようになる。
電流ｉp の基板抵抗側に流れる電流の大きさの割合ｋ
（％）は、 ｋ＝１００×ωLb／（Ｒp 2 ＋（ωLb）2 ）(1/2) で表される。
【０００５】例えば、基板抵抗Ｒp ＝１５０Ω、周波数
ｆ＝５ＧＨｚ、インダクタンスＬb＝１０ｎＨの場合、
ｋの値は９０％にもなる。つまり、ほとんど基板抵抗Ｒ
p 側に電流が流れてしまうことになる。その結果、基板
抵抗Ｒp が発生するノイズにより、デバイス全体の雑音
特性が低下してしまうという問題点が生じてくる。ま
た、基板抵抗Ｒp による消費電力（＝Ｒｐ・（ｋ｜ｉｐ
｜／１００）2 ）が増加するため、デバイス全体の消
費電力も増大するという問題点が生じる。
【０００６】本発明はこの様な従来技術の問題点を解決
すべくなされたものであって、その目的とするところ
は、雑音特性の向上及び低消費電力化を図ることが可能
な半導体装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明によれば、電子回
路が集積化された半導体基板上に形成されたグランド電
極を、ボンディングワイヤを用いて接地するように構成
された半導体装置であって、前記ボンディングワイヤが
有するインダクタンス成分と直列に容量を設け、前記電
子回路の動作周波数において、前記容量と前記インタク
タンス成分とにより共振回路を構成するようにしたこと
を特徴とする半導体装置が得られる。
【０００８】また、前記容量に並列に第二のインダクタ
ンス成分を設け、前記電子回路の動作周波数において、
これ等容量及び第二のインダクタンス成分並びに前記イ
ンタクタンス成分により共振回路を構成するようにした
ことを特徴としている。
【０００９】また、前記容量は、前記半導体基板上にお
いて、下部電極、容量絶縁膜及び上部電極を形成するこ
とにより構成されていることを特徴とし、前記下部電極
は、前記半導体基板上の入力用パッド電極直下の基板表
面に形成された低抵抗層であることを特徴とする。
【００１０】そして、前記第二のインダクタンス成分と
なる配線層は、前記低抵抗層の直上に形成されているこ
とを特徴とする。また、前記第二のインダクタンス成分
となる配線層の直下の低抵抗層には、この第二のインダ
クタンス成分により生ずる渦電流の発生を抑止する抑止
手段が設けられており、前記抑止手段は、前記低抵抗層
に設けられた切込みであることを特徴とする。
【００１１】発明の作用を述べる。高周波デバイスの動
作周波数において、接地電極用パッドを接地するための
ボンディングワイヤの持つインダクタンス成分と共振す
るような容量、または容量とインダクタの並列回路を、
当該インダクタンス成分に直列に接続する。この方法に
よれば、動作周波数において基板抵抗に高周波信号が流
れなくなるので、デバイスの雑音特性が向上し、かつ消
費電力を最小限に抑えることができる。
【００１２】
【発明の実施の形態】以下に本発明の実施例について図
面を参照しつつ説明する。以下の実施例では、本発明を
ｎチャネル型のＭＯＳＦＥＴで構成される増幅器に適用
した場合を説明する。図１（ａ）〜（ｅ）は本発明の第
一の実施例の製造工程順の断面図である。先ず、ｐ型シ
リコン基板１上に素子分離酸化膜２を２００〜５００ｎ
ｍの厚さに選択的に形成する。このとき、パッド電極形
成予定領域１７には、素子分離酸化膜２を形成しないよ
うにする（図１（ａ））。ｐウェル３を形成した後、２
〜１０ｎｍのゲート酸化膜４、１００〜４００ｎｍのポ
リシリコンを順次成長させ、レジストマスクを用いてゲ
ート電極５を形成する。
【００１３】ゲート電極５においてサイドウォール６を
形成した後、ソース領域及びドレイン領域７をイオン注
入法により形成し、ＲＴＡ（ラピッドサーマルアニーリ
ング）法により、１０００〜１１００℃、１０〜６０秒
の条件で熱処理を加え、ソース領域及びドレイン領域７
を活性化させる（図１（ｂ））。次に、基板１の露出し
た領域に低抵抗層としてのシリサイド層８を形成する
（図１（ｃ））。
【００１４】その後、層間絶縁膜９を形成して、１００
〜３００ｎｍのポリシリコン膜を成長し、レジストマス
クを用いて容量の下部電極１０を形成する。次に、容量
絶縁膜となる絶縁膜１１を５〜５０ｎｍの厚さに成長し
た後、１００〜３００ｎｍのポリシリコン膜または金属
膜を成長させ、レジストマスクにより容量の上部電極１
２を形成する（図１（ｄ））。
【００１５】その後、８００〜１２００ｎｍの層間絶縁
膜１３を成長し、レジストマスクを用いて必要箇所にコ
ンタクトホール１４を形成する。コンタクトホール１４
にタングステン等の金属膜を埋め込んだ後、アルミ等の
金属膜１５を４００〜８００ｎｍの厚さに成長させ、レ
ジストマスクを用いて入力用パッド電極１５ａ、グラン
ド用パッド電極１５ｄ、インダクタ配線１５ｂ及び通常
の配線１５ｃを形成する（図１（ｅ））。グランド用パ
ッド電極１５ｄから図示せぬボンディングワイヤを介し
てグランド（図示せず）へ接地される。この図１（ｅ）
の断面構造を上からみた状態を図２の平面図に示す。図
２のＡ−Ａ’の断面図が図１（ｅ）に相当する。
【００１６】この様にして作成されたデバイスの等価回
路を図３に示す。容量Ｃ1 の値は、動作周波数ｆにおい
てボンディングワイヤのインダクタンスＬb と共振する
ように設定する。すなわち、 ｆ＝（１／２π）・｛１／（Ｌb ・Ｃ1 ）｝1/2 なる式を満足する様に、容量Ｃ1 の値を設定するのであ
る。
【００１７】本発明によれば、図３に示したように、動
作周波数ｆにおいて、Ｌb ，Ｃ1 を共振により短絡させ
るので、基板抵抗Ｒp に高周波電流が流れることはな
い。従って、基板抵抗Ｒp がノイズを発生することはな
い。このことを示す例として、動作周波数ｆ＝５ＧＨ
ｚ、基板抵抗Ｒp ＝１５０Ω、入力用パッド電極１５ａ
の寄生容量Ｃp ＝０．５ｐＦのときに、Ｃ1 ＝０．１ｐ
Ｆと設定し、ボンディングワイヤ１９のインダクタＬb
の値を５ｎＨから１５ｎＨまで変化させた場合の最小雑
音指数ＮＦmin の結果を、従来例の結果と併せて図４に
示す。
【００１８】図４において、Ｃ1 を除いた従来例の場合
（図４ｂ）、Ｌb の増大に伴いＮＦmin の値は増加して
しまう。一方、Ｃ1 を接続する本発明の場合、Ｌb が前
記の式を満たす１０ｎＨのときに，最小雑音指数ＮＦmi
n は極小値をとり（図４ａ）、この極小値は基板抵抗Ｒ
p を除去した場合のＮＦmin の値（図４ｃ）と一致す
る。また、ボンディングワイヤ１９のインダクタＬb の
値が約10％の範囲でばらついた場合にも、ＮＦmin の値
は１ｄＢ以下に抑えることができる。このように、デバ
イス全体の低雑音化を実現することができる。さらに、
基板抵抗Ｒp における消費電力がなくなるので、低消費
電力化も同時に実現することができる。
【００１９】本発明をｎチャネル型のＭＯＳＦＥＴで構
成される増幅器に適用した第二の実施例を以下に説明す
る。図５は本発明の第二の実施例を示す製造工程順の断
面図であり、図１と同等部分は同一符号にて示してい
る。先ず、ｐ型シリコン基板１上に、素子分離酸化膜２
を２００〜５００ｎｍの厚さに選択的に形成する。この
とき、パッド電極形成予定領域１７には素子分離酸化膜
２を形成しないようにする（図５（ａ））。
【００２０】そして、ｐウェル３を形成した後、２〜１
０ｎｍのゲート酸化膜４、１００〜４００ｎｍのポリシ
リコンを順次成長させ、レジストマスクを用いてゲート
電極５を形成する。このゲート電極５においてサイドウ
ォール６を形成した後、ソース領域、ドレイン領域７を
イオン注入法により形成し、ＲＴＡ（ラピッドサーマル
アニーリング）法により、１０００〜１１００℃、１０
〜６０秒の条件で熱処理を加え、ソース領域、ドレイン
領域７を活性化させる（図５（ｂ））。
【００２１】次に、基板１の露出した領域に低抵抗層で
あるシリサイド層８を形成する。このとき、パッド電極
形成予定領域１７にシリサイド層８が形成される（図５
（ｃ））。シリサイド層８は容量の下部電極８ａとして
兼用する。その後、５〜５０ｎｍの絶縁膜９を成長し、
１００〜３００ｎｍのポリシリコン膜または金属膜を成
長させて、レジストマスクにより容量の上部電極１２を
形成する（図５（ｄ））。
【００２２】その後、８００〜１２００ｎｍの層間絶縁
膜１３を成長し、レジストマスクを用いて必要箇所にコ
ンタクトホール１４を形成する。コンタクトホール１４
にタングステン等の金属膜を埋め込んだ後、アルミ等の
金属膜１５を４００〜８００ｎｍの厚さに成長させ、レ
ジストマスクを用いて入力用パッド電極１５ａ、グラン
ド用パッド電極１５ｄ及び通常の配線１５ｃを形成する
（図５（ｅ））。図５（ｅ）を上からみた状態を図６の
平面図に示しており、図６のＢ−Ｂ’の断面図が図５
（ｅ）に相当するものである。
【００２３】本実施例の等価回路も第一の実施例と同
様、図３のようになる。等価回路とデバイスの配置の関
係を図７に示している。本実施例によれば、第一の実施
例における効果が得られる他に、容量の下部電極８ａを
シリサイド層８と共用化しているため、第一の実施例に
比べてプロセス工程の削減が可能であるという利点があ
る。
【００２４】本発明をｎチャネル型のＭＯＳＦＥＴで構
成される増幅器に適用した第三の実施例を以下に説明す
る。図８は本発明の第三の実施例を示す製造工程順の断
面図であり、図１，５と同等部分は同一符号にて示して
いる。先ず、ｐ型シリコン基板１上に素子分離酸化膜２
を２００〜５００ｎｍの厚さに選択的に形成する。この
とき、パッド電極形成予定領域１７には素子分離酸化膜
２を形成しないようにする（図８（ａ））。
【００２５】ｐウェル３を形成した後、２〜１０ｎｍの
ゲート酸化膜４、１００〜４００ｎｍのポリシリコンを
順次成長させ、レジストマスクを用いてゲート電極５を
形成する。ゲート電極５においてサイドウォール６を形
成した後、ソース領域、ドレイン領域７をイオン注入法
により形成し、ＲＴＡ（ラピッドサーマルアニーリン
グ）法により、１０００〜１１００℃、１０〜６０秒の
条件で熱処理を加え、ソース領域、ドレイン領域７を活
性化させる（図８（ｂ））。
【００２６】次に、基板１の露出した領域にシリサイド
層８を形成する。このとき、パッド電極形成予定領域１
７にシリサイド８が形成される（図８（ｃ））。シリサ
イド層８は容量の下部電極８ａとして兼用する。その
後、５〜５０ｎｍの絶縁膜９を成長し、１００〜３００
ｎｍのポリシリコン膜または金属膜を成長させて、レジ
ストマスクにより容量の上部電極１２を形成する（図８
（ｄ））。
【００２７】その後、８００〜１２００ｎｍの層間絶縁
膜１３を成長し、レジストマスクを用いて必要箇所にコ
ンタクトホール１４を形成する。コンタクトホール１４
にタングステン等の金属膜を埋め込んだ後、アルミ等の
金属膜１５を４００〜８００ｎｍの厚さに成長させ、レ
ジストマスクを用いて入力用パッド電極１５ａ、グラン
ド用パッド電極１５ｄ、インダクタ配線１５ｂ及び通常
の配線１５ｃを形成する（図８（ｅ））。インダクタ配
線１５ｂはシリサイド層８ｂの直上に配置することによ
り基板１からシールドして、対基板容量を削減する。
【００２８】また、シリサイド層８ｂは、図１０のよう
に予め切り込み状の素子分離酸化膜領域１６を形成して
おくことにより、上部に位置しているインダクタ１５ｂ
により発生する渦電流の発生を抑制する。図８（ｅ）を
上からみた状態を図９の平面図に示す。Ｃ−Ｃ’の断面
図が図８（ｅ）に相当する。
【００２９】このようにして作成されたデバイスの等価
回路を図１１（ａ）に示し、等価回路とデバイスの配置
との関係を図１１（ｂ）に示す。インダクタンスＬ1 、
容量Ｃ1 の値は、動作周波数ｆにおいてボンディングワ
イヤ１９のインダクタンスＬb と共振するように設定す
る。すなわち、 ｆ＝（１／２π）・｛（Ｌb ＋Ｌ1 ）／（Ｃ1 ・Ｌb ・
Ｌ1 ）｝1/2 を満足する様に、設定する。
【００３０】本発明によれば、図１１（ａ）に示すよう
に、動作周波数においてＬb ，Ｌ1，Ｃ1 を共振により
短絡させるので、基板抵抗Ｒp に高周波電流が流れるこ
とはない。従って、基板抵抗Ｒp がノイズを発生するこ
とはない。このことを示す例として、動作周波数ｆ＝５
ＧＨｚ、基板抵抗Ｒp ＝１５０Ω、入力用パッド電極１
５ａの寄生容量Ｃp ＝０．５ｐＦのときに、（Ｌ１，Ｃ
１）＝（１ｎＨ，１．１ｐＦ）と設定し、ボンディング
ワイヤ１９のインダクタＬb の値を５ｎＨから１５ｎＨ
まで変化させた場合の最小雑音指数ＮＦmin の結果を、
従来例の結果と併せて図１２に示す。
【００３１】図１２において、Ｌ1 ，Ｃ1 を除いた従来
例の場合（図１２ｂ）、Ｌb の増大に伴いＮＦmin の値
は増加してしまう。一方、Ｌ1 ，Ｃ1 の並列回路を接続
する本発明の場合、Ｌb が前記の式を満たす１０ｎＨの
ときに最小雑音指数ＮＦminは極小値をとり（図１２
ａ）、この極小値は基板抵抗Ｒp を除去した場合のＮＦ
min の値（図１２ｃ）と一致する。また、ボンディング
ワイヤ１９のインダクタＬb の値が約５％の範囲でばら
ついた場合にも、ＮＦmin の値は１ｄＢ以下に抑えるこ
とができる。
【００３２】このように、デバイス全体の低雑音化を実
現することができる。さらに、基板抵抗Ｒp における消
費電力がなくなるので、低消費電力化も同時に実現する
ことができる。ここまでは、第一及び第二の実施例によ
り得られる効果と同様である。本実施例では、この他
に、Ｌb ，Ｌ1 ，Ｃ1 の共振回路がＤＣ（直流）におい
てショートになるため、図１１（ａ）のようにＭＯＳＦ
ＥＴ等のデバイスのグランド端子と共用化することがで
きるという利点がある。
【００３３】
【発明の効果】以上述べた様に、本発明によれば、基板
抵抗に対して等価的に並列に挿入されるボンディングワ
イヤの等価インダクタンスＬb を、それに直列に接続さ
れる容量Ｃ1 、または容量Ｃ1 と第二のインダクタ成分
Ｌ1 との並列回路によって、直列共振回路を構成させ、
この直列共振回路に高周波電流を流す様にしたので、基
板抵抗Ｒp へ高周波電流が流れることはなくなって、雑
音特性の向上及び消費電力の削減が可能となるという効
果がある。
【図面の簡単な説明】
【図１】本発明の第一実施例の製造工程順の断面図であ
る。
【図２】図１の製造工程で得られた平面図である。
【図３】本発明の第一実施例の等価回路図である。
【図４】本発明の第一実施例の効果を説明するための図
である。
【図５】本発明の第二実施例の製造工程順の断面図であ
る。
【図６】図５の製造工程で得られた平面図である。
【図７】本発明の第二実施例の等価回路とデバイスの配
置の関係を示す図である。
【図８】本発明の第三実施例の製造工程順の断面図であ
る。
【図９】図８の製造工程で得られた平面図である。
【図１０】本発明の第三実施例におけるシリサイド層の
一部構成を示す図である。
【図１１】（ａ）は本発明の第二実施例の等価回路、
（ｂ）はこの等価回路とデバイスの配置の関係を示す図
である。
【図１２】本発明の第三実施例の効果を説明するための
図である。
【図１３】従来技術を説明するための一例の断面図
（ａ）及び等価回路図（ｂ）である。
【符号の説明】
１ ｐ型シリコン基板 ２ 素子分離酸化膜 ３ ｐウェル ４ ゲート酸化膜 ５ ゲート電極 ６ サイドウォール絶縁膜 ７ ソース領域またはドレイン領域 ８ シリサイド層 ８ａ 容量下部電極（シリサイド層） ８ｂ インダクタＬ1 直下のシリサイド層 ９ 絶縁膜 １０ 容量下部電極 １１ 容量絶縁膜 １２ 容量上部電極 １３ 層間絶縁膜 １４ コンタクトホール １５ａ 入力パッド電極 １５ｂ インダクタ配線 １５ｃ 金属配線 １５ｄ グランドパッド電極 １６ 切り込み（素子分離酸化膜） １７ パッド電極形成領域 １８ 容量及びインダクタ形成領域 １９ ボンディングワイヤ

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 電子回路が集積化された半導体基板上に
    形成されたグランド電極を、ボンディングワイヤを用い
    て接地するように構成された半導体装置であって、前記
    ボンディングワイヤが有するインダクタンス成分と直列
    に容量を設け、前記電子回路の動作周波数において、前
    記容量と前記インタクタンス成分とにより共振回路を構
    成するようにしたことを特徴とする半導体装置。
  2. 【請求項２】 前記容量に並列に第二のインダクタンス
    成分を設け、前記電子回路の動作周波数において、これ
    等容量及び第二のインダクタンス成分並びに前記インタ
    クタンス成分により共振回路を構成するようにしたこと
    を特徴とする請求項１記載の半導体装置。
  3. 【請求項３】 前記容量は、前記半導体基板上におい
    て、下部電極、容量絶縁膜及び上部電極を形成すること
    により構成されていることを特徴とする請求項１または
    ２記載の半導体装置。
  4. 【請求項４】 前記下部電極は、前記半導体基板上の入
    力用パッド電極直下の基板表面に形成された低抵抗層で
    あることを特徴とする請求項３記載の半導体装置。
  5. 【請求項５】 前記第二のインダクタンス成分となる配
    線層は、前記低抵抗層の直上に形成されていることを特
    徴とする請求項４記載の半導体装置。
  6. 【請求項６】 前記第二のインダクタンス成分となる配
    線層の直下の低抵抗層には、この第二のインダクタンス
    成分により生ずる渦電流の発生を抑止する抑止手段が設
    けられていることを特徴とする請求項５記載の半導体装
    置。
  7. 【請求項７】 前記抑止手段は、前記低抵抗層に設けら
    れた切込みであることを特徴とする請求項６記載の半導
    体装置。
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