JP2001291863A

JP2001291863A - 半導体装置

Info

Publication number: JP2001291863A
Application number: JP2000106369A
Authority: JP
Inventors: Akihiko Furukawa; 彰彦古川; Kazuyuki Sugahara; 和之須賀原
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2000-04-07
Filing date: 2000-04-07
Publication date: 2001-10-19

Abstract

(57)【要約】【課題】シリコンを用いて熱雑音を低減した高周波用
小型ＭＯＳＦＥＴを提供する。【解決手段】このＭＯＳＦＥＴは、第１導電型シリコ
ン基板の主表面側に形成された素子分離領域３と、素子
分離領域の上に配される部分を有するゲート電極５と、
基板電位が与えられるシリコン基板よりも高濃度の第１
導電型不純物を含む第１の第１導電型不純物領域１１
と、素子分離領域の下の基板から第１の第１導電不純物
領域にいたる領域に設けられたシリコン基板よりも高濃
度の第１導電型不純物を含む第２の第１導電型不純物領
域６とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、より特定的にはシリコンを用いた高周波用の電界効
果型トランジスタ（ＦＥＴ:Field Effect Transistor)
に関するものである。

【０００２】

【従来の技術】携帯端末装置や無線ＬＡＮ(Local Area
Network)の送受信は、数ＧＨｚの周波数で行なわれる。
そのＧＨｚ帯用の半導体装置には、従来、ガリウム砒素
を用いたガリウム砒素・電界効果トランジスタ(ＦＥＴ:
Field Effect Transistor)、すなわちＭＥＳ（Metal Se
miconductor)ＦＥＴが用いられてきた。近年、素子の微
細化により、シリコンのＭＯＳ(Metal Oxide Semicondu
ctor)ＦＥＴの高周波特性が改善され、上記の携帯端末
装置等の分野に利用されつつある。上記のガリウム砒素
半導体装置とシリコン半導体装置との相違は、シリコン
基板が電気伝導性を有していることにある。この電気伝
導性のため、シリコン半導体装置では、高周波信号の損
失や熱雑音が発生する。

【０００３】次に、シリコン半導体装置のうちとくに素
子分離やＭＯＳＦＥＴに関係する構造について従来技術
を対比させて説明する。近年、シリコン集積回路の素子
分離には、トレンチ分離が用いられる。デジタル回路で
は、ＭＯＳＦＥＴの微細化および高集積化に伴い、素子
分離領域を狭くする必要があり、従来のＬＯＣＯＳ(Loc
al Oxidation of Silicon)分離からトレンチ分離に変更
されてきた。トレンチ分離は、シリコン基板に所定の幅
と所定の深さ、例えば深さ０．３μｍ程度の溝を形成
し、シリコン酸化膜等の絶縁膜を埋めこんだ構造を有し
ている。しかし、あまり素子分離領域の幅を狭くする
と、この素子分離領域を越えて、隣接して配置されてい
る素子間でパンチスルーが発生しやすくなる問題点があ
る。このパンチスルーを抑制するためには、ドレイン領
域から延びるてくる空乏層をトレンチ分離下に近づけな
いことが望ましい。この空乏層の接近防止のために、ト
レンチ分離下の不純物濃度を、シリコン基板における不
純物濃度よりも若干高くする必要が生じる。トレンチ分
離領域下のみの局所的なドーピングの手法は、これまで
数多く発表されている（例えば、特公平７−４８５１５
公報、特開平２−１５２２５２号公報）。

【０００４】次に、図６および図７を参照して、従来の
ＭＯＳＦＥＴにおける素子分離技術について説明する。
図６は、従来のＭＯＳＦＥＴの層間絶縁膜を形成する前
の段階における概略構成を示す平面図であり、また図７
は、図６の状態から層間絶縁膜および１層目配線層を形
成した段階におけるＣ−Ｃ’断面図である。まず、シリ
コン基板１０１にシリコン酸化膜、シリコン窒化膜等を
堆積する。次に、所定の幅で、シリコン窒化膜、シリコ
ン酸化膜をエッチングし、さらにシリコン基板での深さ
が０．３μｍとなるような溝（トレンチ）を形成する。

【０００５】次に、シリコン酸化膜を充填し、上記の窒
化膜を除去する。この酸化膜が充填されたものが素子分
離領域１０３、すなわちトレンチ分離部となる。次に、
第１導電型不純物ウエル１０４を形成するために、高エ
ネルギから低エネルギの範囲内で数種のエネルギにて、
ドーズ量換算で１０¹³/ｃｍ²以下程度の不純物をイオン
注入する。特に、深さ０．３μｍに相当する領域１０２
（トレンチ分離下部）は局所的に高濃度、例えば、１０
¹⁸/ｃｍ³とされる。トレンチ分離下部を、上記のように
高濃度にするのは、空乏層が延びてくるのを抑えるため
である。その後、ＭＯＳＦＥＴのゲート絶縁膜１０５お
よびゲート電極１０６を形成する。ゲート電極は、シリ
コン酸化膜上に乗り上げて位置する部分を有している。
次に、ゲート電極をマスクに、ＭＯＳＦＥＴのソース・
ドレインとなる高濃度の第２導電型不純物層１０７を形
成する。一方、素子分離領域を挟んで、トランジスタに
基板電位を与えるための高濃度の第１導電型不純物層１
０８を形成する。その後、層間絶縁膜１０９によって表
面を覆う。各ノードへの電位は、プラグ電極１１０およ
び一層目の金属配線１１１を介して供給される。ゲート
電極に接続するプラグ電極は、コンタクトホール開口時
のオーバーエッチングによる基板との短絡の危険性を避
けるために、通常、素子分離領域上に位置するゲート電
極の部分に対して形成される。

【０００６】上記の手順で作製されたＭＯＳＦＥＴを増
幅回路に用いる時、ゲート電極に高周波信号１１２を入
力し、増幅された高周波信号１１３を第２導電型不純物
領域１０７であるドレインから取り出すことができる。

【０００７】

【発明が解決しようとする課題】しかしながら、高周波
回路に使用されるＭＯＳＦＥＴでは、単なるデジタル回
路用の素子分離と異なる別の要件が必要となる。例え
ば、素子分離領域の上に乗り上げて位置しているゲート
電極は、素子分離領域の下の濃度１０¹⁷／ｃｍ³〜１０
¹⁸／ｃｍ³の第１導電型不純物領域との間でキャパシタ
を構成する。ゲート電極と上記不純物領域との間には素
子分離領域の絶縁膜が挟まれている。このキャパシタ
は、素子分離領域の下の不純物領域に接するウエル１０
４と直列に接続され、さらに基板電位の領域にまで接続
されている。このウエルの部分の基板抵抗で発生する熱
雑音は抵抗値が大きくなればなるほど大きくなる。この
熱雑音を低減するためには、上記の素子分離領域下の不
純物領域から接地電位に接続された領域にいたるまでの
経路の抵抗値を低くする必要がある。従来の半導体装置
の構造では、この基板抵抗は非常に大きい値であり、し
たがって、熱雑音も大きかった。上記の雑音について
は、シリコンを用いる場合の問題の一つとされていた。

【０００８】ＭＯＳＦＥＴに外部から混入する雑音を除
去するという観点から、高周波ＩＣ(Integrated Circui
t)回路用の外部信号を入力するパッドに一定の構造を持
たせたものが存在する（例えば、特開平１１-２９７９
３７号公報）。この一定の構造においては、シリコン基
板上に絶縁層が形成され、次いで導電型ポリシリコンが
積層され、その上に層間絶縁膜が形成され、さらにこの
層間絶縁膜の上に金属のパッドが形成される。上記の導
電型ポリシリコンは接地電位ＧＮＤとされる。この理由
は、信号線に重畳したノイズ成分をパッドとポリシリコ
ンとで構成されるキャパシタを介してバイパスしアース
に落とすためである。しかしながら、上記構造はあくま
でシリコン基板の上に形成されており、素子分離領域と
は関係ない部分での雑音除去が対象とされている。

【０００９】本発明で対象となる構造では、素子分離領
域に乗り上げたゲート電極と素子分離領域の下の基板と
の間で形成されるキャパシタＣと、素子分離領域下の基
板と接地電位までの基板抵抗Ｒとにより直列ＲＣ回路が
形成される。この直列ＲＣ回路の基板抵抗Ｒの部分で発
生した熱雑音成分がキャパシタＣを介してゲートに印加
され、ＭＯＳＦＥＴのゲート雑音が大きくなる。このた
め、ゲート雑音を低減し、かつ小型化が容易なＭＯＳＦ
ＥＴに対する要望が強くなされている。

【００１０】本発明は、シリコンを用いた素子であっ
て、ゲート雑音を低減した半導体装置、特にゲート雑音
を低減したＭＯＳＦＥＴを提供することを目的とする。

【００１１】

【課題を解決するための手段】本発明の第１の局面の半
導体装置は、第１導電型半導体基板の主表面側に設けら
れた絶縁膜を有する素子分離領域と、半導体基板の主表
面の上に形成され、素子分離領域の上に配される部分を
有する導電配線と、半導体基板への基板電位が印加され
る半導体基板の主表面に形成された第１の第１導電型不
純物領域と、素子分離領域の底部から第１の第１導電型
不純物領域にいたる領域に設けられた、第１導電型不純
物を半導体基板よりも高濃度に含む第２の第１導電型不
純物領域とを備える（請求項１）。

【００１２】この素子分離領域の底部から基板電位が印
加される第１の不純物領域にいたる第２の不純物領域の
ために、上記の容量−抵抗直列接続の抵抗値を大きく下
げることができ、熱雑音を低減することができる。この
結果、例えば、半導体としてシリコンを用いて通常のＭ
ＯＳＦＥＴを製造する製造工程に大きな変更を加えるこ
となく高周波用ＭＯＳＦＥＴを製造することが可能とな
る。上記第２の第１導電型不純物領域は、特定の素子分
離領域の側部、または素子分離領域の側部と当該素子分
離領域とを含む領域、のみが開口されたマスクを用い
て、高濃度の第１導電型不純物を注入することによって
形成される。この第１導電型不純物の注入量は、例えば
ドーズ量換算で１０¹⁴〜１０¹⁵/ｃｍ²程度以上とする。
これに対して、半導体基板への第１導電型不純物の注入
量は、例えばドーズ量換算で１０¹³/ｃｍ²程度とする。

【００１３】上記第１の局面の半導体装置では、素子分
離領域の下の基板に、第１導電型不純物を半導体基板よ
りも高濃度に含む、第３の第１導電型不純物領域がさら
に形成されている（請求項２）。

【００１４】この素子分離領域の下の第３の不純物領域
により、ＭＯＳＦＥＴを微細化して素子分離領域を狭く
してもパンチスルーを抑止でき、さらに上記容量部から
基板電位にいたる領域の電気抵抗をさらに低減できる。
このため雑音を低減した小型の高周波用増幅器として用
いることが可能となる。上記素子分離領域の下の第１導
電型不純物領域は、例えば、特定の素子分離領域の一部
が開口されたマスクを用いて、深さ約０．３μｍ程度の
ところに、例えばドーズ量換算１０¹⁴〜１０¹⁵/ｃｍ²程
度、第１導電型不純物を導入することによって形成する
ことができる。一方、通常、設けられるパンチスルー防
止の第１導電型不純物領域は、例えばドーズ量換算１０
¹²〜１０¹³/ｃｍ²程度でイオン注入される。

【００１５】上記第１の局面の半導体装置では、第２の
第１導電型不純物領域は、第１の第１導電型不純物領域
および第３の第１導電型不純物領域の少なくとも一方の
領域と接する部分を有していてもよい。この結果、上記
の経路の電気抵抗を大幅に低減することができ、この結
果、高周波の雑音を低減することが可能となる。

【００１６】本発明の第２の局面の半導体装置は、第１
導電型半導体基板の表（おもて）面側に設けられた絶縁
膜を有する素子分離領域と、半導体基板の表面の上に形
成され、素子分離領域の上に配される部分を有する導電
配線と、半導体基板への基板電位が印加される不純物領
域であって、半導体基板の裏面に設けられた半導体基板
よりも第１導電型不純物を高濃度に含む第１の第１導電
型不純物領域と、素子分離領域の底部から第１の第１導
電型不純物領域にいたる領域に設けられた、半導体基板
よりも第１導電型不純物を高濃度に含む第２の第１導電
型不純物領域とを備える（請求項３）。

【００１７】この構成により、Ｃ-Ｒ直列回路が簡明な
ものとなり、抵抗Ｒを大幅に低下させることができる。
このため、高周波雑音を従来よりも大幅に低減すること
ができ、小型高周波増幅素子として性能アップを得るこ
とが可能となる。この結果、シリコンを用いた高周波増
幅用素子を従来のＦＥＴ製造プロセスを用いて製造する
ことができ、携帯端末等用に高性能の小型素子を安価に
供給することが可能となる。上記容量部から基板電位に
いたる領域に形成される第２の第１導電型不純物領域
は、特定の素子分離領域のみが開口されたマスクを用い
て、高濃度の第１導電型不純物を、例えばドーズ量換算
１０¹⁴〜１０¹⁵/ｃｍ²程度注入することによって形成さ
れる。

【００１８】上記第１および第２の局面の半導体装置で
は、半導体基板がシリコン基板であり、導電配線がゲー
ト電極である（請求項４）。

【００１９】上記構成により、従来、GaAsが用いられて
いた高周波用のトランジスタをシリコンを用いたＦＥＴ
とすることができる。高周波用にシリコンを用いた場合
の弱点である雑音を上記Ｃ-Ｒ回路におけるＲの低減に
より低下させ、安価で高品質の高周波用ＦＥＴを大量に
供給することができる。

【００２０】上記第２の局面の半導体装置では、半導体
基板は、シリコン基板と当該シリコン基板の上に形成さ
れたシリコンエピタキシャル膜とからなり、裏面側の第
１の第１導電型不純物領域はシリコン基板に形成され、
素子分離領域は、シリコンエピタキシャル膜内に位置し
ている（請求項５）。

【００２１】上記の構成により、裏面のシリコン基板を
基板電位を印加する領域として用いることができ、簡明
な回路を形成することができ、歩留り向上を得ることが
できる。

【００２２】

【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。

【００２３】（実施の形態１）図１は本実施の形態１の
ＭＯＳＦＥＴにおいて、層間絶縁膜を形成する前の段階
の大略構成を示す平面図である。また、図２は、図１の
状態から層間絶縁膜と第１層目配線層を形成した段階の
図１におけるＡ-Ａ’断面図である。図３は、図２と同
様の段階における図１におけるＢ−Ｂ’断面図である。
また、図４は、図１のＭＯＳ型トランジスタの構造を簡
略化した回路図である。図１〜図４を用いて、実施の形
態１におけるＭＯＳＦＥＴについて説明する。

【００２４】まず、図１および図２に示すように、シリ
コン基板１にシリコン酸化膜、シリコン窒化膜等を堆積
し、シリコン基板での深さ０．３μｍ〜１．０μｍ程度
となる溝を形成する。次に、シリコン酸化膜を充填し、
上記の窒化膜を除去すると、酸化膜が充填された素子分
離領域３が形成される。さらに、シリコン基板に数種の
イオン注入エネルギにて第１導電型不純物を低濃度で注
入し、ウエル４を形成する。特に、素子分離底部に１０
¹³〜１０¹⁴/ｃｍ²程度の中濃度〜高濃度の第３の第１導
電型不純物層２が形成される。この素子分離底部におけ
る不純物濃度は、特に高くする必要はなく、従来例と同
じであってもよい。基板表面から深さ方向への不純物濃
度の分布において、最表面を含めて複数の濃度ピークが
ある。しかし、その各々のピークについての説明および
図示は省略し、本発明に関係ある不純物領域（濃度ピー
ク）についてのみ図示し、説明する。

【００２５】素子分離領域上のＭＯＳＦＥＴのゲート電
極５を形成する領域と、シリコン基板の電位を与えるた
めの活性領域の一部が開口されたマスクを用いて、第１
導電型不純物をドーズ量換算で１０¹⁴〜１０¹⁵/ｃｍ²程
度イオン注入する。なお、上記活性領域とは、最表面が
シリコンである箇所をさす。図２に示されるような、素
子分離領域のある特定の側壁部と下部のシリコン基板と
にわたる領域に高密度な第２の第１導電型不純物層６が
形成される。

【００２６】次に、シリコン基板の主表面に、ゲート絶
縁膜７およびゲート電極５を形成する。図１および図２
に示すように、ゲート電極の一部はシリコン酸化膜の上
に乗り上げている。この乗り上げは、ゲート電極を配線
として用いるためや、上層金属配線８との接続用のプラ
グ電極９の形成の際のリスクを小さくするために素子分
離領域上で行なうことが望ましいからである。この接続
が容易になるように、素子分離領域上のゲート電極は、
通常、平面的に見て最小ルール以上の比較的大きな面積
を有している。このため、乗り上げたゲート電極とシリ
コン基板との間で形成されるキャパシタの値は大きなも
のとなってしまう。

【００２７】次に、上記ゲート電極をマスクとして、Ｍ
ＯＳＦＥＴのドレイン・ソース領域となる高濃度の第２
導電型不純物層１０を形成する。図１および図３に、ソ
ース・ドレイン領域とゲート電極５の位置関係を示す図
を示す。一方、このＭＯＳＦＥＴに基板電位を与えるた
めに、すなわちウエル電位を固定するために、高濃度の
第１の第１導電型不純物層１１を形成する。第１導電型
不純物層２，６，１１によって構成される高濃度の不純
物層により、素子分離領域の下部から基板電位領域１１
にいたるまでの基板抵抗を小さくすることができる。

【００２８】この後、層間絶縁膜１２により表面を覆
う。ゲート、ソース、ドレイン、ウエルの各領域への電
位は、プラグ電極、１層目の金属配線８、また図示して
いない上層の金属配線を通じて供給される。また、ウエ
ル領域４には不純物層１１を介して接地電位ＧＮＤが与
えられる。

【００２９】次に、動作について説明する。ＭＯＳＦＥ
Ｔは、ある一定のＤＣゲートバイアスの値、例えば１．
０Ｖおよびドレインバイアス１．８Ｖの条件下で、ゲー
トに高周波信号１３が入力されたとき、増幅された高周
波信号１４をドレインに出力する。図４において、信号
入力線に対して、素子分離領域上のゲート電極と素子分
離領域下の基板とで形成されるキャパシタ１５と、その
キャパシタに直列に接続される素子分離領域下の基板か
ら接地電位領域にいたる間の基板抵抗１６が存在する。
前述したように、上記の基板抵抗１６は、第１導電型不
純物層２，６，１１により小さな値とされるので、この
基板抵抗によって発せられる熱雑音も小さくされる。な
お、この熱雑音は、活性領域上のゲート電極の抵抗１７
を経由してＭＯＳＦＥＴ１８に入力されるので、この熱
雑音が小さいことは、ＭＯＳＦＥＴにとって長所とな
る。また、本実施の形態における上記の第１導電型不純
物領域２，６，１１を有する構造とともに、従来技術で
取り上げたような、予め信号に重畳されたノイズも前記
キャパシタンスを介して接地電位にバイパスすることが
できる可能性を有する。

【００３０】上記実施の形態１に示すように、上記トレ
ンチ幅を狭くして小型化をはかったＭＯＳＦＥＴは、シ
リコンを用いて熱雑音を大幅に低減することができる。
また、このＭＯＳＦＥＴは従来の製造装置を用いて、従
来のプロセスに大幅に変更を加えることなく製造するこ
とができる。このため、携帯用端末等に安定した性能の
高周波増幅用素子を安価に提供することが可能となる。

【００３１】（実施の形態２）図５は、実施の形態２に
おけるＭＯＳＦＥＴの概略構成を示す断面図である。図
５において、ウエル４への電位の供給は、シリコン基板
の裏面から行なっている。この場合のシリコン基板は、
例えば、シリコン基板とそのシリコン基板の上に形成さ
れたシリコンエピタキシャル膜とから構成されることが
望ましい。図５に示すように、シリコン基板１９は、中
〜高濃度の第１の第１導電型不純物層を有し、抵抗率約
１０ｍΩ以下を有する。また、そのシリコン基板の上に
形成したエピタキシャル膜２０は、数ミクロンの厚さ
で、低濃度の第１導電型不純物層を有する。素子分離領
域の下から裏面のシリコン基板にいたる第２の第１導電
型不純物領域は、実施の形態１における第１導電型不純
物層２を形成する段階、またはシリコン基板に溝を形成
した段階において、特定の素子分離領域のみが開口され
たマスクを用いて形成するのがよい。このマスクを用い
て、素子分離領域下のウエルから下地基板までの領域
に、イオン注入により第２の第１導電型不純物領域２１
を形成する。この第２の第１導電型不純物濃度は、例え
ば、ドーズ量換算で１０¹⁴〜１０¹⁵/ｃｍ²程度とする。

【００３２】この不純物領域の配置や形状は非常に簡明
であり、このため、素子分離領域下からシリコン基板裏
面までの基板抵抗を確実にかつ大幅に低減することがで
きる。このため、シリコンを用いて、高周波増幅装置に
おける雑音を低減した上で簡明な回路配線を実現するこ
とができる。

【００３３】上記の構造により、シリコンを用い、素子
分離領域を狭くして微細化を図り、基板電位供給配線を
簡素化した上で、雑音の小さい高周波用ＭＯＳＦＥＴを
得ることが可能となる。

【００３４】上記において、本発明の実施の形態につい
て説明を行なったが、上記に開示された本発明の実施の
形態は、あくまで例示であって、本発明の範囲はこれら
発明の実施の形態に限定されない。本発明の範囲は、特
許請求の範囲の記載によって示され、さらに特許請求の
範囲の記載と均等の意味および範囲内でのすべての変更
を含む。

【００３５】

【発明の効果】本発明により、シリコンを用いて雑音を
大幅に低減することができる高周波用小型ＭＯＳＦＥＴ
を提供することができる。このＭＯＳＦＥＴは従来の製
造装置を用いて、従来のプロセスに大幅に変更を加える
ことなく製造することができる。このため、携帯用端末
等に安定した性能の高周波増幅用素子を安価、大量に提
供することが可能となる。

【図面の簡単な説明】

【図１】本発明の実施の形態１におけるＭＯＳＦＥＴ
の構成を示す、層間絶縁膜を形成する前の段階の模式的
な平面図である。

【図２】図１の状態に層間絶縁膜および１層目メタル
層を形成した段階の図１におけるＡ-Ａ’断面図であ
る。

【図３】図１の状態に層間絶縁膜および１層目メタル
層を形成した段階の図１におけるＢ-Ｂ’断面図であ
る。

【図４】実施の形態１におけるＭＯＳＦＥＴの構造を
説明するための簡略化された等価回路図である。

【図５】本発明の実施の形態２におけるＭＯＳＦＥＴ
の構成を示す断面図である。

【図６】従来のＭＯＳＦＥＴの構成を示す、層間絶縁
膜を形成する前の段階の模式的な平面図である。

【図７】図６の状態に層間絶縁膜および１層目メタ
ル層を形成した段階の図６におけるＣ-Ｃ’断面図であ
る。

【符号の説明】

１シリコン基板、２第３の第１導電型不純物領域、
３素子分離領域、４ウエル（低濃度の第１導電型不純
物領域）、５ゲート電極、６第２の第１導電型不純
物領域、７ゲート絶縁膜、８１層目メタル層、９
プラグ電極、１０第２導電型不純物領域（ソースドレ
イン領域）、１１基板電位領域（第１の第１導電型不
純物領域）、１２層間絶縁膜、１３入力ＲＦ信号、
１４出力ＲＦ信号、１５ゲート電極と素子分離領域下
の不純物領域とで形成される容量、１６素子分離領域
下から接地電位までの基板抵抗、１７ゲート電極の抵
抗、１８ＭＯＳＦＥＴ、１９シリコン基板（第１の
第１導電型不純物領域＝基板電位領域）、２０シリコ
ンエピタキシャル膜、２１第２の第１導電型不純物領
域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/08 ３３１Ｈ０１Ｌ 27/08 １０２ＤＦターム(参考） 5F032 AA34 BB08 CA03 CA14 CA17 5F040 DA03 DB01 DB09 DB10 DC01 EC07 EC21 EK02 EK03 EK05 FC05 FC10 5F048 AA00 AA04 AB06 AC10 BA03 BA06 BA12 BB02 BG14

Claims

【特許請求の範囲】

【請求項１】第１導電型半導体基板の主表面側に設け
られた絶縁膜を有する素子分離領域と、前記半導体基板の主表面の上に形成され、前記素子分離
領域の上に配される部分を有する導電配線と、前記半導体基板への基板電位が印加される前記半導体基
板の主表面に形成された第１の第１導電型不純物領域
と、前記素子分離領域の底部から前記第１の第１導電型不純
物領域にいたる領域に設けられた、第１導電型不純物を
前記半導体基板よりも高濃度に含む第２の第１導電型不
純物領域とを備える、半導体装置。
【請求項２】前記素子分離領域の下の基板に、第１導
電型不純物を前記半導体基板よりも高濃度に含む、第３
の第１導電型不純物領域がさらに形成されている、請求
項１に記載の半導体装置。
【請求項３】第１導電型半導体基板の表（おもて）面
側に設けられた絶縁膜を有する素子分離領域と、前記半導体基板の表面の上に形成され、前記素子分離領
域の上に配される部分を有する導電配線と、前記半導体基板への基板電位が印加される不純物領域で
あって、前記半導体基板の裏面に設けられた前記半導体
基板よりも第１導電型不純物を高濃度に含む第１の第１
導電型不純物領域と、前記素子分離領域の底部から前記第１の第１導電型不純
物領域にいたる領域に設けられた、前記半導体基板より
も第１導電型不純物を高濃度に含む第２の第１導電型不
純物領域とを備える、半導体装置。
【請求項４】前記半導体基板がシリコン基板であり、
前記導電配線がゲート電極である、請求項１〜３のいず
れかに記載の半導体装置。
【請求項５】前記半導体基板は、シリコン基板と当該
シリコン基板の上に形成されたシリコンエピタキシャル
膜とからなり、前記裏面側の第１の第１導電型不純物領
域は前記シリコン基板に形成され、前記素子分離領域
は、前記シリコンエピタキシャル膜内に位置する、請求
項３または４に記載の半導体装置。