JP3251401B2

JP3251401B2 - 半導体装置

Info

Publication number: JP3251401B2
Application number: JP26892993A
Authority: JP
Inventors: 裕米田; 康邦山根; 裕石井
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1993-10-27
Filing date: 1993-10-27
Publication date: 2002-01-28
Anticipated expiration: 2017-01-28
Also published as: JPH07120788A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、液晶表示装置等の画像
表示装置、イメージスキャナ等の情報入力装置、センサ
等の情報出力装置、イメージセンサ等の情報入出力装
置、メモリ等の情報蓄積装置、データドライバや走査ド
ライバ等の情報の伝送と蓄積とを制御する装置等として
供される半導体装置に関するものである。

【０００２】

【従来の技術】アクティブマトリクス型画像表示装置で
は、ガラス基板上に、多数のデータ信号線と、データ信
号線と直交する多数の走査信号線とが形成されると共
に、これらの信号線の各交点近傍に薄膜トランジスタ
（Thin Film Transistor：ＴＦＴ）等の半導体アクティ
ブ素子がマトリクス状に形成されて画素部が構成されて
いる。

【０００３】上記画素部のデータ信号線は、映像信号に
代表される表示用データ信号をサンプリングすると共
に、サンプリングした表示用データ信号をデータ信号線
に転送するデータドライバに接続されている。一方、上
記走査信号線は、走査信号を出力する走査ドライバに接
続されている。

【０００４】上記データドライバや走査ドライバと、画
素部が形成された基板との接続は、液晶表示装置を例に
とると、一般的には、ＴＡＢ（tape automated bondin
g）という手法により、フレキシブルテープ（フレキシ
ブル基板）にドライバＬＳＩ（large scale integratio
n)をギャングボンディングし、フレキシブルテープと液
晶パネルを構成するガラス基板とを、例えば熱圧着する
ことにより行われている。

【０００５】しかしながら、近年、液晶表示装置の高精
細化に伴い画素ピッチが狭くなり、前述したＴＡＢの接
続限界ピッチ以下のものが要求され、いわゆるＣＯＧ
（chipon glass)と呼称される、液晶表示装置のガラス
基板上にドライバＬＳＩを直接実装する手法が実用化さ
れ始めている。

【０００６】さらには、従来のアモルファスシリコン
（以下、ａ−Ｓｉと略記する）ＴＦＴよりも遙かに高い
キャリア移動度を有する、例えばポリシリコン（以下、
ｐ−Ｓｉと略記する）ＴＦＴを用いて、ガラス基板上に
画素部のみならずドライバ部も一体化してモノリシック
に形成する動きもある。

【０００７】

【発明が解決しようとする課題】ところで、前述のよう
に、ドライバをガラス基板上に、直接実装（ＣＯＧ）あ
るいはモノリシックに形成する場合、ガラス基板上に、
外部電源から該ドライバに電力を供給するための電源線
や、データを転送するための信号線を配線する必要があ
る。

【０００８】この配線材としてａ−Ｓi ＴＦＴ−ＬＣＤ
（liquid crystal display) において用いられているタ
ンタル（Ｔａ）あるいは窒化タンタル（ＴａＮｘ）（比
抵抗：ρ＝２５〜３０μΩ・ｃｍ）を例にとると、同配
線材を用いて配線した場合、配線幅を１００μｍ、膜厚
を３０００Åとすると、その配線抵抗は１ｃｍ当たり１
００Ω・ｃｍ^-1となる。例えば、対角２５ｃｍクラスの
画像表示装置の場合、該装置の横方向（水平方向）の端
から端まで配線したとすると、配線長が約２０ｃｍとな
り、前述の配線幅および膜厚で同配線材を配線すると、
総配線抵抗は約２ｋΩ、対角１３ｃｍクラスの場合でも
約１ｋΩとなる。

【０００９】この配線を電源線として使用すると、例え
ば、図２６に示すように、電源入力端からの距離が遠く
なるに連れて電源から供給される電圧が低下するという
現象が起こる。仮に電源電流を１ｍＡとしても、約２ｋ
Ωの電源線を通過すると、電源から供給された電圧は約
２Ｖも低下する。このような電圧低下は、回路の不動
作、信号レベルの変動等を初めとする不正規動作を引き
起こすことになる。

【００１０】これを改善する１つの手段として、配線材
としてアルミニウム（Ａｌ）あるいはアルミニウム合金
（Ａｌ−Ｓｉ）を用いることが考えられる。例えば、比
抵抗ρ＝0.６μΩ・ｃｍのＡｌ−Ｓｉを配線材として使
用し、前述の配線幅および膜厚で同配線材を配線する
と、配線抵抗は、ＴａあるいはＴａＮｘを使用したとき
の１／５０程度となり、例えば、対角２５ｃｍクラスの
画像表示装置に適用された場合の総配線抵抗は約４０
Ω、対角１３ｃｍクラスにおいては約２０Ωとなる。こ
の場合、前述と同様の負荷条件（電源電流１ｍＡ）を考
えた場合、対角２５ｃｍクラスにおける配線材による電
圧降下を約４０ｍＶとすることができる。

【００１１】しかしながら、実際、電源電流が先に仮定
した様に１ｍＡで一定であるケースはまれであり、電源
線に連なるトランジスタ等の各能動素子のＯＮ／ＯＦＦ
によって電源電流が高周波で変動し、電源線のある点に
おいては、例えば、図２７に示すように、高周波で変動
する電圧波形を示す。このような場合、電圧変動に対す
る表示用データ信号レベルの変動が１対１の系を考える
と、画面上のある点において、電圧変動が最大のときと
最小のときとでは、例えば明るさが大きく変わるという
ことになる。これは、ＯＮ／ＯＦＦする能動素子数が多
い程、また、電源線のインピーダンスが高い程、この傾
向は顕著となる。

【００１２】また、ここでは表示用データ信号を例にと
って説明しているが、電源電圧の変動、換言するならば
電源線に発生する高周波ノイズは、表示用データ信号の
みならず、例えばクロック信号等の他の信号にも影響を
与え、さらには、信号の電圧レベル変動のみならず他の
要素、例えば回路の応答時間（動作速度）や誤動作等に
も多大な影響を及ぼすことは言うまでもない。

【００１３】尚、高周波ノイズの低減を目的として、従
来では、図２８に示すように、画素部や電源線５１等が
形成された表示基板５２の外部、例えばフレキシブル基
板５３上にコンデンサ５４を実装し、該コンデンサ５４
と電源線５１と接続する方法が用いられている。しかし
ながら、この方法は、表示基板５２の外部で発生した高
周波ノイズを低減するものであり、電源線５１に連なる
各能動素子のＯＮ／ＯＦＦによる電流変動によって発生
する電圧変動を初めとする、表示基板５２内で発生する
高周波ノイズの低減に対しては不十分であるといわざる
を得ない。

【００１４】本発明は、上記に鑑みなされたものであ
り、その目的は、簡単な構成で、半導体能動素子や電源
線が設けられている基板内の電源線に発生する高周波的
なノイズを低減することができ、信号レベルの変動、誤
動作、信号遅延等の回路の不正規動作の発生を従来より
も大幅に低減することができる半導体装置を提供するこ
とにある。

【００１５】

【課題を解決するための手段】請求項１の発明に係る半
導体装置は、基板上に、半導体能動素子と、該半導体能
動素子に電源電力を供給するための電源線とが設けられ
ているものであって、上記の課題を解決するために、以
下の手段が講じられていることを特徴とするものであ
る。

【００１６】即ち、上記半導体装置は、少なくともその
一部分が上記電源線と対向するように配された基準電位
の容量形成用電極と、対向配置されている電源線と容量
形成用電極との間に配された容量形成用誘電体とを備え
ており、上記半導体能動素子は、上記基板上に実装され
ている半導体チップ内に設けられており、この半導体チ
ップが、チップ基板と、上記チップ基板上に形成された
上記半導体能動素子と、上記チップ基板上に配線され、
上記半導体能動素子に電力を供給するための電力供給線
と、少なくともその一部分が上記電力供給線と対向する
ように配された基準電位の第２容量形成用電極と、対向
配置されている電力供給線と第２容量形成用電極との間
に配された第２容量形成用誘電体とを備えている。

【００１７】請求項２の発明に係る半導体装置は、複数
の基板を有し、それらの中の少なくとも一つの基板上
に、半導体能動素子と、該半導体能動素子に電源電力を
供給するための電源線とが設けられているものであっ
て、上記の課題を解決するために、以下の手段が講じら
れていることを特徴とするものである。

【００１８】即ち、上記電源線が設けられている基板と
対向して配されている基板上に、基準電位の容量形成用
電極が、少なくともその一部分が上記電源線と対向する
ように配されていると共に、対向配置されている電源線
と容量形成用電極との間に、容量形成用誘電体が配され
ている。

【００１９】請求項３の発明に係る半導体装置は、上記
請求項２の発明の構成において、上記電源線が設けられ
ている基板と上記容量形成用電極が設けられている基板
との間に液晶が配され、上記容量形成用誘電体が液晶で
あることを特徴とするものである。

【００２０】請求項４の発明に係る半導体装置は、上記
請求項３の発明の構成において、表示に用いられる液晶
と上記容量形成用誘電体として用いられる液晶とが、隔
壁部材によって分離されていることを特徴とするもので
ある。

【００２１】請求項５の発明に係る半導体装置は、上記
請求項２の発明の構成において、上記容量形成用誘電体
が、電源線が設けられている基板と上記容量形成用電極
が設けられている基板との間を密閉するためのシール部
材であることを特徴とするものである。

【００２２】請求項６の発明に係る半導体装置は、上記
請求項２ないし５のいずれか１つの発明の構成におい
て、上記半導体能動素子が、電源線が設けられている基
板上にモノリシックに形成されていることを特徴とする
ものである。

【００２３】請求項７の発明に係る半導体装置は、上記
請求項２ないし５のいずれか１つの発明の構成におい
て、上記半導体能動素子は、半導体チップ内に設けられ
ており、該半導体チップが、電源線が設けられている基
板上に実装されていることを特徴とするものである。

【００２４】請求項８の発明に係る半導体装置は、上記
請求項７の発明の構成において、上記半導体チップが、
チップ基板と、上記チップ基板上に形成された上記半導
体能動素子と、上記チップ基板上に配線され、上記半導
体能動素子に電力を供給するための電力供給線と、少な
くともその一部分が上記電力供給線と対向するように配
された基準電位の第２容量形成用電極と、対向配置され
ている電力供給線と第２容量形成用電極との間に配され
た第２容量形成用誘電体とを備えていることを特徴とす
るものである。

【００２５】請求項９の発明に係る半導体装置は、上記
請求項６の発明の構成において、上記半導体能動素子
が、ポリシリコンＴＦＴであることを特徴とするもので
ある。

【００２６】請求項１０の発明に係る半導体装置は、上
記請求項１ないし９のいずれか１つの発明の構成におい
て、上記電源線の配線抵抗が２０Ω以上であることを特
徴とするものである。

【００２７】

【作用】上記請求項１および請求項２の発明の構成によ
れば、電源線と容量形成用電極とを電極とするコンデン
サが形成され、分布定数回路として扱われる電源線が有
する抵抗と、上記コンデンサとによって、等価的にＣＲ
フィルタが形成され、電源線のインピーダンスが低下す
る。そして、このＣＲフィルタ、即ちローパスフィルタ
によって、電源線に連なる各半導体能動素子のＯＮ／Ｏ
ＦＦに伴う電流変動によって生じる電圧変動を初めとす
る、電源線に発生する高周波的なノイズが低減され、信
号レベルの変動、誤動作、信号遅延等の回路の不正規動
作の発生を、従来よりも大幅に低減することが可能とな
る。

【００２８】請求項２の発明は、液晶表示装置を初めと
する画像表示装置等の半導体装置に適用できるが、例え
ば液晶表示装置の場合、電源線と容量形成用電極との間
に配される容量形成用誘電体として、請求項３に示され
るように液晶を用いることができる。この場合、請求項
４に示されるように、表示に用いられる液晶と上記容量
形成用誘電体として用いられる液晶とを、隔壁部材によ
って分離すれば、容量形成用誘電体として用いられる液
晶を、表示用の液晶とは別のものとすることができるた
め、表示用に適するという条件を必要とせずに、容量形
成用誘電体として用いられる液晶を選定できる。また、
隔壁部材によって容量形成用と表示用との液晶を分離し
ていれば、表示用の液晶を直流電圧の印加により劣化さ
せることもない。

【００２９】また、請求項２の発明のように、対向配置
された一方の基板に電源線が、他方の基板に容量形成用
電極が設けられる構成であり、且つ、両基板の間をシー
ル部材で密閉される半導体装置、例えば、両基板間に液
晶を封止する液晶表示装置や、両基板間にガスを封止す
るプラズマディスプレイパネル等の場合、請求項５に示
されるように、容量形成用誘電体をシール部材と共用す
れば、表示装置の有効表示面積比率を改善することがで
きる。

【００３０】尚、上記請求項２ないし５のいずれか１つ
の発明の半導体装置では、請求項６に示されるように、
半導体能動素子を基板上にモノリシックに形成してもよ
く、また、請求項７に示されるように、半導体能動素子
を内蔵する半導体チップを基板上に実装してもよい。半
導体能動素子を内蔵する半導体チップを基板上に実装す
る構成の場合、基板上には半導体チップへ電力を供給す
るための電源線が形成され、さらに半導体チップ内にも
半導体能動素子へ電力を供給するための電力供給線が形
成されることになる。この場合、請求項８に示されるよ
うに、基板上に実装される半導体チップに対しても、請
求項１の構成と同様に、電力供給線と対向して基準電位
の第２容量形成用電極を配し、電力供給線と第２容量形
成用電極との間に第２容量形成用誘電体と配してＣＲフ
ィルタを形成することにより、半導体装置の基板内全体
の高周波的なノイズの低減が図れる。

【００３１】

【実施例】〔実施例１〕本発明の一実施例について図１ないし図１５に基づいて
説明すれば、以下の通りである。

【００３２】本実施例に係る半導体装置の基本的な概念
を、図２および図３に示している。本実施例の半導体装
置は、図２に示すように、基板１上に、半導体能動素子
２と、該半導体能動素子２に電源電力を供給するための
電源線３とが設けられているものである。本実施例で
は、この基板１上の電源線３にコンデンサＣ₁・Ｃ₂・
…を連ね、分布定数回路として扱われる電源線３と上記
コンデンサＣ₁・Ｃ₂・…とによって、図３に示すよう
に、分布定数的にＣＲ回路を形成すると共に、各コンデ
ンサにおける電源線３とは反対側の電極を基準電位、例
えば接地電位に保持することにより、等価的にＣＲフィ
ルタを形成し、電源線３に発生する高周波的なノイズを
低減するようになっている。

【００３３】尚、上記の図２および図３は、あくまで基
本的な概念を示しており、電源線３の入力端子数、更に
は電源線数も複数でもかまわず、また、各電源線の電位
も異なってもよい。また、Ｃ（容量）およびＲ（抵抗）
以外の成分、例えばＬ（インダクタンス）成分を含んで
いても何ら差し支えない。更に述べるなら、各コンデン
サにおける電源線とは反対側の電極は、接地電位に保持
されなくとも、電源線３とは異なる電源電位に保持、換
言するなら、電源線３とは異なる電位を有する電源線と
してもかまわない。

【００３４】図４および図５は、このより具体的な考え
方を示している。図４は、電源線３と対向して線状の容
量形成用電極４を設け、これら３・４間に容量形成用誘
電体５を挟んだ例を、一方、図５は、電源線３と対向
（交差）して複数の容量形成用電極群４′…を間隔をお
いて設け、これら３・４′間に容量形成用誘電体５を挟
んだ例を示している。これらの例は、電源線３と、線状
の容量形成用電極４または容量形成用電極群４′…と
を、容量形成用誘電体５の両側に配することによって、
これら３・４または３・４′を電極としてコンデンサを
形成するものである。

【００３５】尚、上記の図４および図５は、基本的な構
成について示しており、電源線３と容量形成用電極
（群）４・４′との距離、即ち、誘電体５の厚さａは、
どの部分も同一である必要はなく、部分的に容量形成用
誘電体５の厚さａが変化してもよい。また、電源線３や
容量形成用電極（群）４・４′の幅や厚さも一定である
必要はなく、それらが場所毎に異なっていても何ら差し
支えない。また、容量形成用電極（群）４・４′は、図
２において説明したように、基準電位に保持する必要が
あるが、図５に示すように容量形成用電極群４′…が複
数に分割されている場合には、各容量形成用電極４′の
基準電位は異なっていてもよい。

【００３６】尚、以降の説明においては、容量形成用電
極（群）の電位については特に記載しないが、容量形成
用電極（群）が基準電位に保持されているものとして説
明を進める。

【００３７】図１は、絶縁性基板１上に形成された半導
体能動素子を含む回路に対して電力を供給するための電
源線３の配線構成の一例を示している。この半導体装置
では、ガラス基板等の絶縁性基板１上に、半導体層或い
は液晶層等へのＮａ⁺イオン等の侵入を防ぐために、例
えば、プラズマＣＶＤ（chemical vapor deposition)等
によってＳｉＯ₂やＳｉＮ_x等からなる絶縁薄膜、いわ
ゆるベースコート８が形成される。

【００３８】さらに、その上に、ポリシリコン（以下、
ｐ−Ｓｉと略記する）膜、或いはアモルファスシリコン
（以下、ａ−Ｓｉと略記する）膜等の真性半導体層（い
わゆるｉ層）を、ＬＰＣＶＤ（ low pressure ＣＶＤ）
或いはＰＥＣＶＤ（plasma enhanced ＣＶＤ）等によっ
て成膜する。そして、この半導体層を用いてトランジス
タ等の能動素子を形成することになる。尚、上記電源線
３を形成する部位においては、上記半導体層は後工程で
エッチングによって除去されることになるので、ここで
は電源線３を形成する部位の構成要素の形成方法に着目
して説明を進める。

【００３９】上記ベースコート８上に、ＳｉＯ₂やＳｉ
Ｎ_x等からなるゲート絶縁膜９を、ＰＥＣＶＤ等によっ
て成膜する。

【００４０】次に、電源線３を、例えばゲート配線と同
時に形成する。これは、例えば、Ａｌ、Ｎｂ、Ｔａ、Ｍ
ｏ、Ｃｒ、Ａｌ−Ｓｉ、或いはこれらの合金等をスパッ
タや蒸着等によって膜形成し、さらにその膜を、フォト
リソグラフ工程によってパターニングし、エッチング工
程で余分な部位の膜を除去することによってなされる。

【００４１】この後、上記電源線３の上部に、ＳｉＯ₂
やＳｉＮ_x等からなる上述の容量形成用誘電体５に相当
する層間絶縁膜１０を、ＰＥＣＶＤ等によって形成す
る。

【００４２】さらに、上記層間絶縁膜１０上における電
源線３と対向する部位に、容量形成用電極４を形成す
る。この容量形成用電極４は、上述の電源線３と同様
に、Ａｌ、Ｎｂ、Ｔａ、Ｍｏ、Ｃｒ、Ａｌ−Ｓｉ、或い
はこれらの合金等をスパッタや蒸着等によって層間絶縁
膜１０上に膜形成し、この膜をフォトリソグラフ工程に
よってパターニングし、エッチング工程で余分な部位の
膜を除去することによって形成される。この容量形成用
電極４の配線は、ソース／ドレインの配線と同時に形成
することが効率的である。

【００４３】尚、半導体製造プロセスの構成やＴＦＴ等
の能動素子の構造等に応じて、上記の各層の形成方法も
適宜変更される。例えば、真性半導体層よりもゲート電
極が絶縁性基板１側にくる構成もあり、この場合、ゲー
ト電極にＴａを用いると、これを陽極酸化することによ
ってＴａ₂Ｏ₅なる酸化絶縁膜をベースコートとして形
成できる。

【００４４】ところで、電源線３は、能動素子を含む回
路と接続するために、絶縁膜を介して他層の配線とコン
タクトをとるケースがしばしば発生する。この場合、例
えば、図６に示すように、電源線３が上層の配線１１と
コンタクトホール１２を介してコンタクトをとる部分
で、電源線３と容量形成用電極４との位置関係をずらす
手法を用いればよい。この例として、図７〜図１０に示
すようなものが考えられる。図７は容量形成用電極４を
電源線３のコンタクト部にかからないような幅で配線す
る例を、図８はコンタクトをとる部分だけ電源線３を突
出させる例を、図９はこれとは逆に電源線３のコンタク
ト部分だけ容量形成用電極４を取り除く例を、図１０は
容量形成用電極４が電源線３のコンタクト部を迂回する
例を示している。

【００４５】尚、ここでは電源線３のコンタクトのみに
触れているが、容量形成用電極４が他の層とコンタクト
をとる場合にも、上記と同様の配慮が必要であることは
言うまでもない。

【００４６】また、コンデンサを形成する電極間（即
ち、電源線３と容量形成用電極４との間）が離れる、換
言するならば上記層間絶縁膜１０の膜厚が厚くなると、
コンデンサとしての容量が減少し、ＣＲフィルタの効果
が減少する可能性もある。この様な場合、図１１に示す
ように、電源線３と接続される配線１１と容量形成用電
極４とを同一層に形成せず、電源線３と容量形成用電極
４との間隔を、電源線３と他の配線１１との間の間隔よ
りも狭くすればよい。この場合、電源線３形成後に容量
形成用誘電体５としての層間絶縁膜１０ａを形成し、そ
の層間絶縁膜１０ａ上に容量形成用電極４を形成した
後、層間絶縁膜１０ｂを形成し、その層間絶縁膜１０ｂ
上に他の配線１１を形成する。

【００４７】また、上述のように、電源線３と容量形成
用電極４とを常に対向して配置するのではなく、図１２
に示すように、電源線３と容量形成用電極４とが部分的
にオーバーラップするようにする、即ち、電源線３の全
体にわたってコンデンサを形成するのではなく部分的に
コンデンサを形成してもよい。この場合、集中定数的に
コンデンサが形成されることになるので、例えば、容量
形成用電極４の各オーバーラップ部４ａによって形成さ
れる各コンデンサの容量が略等しくなるように、各オー
バーラップ部４ａの面積、および各オーバーラップ部４
ａと電源線３との距離を設定することにより、所定周波
数の高周波ノイズを集中的に除去することも可能であ
る。

【００４８】以上の説明では、電源線３を先に形成し、
その後に層間絶縁膜１０と容量形成用電極４とをこの順
に形成した例を示しているが、電源線３と容量形成用電
極４との上下の位置関係はこれに限定るものではなく、
図１３に示すように、容量形成用電極４を先に形成し
て、その後に層間絶縁膜１０と電源線３とをこの順に形
成してもよい。

【００４９】また、電源線３は、図１４に示すように、
絶縁膜１３を介して対向配置された第１層部３ａと第２
層部３ｂとがコンタクトホール３ｃで接続された構成の
２層配線であってもよい。勿論、容量形成用電極４も上
記と同様の構成の２層配線であっても何ら差し支えな
い。

【００５０】また、図１５に示すように、電源線３と同
一層に容量形成用電極４の本体部４ｂを形成すると共
に、別の層に電源線３と部分的にオーバーラップするオ
ーバーラップ部４ｃ…を形成し、上記本体部４ｂと各オ
ーバーラップ部４ｃ…とをコンタクトホール４ｄで接続
してもよい。この場合、オーバーラップ部４ｃと電源線
３との重なり方は特に限定されるものではなく、例え
ば、オーバーラップ部４ｃ₁のようにその先端部が電源
線３より外にはみ出す構成、オーバーラップ部４ｃ₂の
ようにその先端部が電源線３の領域内に存在する構成、
或いはオーバーラップ部４ｃ₃のようにその先端部が電
源線３の端部と一致する構成でもよい。

【００５１】上記に示した各例は、本発明の基本的な構
成のみを示しており、その他の構成要素が必要により付
加されることは言うまでもない。

【００５２】また、本発明は、上記の各図に示した構成
に限定されるものではない。例えば、電源線３と容量形
成用電極４との重なり方は、上記図１５にも示したよう
に、様々なパターンが考えられる。また、電源線３およ
び容量形成用電極４のレイアウトも、前述した各図の構
成をもとに組み合わせたものであってもよい。また、電
源線３および容量形成用電極４は、直線的に形成する必
要はなく、曲線的に形成してもよい。また、容量形成用
電極４は、線状である必要はなく、例えば平板状等の他
の形状であっても何ら差し支えない。また、電源線３に
対して全体的に容量分を付加しなくても、その一部分の
みに容量分を付加する構成であってもよい。

【００５３】以上のように、本実施例の半導体装置は、
基板１上に、半導体能動素子２と、該半導体能動素子２
に電源電力を供給するための電源線３とが設けられてい
るものであって、少なくともその一部分が上記電源線３
と対向するように配された基準電位の容量形成用電極４
と、対向配置されている電源線３と容量形成用電極４と
の間に配された容量形成用誘電体５とを備えている構成
である。

【００５４】これにより、電源線３と容量形成用電極４
とを電極とするコンデンサが形成され、分布定数回路と
して扱われる電源線３の有する抵抗と、上記コンデンサ
とによって、等価的にＣＲフィルタが形成され、電源線
３のインピーダンスが低下する。そして、このＣＲフィ
ルタ、即ちローパスフィルタによって、電源線３に連な
る各半導体能動素子２のＯＮ／ＯＦＦに伴う電流変動に
よって生じる電圧変動を初めとする、電源線３に発生す
る高周波的なノイズが低減され、信号レベルの変動、誤
動作、信号遅延等の回路の不正規動作の発生を、従来よ
りも大幅に低減することが可能となる。

【００５５】〔実施例２〕本発明のその他の実施例について図１６ないし図２５に
基づいて説明すれば、以下の通りである。尚、説明の便
宜上、前記実施例１の図面に示した部材と同一の構成・
機能を有する部材には同一の符号を付記し、その説明を
省略する。

【００５６】前記実施例１では、主に同一基板上に電源
線３と容量形成用電極４とを設けてコンデンサを形成す
る手法について説明したが、本実施例では、電源線３と
容量形成用電極４とを別々の基板上に形成する手法につ
いて説明する。その一例を、対向配置された複数の基板
を有する画像表示装置、特に、能動素子を用いた液晶表
示装置を例に挙げて説明する。

【００５７】本実施例に係る半導体装置としての液晶表
示装置は、図１６に示すように、ＴＦＴ等の半導体能動
素子が形成されたアクティブ素子形成基板２１と、この
アクティブ素子形成基板２１と対向配置された対向電極
形成基板２２と、両基板２１・２２間に注入されてシー
ル部材によって封止されている液晶２３とを備えてい
る。尚、同図においては、前述したベースコート、更に
は液晶の配向状態を制御する配向膜等、他の構成要件に
ついては図示（記載）していないが、これらが必要によ
り設けられることは言う迄も無い。これは、以後におい
ても同様である。

【００５８】上記アクティブ素子形成基板２１は、ガラ
ス基板等の透明絶縁性基板上に、画素部、データドライ
バ（画像表示制御手段）および走査ドライバ（画像表示
制御手段）等の半導体能動素子を含む回路をモノリシッ
クに形成したものである。上記の半導体能動素子として
は、ａ−Ｓi ＴＦＴあるいはｐ−Ｓi ＴＦＴ等が考えら
れるが、特に好ましいのはｐ−Ｓi ＴＦＴである。

【００５９】上記画素部は、透明絶縁性基板上に、透明
導電膜からなる多数の帯状のデータ信号線を互いに平行
に形成すると共に、これらのデータ信号線と直交するよ
うに透明導電膜からなる多数の帯状の走査信号線を形成
し、さらに、これらデータ信号線と走査信号線との各交
点近傍に、ＴＦＴ等の半導体能動素子および各半導体能
動素子に接続される透明導電膜からなる画素電極を、マ
トリクス状に形成したものである。

【００６０】また、上記データドライバは、上記画素部
の各データ信号線と接続され、映像信号に代表される表
示用データ信号をサンプリングすると共に、サンプリン
グした表示用データ信号をデータ信号線に転送する回路
である。

【００６１】また、上記走査ドライバは、上記画素部の
各走査信号線と接続され、各走査信号線を線順次走査す
る走査信号を各走査信号線に出力する回路である。

【００６２】上記対向電極形成基板２２は、ガラス基板
等の透明絶縁性基板上に、上記の各画素電極と対向配置
されて各画素電極に対する共通の電極となる透明導電膜
からなる対向電極を形成したものである。

【００６３】上記アクティブ素子形成基板２１には、デ
ータドライバおよび走査ドライバに、外部電源からの電
力を供給するための電源線３が配線されており、この電
源線３の周囲には、ＳｉＮ_x、ＢおよびＰを含んだＳｉ
Ｏ₂膜（ＢＰＳＧ：boron-doped phospho-silicate gla
ss）、Ｐを含んだＳｉＯ₂膜（ＰＳＧ：phospho-silica
te glass）、およびＳｉＯ₂等の透明絶縁膜からなる保
護膜２４が設けられている。

【００６４】一方、上記対向電極形成基板２２には、上
記電源線３と対向する位置に容量形成用電極４が形成さ
れており、この容量形成用電極４の周囲にも、上記保護
膜２４と同様の構成の保護膜２５が設けられている。

【００６５】そして、上記アクティブ素子形成基板２１
に形成された電源線３と、対向電極形成基板２２に形成
された容量形成用電極４との間には、容量形成用誘電体
５としての液晶２３が介在し、コンデンサが形成され
る。

【００６６】尚、上記のように、表示に供される液晶２
３を容量形成用誘電体５として用いる場合、該液晶２３
が、直流電圧を印加すると電気分解によって劣化が生じ
るような液晶の場合には、容量形成用電極４の極性を電
源線３に対して交流的に反転させる必要が生じる。尚、
液晶表示装置には、電源線３の電位を所定の振幅で周期
的に変化させる方式のものがあり、この場合、電源線３
の振動電位の中間電位に容量形成用電極４の電位を設定
すればよい。

【００６７】また、上記図１６に示した構成の場合、図
１７に示すようにコンデンサが形成されることも考えら
れる。この場合、３つのコンデンサが直列に接続される
のと等価になるので、保護膜２５、液晶２３および保護
膜２４の各誘電率ε₁・ε₂・ε₃に注意して材質を選
定する必要がある。

【００６８】ところで、電源線３や容量形成用電極４が
上記のような保護膜２４・２５を必要としない材質、例
えばＩＴＯ（indium tin oxide）等の場合には、図１８
に示すように、保護膜を省略できる。

【００６９】尚、例えば上記ＩＴＯを用いる場合、この
ＩＴＯに相当する部分のインピーダンスが高く、そのま
までは電源線３や容量形成用電極４として使用が困難な
場合も考えられる。このような場合は、例えば図１９ま
たは図２０に示すように、電源線３または容量形成用電
極４を、ＩＴＯ膜２７とメタル膜２５との２層構造とし
てもよい。図１９は、基板２１（２２）上にメタル膜２
５を形成し、その上に絶縁膜２６を形成し、さらにその
上にＩＴＯ膜２７を形成して、ＩＴＯ膜２７とメタル膜
２５とをコンタクトホール２８で接続して、電源線３ま
たは容量形成用電極４を形成した例を示している。図２
０は、基板２１（２２）上にメタル膜２５…を数カ所に
わたって形成し、これらのメタル膜２５…を覆うように
してＩＴＯ膜２７を形成することによって電源線３また
は容量形成用電極４を形成した例を示している。

【００７０】また、図２１に示すように、対向電極形成
基板２２上に形成される対向電極２９を、アクティブ素
子形成基板２１上に形成された電源線３と対向する位置
まで延ばすことによって、容量形成用電極を対向電極２
９と共用することもできる。

【００７１】また、表示に供される液晶が直流電圧の印
加により劣化するおそれがある場合には、図２２に示す
ように、隔壁（隔壁部材）３０を設けて、表示用の液晶
２３ａと、容量形成用誘電体５としての液晶２３ｂとを
分離してもよい。尚、上記隔壁３０として、表示用の液
晶２３ａをアクティブ素子形成基板２１と対向電極形成
基板２２との間に封止するためのシール部材を用いるこ
とができる。このように、表示用の液晶２３ａとＣＲフ
ィルタ用の液晶２３ｂとを分離する構成の場合、液晶２
３ａと液晶２３ｂとは異なった液晶を使用できる。

【００７２】また、液晶表示装置であっても、容量形成
用誘電体５として液晶を使用する必要は特になく、勿
論、他の材質のものでもよい。例えば、図２３に示すよ
うに、容量形成用誘電体５をシール部材３１と共用する
こともでき、この場合、表示装置の有効表示面積比率を
改善する効果もある。

【００７３】また、容量形成用電極は、表示装置の他の
構成要素、例えば、半導体層への光の到達を阻止するた
めの金属層からなる遮光手段と共用することも可能であ
る。

【００７４】以上のように、本実施例の半導体装置は、
半導体能動素子が形成されたアクティブ素子形成基板２
１および対向電極形成基板２２を有し、上記アクティブ
素子形成基板２１上に、半導体能動素子に電源電力を供
給するための電源線３とが設けられているものであっ
て、上記アクティブ素子形成基板２１と対向して配置さ
れている上記対向電極形成基板２２上に、基準電位の容
量形成用電極４が、少なくともその一部分が上記電源線
３と対向するように配されていると共に、対向配置され
ている電源線３と容量形成用電極４との間に、容量形成
用誘電体５が配されている構成である。

【００７５】これにより、前記実施例１と同様に、電源
線３と容量形成用電極４とを電極とするコンデンサが形
成され、分布定数回路として扱われる電源線３の有する
抵抗と、上記コンデンサとによって、等価的にＣＲフィ
ルタが形成され、電源線３のインピーダンスを下げるこ
とができる。そして、このＣＲフィルタによって、電源
線３が発生する高周波的なノイズが低減され、信号レベ
ルの変動、誤動作、信号遅延等の回路の不正規動作の発
生を、従来よりも大幅に低減することが可能となる。

【００７６】尚、上記の実施例では、半導体装置とし
て、ガラス基板等の絶縁性基板上に電源線３を形成する
構成の画像表示装置、特に液晶表示装置を例に挙げて説
明したが、画像表示装置は液晶表示装置に限定されるも
のではなく、他の画像表示装置、例えば、エレクトロル
ミネッセンス（ＥＬ：electroluminescence)、プラズマ
ディスプレイパネル（ＰＤＰ：plasma display pane
l）、螢光表示装置および発光ダイオードからなる表示
装置等であってもよい。

【００７７】また、電源線が配線される基板はガラス基
板等の絶縁性基板に限定されるものではない。例えば、
単結晶シリコン基板等の表面に絶縁性膜を形成した半導
体基板上に電源線を形成する構成の半導体装置であって
もよい。

【００７８】また、上記実施例では、画素部と同一基板
上に、データドライバや走査ドライバ等の電源線３を必
要とする回路をモノリシックに形成した例を示したが、
本発明は、基板上に電源線３を形成する必要がある半導
体装置全てに対して適用可能である。例えば、図２４に
示すように、画素部が形成された基板１上に、データド
ライバや走査ドライバ等の電源線を必要とする半導体チ
ップ３２が実装された（例えば基板がガラス基板の場合
は、いわゆるＣＯＧと呼称される実装法により実装され
た）場合においても、基板に各半導体素子がモノリシッ
クに形成された場合と同様に、半導体チップ３２に電力
を供給するための電源線を基板１上に形成する必要があ
り、本発明の適用が有効である。

【００７９】上記の基板１上に実装される半導体チップ
３２は、単結晶シリコン基板に代表される、表面に絶縁
性膜を形成した半導体基板上に、半導体能動素子を形成
したもののみならず、絶縁性基板上に形成された半導体
能動素子からなる半導体チップ、例えば、ガラス基板上
にＴＦＴを形成してなる半導体チップであってもよい。

【００８０】このような半導体チップ３２においても、
チップ基板上に形成された半導体能動素子に電力を供給
するための電力供給線が、該チップ基板上に形成される
ことになるので、前記実施例１に示した各種の手法を用
いて、該電源線に対してコンデンサを形成することがで
きる。即ち、上記半導体チップは、チップ基板と、上記
チップ基板上に形成された上記半導体能動素子と、上記
チップ基板上に配線された電力供給線とを備えたもので
あり、この半導体チップ内に、基準電位の第２容量形成
用電極を少なくともその一部分が上記電力供給線と対向
するように配すると共に、対向配置されている電力供給
線と第２容量形成用電極との間に第２容量形成用誘電体
を配するのである。尚、ここで、第２容量形成用電極の
電位と、前述した容量形成用電極の電位は異なってもよ
い。

【００８１】このように基板１上に半導体チップ３２を
実装する場合、該基板１には半導体チップ３２へ電力を
供給するための電源線が形成され、さらに半導体チップ
３２内にも半導体能動素子へ電力を供給するための電力
供給線が形成されるが、上述のように、基板１上の電源
線だけでなく、半導体チップ３２内の電力供給線に対し
てもＣＲフィルタを形成することにより、装置全体の高
周波的なノイズの低減が図れる。

【００８２】尚、半導体装置の配線幅は、一般的にみて
１０μｍ以下であり、例えば配線幅１０μｍの条件で、
配線材の比抵抗ρを0.２μΩ・ｃｍ、膜厚を１μｍ（シ
ート抵抗：２×１０^-3Ω／□）として配線すれば、１ｃ
ｍの配線で抵抗は２Ωとなる。さらに配線が微細な装置
を想定して、配線幅を2.５μｍとすると、１ｃｍの配線
で抵抗は８Ωとなる。電源線の持つ交流的なインピーダ
ンスとしては、１０〜２０Ω程度が限度と考えられ、縦
横の長さの比率が３：４程度の半導体装置を想定し、例
えば図２５に示すように、基板１の縁部に沿って対角の
一方から他方まで縦横に電源線３を配線したとすると、
対角1.８ｃｍのもので、１ｃｍ当たりの抵抗が８Ωとす
れば配線の抵抗が略２０Ωとなるので、一般的にみて対
角1.８ｃｍ以上の装置においては、本発明を適用して電
源線３のインピーダンスを低下させることによって、大
きな効果が期待できる。特に、ガラス基板等の基板サイ
ズの大型化に適した基板上に半導体能動素子を形成した
大型の半導体装置に対しては、本発明の適用が有効であ
る。

【００８３】尚、本発明は、半導体装置が画像表示装置
に限定されるものではなく、他の装置、例えば、イメー
ジスキャナ等の情報入力装置、センサ等の情報出力装
置、イメージセンサ等の情報入出力装置、メモリやコン
デンサアレイ等の情報蓄積装置、データドライバや走査
ドライバ等の情報の伝送と蓄積とを制御する装置、或い
は、これらを複合した装置であってもよい。

【００８４】上記実施例は、あくまでも、本発明の技術
内容を明らかにするものであって、そのような具体例に
のみ限定して狭義に解釈されるべきものではなく、本発
明の精神と特許請求事項の範囲内で、いろいろと変更し
て実施することができるものである。

【００８５】

【発明の効果】請求項１の発明の半導体装置は、以上の
ように、基板上に、半導体能動素子と、該半導体能動素
子に電源電力を供給するための電源線とが設けられてい
るものであって、少なくともその一部分が上記電源線と
対向するように配された基準電位の容量形成用電極と、
対向配置されている電源線と容量形成用電極との間に配
された容量形成用誘電体とを備えており、上記半導体能
動素子は、上記基板上に実装されている半導体チップ内
に設けられており、この半導体チップが、チップ基板
と、上記チップ基板上に形成された上記半導体能動素子
と、上記チップ基板上に配線され、上記半導体能動素子
に電力を供給するための電力供給線と、少なくともその
一部分が上記電力供給線と対向するように配された基準
電位の第２容量形成用電極と、対向配置されている電力
供給線と第２容量形成用電極との間に配された第２容量
形成用誘電体とを備えている構成である。

【００８６】それゆえ、電源線と容量形成用電極とを電
極とするコンデンサが形成され、分布定数回路として扱
われる電源線の有する抵抗と上記コンデンサとによって
等価的にＣＲフィルタが形成され、電源線のインピーダ
ンスが低下し、このＣＲフィルタにより、電源線に連な
る各半導体能動素子のＯＮ／ＯＦＦに伴う電流変動によ
って生じる電圧変動を初めとする、電源線に発生する高
周波的なノイズが低減され、信号レベルの変動、誤動
作、信号遅延等の半導体装置の不正規動作の発生を、従
来よりも大幅に低減することができるという効果を奏す
る。

【００８７】請求項２の発明の半導体装置は、以上のよ
うに、複数の基板を有し、それらの中の少なくとも一つ
の基板上に、半導体能動素子と、該半導体能動素子に電
源電力を供給するための電源線とが設けられている半導
体装置において、上記電源線が設けられている基板と対
向して配されている基板上に、基準電位の容量形成用電
極が、少なくともその一部分が上記電源線と対向するよ
うに配されていると共に、対向配置されている電源線と
容量形成用電極との間に、容量形成用誘電体が配されて
いる構成である。

【００８８】それゆえ、上記請求項１の発明と同様に、
電源線と容量形成用電極とを電極とするコンデンサが形
成され、分布定数回路として扱われる電源線の有する抵
抗と上記コンデンサとによって等価的にＣＲフィルタが
形成されることになり、電源線に発生する高周波的なノ
イズが低減され、信号レベルの変動、誤動作、信号遅延
等の半導体装置の不正規動作の発生を、従来よりも大幅
に低減することができるという効果を奏する。

【００８９】請求項３の発明の半導体装置は、以上のよ
うに、上記請求項２の発明の構成において、上記電源線
が設けられている基板と上記容量形成用電極が設けられ
ている基板との間に液晶が配され、上記容量形成用誘電
体が液晶である構成となっている。

【００９０】それゆえ、半導体装置が液晶を駆動して表
示を行う液晶表示装置に供される場合、容量形成用誘電
体として液晶を用いることができ、特別な誘電体を必要
としないという効果を奏する。

【００９１】請求項４の発明の半導体装置は、以上のよ
うに、上記請求項３の発明の構成において、表示に用い
られる液晶と上記容量形成用誘電体として用いられる液
晶とが、隔壁部材によって分離されている構成である。

【００９２】それゆえ、表示用の液晶を直流電圧の印加
により劣化させることがないという効果を奏する。

【００９３】請求項５の発明の半導体装置は、以上のよ
うに、上記請求項２の発明の構成において、上記容量形
成用誘電体が、電源線が設けられている基板と上記容量
形成用電極が設けられている基板との間を密閉するため
のシール部材である構成となっている。

【００９４】それゆえ、容量形成用誘電体のシール部材
との共用により、表示装置の有効表示面積比率を改善す
ることができるという効果を奏する。

【００９５】請求項６の発明の半導体装置は、以上のよ
うに、上記請求項２ないし５のいずれか１つの発明の構
成において、上記半導体能動素子が、電源線が設けられ
ている基板上にモノリシックに形成されている構成であ
る。また、請求項７の発明の半導体装置は、以上のよう
に、上記請求項２ないし５のいずれか１つの発明の構成
において、上記半導体能動素子は、半導体チップ内に設
けられており、該半導体チップが、電源線が設けられて
いる基板上に実装されている構成である。

【００９６】このように、上記半導体能動素子を電源線
が設けられている基板上にモノリシックに形成する、あ
るいは、半導体能動素子を半導体チップ内に設け、該半
導体チップを電源線が設けられている基板上に実装する
ことにより、電源線の配線の微細化が可能となり、配線
の微細化に伴って電源線のインピーダンスが高くなるの
で、このような場合に上記請求項２ないし５のいずれか
１つの発明の適用が非常に有効である。

【００９７】請求項８の発明の半導体装置は、以上のよ
うに、上記請求項７の発明の構成において、上記半導体
チップが、チップ基板と、上記チップ基板上に形成され
た上記半導体能動素子と、上記チップ基板上に配線さ
れ、上記半導体能動素子に電力を供給するための電力供
給線と、少なくともその一部分が上記電力供給線と対向
するように配された基準電位の第２容量形成用電極と、
対向配置されている電力供給線と第２容量形成用電極と
の間に配された第２容量形成用誘電体とを備えている構
成である。

【００９８】それゆえ、基板上の電源線だけでなく、半
導体チップ内の電力供給線に対してもＣＲフィルタが形
成され、半導体装置の基板内全体の高周波的なノイズの
低減が図れるという効果を奏する。

【００９９】請求項９の発明の半導体装置は、以上のよ
うに、上記請求項６の発明の構成において、上記半導体
能動素子が、ポリシリコンＴＦＴである構成である。ま
た、請求項１０の発明の半導体装置は、以上のように、
上記請求項１ないし９のいずれか１つの発明の構成にお
いて、上記電源線の配線抵抗が２０Ω以上である構成で
ある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すものであり、半導体装
置の概略の縦断面図である。

【図２】本発明の基本的な概念を示す説明図である。

【図３】上記図２の等価回路を示す説明図である。

【図４】本発明の基本的な一構成を示す説明図である。

【図５】本発明の基本的な他の構成を示す説明図であ
る。

【図６】本発明の半導体装置における電源線と他層の配
線との接続部分を示す概略の縦断面図である。

【図７】本発明の半導体装置における電源線と他層の配
線との接続部分を示す概略の平面図である。

【図８】本発明の半導体装置における電源線と他層の配
線との接続部分の一変形例を示す概略の平面図である。

【図９】本発明の半導体装置における電源線と他層の配
線との接続部分の他の変形例を示す概略の平面図であ
る。

【図１０】本発明の半導体装置における電源線と他層の
配線との接続部分のさらに他の変形例を示す概略の平面
図である。

【図１１】本発明の半導体装置における電源線と他層の
配線との接続部分の一変形例を示す概略の縦断面図であ
る。

【図１２】本発明の半導体装置において、電源線と容量
形成用電極とを部分的にオーバーラップさせる変形例を
示す概略の平面図である。

【図１３】本発明の半導体装置において、容量形成用電
極を電源線よりも基板側に形成した変形例を示す概略の
縦断面である。

【図１４】本発明の半導体装置において、電源線を２層
配線とした変形例を示す概略の縦断面である。

【図１５】本発明の半導体装置において、電源線と容量
形成用電極とを部分的にオーバーラップさせるための他
の変形例を示す概略の平面図である。

【図１６】本発明の半導体装置を液晶表示装置に適用し
た一例を示す概略の縦断面図である。

【図１７】上記図１６の等価回路を示す説明図である。

【図１８】本発明に係る液晶表示装置において、電源線
および容量形成用電極を被う保護膜を省略した変形例を
示す概略の縦断面図である。

【図１９】本発明に係る液晶表示装置において、電源線
または容量形成用電極をＩＴＯ膜とメタル膜との２層構
造とする一変形例を示す概略の縦断面図である。

【図２０】本発明に係る液晶表示装置において、電源線
または容量形成用電極をＩＴＯ膜とメタル膜との２層構
造とする他の変形例を示す概略の縦断面図である。

【図２１】本発明に係る液晶表示装置において、容量形
成用電極を対向電極と共用する変形例を示す概略の縦断
面図である。

【図２２】本発明に係る液晶表示装置において、隔壁に
よって表示用の液晶と容量形成用誘電体としての液晶と
を分離する変形例を示す概略の縦断面図である。

【図２３】本発明に係る液晶表示装置において、容量形
成用誘電体をシール部材と共用する変形例を示す概略の
縦断面図である。

【図２４】本発明に係る液晶表示装置において、画素部
が形成された基板上に、半導体チップを実装した変形例
を示す説明図である。

【図２５】基板に設けられる電源線の配線例を示す説明
図である。

【図２６】電源線における電源入力端からの距離と電圧
との関係を示す説明図である。

【図２７】従来例を示すものであり、電源線のある点に
おける電圧波形を示す説明図である。

【図２８】表示基板の外部にコンデンサを設けて電源線
と接続する従来の高周波ノイズの低減方法を説明する説
明図である。

【符号の説明】

１基板２半導体能動素子３電源線４容量形成用電極５容量形成用誘電体１０層間絶縁膜（容量形成用誘電体）２１アクティブ素子形成基板（基板）２２対向電極形成基板（基板）２３液晶（容量形成用誘電体）２９対向電極（容量形成用電極）３０隔壁（隔壁部材）３１シール部材（容量形成用誘電体）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平５−173182（ＪＰ，Ａ) 特開平２−179613（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/1345 G09F 9/00 346 G09G 3/00 H01L 21/82

Claims

(57)【特許請求の範囲】

【請求項１】基板上に、半導体能動素子と、該半導体能
動素子に電源電力を供給するための電源線とが設けられ
ている半導体装置において、少なくともその一部分が上記電源線と対向するように配
された基準電位の容量形成用電極と、対向配置されている電源線と容量形成用電極との間に配
された容量形成用誘電体とを備えており、上記半導体能動素子は、上記基板上に実装されている半
導体チップ内に設けられており、この半導体チップが、チップ基板と、上記チップ基板上に形成された上記半導体能動素子と、上記チップ基板上に配線され、上記半導体能動素子に電
力を供給するための電力供給線と、少なくともその一部分が上記電力供給線と対向するよう
に配された基準電位の第２容量形成用電極と、対向配置されている電力供給線と第２容量形成用電極と
の間に配された第２容量形成用誘電体とを備えているこ
とを特徴とする半導体装置。
【請求項２】複数の基板を有し、それらの中の少なくと
も一つの基板上に、半導体能動素子と、該半導体能動素
子に電源電力を供給するための電源線とが設けられてい
る半導体装置において、上記電源線が設けられている基板と対向して配されてい
る基板上に、基準電位の容量形成用電極が、少なくともその一部分が
上記電源線と対向するように配されていると共に、対向配置されている電源線と容量形成用電極との間に、
容量形成用誘電体が配されていることを特徴とする半導
体装置。
【請求項３】上記電源線が設けられている基板と、上記
容量形成用電極が設けられている基板との間に液晶が配
され、上記容量形成用誘電体が液晶であることを特徴とする請
求項２に記載の半導体装置。
【請求項４】表示に用いられる液晶と上記容量形成用誘
電体として用いられる液晶とが、隔壁部材によって分離
されていることを特徴とする請求項３に記載の半導体装
置。
【請求項５】上記容量形成用誘電体が、電源線が設けら
れている基板と上記容量形成用電極が設けられている基
板との間を密閉するためのシール部材であることを特徴
とする請求項２に記載の半導体装置。
【請求項６】上記半導体能動素子が、電源線が設けられ
ている基板上にモノリシックに形成されていることを特
徴とする請求項２ないし５のいずれか１項に記載の半導
体装置。
【請求項７】上記半導体能動素子は、半導体チップ内に
設けられており、該半導体チップが、電源線が設けられている基板上に実
装されていることを特徴とする請求項２ないし５のいず
れか１項に記載の半導体装置。
【請求項８】上記半導体チップが、チップ基板と、上記チップ基板上に形成された上記半導体能動素子と、上記チップ基板上に配線され、上記半導体能動素子に電
力を供給するための電力供給線と、少なくともその一部分が上記電力供給線と対向するよう
に配された基準電位の第２容量形成用電極と、対向配置されている電力供給線と第２容量形成用電極と
の間に配された第２容量形成用誘電体とを備えているこ
とを特徴とする請求項７に記載の半導体装置。
【請求項９】上記半導体能動素子が、ポリシリコンＴＦ
Ｔであることを特徴とする請求項６に記載の半導体装
置。
【請求項１０】上記電源線の配線抵抗が２０Ω以上であ
ることを特徴とする請求項１ないし９のいずれかに記載
の半導体装置。