JP3251401B2 - 半導体装置 - Google Patents
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Description
表示装置、イメージスキャナ等の情報入力装置、センサ
等の情報出力装置、イメージセンサ等の情報入出力装
置、メモリ等の情報蓄積装置、データドライバや走査ド
ライバ等の情報の伝送と蓄積とを制御する装置等として
供される半導体装置に関するものである。
は、ガラス基板上に、多数のデータ信号線と、データ信
号線と直交する多数の走査信号線とが形成されると共
に、これらの信号線の各交点近傍に薄膜トランジスタ
(Thin Film Transistor:TFT)等の半導体アクティ
ブ素子がマトリクス状に形成されて画素部が構成されて
いる。
代表される表示用データ信号をサンプリングすると共
に、サンプリングした表示用データ信号をデータ信号線
に転送するデータドライバに接続されている。一方、上
記走査信号線は、走査信号を出力する走査ドライバに接
続されている。
素部が形成された基板との接続は、液晶表示装置を例に
とると、一般的には、TAB(tape automated bondin
g)という手法により、フレキシブルテープ(フレキシ
ブル基板)にドライバLSI(large scale integratio
n)をギャングボンディングし、フレキシブルテープと液
晶パネルを構成するガラス基板とを、例えば熱圧着する
ことにより行われている。
細化に伴い画素ピッチが狭くなり、前述したTABの接
続限界ピッチ以下のものが要求され、いわゆるCOG
(chipon glass)と呼称される、液晶表示装置のガラス
基板上にドライバLSIを直接実装する手法が実用化さ
れ始めている。
(以下、a−Siと略記する)TFTよりも遙かに高い
キャリア移動度を有する、例えばポリシリコン(以下、
p−Siと略記する)TFTを用いて、ガラス基板上に
画素部のみならずドライバ部も一体化してモノリシック
に形成する動きもある。
に、ドライバをガラス基板上に、直接実装(COG)あ
るいはモノリシックに形成する場合、ガラス基板上に、
外部電源から該ドライバに電力を供給するための電源線
や、データを転送するための信号線を配線する必要があ
る。
(liquid crystal display) において用いられているタ
ンタル(Ta)あるいは窒化タンタル(TaNx)(比
抵抗:ρ=25〜30μΩ・cm)を例にとると、同配
線材を用いて配線した場合、配線幅を100μm、膜厚
を3000Åとすると、その配線抵抗は1cm当たり1
00Ω・cm-1となる。例えば、対角25cmクラスの
画像表示装置の場合、該装置の横方向(水平方向)の端
から端まで配線したとすると、配線長が約20cmとな
り、前述の配線幅および膜厚で同配線材を配線すると、
総配線抵抗は約2kΩ、対角13cmクラスの場合でも
約1kΩとなる。
ば、図26に示すように、電源入力端からの距離が遠く
なるに連れて電源から供給される電圧が低下するという
現象が起こる。仮に電源電流を1mAとしても、約2k
Ωの電源線を通過すると、電源から供給された電圧は約
2Vも低下する。このような電圧低下は、回路の不動
作、信号レベルの変動等を初めとする不正規動作を引き
起こすことになる。
としてアルミニウム(Al)あるいはアルミニウム合金
(Al−Si)を用いることが考えられる。例えば、比
抵抗ρ=0.6μΩ・cmのAl−Siを配線材として使
用し、前述の配線幅および膜厚で同配線材を配線する
と、配線抵抗は、TaあるいはTaNxを使用したとき
の1/50程度となり、例えば、対角25cmクラスの
画像表示装置に適用された場合の総配線抵抗は約40
Ω、対角13cmクラスにおいては約20Ωとなる。こ
の場合、前述と同様の負荷条件(電源電流1mA)を考
えた場合、対角25cmクラスにおける配線材による電
圧降下を約40mVとすることができる。
した様に1mAで一定であるケースはまれであり、電源
線に連なるトランジスタ等の各能動素子のON/OFF
によって電源電流が高周波で変動し、電源線のある点に
おいては、例えば、図27に示すように、高周波で変動
する電圧波形を示す。このような場合、電圧変動に対す
る表示用データ信号レベルの変動が1対1の系を考える
と、画面上のある点において、電圧変動が最大のときと
最小のときとでは、例えば明るさが大きく変わるという
ことになる。これは、ON/OFFする能動素子数が多
い程、また、電源線のインピーダンスが高い程、この傾
向は顕著となる。
って説明しているが、電源電圧の変動、換言するならば
電源線に発生する高周波ノイズは、表示用データ信号の
みならず、例えばクロック信号等の他の信号にも影響を
与え、さらには、信号の電圧レベル変動のみならず他の
要素、例えば回路の応答時間(動作速度)や誤動作等に
も多大な影響を及ぼすことは言うまでもない。
来では、図28に示すように、画素部や電源線51等が
形成された表示基板52の外部、例えばフレキシブル基
板53上にコンデンサ54を実装し、該コンデンサ54
と電源線51と接続する方法が用いられている。しかし
ながら、この方法は、表示基板52の外部で発生した高
周波ノイズを低減するものであり、電源線51に連なる
各能動素子のON/OFFによる電流変動によって発生
する電圧変動を初めとする、表示基板52内で発生する
高周波ノイズの低減に対しては不十分であるといわざる
を得ない。
り、その目的は、簡単な構成で、半導体能動素子や電源
線が設けられている基板内の電源線に発生する高周波的
なノイズを低減することができ、信号レベルの変動、誤
動作、信号遅延等の回路の不正規動作の発生を従来より
も大幅に低減することができる半導体装置を提供するこ
とにある。
導体装置は、基板上に、半導体能動素子と、該半導体能
動素子に電源電力を供給するための電源線とが設けられ
ているものであって、上記の課題を解決するために、以
下の手段が講じられていることを特徴とするものであ
る。
一部分が上記電源線と対向するように配された基準電位
の容量形成用電極と、対向配置されている電源線と容量
形成用電極との間に配された容量形成用誘電体とを備え
ており、上記半導体能動素子は、上記基板上に実装され
ている半導体チップ内に設けられており、この半導体チ
ップが、チップ基板と、上記チップ基板上に形成された
上記半導体能動素子と、上記チップ基板上に配線され、
上記半導体能動素子に電力を供給するための電 力供給線
と、少なくともその一部分が上記電力供給線と対向する
ように配された基準電位の第2容量形成用電極と、対向
配置されている電力供給線と第2容量形成用電極との間
に配された第2容量形成用誘電体とを備えている。
の基板を有し、それらの中の少なくとも一つの基板上
に、半導体能動素子と、該半導体能動素子に電源電力を
供給するための電源線とが設けられているものであっ
て、上記の課題を解決するために、以下の手段が講じら
れていることを特徴とするものである。
対向して配されている基板上に、基準電位の容量形成用
電極が、少なくともその一部分が上記電源線と対向する
ように配されていると共に、対向配置されている電源線
と容量形成用電極との間に、容量形成用誘電体が配され
ている。
請求項2の発明の構成において、上記電源線が設けられ
ている基板と上記容量形成用電極が設けられている基板
との間に液晶が配され、上記容量形成用誘電体が液晶で
あることを特徴とするものである。
請求項3の発明の構成において、表示に用いられる液晶
と上記容量形成用誘電体として用いられる液晶とが、隔
壁部材によって分離されていることを特徴とするもので
ある。
請求項2の発明の構成において、上記容量形成用誘電体
が、電源線が設けられている基板と上記容量形成用電極
が設けられている基板との間を密閉するためのシール部
材であることを特徴とするものである。
請求項2ないし5のいずれか1つの発明の構成におい
て、上記半導体能動素子が、電源線が設けられている基
板上にモノリシックに形成されていることを特徴とする
ものである。
請求項2ないし5のいずれか1つの発明の構成におい
て、上記半導体能動素子は、半導体チップ内に設けられ
ており、該半導体チップが、電源線が設けられている基
板上に実装されていることを特徴とするものである。
請求項7の発明の構成において、上記半導体チップが、
チップ基板と、上記チップ基板上に形成された上記半導
体能動素子と、上記チップ基板上に配線され、上記半導
体能動素子に電力を供給するための電力供給線と、少な
くともその一部分が上記電力供給線と対向するように配
された基準電位の第2容量形成用電極と、対向配置され
ている電力供給線と第2容量形成用電極との間に配され
た第2容量形成用誘電体とを備えていることを特徴とす
るものである。
請求項6の発明の構成において、上記半導体能動素子
が、ポリシリコンTFTであることを特徴とするもので
ある。
記請求項1ないし9のいずれか1つの発明の構成におい
て、上記電源線の配線抵抗が20Ω以上であることを特
徴とするものである。
れば、電源線と容量形成用電極とを電極とするコンデン
サが形成され、分布定数回路として扱われる電源線が有
する抵抗と、上記コンデンサとによって、等価的にCR
フィルタが形成され、電源線のインピーダンスが低下す
る。そして、このCRフィルタ、即ちローパスフィルタ
によって、電源線に連なる各半導体能動素子のON/O
FFに伴う電流変動によって生じる電圧変動を初めとす
る、電源線に発生する高周波的なノイズが低減され、信
号レベルの変動、誤動作、信号遅延等の回路の不正規動
作の発生を、従来よりも大幅に低減することが可能とな
る。
する画像表示装置等の半導体装置に適用できるが、例え
ば液晶表示装置の場合、電源線と容量形成用電極との間
に配される容量形成用誘電体として、請求項3に示され
るように液晶を用いることができる。この場合、請求項
4に示されるように、表示に用いられる液晶と上記容量
形成用誘電体として用いられる液晶とを、隔壁部材によ
って分離すれば、容量形成用誘電体として用いられる液
晶を、表示用の液晶とは別のものとすることができるた
め、表示用に適するという条件を必要とせずに、容量形
成用誘電体として用いられる液晶を選定できる。また、
隔壁部材によって容量形成用と表示用との液晶を分離し
ていれば、表示用の液晶を直流電圧の印加により劣化さ
せることもない。
された一方の基板に電源線が、他方の基板に容量形成用
電極が設けられる構成であり、且つ、両基板の間をシー
ル部材で密閉される半導体装置、例えば、両基板間に液
晶を封止する液晶表示装置や、両基板間にガスを封止す
るプラズマディスプレイパネル等の場合、請求項5に示
されるように、容量形成用誘電体をシール部材と共用す
れば、表示装置の有効表示面積比率を改善することがで
きる。
の発明の半導体装置では、請求項6に示されるように、
半導体能動素子を基板上にモノリシックに形成してもよ
く、また、請求項7に示されるように、半導体能動素子
を内蔵する半導体チップを基板上に実装してもよい。半
導体能動素子を内蔵する半導体チップを基板上に実装す
る構成の場合、基板上には半導体チップへ電力を供給す
るための電源線が形成され、さらに半導体チップ内にも
半導体能動素子へ電力を供給するための電力供給線が形
成されることになる。この場合、請求項8に示されるよ
うに、基板上に実装される半導体チップに対しても、請
求項1の構成と同様に、電力供給線と対向して基準電位
の第2容量形成用電極を配し、電力供給線と第2容量形
成用電極との間に第2容量形成用誘電体と配してCRフ
ィルタを形成することにより、半導体装置の基板内全体
の高周波的なノイズの低減が図れる。
説明すれば、以下の通りである。
を、図2および図3に示している。本実施例の半導体装
置は、図2に示すように、基板1上に、半導体能動素子
2と、該半導体能動素子2に電源電力を供給するための
電源線3とが設けられているものである。本実施例で
は、この基板1上の電源線3にコンデンサC1 ・C2 ・
…を連ね、分布定数回路として扱われる電源線3と上記
コンデンサC1 ・C2 ・…とによって、図3に示すよう
に、分布定数的にCR回路を形成すると共に、各コンデ
ンサにおける電源線3とは反対側の電極を基準電位、例
えば接地電位に保持することにより、等価的にCRフィ
ルタを形成し、電源線3に発生する高周波的なノイズを
低減するようになっている。
本的な概念を示しており、電源線3の入力端子数、更に
は電源線数も複数でもかまわず、また、各電源線の電位
も異なってもよい。また、C(容量)およびR(抵抗)
以外の成分、例えばL(インダクタンス)成分を含んで
いても何ら差し支えない。更に述べるなら、各コンデン
サにおける電源線とは反対側の電極は、接地電位に保持
されなくとも、電源線3とは異なる電源電位に保持、換
言するなら、電源線3とは異なる電位を有する電源線と
してもかまわない。
方を示している。図4は、電源線3と対向して線状の容
量形成用電極4を設け、これら3・4間に容量形成用誘
電体5を挟んだ例を、一方、図5は、電源線3と対向
(交差)して複数の容量形成用電極群4′…を間隔をお
いて設け、これら3・4′間に容量形成用誘電体5を挟
んだ例を示している。これらの例は、電源線3と、線状
の容量形成用電極4または容量形成用電極群4′…と
を、容量形成用誘電体5の両側に配することによって、
これら3・4または3・4′を電極としてコンデンサを
形成するものである。
成について示しており、電源線3と容量形成用電極
(群)4・4′との距離、即ち、誘電体5の厚さaは、
どの部分も同一である必要はなく、部分的に容量形成用
誘電体5の厚さaが変化してもよい。また、電源線3や
容量形成用電極(群)4・4′の幅や厚さも一定である
必要はなく、それらが場所毎に異なっていても何ら差し
支えない。また、容量形成用電極(群)4・4′は、図
2において説明したように、基準電位に保持する必要が
あるが、図5に示すように容量形成用電極群4′…が複
数に分割されている場合には、各容量形成用電極4′の
基準電位は異なっていてもよい。
極(群)の電位については特に記載しないが、容量形成
用電極(群)が基準電位に保持されているものとして説
明を進める。
体能動素子を含む回路に対して電力を供給するための電
源線3の配線構成の一例を示している。この半導体装置
では、ガラス基板等の絶縁性基板1上に、半導体層或い
は液晶層等へのNa+ イオン等の侵入を防ぐために、例
えば、プラズマCVD(chemical vapor deposition)等
によってSiO2 やSiNx 等からなる絶縁薄膜、いわ
ゆるベースコート8が形成される。
p−Siと略記する)膜、或いはアモルファスシリコン
(以下、a−Siと略記する)膜等の真性半導体層(い
わゆるi層)を、LPCVD( low pressure CVD)
或いはPECVD(plasma enhanced CVD)等によっ
て成膜する。そして、この半導体層を用いてトランジス
タ等の能動素子を形成することになる。尚、上記電源線
3を形成する部位においては、上記半導体層は後工程で
エッチングによって除去されることになるので、ここで
は電源線3を形成する部位の構成要素の形成方法に着目
して説明を進める。
Nx 等からなるゲート絶縁膜9を、PECVD等によっ
て成膜する。
時に形成する。これは、例えば、Al、Nb、Ta、M
o、Cr、Al−Si、或いはこれらの合金等をスパッ
タや蒸着等によって膜形成し、さらにその膜を、フォト
リソグラフ工程によってパターニングし、エッチング工
程で余分な部位の膜を除去することによってなされる。
やSiNx 等からなる上述の容量形成用誘電体5に相当
する層間絶縁膜10を、PECVD等によって形成す
る。
源線3と対向する部位に、容量形成用電極4を形成す
る。この容量形成用電極4は、上述の電源線3と同様
に、Al、Nb、Ta、Mo、Cr、Al−Si、或い
はこれらの合金等をスパッタや蒸着等によって層間絶縁
膜10上に膜形成し、この膜をフォトリソグラフ工程に
よってパターニングし、エッチング工程で余分な部位の
膜を除去することによって形成される。この容量形成用
電極4の配線は、ソース/ドレインの配線と同時に形成
することが効率的である。
の能動素子の構造等に応じて、上記の各層の形成方法も
適宜変更される。例えば、真性半導体層よりもゲート電
極が絶縁性基板1側にくる構成もあり、この場合、ゲー
ト電極にTaを用いると、これを陽極酸化することによ
ってTa2 O5 なる酸化絶縁膜をベースコートとして形
成できる。
路と接続するために、絶縁膜を介して他層の配線とコン
タクトをとるケースがしばしば発生する。この場合、例
えば、図6に示すように、電源線3が上層の配線11と
コンタクトホール12を介してコンタクトをとる部分
で、電源線3と容量形成用電極4との位置関係をずらす
手法を用いればよい。この例として、図7〜図10に示
すようなものが考えられる。図7は容量形成用電極4を
電源線3のコンタクト部にかからないような幅で配線す
る例を、図8はコンタクトをとる部分だけ電源線3を突
出させる例を、図9はこれとは逆に電源線3のコンタク
ト部分だけ容量形成用電極4を取り除く例を、図10は
容量形成用電極4が電源線3のコンタクト部を迂回する
例を示している。
触れているが、容量形成用電極4が他の層とコンタクト
をとる場合にも、上記と同様の配慮が必要であることは
言うまでもない。
ち、電源線3と容量形成用電極4との間)が離れる、換
言するならば上記層間絶縁膜10の膜厚が厚くなると、
コンデンサとしての容量が減少し、CRフィルタの効果
が減少する可能性もある。この様な場合、図11に示す
ように、電源線3と接続される配線11と容量形成用電
極4とを同一層に形成せず、電源線3と容量形成用電極
4との間隔を、電源線3と他の配線11との間の間隔よ
りも狭くすればよい。この場合、電源線3形成後に容量
形成用誘電体5としての層間絶縁膜10aを形成し、そ
の層間絶縁膜10a上に容量形成用電極4を形成した
後、層間絶縁膜10bを形成し、その層間絶縁膜10b
上に他の配線11を形成する。
用電極4とを常に対向して配置するのではなく、図12
に示すように、電源線3と容量形成用電極4とが部分的
にオーバーラップするようにする、即ち、電源線3の全
体にわたってコンデンサを形成するのではなく部分的に
コンデンサを形成してもよい。この場合、集中定数的に
コンデンサが形成されることになるので、例えば、容量
形成用電極4の各オーバーラップ部4aによって形成さ
れる各コンデンサの容量が略等しくなるように、各オー
バーラップ部4aの面積、および各オーバーラップ部4
aと電源線3との距離を設定することにより、所定周波
数の高周波ノイズを集中的に除去することも可能であ
る。
その後に層間絶縁膜10と容量形成用電極4とをこの順
に形成した例を示しているが、電源線3と容量形成用電
極4との上下の位置関係はこれに限定るものではなく、
図13に示すように、容量形成用電極4を先に形成し
て、その後に層間絶縁膜10と電源線3とをこの順に形
成してもよい。
絶縁膜13を介して対向配置された第1層部3aと第2
層部3bとがコンタクトホール3cで接続された構成の
2層配線であってもよい。勿論、容量形成用電極4も上
記と同様の構成の2層配線であっても何ら差し支えな
い。
一層に容量形成用電極4の本体部4bを形成すると共
に、別の層に電源線3と部分的にオーバーラップするオ
ーバーラップ部4c…を形成し、上記本体部4bと各オ
ーバーラップ部4c…とをコンタクトホール4dで接続
してもよい。この場合、オーバーラップ部4cと電源線
3との重なり方は特に限定されるものではなく、例え
ば、オーバーラップ部4c1 のようにその先端部が電源
線3より外にはみ出す構成、オーバーラップ部4c2 の
ようにその先端部が電源線3の領域内に存在する構成、
或いはオーバーラップ部4c3 のようにその先端部が電
源線3の端部と一致する構成でもよい。
成のみを示しており、その他の構成要素が必要により付
加されることは言うまでもない。
に限定されるものではない。例えば、電源線3と容量形
成用電極4との重なり方は、上記図15にも示したよう
に、様々なパターンが考えられる。また、電源線3およ
び容量形成用電極4のレイアウトも、前述した各図の構
成をもとに組み合わせたものであってもよい。また、電
源線3および容量形成用電極4は、直線的に形成する必
要はなく、曲線的に形成してもよい。また、容量形成用
電極4は、線状である必要はなく、例えば平板状等の他
の形状であっても何ら差し支えない。また、電源線3に
対して全体的に容量分を付加しなくても、その一部分の
みに容量分を付加する構成であってもよい。
基板1上に、半導体能動素子2と、該半導体能動素子2
に電源電力を供給するための電源線3とが設けられてい
るものであって、少なくともその一部分が上記電源線3
と対向するように配された基準電位の容量形成用電極4
と、対向配置されている電源線3と容量形成用電極4と
の間に配された容量形成用誘電体5とを備えている構成
である。
とを電極とするコンデンサが形成され、分布定数回路と
して扱われる電源線3の有する抵抗と、上記コンデンサ
とによって、等価的にCRフィルタが形成され、電源線
3のインピーダンスが低下する。そして、このCRフィ
ルタ、即ちローパスフィルタによって、電源線3に連な
る各半導体能動素子2のON/OFFに伴う電流変動に
よって生じる電圧変動を初めとする、電源線3に発生す
る高周波的なノイズが低減され、信号レベルの変動、誤
動作、信号遅延等の回路の不正規動作の発生を、従来よ
りも大幅に低減することが可能となる。
基づいて説明すれば、以下の通りである。尚、説明の便
宜上、前記実施例1の図面に示した部材と同一の構成・
機能を有する部材には同一の符号を付記し、その説明を
省略する。
線3と容量形成用電極4とを設けてコンデンサを形成す
る手法について説明したが、本実施例では、電源線3と
容量形成用電極4とを別々の基板上に形成する手法につ
いて説明する。その一例を、対向配置された複数の基板
を有する画像表示装置、特に、能動素子を用いた液晶表
示装置を例に挙げて説明する。
示装置は、図16に示すように、TFT等の半導体能動
素子が形成されたアクティブ素子形成基板21と、この
アクティブ素子形成基板21と対向配置された対向電極
形成基板22と、両基板21・22間に注入されてシー
ル部材によって封止されている液晶23とを備えてい
る。尚、同図においては、前述したベースコート、更に
は液晶の配向状態を制御する配向膜等、他の構成要件に
ついては図示(記載)していないが、これらが必要によ
り設けられることは言う迄も無い。これは、以後におい
ても同様である。
ス基板等の透明絶縁性基板上に、画素部、データドライ
バ(画像表示制御手段)および走査ドライバ(画像表示
制御手段)等の半導体能動素子を含む回路をモノリシッ
クに形成したものである。上記の半導体能動素子として
は、a−Si TFTあるいはp−Si TFT等が考えら
れるが、特に好ましいのはp−Si TFTである。
導電膜からなる多数の帯状のデータ信号線を互いに平行
に形成すると共に、これらのデータ信号線と直交するよ
うに透明導電膜からなる多数の帯状の走査信号線を形成
し、さらに、これらデータ信号線と走査信号線との各交
点近傍に、TFT等の半導体能動素子および各半導体能
動素子に接続される透明導電膜からなる画素電極を、マ
トリクス状に形成したものである。
の各データ信号線と接続され、映像信号に代表される表
示用データ信号をサンプリングすると共に、サンプリン
グした表示用データ信号をデータ信号線に転送する回路
である。
各走査信号線と接続され、各走査信号線を線順次走査す
る走査信号を各走査信号線に出力する回路である。
等の透明絶縁性基板上に、上記の各画素電極と対向配置
されて各画素電極に対する共通の電極となる透明導電膜
からなる対向電極を形成したものである。
ータドライバおよび走査ドライバに、外部電源からの電
力を供給するための電源線3が配線されており、この電
源線3の周囲には、SiNx 、BおよびPを含んだSi
O2 膜(BPSG:boron-doped phospho-silicate gla
ss)、Pを含んだSiO2 膜(PSG:phospho-silica
te glass)、およびSiO2 等の透明絶縁膜からなる保
護膜24が設けられている。
記電源線3と対向する位置に容量形成用電極4が形成さ
れており、この容量形成用電極4の周囲にも、上記保護
膜24と同様の構成の保護膜25が設けられている。
に形成された電源線3と、対向電極形成基板22に形成
された容量形成用電極4との間には、容量形成用誘電体
5としての液晶23が介在し、コンデンサが形成され
る。
3を容量形成用誘電体5として用いる場合、該液晶23
が、直流電圧を印加すると電気分解によって劣化が生じ
るような液晶の場合には、容量形成用電極4の極性を電
源線3に対して交流的に反転させる必要が生じる。尚、
液晶表示装置には、電源線3の電位を所定の振幅で周期
的に変化させる方式のものがあり、この場合、電源線3
の振動電位の中間電位に容量形成用電極4の電位を設定
すればよい。
17に示すようにコンデンサが形成されることも考えら
れる。この場合、3つのコンデンサが直列に接続される
のと等価になるので、保護膜25、液晶23および保護
膜24の各誘電率ε1 ・ε2・ε3 に注意して材質を選
定する必要がある。
上記のような保護膜24・25を必要としない材質、例
えばITO(indium tin oxide)等の場合には、図18
に示すように、保護膜を省略できる。
ITOに相当する部分のインピーダンスが高く、そのま
までは電源線3や容量形成用電極4として使用が困難な
場合も考えられる。このような場合は、例えば図19ま
たは図20に示すように、電源線3または容量形成用電
極4を、ITO膜27とメタル膜25との2層構造とし
てもよい。図19は、基板21(22)上にメタル膜2
5を形成し、その上に絶縁膜26を形成し、さらにその
上にITO膜27を形成して、ITO膜27とメタル膜
25とをコンタクトホール28で接続して、電源線3ま
たは容量形成用電極4を形成した例を示している。図2
0は、基板21(22)上にメタル膜25…を数カ所に
わたって形成し、これらのメタル膜25…を覆うように
してITO膜27を形成することによって電源線3また
は容量形成用電極4を形成した例を示している。
基板22上に形成される対向電極29を、アクティブ素
子形成基板21上に形成された電源線3と対向する位置
まで延ばすことによって、容量形成用電極を対向電極2
9と共用することもできる。
加により劣化するおそれがある場合には、図22に示す
ように、隔壁(隔壁部材)30を設けて、表示用の液晶
23aと、容量形成用誘電体5としての液晶23bとを
分離してもよい。尚、上記隔壁30として、表示用の液
晶23aをアクティブ素子形成基板21と対向電極形成
基板22との間に封止するためのシール部材を用いるこ
とができる。このように、表示用の液晶23aとCRフ
ィルタ用の液晶23bとを分離する構成の場合、液晶2
3aと液晶23bとは異なった液晶を使用できる。
用誘電体5として液晶を使用する必要は特になく、勿
論、他の材質のものでもよい。例えば、図23に示すよ
うに、容量形成用誘電体5をシール部材31と共用する
こともでき、この場合、表示装置の有効表示面積比率を
改善する効果もある。
構成要素、例えば、半導体層への光の到達を阻止するた
めの金属層からなる遮光手段と共用することも可能であ
る。
半導体能動素子が形成されたアクティブ素子形成基板2
1および対向電極形成基板22を有し、上記アクティブ
素子形成基板21上に、半導体能動素子に電源電力を供
給するための電源線3とが設けられているものであっ
て、上記アクティブ素子形成基板21と対向して配置さ
れている上記対向電極形成基板22上に、基準電位の容
量形成用電極4が、少なくともその一部分が上記電源線
3と対向するように配されていると共に、対向配置され
ている電源線3と容量形成用電極4との間に、容量形成
用誘電体5が配されている構成である。
線3と容量形成用電極4とを電極とするコンデンサが形
成され、分布定数回路として扱われる電源線3の有する
抵抗と、上記コンデンサとによって、等価的にCRフィ
ルタが形成され、電源線3のインピーダンスを下げるこ
とができる。そして、このCRフィルタによって、電源
線3が発生する高周波的なノイズが低減され、信号レベ
ルの変動、誤動作、信号遅延等の回路の不正規動作の発
生を、従来よりも大幅に低減することが可能となる。
て、ガラス基板等の絶縁性基板上に電源線3を形成する
構成の画像表示装置、特に液晶表示装置を例に挙げて説
明したが、画像表示装置は液晶表示装置に限定されるも
のではなく、他の画像表示装置、例えば、エレクトロル
ミネッセンス(EL:electroluminescence)、プラズマ
ディスプレイパネル(PDP:plasma display pane
l)、螢光表示装置および発光ダイオードからなる表示
装置等であってもよい。
板等の絶縁性基板に限定されるものではない。例えば、
単結晶シリコン基板等の表面に絶縁性膜を形成した半導
体基板上に電源線を形成する構成の半導体装置であって
もよい。
上に、データドライバや走査ドライバ等の電源線3を必
要とする回路をモノリシックに形成した例を示したが、
本発明は、基板上に電源線3を形成する必要がある半導
体装置全てに対して適用可能である。例えば、図24に
示すように、画素部が形成された基板1上に、データド
ライバや走査ドライバ等の電源線を必要とする半導体チ
ップ32が実装された(例えば基板がガラス基板の場合
は、いわゆるCOGと呼称される実装法により実装され
た)場合においても、基板に各半導体素子がモノリシッ
クに形成された場合と同様に、半導体チップ32に電力
を供給するための電源線を基板1上に形成する必要があ
り、本発明の適用が有効である。
32は、単結晶シリコン基板に代表される、表面に絶縁
性膜を形成した半導体基板上に、半導体能動素子を形成
したもののみならず、絶縁性基板上に形成された半導体
能動素子からなる半導体チップ、例えば、ガラス基板上
にTFTを形成してなる半導体チップであってもよい。
チップ基板上に形成された半導体能動素子に電力を供給
するための電力供給線が、該チップ基板上に形成される
ことになるので、前記実施例1に示した各種の手法を用
いて、該電源線に対してコンデンサを形成することがで
きる。即ち、上記半導体チップは、チップ基板と、上記
チップ基板上に形成された上記半導体能動素子と、上記
チップ基板上に配線された電力供給線とを備えたもので
あり、この半導体チップ内に、基準電位の第2容量形成
用電極を少なくともその一部分が上記電力供給線と対向
するように配すると共に、対向配置されている電力供給
線と第2容量形成用電極との間に第2容量形成用誘電体
を配するのである。尚、ここで、第2容量形成用電極の
電位と、前述した容量形成用電極の電位は異なってもよ
い。
実装する場合、該基板1には半導体チップ32へ電力を
供給するための電源線が形成され、さらに半導体チップ
32内にも半導体能動素子へ電力を供給するための電力
供給線が形成されるが、上述のように、基板1上の電源
線だけでなく、半導体チップ32内の電力供給線に対し
てもCRフィルタを形成することにより、装置全体の高
周波的なノイズの低減が図れる。
10μm以下であり、例えば配線幅10μmの条件で、
配線材の比抵抗ρを0.2μΩ・cm、膜厚を1μm(シ
ート抵抗:2×10-3Ω/□)として配線すれば、1c
mの配線で抵抗は2Ωとなる。さらに配線が微細な装置
を想定して、配線幅を2.5μmとすると、1cmの配線
で抵抗は8Ωとなる。電源線の持つ交流的なインピーダ
ンスとしては、10〜20Ω程度が限度と考えられ、縦
横の長さの比率が3:4程度の半導体装置を想定し、例
えば図25に示すように、基板1の縁部に沿って対角の
一方から他方まで縦横に電源線3を配線したとすると、
対角1.8cmのもので、1cm当たりの抵抗が8Ωとす
れば配線の抵抗が略20Ωとなるので、一般的にみて対
角1.8cm以上の装置においては、本発明を適用して電
源線3のインピーダンスを低下させることによって、大
きな効果が期待できる。特に、ガラス基板等の基板サイ
ズの大型化に適した基板上に半導体能動素子を形成した
大型の半導体装置に対しては、本発明の適用が有効であ
る。
に限定されるものではなく、他の装置、例えば、イメー
ジスキャナ等の情報入力装置、センサ等の情報出力装
置、イメージセンサ等の情報入出力装置、メモリやコン
デンサアレイ等の情報蓄積装置、データドライバや走査
ドライバ等の情報の伝送と蓄積とを制御する装置、或い
は、これらを複合した装置であってもよい。
内容を明らかにするものであって、そのような具体例に
のみ限定して狭義に解釈されるべきものではなく、本発
明の精神と特許請求事項の範囲内で、いろいろと変更し
て実施することができるものである。
ように、基板上に、半導体能動素子と、該半導体能動素
子に電源電力を供給するための電源線とが設けられてい
るものであって、少なくともその一部分が上記電源線と
対向するように配された基準電位の容量形成用電極と、
対向配置されている電源線と容量形成用電極との間に配
された容量形成用誘電体とを備えており、上記半導体能
動素子は、上記基板上に実装されている半導体チップ内
に設けられており、この半導体チップが、チップ基板
と、上記チップ基板上に形成された上記半導体能動素子
と、上記チップ基板上に配線され、上記半導体能動素子
に電力を供給するための電力供給線と、少な くともその
一部分が上記電力供給線と対向するように配された基準
電位の第2容量形成用電極と、対向配置されている電力
供給線と第2容量形成用電極との間に配された第2容量
形成用誘電体とを備えている構成である。
極とするコンデンサが形成され、分布定数回路として扱
われる電源線の有する抵抗と上記コンデンサとによって
等価的にCRフィルタが形成され、電源線のインピーダ
ンスが低下し、このCRフィルタにより、電源線に連な
る各半導体能動素子のON/OFFに伴う電流変動によ
って生じる電圧変動を初めとする、電源線に発生する高
周波的なノイズが低減され、信号レベルの変動、誤動
作、信号遅延等の半導体装置の不正規動作の発生を、従
来よりも大幅に低減することができるという効果を奏す
る。
うに、複数の基板を有し、それらの中の少なくとも一つ
の基板上に、半導体能動素子と、該半導体能動素子に電
源電力を供給するための電源線とが設けられている半導
体装置において、上記電源線が設けられている基板と対
向して配されている基板上に、基準電位の容量形成用電
極が、少なくともその一部分が上記電源線と対向するよ
うに配されていると共に、対向配置されている電源線と
容量形成用電極との間に、容量形成用誘電体が配されて
いる構成である。
電源線と容量形成用電極とを電極とするコンデンサが形
成され、分布定数回路として扱われる電源線の有する抵
抗と上記コンデンサとによって等価的にCRフィルタが
形成されることになり、電源線に発生する高周波的なノ
イズが低減され、信号レベルの変動、誤動作、信号遅延
等の半導体装置の不正規動作の発生を、従来よりも大幅
に低減することができるという効果を奏する。
うに、上記請求項2の発明の構成において、上記電源線
が設けられている基板と上記容量形成用電極が設けられ
ている基板との間に液晶が配され、上記容量形成用誘電
体が液晶である構成となっている。
示を行う液晶表示装置に供される場合、容量形成用誘電
体として液晶を用いることができ、特別な誘電体を必要
としないという効果を奏する。
うに、上記請求項3の発明の構成において、表示に用い
られる液晶と上記容量形成用誘電体として用いられる液
晶とが、隔壁部材によって分離されている構成である。
により劣化させることがないという効果を奏する。
うに、上記請求項2の発明の構成において、上記容量形
成用誘電体が、電源線が設けられている基板と上記容量
形成用電極が設けられている基板との間を密閉するため
のシール部材である構成となっている。
との共用により、表示装置の有効表示面積比率を改善す
ることができるという効果を奏する。
うに、上記請求項2ないし5のいずれか1つの発明の構
成において、上記半導体能動素子が、電源線が設けられ
ている基板上にモノリシックに形成されている構成であ
る。また、請求項7の発明の半導体装置は、以上のよう
に、上記請求項2ないし5のいずれか1つの発明の構成
において、上記半導体能動素子は、半導体チップ内に設
けられており、該半導体チップが、電源線が設けられて
いる基板上に実装されている構成である。
が設けられている基板上にモノリシックに形成する、あ
るいは、半導体能動素子を半導体チップ内に設け、該半
導体チップを電源線が設けられている基板上に実装する
ことにより、電源線の配線の微細化が可能となり、配線
の微細化に伴って電源線のインピーダンスが高くなるの
で、このような場合に上記請求項2ないし5のいずれか
1つの発明の適用が非常に有効である。
うに、上記請求項7の発明の構成において、上記半導体
チップが、チップ基板と、上記チップ基板上に形成され
た上記半導体能動素子と、上記チップ基板上に配線さ
れ、上記半導体能動素子に電力を供給するための電力供
給線と、少なくともその一部分が上記電力供給線と対向
するように配された基準電位の第2容量形成用電極と、
対向配置されている電力供給線と第2容量形成用電極と
の間に配された第2容量形成用誘電体とを備えている構
成である。
導体チップ内の電力供給線に対してもCRフィルタが形
成され、半導体装置の基板内全体の高周波的なノイズの
低減が図れるという効果を奏する。
うに、上記請求項6の発明の構成において、上記半導体
能動素子が、ポリシリコンTFTである構成である。ま
た、請求項10の発明の半導体装置は、以上のように、
上記請求項1ないし9のいずれか1つの発明の構成にお
いて、上記電源線の配線抵抗が20Ω以上である構成で
ある。
置の概略の縦断面図である。
る。
線との接続部分を示す概略の縦断面図である。
線との接続部分を示す概略の平面図である。
線との接続部分の一変形例を示す概略の平面図である。
線との接続部分の他の変形例を示す概略の平面図であ
る。
配線との接続部分のさらに他の変形例を示す概略の平面
図である。
配線との接続部分の一変形例を示す概略の縦断面図であ
る。
形成用電極とを部分的にオーバーラップさせる変形例を
示す概略の平面図である。
極を電源線よりも基板側に形成した変形例を示す概略の
縦断面である。
配線とした変形例を示す概略の縦断面である。
形成用電極とを部分的にオーバーラップさせるための他
の変形例を示す概略の平面図である。
た一例を示す概略の縦断面図である。
および容量形成用電極を被う保護膜を省略した変形例を
示す概略の縦断面図である。
または容量形成用電極をITO膜とメタル膜との2層構
造とする一変形例を示す概略の縦断面図である。
または容量形成用電極をITO膜とメタル膜との2層構
造とする他の変形例を示す概略の縦断面図である。
成用電極を対向電極と共用する変形例を示す概略の縦断
面図である。
よって表示用の液晶と容量形成用誘電体としての液晶と
を分離する変形例を示す概略の縦断面図である。
成用誘電体をシール部材と共用する変形例を示す概略の
縦断面図である。
が形成された基板上に、半導体チップを実装した変形例
を示す説明図である。
図である。
との関係を示す説明図である。
おける電圧波形を示す説明図である。
と接続する従来の高周波ノイズの低減方法を説明する説
明図である。
Claims (10)
- 【請求項1】基板上に、半導体能動素子と、該半導体能
動素子に電源電力を供給するための電源線とが設けられ
ている半導体装置において、 少なくともその一部分が上記電源線と対向するように配
された基準電位の容量形成用電極と、 対向配置されている電源線と容量形成用電極との間に配
された容量形成用誘電体とを備えており、 上記半導体能動素子は、上記基板上に実装されている半
導体チップ内に設けられており、 この半導体チップが、 チップ基板と、 上記チップ基板上に形成された上記半導体能動素子と、 上記チップ基板上に配線され、上記半導体能動素子に電
力を供給するための電力供給線と、 少なくともその一部分が上記電力供給線と対向するよう
に配された基準電位の第2容量形成用電極と、 対向配置されている電力供給線と第2容量形成用電極と
の間に配された第2容量形成用誘電体とを備えている こ
とを特徴とする半導体装置。 - 【請求項2】複数の基板を有し、それらの中の少なくと
も一つの基板上に、半導体能動素子と、該半導体能動素
子に電源電力を供給するための電源線とが設けられてい
る半導体装置において、 上記電源線が設けられている基板と対向して配されてい
る基板上に、 基準電位の容量形成用電極が、少なくともその一部分が
上記電源線と対向するように配されていると共に、 対向配置されている電源線と容量形成用電極との間に、
容量形成用誘電体が配されていることを特徴とする半導
体装置。 - 【請求項3】上記電源線が設けられている基板と、上記
容量形成用電極が設けられている基板との間に液晶が配
され、 上記容量形成用誘電体が液晶であることを特徴とする請
求項2に記載の半導体装置。 - 【請求項4】表示に用いられる液晶と上記容量形成用誘
電体として用いられる液晶とが、隔壁部材によって分離
されていることを特徴とする請求項3に記載の半導体装
置。 - 【請求項5】上記容量形成用誘電体が、電源線が設けら
れている基板と上記容量形成用電極が設けられている基
板との間を密閉するためのシール部材であることを特徴
とする請求項2に記載の半導体装置。 - 【請求項6】上記半導体能動素子が、電源線が設けられ
ている基板上にモノリシックに形成されていることを特
徴とする請求項2ないし5のいずれか1項に記載の半導
体装置。 - 【請求項7】上記半導体能動素子は、半導体チップ内に
設けられており、 該半導体チップが、電源線が設けられている基板上に実
装されていることを特徴とする請求項2ないし5のいず
れか1項に記載の半導体装置。 - 【請求項8】上記半導体チップが、 チップ基板と、 上記チップ基板上に形成された上記半導体能動素子と、 上記チップ基板上に配線され、上記半導体能動素子に電
力を供給するための電力供給線と、 少なくともその一部分が上記電力供給線と対向するよう
に配された基準電位の第2容量形成用電極と、 対向配置されている電力供給線と第2容量形成用電極と
の間に配された第2容量形成用誘電体とを備えているこ
とを特徴とする請求項7に記載の半導体装置。 - 【請求項9】 上記半導体能動素子が、ポリシリコンTF
Tであることを特徴とする請求項6に記載の半導体装
置。 - 【請求項10】 上記電源線の配線抵抗が20Ω以上であ
ることを特徴とする請求項1ないし9のいずれかに記載
の半導体装置。
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