JP2021120689A - 表示装置 - Google Patents

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Abstract

【課題】狭額縁化を実現することが可能な表示装置を提供することにある。【解決手段】実施形態に係る表示装置は、スイッチング素子及び当該スイッチング素子に接続されるメモリを備える複数の画素が配列された表示領域と、表示領域と第１方向に並んで配置され、複数の画素の各々に含まれるスイッチング素子のゲート電極に駆動信号を供給する第１駆動回路と、表示領域内で第１方向と交差する第２方向に延在し、複数の画素の各々に備えられるメモリに電力を供給するメモリ電源線とを具備する。表示領域内の最外に位置する画素の最外縁によって表示領域の外縁が定義され、第１駆動回路から表示領域の外縁までの第１距離は、当該第１駆動回路からメモリ電源線までの第２距離よりも短い。【選択図】図６

Description

本発明の実施形態は、表示装置に関する。
表示装置として、画素内に表示情報としてのデータを記憶可能なメモリを有するＭＩＰ（Memory In Pixel）方式を採用した反射型の液晶表示装置が知られている。
このような液晶表示装置においては、各メモリに電圧を供給するためのメモリ電源線が表示パネル基板上に形成されるが、当該メモリ電源線が表示パネルの狭額縁化の妨げとなる場合がある。
特開２０１４−２３２３３２号公報
そこで、本発明が解決しようとする課題は、狭額縁化を実現することが可能な表示装置を提供することにある。
実施形態に係る表示装置は、スイッチング素子及び当該スイッチング素子に接続されるメモリを備える複数の画素が配列された表示領域と、前記表示領域と第１方向に並んで配置され、前記複数の画素の各々に含まれるスイッチング素子のゲート電極に駆動信号を供給する第１駆動回路と、前記表示領域内で前記第１方向と交差する第２方向に延在し、前記複数の画素の各々に備えられるメモリに電力を供給するメモリ電源線と、を具備する。前記表示領域内の最外に位置する画素の最外縁によって表示領域の外縁が定義され、前記第１駆動回路から前記表示領域の外縁までの第１距離は、当該第１駆動回路から前記メモリ電源線までの第２距離よりも短い。
実施形態に係る表示装置の概略構成を示す図。 表示パネルの構成の一例について説明するための図。 セグメント画素に備えられる画素回路及び液晶素子の構成の一例を示す図。 画素を構成する副画素及びセグメント画素の配置例について説明するための図。 副画素を構成するセグメント画素の各々に備えられる画素回路のレイアウトの一例を示す図。 表示パネルにおいて第１メモリ電源線、第２メモリ電源線、第１表示電位線及び第２表示電位線が形成される位置について模式的に示す図。 走査線駆動回路及び表示領域の一部を含む領域の拡大図。 信号線駆動回路の間に形成される配線の一例について説明するための図。 対象配線の多層配線化について説明するための図。 対象配線の多層配線化について説明するための図。 信号線駆動回路の間に形成される配線の他の例について説明するための図。 本実施形態の変形例について説明するための図。 メモリ電源線が統合される部分の拡大図。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実施の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一または類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一または類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
本実施形態においては、表示装置の一例として液晶表示装置を開示するが、この表示装置は、例えばスマートフォン、タブレット端末、携帯電話端末、パーソナルコンピュータ、テレビ受像装置、車載装置、ゲーム機器等の種々の装置に適用可能である。また、本実施形態に係る表示装置は、例えば腕時計（ウォッチ）型のウェアラブル機器やサイネージ（電子看板）等に用いられてもよい。なお、本実施形態において開示する主要な構成は、液晶表示装置以外に、有機エレクトロルミネッセンス（ＥＬ）表示素子等を有する自発光型の表示装置、電気泳動素子等を有する電子ペーパ型の表示装置、ＭＥＭＳ（Micro Electro Mechanical Systems）を応用した表示装置、またはエレクトロクロミズムを応用した表示装置等にも適用可能である。
図１は、本実施形態に係る表示装置ＤＳＰの概略構成を示す。図１に示すように、表示装置ＤＳＰは、表示パネルＰＮＬを備える。表示パネルＰＮＬは、画像を表示する表示領域ＤＡ及び当該表示領域ＤＡを囲む額縁状の非表示領域（表示領域ＤＡの周辺に位置する領域）ＮＤＡを有する。表示領域ＤＡには、複数の画素が例えばマトリクス状に配置されている。複数の画素の各々は、スイッチング素子、画素電極及び共通電極等を含む。スイッチング素子としては、例えば薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）が用いられる。なお、表示パネルＰＮＬの構成については後述する。
また、表示パネルＰＮＬは、信号線駆動回路ＳＤ、走査線駆動回路ＧＤ、共通電極駆動回路ＣＤ及び制御回路（タイミングコントローラ）ＴＣを備える。
信号線駆動回路ＳＤは、複数の画素の各々に含まれるスイッチング素子のソース電極と信号線（ソース線）を介して電気的に接続されている。
走査線駆動回路ＧＤは、複数の画素の各々に含まれるスイッチング素子のゲート電極と走査線（ゲート線）を介して電気的に接続されている。
なお、上記した信号線及び走査線は、それぞれ異なる層に形成されている（つまり、別層構成となっている）。
また、複数の画素の各々に含まれるスイッチング素子のドレイン電極は、後述するメモリと電気的に接続される。
共通電極駆動回路ＣＤは、画素電極と液晶層を介して対向配置される共通電極と電気的に接続されている。
制御回路ＴＣは、信号線駆動回路ＳＤ、走査線駆動回路ＧＤ及び共通電極駆動回路ＣＤを駆動するための各種タイミング信号を生成する。なお、制御回路ＴＣは、信号線駆動回路ＳＤとともにＤＤＩＣ内に収容されている。
表示パネルＰＮＬにおいては、信号線駆動回路ＳＤ、走査線駆動回路ＧＤ及び共通電極駆動回路ＣＤが制御回路ＴＣからのタイミング信号に基づいて駆動することによって表示領域ＤＡに画像を表示することができる。
なお、表示装置ＤＳＰは、表示パネルＰＮＬをＣＰＵ等の外部装置と接続するためのフレキシブル配線基板ＦＰＣを更に備えている。図１に示す信号線駆動回路ＳＤ、走査線駆動回路ＣＤ、共通電極駆動回路、ＣＤ及び制御回路ＴＣの少なくとも一部は、フレキシブル配線基板ＦＰＣ上に設けられていてもよい。
次に、図２を参照して、表示パネルＰＮＬの構成の一例について説明する。なお、図２において、共通電極駆動回路ＣＤ及び制御回路ＴＣは省略されている。
表示パネルＰＮＬは、表示領域ＤＡにおいて、画素ＰＸ、信号線Ｓ及び走査線Ｇ等を備えている。
複数の画素（単位画素）ＰＸは、第１方向Ｘ及び第２方向Ｙによって規定されるＸ−Ｙ平面上に規則的に配列されている。画素ＰＸは、カラー画像を構成する最小単位である。画素ＰＸは、複数の副画素Ｐから構成されている。具体的には、１つの画素ＰＸは、副画素Ｐとして、例えば赤色を表示する副画素、緑色を表示する副画素、青色を表示する副画素及び白色を表示する副画素を備えている。
なお、複数の副画素Ｐによって表示される色はこれら４色に限定されない。複数の副画素Ｐは、複数の異なる色を表示するものであればよく、例えば赤色を表示する副画素、赤色寄りの緑色を表示する副画素、青色寄りの緑色を表示する副画素及び青色を表示する副画素等であってもよい。
更に、各副画素Ｐは、複数のセグメント画素ＳＧから構成されている。詳細については後述するが、セグメント画素ＳＧは、液晶素子ＬＤと当該液晶素子ＬＤに接続される画素回路ＣＲとを備えている。また、図２においては示されていないが、液晶素子ＬＤは、画素電極と、共通電極のうち当該画素電極と対向する一部分と、当該画素電極と当該共通電極の一部分との間に位置する液晶層とによって形成される。画素電極は、少なくとも金属層を含んで形成されており、当該金属層によって外部からの光を反射させる。また、画素回路ＣＲには、信号線Ｓ及び走査線Ｇが接続される。
本実施形態の表示パネルＰＮＬは、例えば外光や補助光といった表示面側からの入射光を各セグメント画素ＳＧの画素電極で選択的に反射させることにより画像を表示する反射表示機能を備えている。この種の表示パネルＰＮＬを反射型表示パネルと称する。
複数の信号線Ｓの各々は、第２方向Ｙに延在し、第１方向Ｘに並べて配置される。また、複数の信号線Ｓの各々は、信号線駆動回路ＳＤに接続されている。信号線駆動回路ＳＤは、各セグメント画素ＳＧの画素回路ＣＲに供給されるべき画素信号を、対応する信号線Ｓに時分割的に出力する。
複数の走査線Ｇの各々は、第１方向Ｘに延在し、当該第１方向Ｘに交差する第２方向Ｙに並べて配置される。また、複数の走査線Ｇの各々は、走査線駆動回路ＧＤに接続されている。走査線駆動回路ＧＤは、セグメント画素ＳＧへの画素信号の書き込み動作を制御するゲート駆動信号を対応する走査線Ｇに出力する。これにより、セグメント画素ＳＧに含まれるスイッチング素子のゲート電極にゲート駆動信号が供給される。
なお、信号線駆動回路ＳＤ及び走査線駆動回路ＧＤは、表示パネルＰＮＬの非表示領域ＮＤＡに形成されているが、これらの回路のいずれか一方または両方が表示パネルＰＮＬに実装されるＩＣチップに内蔵されていてもよいし、表示パネルＰＮＬに接続されるフレキシブルプリント回路基板ＦＰＣに形成されていてもよい。
また、図２においては１つの走査線駆動回路ＧＤのみが示されているが、表示パネルＰＮＬは、複数（例えば、２つ）の走査線駆動回路ＧＤを備える構成であってもよい。２つの走査線駆動回路ＧＤを備える構成の場合、例えば走査線駆動回路ＧＤのうちの一方の走査線駆動回路ＧＤに一部の走査線Ｇが接続され、他方の走査線駆動回路ＧＤに残りの走査線Ｇが接続されるように構成される。この場合、一方の走査線駆動回路ＧＤに接続される一部の走査線Ｇが奇数行の走査線Ｇであり、他方の走査線駆動回路ＧＤに接続される残りの走査線Ｇが偶数行の走査線Ｇであってもよい。更に、同一の行の走査線Ｇが、一方の走査線駆動回路ＧＤに接続される走査線Ｇと、他方の走査線駆動回路ＧＤに接続される走査線Ｇとに分割されていてもよい。また、２つの走査線駆動回路ＧＤが同一の走査線Ｇに接続される構成であってもよい。なお、２つの走査線駆動回路ＧＤは、表示領域ＤＡを挟んで対向するように配置される。
図３は、図２に示すセグメント画素ＳＧに備えられる画素回路ＣＲ及び液晶素子ＬＤの構成の一例を示す。
本実施形態に係る表示装置ＤＳＰは、各セグメント画素ＳＧ内に画素信号を記憶可能なメモリを有するＭＩＰ（Memory In Pixel）方式を採用した構成を有している。また、本実施形態において画素信号とは、実質的に２値のデータ（論理「１」または論理「０」）である。このような構成によれば、セグメント画素ＳＧ内のメモリに２値のデータを記憶し、当該２値のデータに基づいて、当該セグメント画素ＳＧのオン状態及びオフ状態を実現できる。また、面積が同一または異なる複数のセグメント画素ＳＧによって１つの副画素Ｐを構成し、これら複数のセグメント画素ＳＧのオン及びオフの組み合わせによって当該副画素Ｐのオン状態の画素面積が変化する。このようなオン状態の画素面積の違いによって各副画素Ｐでの階調表示が実現される。このような階調表現方式は、面積階調法とも称される。なお、面積階調法によれば、例えば画素電極の面積比を２０、２１、２２、…、２ｎ−１、のように重み付けしたＮ個のセグメント画素ＳＧで２ｎ個の階調を表現することができる。
上記したＭＩＰ方式を採用した表示装置ＤＳＰは、メモリに保持されている画素信号を用いて表示を実現すると共に当該表示を保持するため、各画素の画素信号の書き換え（リフレッシュ）を所定のフレーム周期で実行する必要がない。
また、表示領域ＤＡに表示される画像（表示画面）のうちの一部のみを書き換える場合がある。この場合、部分的にセグメント画素ＳＧの画素信号を書き換えることで対応可能である。すなわち、書き換える必要のあるセグメント画素ＳＧのみに画素信号を出力し、書き換え不要のセグメント画素ＳＧについては画素信号を出力する必要がない。
このため、ＭＩＰ方式を採用した表示装置ＤＳＰにおいては、フレーム周期での画素信号のリフレッシュが不要となり、その結果として消費電力を抑制することができる利点がある。
ここで、１つのセグメント画素ＳＧは、上記したように液晶素子ＬＤ及び画素回路ＣＲを備えている。なお、図３に示す画素電極ＰＥ、共通電極ＣＥ及び液晶層ＬＣは、液晶素子ＬＤを構成する。
画素電極ＰＥは、セグメント画素ＳＧの各々に配置され、画素回路ＣＲと電気的に接続されている。共通電極ＣＥは、液晶層ＬＣを介して複数または全ての画素電極ＰＥと対向している。この共通電極ＣＥには、共通電極駆動回路ＣＤによってコモン電圧Ｖｃｏｍが印加される。液晶素子ＬＤは、画素電極ＰＥと共通電極ＣＥとの電位差によって電界を発生させ、当該電界強度に応じて液晶層ＬＣの液晶分子が回転する。かかる液晶分子の回転によって液晶素子ＬＤ毎に光学特性が変化し、液晶素子ＬＤ単位で明るくなる状態（明表示／白表示）と暗くなる状態（暗表示／黒表示）が形成される。かかる液晶素子ＬＤ単位の表示の変化が表示領域ＤＡ全体で生じることにより表示領域ＤＡに画像が形成される。
画素回路ＣＲは、３つのスイッチＳＷ１〜ＳＷ３及びメモリ１００（ラッチ部）を備えている。
スイッチＳＷ１は、例えばＮｃｈＭＯＳトランジスタによって構成されている。スイッチＳＷ１は、当該スイッチＳＷ１の一端が信号線Ｓに接続され、他端がメモリ１００に接続されている。
スイッチＳＷ１のオン及びオフは、走査線Ｇから供給されるゲート駆動信号（制御信号）によって制御される。具体的には、スイッチＳＷ１は、上記した走査線駆動回路ＧＤから走査線Ｇを介してゲート駆動信号φＶが与えられることによってオン状態となる。これにより、信号線駆動回路ＳＤから信号線Ｓを介して供給される画素信号（論理「１」または論理「０」の信号）ＳＩＧがセグメント画素ＳＧに取り込まれる。なお、信号線駆動回路ＳＤから画素信号ＳＩＧが供給される信号線Ｓは、当該信号線駆動回路ＳＤに入力されるソース駆動信号に基づいて選択される。一方、走査線駆動回路ＧＤから走査線Ｇを介してゲートオフ電位が供給されている場合、スイッチＳＷ１はオフ状態となる。この場合、セグメント画素ＳＧは信号線Ｓから電気的に切り離されており、当該信号線Ｓからセグメント画素ＳＧへの画素信号ＳＩＧの供給はない。
メモリ１００は、インバータＩＶ１及びＩＶ２を備える。この場合、インバータＩＶ１の出力端子がインバータＩＶ２の入力端子と接続され、インバータＩＶ２の出力端子がインバータＩＶ１の入力端子と接続されている。インバータＩＶ１の入力端子及びインバータＩＶ２の出力端子側のノードはスイッチＳＷ２と接続され、インバータＩＶ１の出力端子及びインバータＩＶ２の入力端子側のノードはスイッチＳＷ３と接続されている。なお、インバータＩＶ１及びＩＶ２の各々は、複数のＴＦＴから構成される例えばＣＭＯＳインバータである。このように、メモリ１００は、スイッチＳＷ１を介して供給された画素信号ＳＩＧに応じた電位を保持（ラッチ）するＳＲＡＭ構造となっている。
共通電極に供給されるコモン電圧Ｖｃｏｍが所定の２電位が所定周期で切り替わる交流電圧である場合、スイッチＳＷ２の一端にはコモン電圧Ｖｃｏｍと逆相の電圧ＸＦＲＰが与えられ、スイッチＳＷ３の一端にはコモン電圧Ｖｃｏｍと同相のＦＲＰが与えられる。一方、コモン電圧Ｖｃｏｍが直流電圧である場合、スイッチＳＷ２の一端には上記のごとき交流電圧ＸＦＲＰが与えられ、スイッチＳＷ３の一端にはコモン電圧Ｖｃｏｍと同じ電位が与えられる。スイッチＳＷ２及びＳＷ３の各々の他端は、互いに接続され、かつ、画素電極ＰＥと電気的に接続されることにより、画素回路ＣＲの出力ノードＮｏｕｔを構成する。
スイッチＳＷ２及びＳＷ３は、メモリ１００の保持電位（メモリ１００に記憶されている画素信号）の極性に応じて一方がオン状態となる（と同時に他方がオフ状態となる）。これにより、画素電極ＰＥに対して、共通電極に印加されている電圧と逆相の電圧ＸＦＲＰまたは同相の電圧ＦＲＰが印加される。
なお、メモリ１００には、当該メモリ１００にロー（Ｌｏｗ）電圧を供給する第１メモリ電源線ＶＭＬ及び当該メモリ１００にハイ（Ｈｉｇｈ）電圧を供給する第２メモリ電源線ＶＭＨが接続されている。
また、上記したスイッチＳＷ２には第１表示電位線（基準信号線）ＶＣＳを介して電圧ＸＦＲＰが与えられ、スイッチＳＷ３には第２表示電位線（極性信号線）ＰＯＬを介して電圧ＦＲＰが与えられるものとする。
次に、図４を参照して、本実施形態における画素ＰＸを構成する副画素Ｐ及びセグメント画素ＳＧの配置例について説明する。なお、図４においては、便宜的に１つの画素ＰＸのみが示されている。
図４に示す例では、画素ＰＸはＳＱＵＡＲＥ配列の４つの副画素Ｐ１〜Ｐ４を有している。副画素Ｐ１は、例えば赤色を表示する副画素である。副画素Ｐ２は、例えば緑色を表示する副画素である。副画素Ｐ３は、例えば青色を表示する副画素である。副画素Ｐ４は、例えば白色を表示する副画素である。なお、各副画素Ｐ１〜Ｐ４において表示する色は、当該副画素Ｐ１〜Ｐ４の各々の画素電極ＰＥと対向して配置されるカラーフィルタによって実現される。
副画素Ｐ１及びＰ２は、第１方向Ｘに沿って隣り合うように並べて配置されている。副画素Ｐ３及びＰ４は、第１方向Ｘに沿って隣り合うように並べて配置されている。また、副画素Ｐ１及びＰ４は、第２方向Ｙに沿って隣り合うように並べて配置されている。更に、副画素Ｐ２及びＰ３は、第２方向Ｙに沿って隣り合うように並べて配置されている。
ここで、副画素Ｐ１〜Ｐ４の各々は、複数のセグメント画素ＳＧから構成されている。以下、副画素Ｐ１〜Ｐ４のうち副画素Ｐ３を構成するセグメント画素ＳＧの一例について説明する。
図４に示すように、副画素Ｐ３は、セグメント画素ＳＧ１〜ＳＧ３を備える。セグメント画素ＳＧ１は、略正方形（四角形）の形状に形成されており、副画素Ｐ２及びＰ３の境界線と副画素Ｐ３及びＰ４の境界線とで形成される副画素Ｐ３の角部に配置されている。セグメント画素ＳＧ２は、Ｌ字形状に形成されており、セグメント画素ＳＧ１と接する位置に配置されている。セグメント画素ＳＧ３は、Ｌ字形状に形成されており、セグメント画素ＳＧ２と接する位置に配置されている。副画素Ｐ３は、上記したセグメント画素ＳＧ１〜ＳＧ３を組み合わせることによって形成される矩形形状を有する。セグメント画素ＳＧ１〜ＳＧ３の形状は、ここで説明した形状以外であってもよい。
なお、セグメント画素ＳＧ１〜ＳＧ３は、面積比が例えば１：２：４（＝２０：２１：２２）となるように形成されているものとする。本実施形態において、この面積比は、各セグメント画素ＳＧにおいて実質的に表示に寄与する領域の面積に基づくものであり、表示に寄与しない例えば接続部または遮光層等と重なる領域の面積は含まれない。一方、例えば接続部を含む各セグメント画素ＳＧ１〜ＳＧ３の面積比を１：２：４とする構成も採用可能である。
セグメント画素ＳＧ１は、３ビットの面積階調における最下位のビット（例えば、２０）に相当する表示領域である。セグメント画素ＳＧ３は、３ビットの面積階調における最上位のビット（例えば、２２）に相当する表示領域である。セグメント画素ＳＧ２は、３ビットの面積階調における中間のビット（例えば、２１）に相当する表示領域である。これらのセグメント画素ＳＧ１〜ＳＧ３の組み合わせにより、３ビットの面積階調表示が可能となる。
なお、セグメント画素ＳＧ１〜ＳＧ３の面積比の組み合わせは、上記の例に限定されるものではない。
ここでは、副画素Ｐ３（セグメント画素ＳＧ１〜ＳＧ３）について説明したが、他の副画素Ｐ１、Ｐ２及びＰ４についても同様に、３つのセグメント画素ＳＧから構成される。
具体的には、副画素Ｐ１は、副画素Ｐ２及びＰ３の境界線と副画素Ｐ３及びＰ４の境界線との交点（つまり、画素ＰＸの中心点）に対して、副画素Ｐ３と点対称となるように配置されたセグメント画素ＳＧ１〜ＳＧ３に相当する３つのセグメント画素ＳＧを備えている。
副画素Ｐ２は、副画素Ｐ２及びＰ３の境界線に対して、副画素Ｐ３と線対象となるように配置されたセグメント画素ＳＧ１〜ＳＧ３の各々に相当する３つのセグメント画素ＳＧを備えている。
副画素Ｐ４は、副画素Ｐ３及びＰ４の境界線に対して、副画素Ｐ３と線対象となるように配置されたセグメント画素ＳＧ１〜ＳＧ３の各々に相当する３つのセグメント画素ＳＧを備えている。
なお、各副画素Ｐ１〜Ｐ４の各々は、遮光層によって区画されている。同様に、副画素Ｐ１〜Ｐ４の各々を構成する各セグメント画素ＳＧは、遮光層によって区画されている。
図４に示す例では副画素Ｐ１〜Ｐ４の全てが同じ面積である場合を示しているが、当該副画素Ｐ１〜Ｐ４の各々の面積は異なっていてもよい。換言すれば、副画素Ｐ１〜Ｐ４の面積比率は変更されても構わない。
ところで、上記したように副画素Ｐ１〜Ｐ４の各々を構成するセグメント画素ＳＧはそれぞれ画素回路ＣＲを備えている。このため、画素ＰＸにおいて副画素Ｐ１〜Ｐ４及び当該副画素Ｐ１〜Ｐ４の各々を構成する複数のセグメント画素ＳＧが図４に示すように配置されている場合、信号線駆動回路ＳＤには、表示パネルＰＮＬにおいて第１方向Ｘに配置されるセグメント画素ＳＧの数と同数の信号線Ｓが接続される。なお、例えば副画素Ｐ１及びＰ４のような第２方向Ｙに隣接する副画素Ｐ（セグメント画素ＳＧ）においては、信号線Ｓは共用される。
一方、走査線駆動回路ＧＤには、第２方向Ｙに配置される副画素Ｐの数と同数の走査線Ｇが接続される。なお、例えば副画素Ｐ１及びＰ２のような第１方向Ｘに隣接する副画素Ｐ（セグメント画素ＳＧ）においては、走査線Ｇは共用される。
図５は、図４に示す例えば副画素Ｐ３を構成するセグメント画素ＳＧ１〜ＳＧ３の各々に備えられる画素回路ＣＲのレイアウト（つまり、画素回路ＣＲが配置される領域）の一例を示す。
ここでは、セグメント画素ＳＧ１〜ＳＧ３の各々に備えられる画素回路ＣＲをそれぞれ画素回路ＣＲ１〜ＣＲ３とする。
図５に示す例において、画素回路ＣＲ１〜ＣＲ３（が形成される領域）は、平面視における副画素Ｐ３内の領域において第２方向Ｙに延在し、第１方向Ｘに並べて配置されている。
ここで、画素回路ＣＲ１〜ＣＲ３の各々は図５に示すようなレイアウトで配置されるが、セグメント画素ＳＧ１〜ＳＧ３の各々（各画素電極ＰＥ）は、上記した図４に示す形状に形成される。
この場合、例えば画素回路ＣＲ１と接続される液晶素子ＬＤは、当該セグメント画素ＳＧ１（画素電極ＰＥ）と同様の平面形状を有する。
また、画素回路ＣＲ２と接続される液晶素子ＬＤは、当該セグメント画素ＳＧ２（画素電極ＰＥ）と同様の平面形状を有する。
更に、画素回路ＣＲ３と接続される液晶素子ＬＤは、当該セグメント画素ＳＧ３（画素電極ＰＥ）と同様の平面形状を有する。
ここでは、副画素Ｐ３を構成する各セグメント画素ＳＧ１〜ＳＧ３の各々に備えられる画素回路ＣＲのレイアウトについてのみ説明したが、他の副画素Ｐ１、Ｐ２及びＰ４についても同様である。
なお、複数のセグメント画素ＳＧの各々は液晶素子ＬＤ（画素電極ＰＥ）と画素回路ＣＲとを１つずつ含む構成となっているが、当該画素電極ＰＥは複数の画素電極ＰＥを並べて形成される画素電極層を形成し、当該画素回路ＣＲは複数の画素回路ＣＲを並べて形成される画素回路層を形成する。
本実施形態に係る表示装置ＤＳＰは透過型ではなく反射型の表示装置であり、各画素電極ＰＥは上記したように反射のための金属層を有している。また、上記した画素回路層は、平坦化膜層を介して画素電極層下に設けられている。これによれば、画素電極ＰＥでの反射によって表示画像が形成される一方、画素電極層下の回路形状は表示に影響しない。このため、画素電極層における各画素電極ＰＥの平面形状と、当該画素電極層下に設けられる画素回路層の各画素回路ＣＲの平面形状とを一致させる必要はなく、図５に示すようにそれぞれ別個の平面形状とすることができる。
より具体的には、複数のセグメント画素ＳＧの並びや大きさは面積階調のビット数や精細度によって異なる一方で、各画素回路ＣＲは、同じ構成を有し、同じ平面形状で形成される。したがって、図５に示すように、３つのセグメント画素ＳＧの画素回路ＣＲ上に、当該画素回路ＣＲとは異なる形状の３つの画素電極ＰＥが重なる構成を採用できる。更に、１つの副画素Ｐを構成する複数のセグメント画素ＳＧが配置される領域と当該複数のセグメント画素ＳＧの各々を駆動する複数の画素回路ＣＲが配置される領域とは必ずしも一致している必要はなく、これらは平面視で上下左右等にずれていても構わない。
ここで、本実施形態に係る表示装置ＤＳＰは上記したように各セグメント画素ＳＧ内にメモリ１００を有する構成であり、当該メモリ１００には第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨが接続される。また、上記した各セグメント画素ＳＧに備えられる画素回路ＣＲには、第１表示電位線（基準電圧線）ＶＣＳ及び第２表示電位線（極性電圧線）ＰＯＬが接続されるより具体的には、これら表示電位線ＶＣＳ、ＰＯＬはスイッチＳＷ２、ＳＷ３を介して画素電極ＰＥに接続されている。
この第１メモリ電源線ＶＭＬ、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬを含む電位線群を走査線駆動回路ＧＤと表示領域ＤＡとの間に設けると、特に表示領域ＤＡ側部における狭額縁化の妨げとなる。
そこで、本実施形態においては、上記した配線（第１メモリ電源線ＶＭＬ、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬ）を走査線駆動回路ＧＤと表示領域ＤＡとの間の領域に形成しない構成により、表示パネルＰＮＬにおける狭額縁化を実現する。
図６は、表示パネルＰＮＬにおいて第１メモリ電源線ＶＭＬ、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬが形成される位置（領域）について模式的に示す図である。以下においては、第１メモリ電源線ＶＭＬ、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬを包括して説明する場合には、便宜的に、対象配線と称する。
なお、上記した図２においては１つの走査線駆動回路ＧＤを備える構成について主に説明したが、図６においては、表示領域ＤＡを挟んで対向する位置に２つの走査線駆動回路ＧＤ１及びＧＤ２が配置されている構成であるものとして説明する。なお、走査線駆動回路ＧＤ１及びＧＤ２は、それぞれ表示領域ＤＡの短辺に沿うように配置されている。
更に、本実施形態において、上記した信号線駆動回路ＳＤは、複数の信号線駆動回路によって実現されるものとする。図６に示す例では、信号線駆動回路ＳＤは、複数の信号線駆動回路ＳＤ１〜ＳＤ３を含む。なお、信号線駆動回路ＳＤ１〜ＳＤ３は、それぞれ別のＩＣで形成されており、共通のクロック（ｃｌｏｃｋ）信号を用いて同期駆動される。
複数の信号線駆動回路ＳＤ１〜ＳＤ３は、表示領域ＤＡから第２方向Ｙに離間し、かつ、第１方向に並べて配置されている。
また、複数の信号線駆動回路ＳＤ１〜ＳＤ３の各々には、当該信号線駆動回路ＳＤ１〜ＳＤ３の各々に割り当てられた領域（表示領域ＤＡの一部）に配列されている画素ＰＸ（セグメント画素ＳＧ）に画素信号を供給するための信号線Ｓが接続されている。
また、表示パネルＰＮＬには、各種電圧を外部から入力するための端子（以下、入力端子と表記）を備える入力端子群ＩＴが設けられており、各入力端子は対象配線にそれぞれ接続されている。
より具体的には、図６に示す例において、入力端子群ＩＴは、第１メモリ電源線ＶＭＬにロー電圧を入力するための入力端子２０１ａ及び２０１ｂと、第２メモリ電源線ＶＭＨにハイ電圧を入力するための入力端子２０２ａ及び２０２ｂと、第１表示電位線ＶＣＳに電圧ＸＦＲＰ（基準信号）を入力するための入力端子２０３ａ及び２０３ｂと、第２表示電位線ＰＯＬに電圧ＦＲＰ（極性信号）を入力するための入力端子２０４ａ及び２０４ｂとを備えている。
入力端子２０１ａと接続される第１メモリ電源線ＶＭＬは、平面視において信号線駆動回路ＳＤ１及びＳＤ２の間を通過し、表示領域ＤＡに配列されるセグメント画素ＳＧに含まれる画素回路ＣＲ（メモリ１００）と接続される。
また、入力端子２０１ｂと接続される第１メモリ電源線ＶＭＬは、平面視において信号線駆動回路ＳＤ１及びＳＤ３の間を通過し、表示領域ＤＡに配列されるセグメント画素ＳＧに含まれる画素回路ＣＲ（メモリ１００）と接続される。
なお、入力端子２０１ａと接続され、信号線駆動回路ＳＤ１及びＳＤ２の間に形成された第１メモリ電源線ＶＭＬと、入力端子２０１ｂと接続され、信号線駆動回路ＳＤ２及びＳＤ３の間に形成された第１メモリ電源線ＶＭＬとは、図６に示すように、表示領域ＤＡと信号線駆動回路ＳＤ（ＳＤ１〜ＳＤ３）との間の領域において互いに接続されている。これにより、第１メモリ電源線ＶＭＬを表示領域ＤＡに配列されている全てのセグメント画素ＳＧと接続することが可能となる。
また、走査線駆動回路ＧＤ１及びＧＤ２には第１方向Ｘに延在する複数の走査線Ｇが接続されているが、上記した第１メモリ電源線ＶＭＬは、表示領域ＤＡにて第２方向Ｙに延在し、複数の走査線Ｇと交差する。
ここでは、第１メモリ電源線ＶＭＬについて説明したが、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬについても第１メモリ電源線ＶＭＬと同様に形成される。具体的には、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬは、それぞれ対応する入力端子と接続され、第１メモリ電源線ＶＭＬと沿って形成される。
すなわち、本実施形態における対象配線は、表示領域ＤＡにおいて、入力端子群ＩＴ及び信号線駆動回路ＳＤ１〜ＳＤ３が設けられている側から垂直方向（つまり、第２方向Ｙ）に延在する。
なお、図６に示すように、表示領域ＤＡの走査線駆動回路ＧＤ１側の領域に形成される対象配線の順番と、表示領域ＤＡの走査線駆動回路ＧＤ２側の領域に形成される対象配線の順番とは、異なるものとする。図６に示す例では、表示領域ＤＡの走査線駆動回路ＧＤ１側の領域においては、走査線駆動回路ＧＤ１側から第１メモリ電源線ＶＭＬ、第２表示電位線ＰＯＬ、第１表示電位線ＶＣＳ及び第２メモリ電源線ＶＭＨの順に対象配線が形成されている。一方、表示領域ＤＡの走査線駆動回路ＧＤ２側の領域においては、走査線駆動回路ＧＤ１側から第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ、第２表示電位線ＰＯＬ及び第１メモリ電源線ＶＭＬの順に対象配線が形成されている。すなわち、表示領域ＤＡの走査線駆動回路ＧＤ１側の領域と走査線駆動回路ＧＤ２側の領域とでは、対象配線が形成される順番が反対となっている。
ここでは、表示領域ＤＡの走査線駆動回路ＧＤ１側の領域と走査線駆動回路ＧＤ２側の領域とで対象配線が形成される順番が異なる例について説明したが、当該対象配線が形成される順番は表示領域ＤＡ全体において同一であってもよい。
また、図６においては対象配線の全てが２つの信号線駆動回路の間を通るように形成されるものとして説明したが、当該２つの信号線駆動回路の間には対象配線の一部のみが形成される構成としてもよい。すなわち、例えば信号線駆動回路ＳＤ１とＳＤ２の間に第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨが形成され、信号線駆動回路ＳＤ１とＳＤ３の間に第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬが形成されていてもよい。
以下、対象配線（第１メモリ電源線ＶＭＬ、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬ）が形成される位置について具体的に説明する。
図７は、図６に示す走査線駆動回路ＧＤ１及び表示領域ＤＡの一部を含む領域３０１の拡大図である。
上記した図２に示すように表示領域ＤＡが矩形形状を有するものとすると、対象配線は、図７に示すように、入力端子群ＩＴから第２方向Ｙに延在して表示領域ＤＡに至る。なお、表示領域ＤＡの端部ＤＡａは、表示領域ＤＡの最も外側に設けられるセグメント画素ＳＧの最外縁によって規定（定義）される。当該最外のセグメント画素ＳＧとしては、実質的に表示に貢献しないダミー画素も含まれる。表示領域ＤＡの端部ＤＡａ以外の端部についても同様である。
また、対象配線は、各セグメント画素ＳＧの画素回路ＣＲに接続される。図７においては簡易的に示されているが、具体的には、対象配線のうちの第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨは、図３に示すメモリ１００に接続される。また、対象配線のうちの第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬは、図３に示すスイッチＳＷ２及びＳＷ３にそれぞれ接続される。
なお、上記したように信号線Ｓ及び走査線Ｇは異なる層に形成されているが、表示領域ＤＡ内において、対象配線（主流線）は信号線Ｓと同層、対象配線から各回路への引き出し線（分岐線）は走査線Ｇと同層に形成される。本実施形態においては、このような２層の金属線を用いることで、各配線の主流線と分岐線とを交差させることができる。
なお、対象配線は、図７に示すように、第１方向Ｘに隣り合って配置される少なくとも２つの画素回路ＣＲ（セグメント画素ＳＧ）によって共用される。
また、図７においては便宜的に４つの画素回路ＣＲのみが示されているが、当該画素回路ＣＲは、セグメント画素ＳＧに対応するように表示領域ＤＡと重畳する位置に配列されており、それぞれ対象配線と接続される。
また、複数の信号線Ｓの各々は、表示領域ＤＡにおいて第２方向Ｙに延在すると共に非表示領域ＮＤＡまで延在して信号線駆動回路ＳＤ（ＳＤ１〜ＳＤ３）と接続されており、第２方向Ｙに並んで配置される画素回路ＣＲ（セグメント画素ＳＧ）の各々に画素信号を供給する。対象配線と複数の信号線Ｓとは、表示領域ＤＡにおいて少なくとも一部が互いに平行であることが好ましい。
ここで、本実施形態において、対象配線（第１メモリ電源線ＶＭＬ、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬ）は、当該表示領域ＤＡの端部ＤＡａ側から、すなわち、非表示領域ＮＤＡのうち端子が設けられている側から表示領域ＤＡに向けて延在しており、走査線駆動回路ＧＤ１が設けられている側部等、他の領域を経由することなく配線されている。
図７に示す如く、走査線駆動回路ＧＤ１の表示領域ＤＡ側の端部ＧＤ１ａから表示領域ＤＡの走査線駆動回路ＧＤ１側の端部ＤＡｂまでの距離（第１距離ｄ１）は、当該端部ＧＤ１ａから対象配線までの距離（第２距離ｄ２）よりも短い。なお、走査線駆動回路ＧＤ１はシフトレジスタ回路、バッファ回路及びこれらの回路に電力を供給するための電源線等を含み、走査線駆動回路ＧＤ１の端部ＧＤ１は、例えば当該電源線の外縁や上記回路のスイッチ素子等によって規定（定義）されるが、他の定義であってもよい。
換言すれば、走査線駆動回路ＧＤ１と最も近い位置に形成されている対象配線（図７に示す例では、第１メモリ電源線ＶＭＬ）は、走査線駆動回路ＧＤ１と表示領域ＤＡとの間の領域に形成されることなく、表示領域ＤＡと重畳する位置に形成される。
更に、図７に示すように、複数の信号線Ｓのうち走査線駆動回路ＧＤ１に最も近い信号線Ｓは表示領域ＤＡの端部ＤＡｂに沿う（または隣接する）ように形成されており、当該信号線Ｓと走査線駆動回路ＧＤ１との間の距離は、当該信号線Ｓと対象配線の距離よりも小さい。
本実施形態においては、上記した構成を採用することによって、図７に示すように走査線駆動回路ＧＤ１（の端部ＧＤ１ａ）と表示領域ＤＡ（の端部ＤＡｂ）との間に対象配線を形成しない構成を実現することが可能となる。これにより、走査線駆動回路ＧＤ１を表示領域ＤＡに可及的近接した位置に配置することができる。
なお、図７においては走査線駆動回路ＧＤ１側について説明したが、走査線駆動回路ＧＤ２側についても同様であるため、ここではその詳しい説明を省略する。
次に、図８を参照して、図６に示す信号線駆動回路ＳＤ１及びＳＤ２の間に形成される対象配線について説明する。なお、図８においては、信号線駆動回路ＳＤ１及びＳＤ２の間に第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨが形成されている場合について示している。
上記したように入力端子群ＩＴに接続された対象配線は、信号線駆動回路ＳＤ１及びＳＤ２の間に形成され、表示領域ＤＡの端部ＤＡａ側から当該表示領域ＤＡにおいて第２方向Ｙに延在する。なお、入力端子群ＩＴと信号線駆動回路ＳＤ（ＳＤ１及びＳＤ２）との間の領域において、対象配線（第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨ）は、それぞれ複数本の配線で形成されていてもよい。
なお、信号線駆動回路ＳＤ１及びＳＤ２の間の例えば領域３０１及び３０２において、対象配線は多層配線化されても構わない。
ここで、図９を参照して、対象配線（ここでは、第１メモリ電源線ＶＭＬ）の多層配線化について説明する。図９は、上記した信号線駆動回路ＳＤ１及びＳＤ２の間の領域３０１における断面の一例を示している。
図９に示すように、領域３０３において、例えばガラス基板等の絶縁基板４０１は、第１絶縁層４０２によって覆われている。この第１絶縁層４０２上には、第１メモリ電源線ＶＭＬの補助配線ＶＭＬ´が形成されている。第２絶縁層４０３は、第１絶縁層４０２及び補助配線ＶＭＬ´を覆っている。また、第２絶縁層４０３上には、第１メモリ電源線ＶＭＬが形成されている。第３絶縁層４０４ｆは、第２絶縁層４０３及び第１メモリ電源線ＶＭＬを覆っている。
なお、図９において、第２絶縁層４０３及び補助配線ＶＭＬ´が形成されている層は走査線Ｇが形成される層（以下、第１配線層と表記）と同層であり、第３絶縁層４０４及び第１メモリ電源線ＶＭＬが形成されている層は信号線Ｓが形成される層（以下、第２配線層と表記）と同層である。
また、ここでは領域３０１において対象配線（例えば、第１メモリ電源線ＶＭＬ）が多層配線化される場合について説明したが、例えば領域３０２において対象配線が多層配線化される場合についても同様である。
すなわち、表示パネルＰＮＬにおいては第１配線層と第２配線層とが１または複数の絶縁層を介して第３方向Ｚ（第１方向Ｘ及び第２方向Ｙに垂直な方向）において重畳して設けられており、例えば、領域３０１及び３０２等の信号線駆動回路ＳＤ１及びＳＤ２の間では、第２配線層にて対象配線が第２方向Ｙに延在して設けられると共に、第１配線層では当該対象配線に重畳する位置に補助配線が形成されている。また、図１０に示すように、これら対象配線と補助配線とは、領域３０１と３０２のいずれかまたは両方の領域内で１または複数位置で互いにコンタクトしている。
このため、本実施形態においては、信号線駆動回路ＳＤ１及びＳＤ２の間の領域３０１及び３０２において対象配線が少なくとも部分的に多層配線化（２層配線化）され、その分だけ低抵抗化が図られると共に冗長性も確保される。
再び図８に戻ると、表示パネルＰＮＬにおいては、バッファ回路（ＰＯＬバッファ）ＰＢが設けられている。このバッファ回路は、画素回路ＣＲに供給される極性信号を昇圧するように構成されており、少なくとも第２表示電位線ＰＯＬと接続されている。本実施形態においては、このようなバッファ回路ＰＢの間の領域３０３において対象配線を多層配線化してもよい。図８に示す構成においては、第１電位表示線ＶＣＳは固定電位であり、かかるバッファ回路を経由することなく端子から表示領域ＤＡに向けて配線形成されている。また、第１表示電位線ＶＣＳと第２表示電位線ＰＯＬとが互いに逆相となる交流信号である場合は、第１表示電位線ＶＣＳに供給される信号も当該バッファ回路にて昇圧する構成を採用することも可能である。
なお、上記した図６においては信号線駆動回路ＳＤが３つの信号線駆動回路ＳＤ１〜ＳＤ３を含む構成が示されているが、当該信号線駆動回路ＳＤは、より多くの信号線駆動回路を含む構成であってもよい。
このような構成の場合、対象配線は、例えば図１１に示すように形成されてもよい。図１１においては信号線駆動回路ＳＤが信号線駆動回路ＳＤ１１〜ＳＤ１４を含む例が示されているが、この場合には、第１表示電位線ＶＣＳが信号線駆動回路ＳＤ１１及びＳＤ１２の間に形成され、第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨが信号線駆動回路ＳＤ１２及びＳＤ１３の間に形成されている。
ここで、第２表示電位線ＰＯＬは上記したようにバッファ回路ＰＢに接続されるが、入力端子群ＩＴと当該バッファ回路ＰＢとの間において、当該第２表示電位線ＰＯＬは、当該バッファ回路ＰＢにロー電圧及びハイ電圧を供給する配線（バッファ電源線）ＶＰＬ及びＶＰＨを含む。図１１に示す例では、このような第２表示電位線ＰＯＬ（バッファ電源線ＶＰＬ及びＶＰＨ）は信号線駆動回路ＳＤ１３及びＳＤ１４の間に形成されている。
なお、図８においては信号線駆動回路ＳＤ１及びＳＤ２の間に第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨが形成される構成が示されているが、上記した図６に示すように当該信号線駆動回路ＳＤ１及びＳＤ２の間に対象配線の全てが形成される構成とすることも可能である。
また、図８においては信号線駆動回路ＳＤ１及びＳＤ２の間に形成される対象配線について説明したが、例えば信号線駆動回路ＳＤ２及びＳＤ３の間に形成される対象配線についても同様である。
なお、図６〜図８においては第１メモリ電源線ＶＭＬ、第２メモリ電源線ＶＭＨ、第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬが対象配線であるものとして説明したが、本実施形態においては、ＭＩＰ方式を採用した表示装置ＤＳＰ（液晶表示装置）を想定しており、当該対象配線は少なくともメモリ電源線（第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨ）であればよい。
また、図６〜図７においては表示領域ＤＡを挟んで対向する第１方向Ｘの位置に２つの走査線駆動回路ＧＤ１及びＧＤ２が配置される例について説明したが、本実施形態において、走査線駆動回路ＧＤは１つであっても構わない。
上記したように本実施形態においては、メモリ１００を含む複数のセグメント画素ＳＧが配列された表示領域ＤＡを有する表示パネルＰＮＬと、表示領域ＤＡに対して第１方向Ｘに配置された走査線駆動回路ＧＤと、第２方向Ｙに延在し、メモリ１００に電力を供給するメモリ電源線（第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨ）とを備え、走査線駆動回路ＧＤから表示領域ＤＡまでの距離が当該走査線駆動回路ＧＤからメモリ電源線までの距離よりも短くなるように、当該メモリ電源線が形成される。
本実施形態においては、このような構成により、走査線駆動回路ＧＤと表示領域ＤＡとの間にメモリ電源線を形成する必要がなく、走査線駆動回路ＧＤを表示領域ＤＡと近接して配置することができるため、狭額縁化を実現することが可能となる。
また、表示パネルＰＮＬの大型化や高精細化に伴って、各セグメント画素ＳＧに備えられるメモリ１００における画素信号の書き換え及び画素電極ＰＥの充放電時の電流が大きくなる。このため、例えばメモリ電源線等の配線抵抗が十分に低くない場合には、特に電源（端子）から遠い位置で電圧低下が発生し、動作不良及び画質劣化の原因となる。配線抵抗の低抵抗化は配線（幅）を太くすることで実現することができるが、これは狭額縁化の妨げとなる場合がある。
これに対して、本実施形態においては、入力端子群ＩＴが複数の信号線駆動回路ＳＤ１〜ＳＤ３を挟んで表示領域ＤＡと対向する位置に配置され、当該入力端子群ＩＴに接続されるメモリ電源線が複数の信号線駆動回路ＳＤ１〜ＳＤ３（第３駆動回路）間に形成される。このような構成によれば、メモリ電源線の長さ（配線距離）を短縮することができるため、低抵抗化を実現することができる。
すなわち、本実施形態においては、上記した狭額縁化と配線の低抵抗化による画質の向上（つまり、高画質化）とを両立することができる。
更に、本実施形態においては、例えば複数の信号線駆動回路ＳＤ１〜ＳＤ３の間で平面視において重畳する複数の層にメモリ電源線を形成することにより、更なる低抵抗化を実現することも可能である。
また、本実施形態においては、メモリ電源線を挟んで対向する少なくとも２つのセグメント画素ＳＧによってメモリ電源線を共有する構成により、レイアウト効率を向上させる（すなわち、表示領域ＤＡにおいて形成されるメモリ電源線の数を低減し、省スペース化を実現する）ことが可能となる。
なお、本実施形態においては、少なくともメモリ電源線（第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨ）が走査線駆動回路ＧＤと表示領域ＤＡとの間に形成されない構成であればよいが、上記したように画素電極ＰＥに電圧を供給する表示電位線（第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬ）も同様にメモリ電源線と沿うように形成することによって、より狭額縁化を実現することができる。
また、本実施形態においては表示パネルＰＮＬが表示領域ＤＡを挟んで第１方向Ｘにおいて対向する位置に配置される走査線駆動回路ＧＤ１及びＧＤ２（第１及び第２駆動回路）を備えるものとして説明したが、このような構成の場合には、走査線駆動回路ＧＤ１から表示領域ＤＡまでの距離（第１距離）が当該走査線駆動回路ＧＤ１からメモリ電源線までの距離（第２距離）よりも短く、走査線駆動回路ＧＤ２から表示領域ＤＡまでの距離（第３距離）が当該走査線駆動回路ＧＤ２からメモリ電源線までの距離（第４距離）よりも短くなるように、メモリ電源線（及び表示電位線）が形成されればよい。
なお、ここでは走査線駆動回路ＧＤから表示領域ＤＡまでの距離が当該走査線駆動回路ＧＤからメモリ電源線までの距離よりも短い構成であるものとして説明したが、本実施形態は、上記したように走査線駆動回路ＧＤと表示領域ＤＡとの間にメモリ電源線が形成されない構成であればよく、例えば走査線駆動回路ＧＤと最も近い位置に形成されているメモリ電源線が表示領域と重畳する位置に形成されている構成であってもよいし、走査線駆動回路ＧＤに最も近い位置に形成された信号線Ｓよりも走査線駆動回路ＧＤから離れた位置にメモリ電源線が形成されている構成であってもよい。また、例えば走査線駆動回路ＧＤと最も近い位置に形成された信号線Ｓと当該走査線駆動回路Ｇとの間の距離が当該信号線Ｓとメモリ電源線の距離よりも小さくする構成としてもよい。
次に、図１２を参照して、本実施形態の変形例に係る表示装置ＤＳＰ（表示パネルＰＮＬ）において第１メモリ電源線、第２メモリ電源線、第１表示電位線及び第２表示電位線（対象配線）が形成される位置（領域）について説明する。
なお、上述した図６と同一部分については同一参照符号を付してその詳しい説明を省略する。ここでは、図６と異なる部分について主に述べる。
図１２に示すように、本実施形態の変形例は、対象配線（例えば、メモリ電源線）の少なくとも一部が最外の信号線駆動回路ＳＤ１（ＳＤ３）の更に外側に形成される点で、上述した図６に示す構成とは異なる。
本実施形態の変形例によれば、対象配線の全てを信号線駆動回路ＳＤ１及びＳＤ２の間と信号線駆動回路ＳＤ１及びＳＤ３の間とに集約する必要がなく、信号線駆動回路ＳＤ２及びＳＤ３の外側（走査線駆動回路ＧＤ１及びＧＤ２側）に分散することが可能となる。
なお、対象配線の一部を信号線駆動回路ＳＤ２及びＳＤ３の外側に配置する構成の場合には、図１２に示すように、入力端子群ＩＴを複数設ける構成とすることが好ましい。図１２に示す例では、入力端子群ＩＴ１〜ＩＴ３が設けられている。
入力端子群ＩＴ１は、図６に示す入力端子群ＩＴと同様であり、入力端子２０１ａ〜２０４ａと、入力端子２０１ｂ〜２０４ｂとを備えている。また、入力端子群ＩＴ２は、入力端子群ＩＴ１の入力端子２０１ａ〜２０４ａに対応する入力端子２０１ｃ〜２０４ｃと、入力端子群ＩＴ１の入力端子２０１ｂ〜２０４ｂに対応する入力端子２０１ｄ〜２０４ｄとを備えている。更に、入力端子群ＩＴ３は、入力端子群ＩＴ１の入力端子２０１ａ〜２０４ａに対応する入力端子２０１ｅ〜２０４ｅと、入力端子群ＩＴ１の入力端子２０１ｂ〜２０４ｂに対応する入力端子２０１ｆ〜２０４ｆとを備えている。
この場合、入力端子群Ｔ１の入力端子２０１ａに接続されている第１メモリ電源線ＶＭＬと入力端子群Ｔ２の入力端子２０１ｄに接続されている第１メモリ電源線ＶＭＬとは、当該入力端子群Ｔ１及びＴ２と信号線駆動回路ＳＤ１及びＳＤ２との間の領域において合流し、信号線駆動回路ＳＤ１及びＳＤ２の間に形成される。
同様に、入力端子群Ｔ１の入力端子２０２ａに接続されている第２メモリ電源線ＶＭＨと入力端子群Ｔ２の入力端子２０２ｄに接続されている第２メモリ電源線ＶＭＨとは、当該入力端子群Ｔ１及びＴ２と信号線駆動回路ＳＤ１及びＳＤ２との間の領域において合流し、信号線駆動回路ＳＤ１及びＳＤ２の間に形成される。
なお、図１３は、図１２において第１メモリ電源線ＶＭＬが合流する部分及び第２メモリ電源線ＶＭＨが合流する部分を拡大して示している。
ここでは、第１メモリ電源線ＶＭＬ及び第２メモリ電源線ＶＭＨについて説明したが、入力端子群Ｔ１の入力端子２０３ａ及び２０４ａと入力端子群Ｔ２の入力端子２０３ｄ及び２０４ｄとに接続される第１表示電位線ＶＣＳ及び第２表示電位線ＰＯＬについても同様である。
また、入力端子群Ｔ１の入力端子２０１ｂ〜２０４ｂに接続される対象配線及び入力端子群Ｔ３の入力端子２０１ｅ〜２０４ｅに接続される対象配線についても同様である。
一方、入力端子群Ｔ２の入力端子２０１ｃ〜２０４ｃに接続される対象配線は、信号線駆動回路ＳＤ２の外側を通るように形成される。更に、入力端子群Ｔ３の入力端子２０１ｆ〜２０４ｆに接続される対象配線は、信号線駆動回路ＳＤ３の外側を通るように形成される。
上記したような本実施形態の変形例に係る構成によれば、例えば複数の信号線駆動回路ＳＤ１〜ＳＤ３の間に全ての対象配線を配置する必要がないため、効率的な電圧供給を実現することができる。
なお、本実施形態に係る表示装置が液晶表示装置であるものとして主に説明したが、本実施形態は、例えばメモリを備え、当該メモリに電力を供給するメモリ電源線が形成される表示装置であれば適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
ＤＳＰ…表示装置、ＰＮＬ…表示パネル、ＳＤ…信号線駆動回路、ＧＤ…走査線駆動回路、ＣＤ…共通電極駆動回路、ＤＡ…表示領域、ＰＸ…画素、ＳＧ…セグメント画素、ＣＲ…画素回路、ＬＤ…液晶素子、Ｓ…信号線、Ｇ…走査線、ＳＷ１〜ＳＷ３…スイッチ（スイッチング素子）、ＰＥ…画素電極、ＣＥ…共通電極、ＬＣ…液晶層、１００…メモリ、ＶＭＨ…第１メモリ電源線、ＶＭＬ…第２メモリ電源線、ＶＣＳ…第１表示電位線、ＰＯＬ…第２表示電位線。

Claims (10)

  1. スイッチング素子及び当該スイッチング素子に接続されるメモリを備える複数の画素が配列された表示領域と、
    前記表示領域と第１方向に並んで配置され、前記複数の画素の各々に含まれるスイッチング素子のゲート電極に駆動信号を供給する第１駆動回路と、
    前記表示領域内で前記第１方向と交差する第２方向に延在し、前記複数の画素の各々に備えられるメモリに電力を供給するメモリ電源線と、を具備し、
    前記表示領域内の最外に位置する画素の最外縁によって表示領域の外縁が定義され、前記第１駆動回路から前記表示領域の外縁までの第１距離は、当該第１駆動回路から前記メモリ電源線までの第２距離よりも短い
    表示装置。
  2. 前記複数のメモリの各々に画素信号を供給する複数の第２駆動回路と、
    前記メモリ電源線の端部に接続される入力端子と、 を更に具備し、
    前記入力端子は、前記表示領域から前記第２方向に離間した位置に配置され、
    前記複数の第２駆動回路は、前記表示領域と前記入力端子の間となる位置で前記第１方向に並べて配置され、
    前記メモリ電源線は、前記複数の第２駆動回路の間を通過して前記入力端子から表示領域領に至る
    請求項１記載の表示装置。
  3. 前記メモリ電源線は、少なくとも前記複数の第２駆動回路の間を通過する領域にて互いに重畳する複数の配線層に亘って形成されている請求項２記載の表示装置。
  4. 前記メモリ電源線の少なくとも一部は、前記第１方向に並べて配置された複数の第２駆動回路のうちの最外に位置する第２駆動回路の更に外側となる位置で前記入力端子から前記表示領域に向けて延在している請求項２記載の表示装置。
  5. 前記入力端子は第１端子と、当該第１端子に並んで設けられる第２端子とを備え、
    前記メモリ電源線の少なくとも一部は、前記第１端子に接続されると共に前記第２端子に接続される
    請求項４記載の表示装置。
  6. 前記メモリ電源線は、当該メモリ電源線を挟んで対向する少なくとも２つの画素によって共用される請求項１〜５のいずれか一項に記載の表示装置。
  7. 各画素には画素電極が設けられると共に、前記表示領域は、各画素電極に表示電圧を供給する表示電位線を更に具備し、
    前記表示電位線は、前記メモリ電源線に沿って第２方向に延在している
    請求項１〜６のいずれか一項に記載の表示装置。
  8. スイッチング素子及び当該スイッチング素子に接続されるメモリを備える複数の画素が配列された表示領域と、
    前記表示領域と第１方向に並んで配置され、前記複数の画素の各々に含まれるスイッチング素子のゲート電極に駆動信号を供給する駆動回路と、
    前記表示領域内で前記第１方向と交差する第２方向に延在し、前記複数の画素の各々に備えられるメモリに電力を供給するメモリ電源線と
    を具備し、
    前記駆動回路と前記メモリ電源線の間には少なくとも１の画素回路が設けられている
    表示装置。
  9. スイッチング素子及び当該スイッチング素子に接続されるメモリを備える複数の画素が配列された表示領域と、
    前記表示領域と第１方向に並んで配置され、前記複数の画素の各々に含まれるスイッチング素子のゲート電極に駆動信号を供給する駆動回路と、
    前記表示領域内で前記第１方向と交差する第２方向に延在し、前記複数の画素の各々に備えられるメモリに電力を供給するメモリ電源線と、
    を具備し、
    前記駆動回路と最も近い位置に形成されている前記メモリ電源線は、前記表示領域と重畳する位置に形成されている
    表示装置。
  10. スイッチング素子及び当該スイッチング素子に接続されるメモリを備える複数の画素が配列された表示領域と、
    前記表示領域と第１方向に並んで配置され、前記複数の画素の各々に含まれるスイッチング素子のゲート電極に駆動信号を供給する駆動回路と、
    前記表示領域内で前記第１方向と交差する第２方向に延在し、前記複数の画素の各々に備えられるメモリに電力を供給するメモリ電源線と、
    前記表示領域に対して第２方向に延在し、前記複数の画素の各々に画素信号を供給する複数の信号線と、
    を具備し、
    前記駆動回路に最も近い位置に形成された信号線と駆動回路との間の距離は、当該信号線と前記メモリ電源線の距離よりも小さい
    表示装置。
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