JP2017187713A - 表示装置 - Google Patents

Abstract

【課題】高精細化が可能なデジタルモードの表示装置を提供する。
【解決手段】一実施形態の表示装置は、複数の画素が配置された表示領域を有する一対の基板と、上記一対の基板の間にある電気光学層と、上記画素に配置された画素電極と、上記画素電極に接続され、上記画素電極に表示電圧及び非表示電圧を選択的に供給する表示選択回路と、第１電圧及び第２電圧が供給される第１電源線と、上記第１電源線及び上記表示選択回路に接続されたメモリ素子と、上記第１電源線に供給する電圧を、上記第１電圧及び上記第２電圧から選択する第１電圧選択回路と、クロック信号を発生させるクロック回路と、を備える。上記メモリ素子は、上記第１電圧及び上記第２電圧を用いて上記表示選択回路を制御する。上記第１電圧選択回路は、上記クロック信号に同期して上記第１電圧又は上記第２電圧を選択する。
【選択図】 図４

Description

本発明の実施形態は、表示装置に関する。

表示領域において画素ごとにメモリが配置された表示装置が知られている。この種の表示装置は、表示させる画像に応じたデジタル信号を各メモリに書き込むとともに、各メモリに記憶されたデジタル信号に対応する電圧を各画素に供給することにより、表示領域に画像を表示する。このような方式は、例えば、デジタルモードなどと呼ばれる。

デジタルモードの表示装置には、メモリ素子に使用するスイッチング素子、メモリ素子にデジタル信号を書き込むためのスイッチング素子、画素電極に供給する信号を選択するためのスイッチング素子などが必要となる。これらのスイッチング素子を全てＣＭＯＳトランジスタとした場合には、回路に必要なトランジスタ数が極めて多くなる。したがって、表示装置の高精細化が困難となる。

特開２００９−１２２６３６号公報

本開示の一態様における目的は、高精細化が可能なデジタルモードの表示装置を提供することである。

一実施形態に係る表示装置は、複数の画素が配置された表示領域を有する一対の基板と、上記一対の基板の間にある電気光学層と、上記画素に配置された画素電極と、上記画素電極に接続され、上記画素電極に表示電圧及び非表示電圧を選択的に供給する表示選択回路と、第１電圧及び第２電圧が供給される第１電源線と、上記第１電源線及び上記表示選択回路に接続されたメモリ素子と、上記第１電源線に供給する電圧を、上記第１電圧及び上記第２電圧から選択する第１電圧選択回路と、クロック信号を発生させるクロック回路と、を備えている。上記メモリ素子は、上記第１電圧及び上記第２電圧を用いて上記表示選択回路を制御する。上記第１電圧選択回路は、上記クロック信号に同期して上記第１電圧又は上記第２電圧を選択する。

また、一実施形態に係る表示装置は、複数の画素が配置された表示領域を有する一対の基板と、上記一対の基板の間にある電気光学層と、上記画素に配置された画素電極と、上記画素電極に接続され、上記画素電極に表示電圧及び非表示電圧を選択的に供給する表示選択回路と、第１電圧及び第２電圧が供給される第１電源線と、上記第１電源線及び上記表示選択回路に接続されたメモリ素子と、上記メモリ素子に記憶させる電圧が供給される複数の信号線と、上記信号線と上記メモリ素子との間にあるスイッチング素子と、上記第１電源線に供給する電圧を、上記第１電圧及び上記第２電圧から選択する第１電圧選択回路と、を備えている。上記スイッチング素子がオンされた書込期間において、上記メモリ素子は、上記信号線に供給された電圧を記憶する。上記スイッチング素子がオフされた保持期間において、上記メモリ素子は、記憶した電圧に応じて上記表示選択回路を制御する。上記第１電圧選択回路は、上記書込期間においては上記第１電圧を上記第１電源線に供給し、上記保持期間においては上記第２電圧を上記第１電源線に供給する。

図１は、一実施形態に係る表示装置の構成の一例を示す平面図である。 図２は、上記表示装置の回路の一例を示す図である。 図３は、上記表示装置が備える副画素の回路の一例を示す図である。 図４は、上記表示装置の動作の一例を示すタイミングチャートである。 図５は、上記表示装置が備える第２回路ユニットの構成例を示す図である。 図６は、図１の第１領域に適用し得る回路レイアウトを示す図である。 図７は、図６の第１回路ユニットを拡大して示す図である。 図８は、図６の第２回路ユニットを拡大して示す図である。

一実施形態につき、図面を参照しながら説明する。
なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有される。また、図面は、説明をより明確にするため、実際の態様に比べて模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。各図において、連続して配置される同一又は類似の要素については符号を省略することがある。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を省略することがある。

本実施形態においては、表示装置の一例として、上述のデジタルモードの機能を備えた液晶表示装置を開示する。ただし、本実施形態は、他種の表示装置に対する、本実施形態にて開示される個々の技術的思想の適用を妨げるものではない。他種の表示装置としては、有機エレクトロルミネッセンス（有機ＥＬ）表示装置などの自発光型の表示装置、或いは電気泳動素子等を有する電子ペーパ型の表示装置などが想定される。

図１は、本実施形態に係る表示装置１の概略構成の一例を示す平面図である。表示装置１は、互いに対向する第１基板ＳＵＢ１及び第２基板ＳＵＢ２を備えている。各基板ＳＵＢ１，ＳＵＢ２の間には、液晶層（後述する液晶層ＬＣ）が封入されている。この液晶層は、電気光学層の一例である。その他の電気光学層としては、上述のような有機ＥＬ素子、電気泳動素子、及び、ＭＥＭＳ（Micro Electro Mechanical Systems）シャッタ素子が挙げられる。表示装置１は、外光やフロントライトの光を利用して画像を表示する反射型であっても良いし、バックライトからの光を利用して画像を表示する透過型であっても良い。

表示装置１は、表示領域ＤＡと、表示領域ＤＡを囲う周辺領域ＳＡとを有している。表示領域ＤＡには、多数の画素ＰＸが第１方向Ｘ及び第２方向Ｙに沿ってマトリクス状に配列されている。第１方向Ｘ及び第２方向Ｙは、例えば互いに直交する。周辺領域ＳＡは、各基板ＳＵＢ１，ＳＵＢ２が重畳する領域のうち表示領域ＤＡの外側の領域に相当する。周辺領域ＳＡは、例えば第２基板ＳＵＢ２に形成された遮光層により遮光されている。

図１の例において、表示領域ＤＡは正円形状である。但し、表示領域ＤＡは、楕円形状、多角形状、或いは少なくとも一部に曲線状の輪郭を含む形状など、他の形状であっても良い。また、図１の例においては、各基板ＳＵＢ１，ＳＵＢ２及び周辺領域ＳＡも正円形である。但し、これらに関しても、表示領域ＤＡと同様に他の形状であっても良い。

表示装置１は、制御装置２と、複数の第１回路ユニット３０を含む第１ドライバユニット３と、複数の第２回路ユニット４０を含む第２ドライバユニット４とをさらに備えている。制御装置２は、例えば第１基板ＳＵＢ１に実装された集積回路であり、外部から入力される画像データに基づき画像表示に必要な各種の信号を出力する信号供給源として機能する。なお、制御装置２は、第１基板ＳＵＢ１や第２基板ＳＵＢ２に実装されずに、フレキシブル配線基板などを介してこれら基板に接続されても良い。

第１ドライバユニット３及び第２ドライバユニット４は、周辺領域ＳＡにおいて、例えば第１基板ＳＵＢ１に形成されている。図１の例において、第１ドライバユニット３は、表示領域ＤＡの下方の縁部（制御装置２側の縁部）に沿う円弧形状を有している。また、第２ドライバユニット４は、表示領域ＤＡの左方の縁部に沿う円弧形状を有している。第１ドライバユニット３は、水平ドライバ、信号線駆動回路、或いはソースドライバなどと言い換えることもできる。第２ドライバユニット４は、垂直ドライバ、走査線駆動回路、或いはゲートドライバなどと言い換えることもできる。

周辺領域ＳＡは、第１領域Ａ１と、第２領域Ａ２とを有している。第１領域Ａ１においては、第２ドライバユニット４と表示領域ＤＡの間に第１ドライバユニット３の一部（少なくとも１つの第１回路ユニット３０）が位置している。一方で、第２領域Ａ２においては、第２ドライバユニット４と表示領域ＤＡの間に第１ドライバユニット３が位置していない。

図２は、表示装置１の概略的な回路構成を示す図である。ここでは、図示の簡略化のために、表示領域ＤＡを矩形状とし、各ドライバユニット３，４を直線状としている。本実施形態において、画素ＰＸは、赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の副画素ＳＰを含む。以下、赤色、緑色、青色の副画素ＳＰを、それぞれ副画素ＳＰＲ，ＳＰＧ，ＳＰＢと呼ぶ。なお、本開示においては、副画素ＳＰを単に“画素”と呼ぶこともある。

図２の例においては、１つの画素ＰＸに含まれる副画素ＳＰＲ，ＳＰＧ，ＳＰＢが第１方向Ｘに並んでいる。但し、画素ＰＸのレイアウトは図２の例に限定されない。例えば、画素ＰＸは、白色（Ｗ）などの他の色の副画素ＳＰをさらに含んでも良い。また、画素ＰＸは、同一の色に対応する複数の副画素ＳＰを含んでも良い。

表示装置１は、複数の信号線Ｓと、複数の走査線Ｇとを備えている。各信号線Ｓ及び各走査線Ｇは、第１基板ＳＵＢ１に形成されている。各信号線Ｓは、それぞれ対応する第１回路ユニット３０に接続されている。各走査線Ｇは、それぞれ対応する第２回路ユニット４０に接続されている。各信号線Ｓは、第２方向Ｙに沿って表示領域ＤＡに延出し、第１方向Ｘに並んでいる。各走査線Ｇは、第１方向Ｘに沿って表示領域ＤＡに延出し、第２方向Ｙに並んでいる。

副画素ＳＰの各々は、第１基板ＳＵＢ１に形成されたメモリ素子１０及び画素電極ＰＥを備えている。メモリ素子１０は、信号線Ｓに供給されるデジタル信号を記憶する。画素電極ＰＥは、第１基板ＳＵＢ１又は第２基板ＳＵＢ２に形成された共通電極ＣＥと対向している。共通電極ＣＥは、複数の副画素ＳＰに亘って形成されている。

制御装置２は、交流電圧を生成する交流駆動回路２０と、クロック信号を生成するクロック回路２１とを備えている。交流駆動回路２０と共通電極ＣＥは、共通電圧線ＬＣＭを介して接続されている。クロック回路２１が生成したクロック信号は、各ドライバユニット３，４に供給される。制御装置２には、後述の電圧ＶＤＤ１，ＶＤＤ２などを供給する電源回路１００が接続されている。電源回路１００は、例えば表示装置１の外部に設けられ、フレキシブル配線基板などを介して表示装置１に接続されている。但し、電源回路１００は、表示装置１に設けられても良い。電源回路１００は、例えば複数の電圧を生成する回路の集合体である。これらの回路は、集合配置されて１つのデバイスを形成しても良いし、一定の距離を空けて分散配置されても良い。

図３は、副画素ＳＰの等価回路の一例を示す図である。各副画素ＳＰの各々には、上記画素電極ＰＥと、上記メモリ素子１０と、表示選択回路１１と、記憶制御回路１２とが配置されている。

表示選択回路１１は、入力端が第１駆動線ＤＬ１に接続されたスイッチング素子Ｑ１と、入力端が第２駆動線ＤＬ２に接続されたスイッチング素子Ｑ２とを備えている。スイッチング素子Ｑ１，Ｑ２の出力端は、選択信号線１１ａを介して画素電極ＰＥと接続されている。第１駆動線ＤＬ１には、例えば上述の交流駆動回路２０から画像の表示電圧である第１駆動信号ｘＦＲＰが供給される。第２駆動線ＤＬ２には、交流駆動回路２０から画像の非表示電圧である第２駆動信号ＦＲＰが供給される。例えば、第２駆動信号ＦＲＰは共通電圧線ＬＣＭに供給される共通電圧ＶＣＯＭと同電位の交流電圧であり、第１駆動信号ＦＲＰは共通電圧ＶＣＯＭと逆位相の交流電圧である。

メモリ素子１０は、スイッチング素子Ｑ３〜Ｑ６を備えている。スイッチング素子Ｑ３，Ｑ５の入力端には、第１電源線ＬＰ１が接続されている。第１電源線ＬＰ１には、第２回路ユニット４０から電源電圧ＶＲＡＭが供給される。スイッチング素子Ｑ４，Ｑ６の入力端には、電圧ＶＳＳが供給される第２電源線ＬＰ２が接続されている。スイッチング素子Ｑ３，Ｑ４は出力端がスイッチング素子Ｑ２の制御端に接続された第１インバータを構成し、スイッチング素子Ｑ５，Ｑ６は出力端がスイッチング素子Ｑ１の制御端に接続された第２インバータを構成する。これらインバータは逆方向に並列接続されており、スイッチング素子Ｑ１，Ｑ２のいずれか一方を選択的にオンする。

第１回路ユニット３０は、信号線Ｓにデジタル信号ＳＩＧを供給する。デジタル信号ＳＩＧは、メモリ素子１０に記憶させる電圧であり、Ｈレベル（高電位レベル）及びＬレベル（低電位レベル）のいずれか一方に設定される。記憶制御回路１２は、信号線Ｓに供給されるデジタル信号ＳＩＧをメモリ素子１０に記憶させる回路であって、スイッチング素子Ｑ７を備えている。スイッチング素子Ｑ７の入力端は信号線Ｓに接続され、出力端はスイッチング素子Ｑ３，Ｑ４の制御端に接続されている。スイッチング素子Ｑ７の制御端には、走査線Ｇが接続されている。走査線Ｇには、第２回路ユニット４０から走査信号ＧＡＴＥが供給される。

スイッチング素子Ｑ１〜Ｑ７は、例えばいずれも薄膜トランジスタであって、第１基板ＳＵＢ１に形成されている。第１駆動線ＤＬ１、第２駆動線ＤＬ２、第１電源線ＬＰ１、第２電源線ＬＰ２、走査線Ｇも第１基板ＳＵＢ１に形成されており、第１方向Ｘに並ぶ複数の副画素ＳＰに接続されている。

本実施形態において、表示選択回路１１及び記憶制御回路１２は、単チャネルトランジスタのみで構成されている。ここに、単チャネルトランジスタは、ｎＭＯＳトランジスタ或いはｐＭＯＳトランジスタのように、ゲート電圧と１つの入力電圧（ソース電圧）とで出力を得るスイッチング素子を意味する。すなわち、単チャネルトランジスタは、ｎＭＯＳトランジスタ及びｐＭＯＳトランジスタの双方を用いて構成されるＣＭＯＳ型のスイッチング素子を含まない。

図３の例では、表示選択回路１１及び記憶制御回路１２に含まれるスイッチング素子Ｑ１，Ｑ２，Ｑ７がいずれもｎＭＯＳトランジスタである。スイッチング素子Ｑ１，Ｑ２，Ｑ７は、ｐＭＯＳトランジスタであっても良い。なお、図３に示すメモリ素子１０において、スイッチング素子Ｑ３，Ｑ５はｐＭＯＳトランジスタであり、スイッチング素子Ｑ４，Ｑ６はｎＭＯＳトランジスタである。

このように、表示選択回路１１及び記憶制御回路１２を単チャネル化することにより、これら回路にＣＭＯＳ型のスイッチング素子を用いる場合に比べて、副画素ＳＰに含まれるトランジスタの数を低減できる。具体的には、仮にスイッチング素子Ｑ１，Ｑ２，Ｑ７をＣＭＯＳ型とした場合には表示選択回路１１及び記憶制御回路１２にトランジスタが６個必要となるが、図３の例では３個でよい。また、スイッチング素子が小型化することにより、表示選択回路１１及び記憶制御回路１２が小型化する。その結果、表示装置１は高精細化又は小型化する。

図３の例において、副画素ＳＰの回路は、第１電圧ＶＤＤ１と、第１電圧ＶＤＤ１より大きい第２電圧ＶＤＤ２と、接地電位である第３電圧ＶＳＳとで動作する（ＶＳＳ＜ＶＤＤ１＜ＶＤＤ２）。

デジタル信号ＳＩＧは、Ｌレベルである第３電圧ＶＳＳと、Ｈレベルである第１電圧ＶＤＤ１とで構成される。走査信号ＧＡＴＥは、第２電圧ＶＤＤ２と、第３電圧ＶＳＳとで構成される。電源電圧ＶＲＡＭは、第１電圧ＶＤＤ１と、第２電圧ＶＤＤ２とで構成される。第２電源線ＬＰ２に供給される電圧は、第３電圧ＶＳＳで一定である。各駆動信号ＦＲＰ，ｘＦＲＰは、第１電圧ＶＤＤ１と、第３電圧ＶＳＳとで構成される。

ｎＭＯＳトランジスタにおいては、制御端に供給されるゲート電圧を、入力端に供給されるソース電圧よりも所定の閾値電圧Ｖｔｈだけ高くする必要がある。第２電圧ＶＤＤ２は、第１電圧ＶＤＤ１よりも、スイッチング素子Ｑ１，Ｑ２，Ｑ７の閾値電圧Ｖｔｈ以上大きい電圧である（ＶＤＤ２≧ＶＤＤ１＋Ｖｔｈ）。一例として、第１電圧ＶＤＤ１は３．０Ｖであり、第２電圧ＶＤＤ２は４．５Ｖであり、第３電圧ＶＳＳは０Ｖである。

以上のような構成の表示装置１は、デジタルモードで各副画素ＳＰを駆動することができる。デジタルモードは、メモリ素子１０が記憶するデジタル信号に基づき副画素ＳＰの輝度を単純にオンオフのモノクロで制御する方式である。以下の説明では、表示装置１がノーマリブラックモードであって、メモリ素子１０がＨレベルの電圧を記憶しているときに副画素ＳＰがオン（白表示）され、メモリ素子１０がＬレベルの電圧を記憶しているときに副画素ＳＰがオフ（黒表示）される場合を想定する。

デジタルモードにおいては、信号線Ｓに供給されたデジタル信号ＳＩＧをメモリ素子１０に書き込む書込期間と、第１駆動信号ｘＦＲＰ及び第２駆動信号ＦＲＰのうちメモリ素子１０が記憶する電圧に対応する一方を選択的に画素電極ＰＥに供給する保持期間とが繰り返される。

以下の説明においては、表示領域ＤＡにおいて第１方向Ｘに並ぶ一群の副画素ＳＰを、水平ラインと呼ぶ。記憶期間においては、走査線Ｇに走査パルスが順次供給されるとともに、走査パルスが供給された走査線Ｇに対応する水平ラインのデジタル信号ＳＩＧが各信号線Ｓに順次供給される。これにより、水平ラインごとに、画像データに応じたデジタル信号ＳＩＧがメモリ素子１０に順次書き込まれていく。

図３及び図４を参照して、表示装置１の動作を説明する。図４は、保持期間及び書込期間に関するタイミングチャートである。このタイミングチャートにおいては、図３に示した１つの副画素ＳＰに着目して、走査信号ＧＡＴＥ、電源電圧ＶＲＡＭ、デジタル信号ＳＩＧ、メモリ素子１０の保持電圧ＭＥＭ、第１駆動信号ｘＦＲＰ、第２駆動信号ＦＲＰ、画素電極ＰＥの画素電圧ＰＩＸ、共通電圧ＶＣＯＭの変化を、保持期間１，２とこれらの間の書込期間とに亘って示している。ここでは、副画素ＳＰが保持期間１においてオフされ、保持期間２においてオンされる場合を想定する。

各駆動信号ｘＦＲＰ，ＦＲＰ及び共通電圧ＶＣＯＭは、所定の周期で電圧ＶＤＤ１，ＶＳＳの間で変化する交流信号である。画素電圧ＰＩＸと共通電圧ＶＣＯＭの間に電位差が生じるとき、副画素ＳＰがオンされ、電位差が生じていないとき、副画素ＳＰがオフされる。

保持期間１において、走査信号ＧＡＴＥは第３電圧ＶＳＳである。このとき、スイッチング素子Ｑ７はオフされるため、信号線Ｓのデジタル信号ＳＩＧはメモリ素子１０に供給されない。したがって、メモリ素子１０は、既に記憶している保持電圧ＭＥＭを維持する。

保持期間１において、電源電圧ＶＲＡＭは第２電圧ＶＤＤ２である。図４の例において、保持電圧ＭＥＭは、保持期間１では黒表示に対応する第３電圧ＶＳＳである。このときメモリ素子１０は、第１電源線ＬＰ１の第２電圧ＶＤＤ２をスイッチング素子Ｑ２に供給し、第２電源線ＬＰ２の第３電圧ＶＳＳをスイッチング素子Ｑ１に供給する。これにより、スイッチング素子Ｑ２がオンされ、スイッチング素子Ｑ１がオフされる。オンされたスイッチング素子Ｑ２と選択信号線１１ａを介して第２駆動線ＤＬ２と画素電極ＰＥが電気的に接続され、第２駆動線ＤＬ２の第２駆動信号ＦＲＰが画素電極ＰＥに供給される。したがって、保持期間１において、画素電圧ＰＩＸは第２駆動信号ＦＲＰと同じ電圧になる。

保持期間１においては、画素電圧ＰＩＸと共通電圧ＶＣＯＭとが同じ電圧であるため、画素電極ＰＥと共通電極ＣＥの間に電位差が生じない。したがって、副画素ＳＰは黒表示となる。

書込期間において、走査信号ＧＡＴＥは第２電圧ＶＤＤ２に上がる。これにより、スイッチング素子Ｑ７がオンされ、信号線Ｓのデジタル信号ＳＩＧがメモリ素子１０に供給される。また、書込期間においては、電源電圧ＶＲＡＭが第１電圧ＶＤＤ１に下がる。この例ではデジタル信号ＳＩＧがＨレベルである第１電圧ＶＤＤ１であるため、メモリ素子１０の保持電圧ＭＥＭは、電源電圧ＶＲＡＭと同じく第１電圧ＶＤＤ１となる。

保持電圧ＭＥＭが第１電圧ＶＤＤ１である場合、メモリ素子１０は、第１電圧ＶＤＤ１をスイッチング素子Ｑ１に供給し、第３電圧ＶＳＳをスイッチング素子Ｑ２に供給する。これにより、スイッチング素子Ｑ１がオンされ、スイッチング素子Ｑ２がオフされる。オンされたスイッチング素子Ｑ１と選択信号線１１ａを介して第１駆動線ＤＬ１と画素電極ＰＥが電気的に接続され、第１駆動線ＤＬ１の第１駆動信号ｘＦＲＰが画素電極ＰＥに供給される。

但し、書込期間においては、スイッチング素子Ｑ１のゲート電圧が第１電圧ＶＤＤ１であり、入力端に供給される第１駆動信号ｘＦＲＰのＨレベルの電圧も第１電圧ＶＤＤ１である。したがって、第１駆動信号ｘＦＲＰが第１電圧ＶＤＤ１である期間においては、ｎＭＯＳトランジスタであるスイッチング素子Ｑ１のゲート電圧が、ソース電圧と閾値電圧Ｖｔｈの和よりも小さくなる。この場合、スイッチング素子Ｑ１の出力電圧が低下して、図４に示すように画素電圧ＰＩＸが第１電圧ＶＤＤ１よりも小さくなる。画素電圧ＰＩＸと共通電圧ＶＣＯＭの間に十分な電位差が形成されないので、副画素ＳＰは通常よりも暗めの白表示となる。

保持期間２において、走査信号ＧＡＴＥは第３電圧ＶＳＳに下がる。これにより、スイッチング素子Ｑ７がオフされる。また、電源電圧ＶＲＡＭが第２電圧ＶＤＤ２に上がる。これにより、保持電圧ＭＥＭが第２電圧ＶＤＤ２に上昇する。

保持電圧ＭＥＭが第２電圧ＶＤＤ２に上昇したことによって、メモリ素子１０からスイッチング素子Ｑ１に供給される電圧は、第１電圧ＶＤＤ１よりも閾値電圧Ｖｔｈ以上大きい第２電圧ＶＤＤ２となる。この場合、スイッチング素子Ｑ１において、上述の出力電圧の低下が生じない。したがって、画素電圧ＰＩＸは、第１駆動信号ｘＦＲＰと同じ電圧（図４では第１電圧ＶＤＤ１）となる。画素電圧ＰＩＸと共通電圧ＶＣＯＭの間に十分な電位差が形成されるので、副画素ＳＰは良好な白表示となる。

本実施形態では、書込期間において電源電圧ＶＲＡＭを第１電圧ＶＤＤ１に下げている。仮に、電源電圧ＶＲＡＭを常に第２電圧ＶＤＤ２で一定とした場合、副画素ＳＰの駆動に必要な電源数が増加する。

すなわち、書込期間の電源電圧ＶＲＡＭが第２電圧ＶＤＤ２であれば、スイッチング素子Ｑ７を介して供給される電圧を第２電圧ＶＤＤ２以上としなければメモリ素子１０が動作しない。そのため、デジタル信号ＳＩＧのＨレベルの電圧を少なくとも第２電圧ＶＤＤ２とする必要がある。この場合、ｎＭＯＳトランジスタであるスイッチング素子Ｑ７を正常に動作させるためには、書込期間における走査信号ＧＡＴＥの電圧を、第２電圧ＶＤＤ２よりも大きい第４電圧（例えば６．０Ｖ）にしなければならない。そうすると、副画素ＳＰの駆動には、各電圧ＶＤＤ１，ＶＤＤ２と第４電圧の３つの電源が必要になる。一方で、本実施形態では第４電圧が不要である。したがって、副画素ＳＰの駆動に必要な電源数を減らすことができる。

なお、上述のように、書込期間においては画素電圧ＰＩＸと共通電圧ＶＣＯＭの間に十分な電位差が形成されない。この影響により、書込期間における副画素ＳＰの輝度が低下するフリッカが発生し得る。このフリッカは、書込期間の周波数を高めることで、ユーザに視認されにくくなる。但し、書込期間の周波数を高め過ぎると、メモリ素子１０が頻繁に書き換えられることになるので、表示装置１の消費電力が増加する。また、書込期間の周波数を高め過ぎると、メモリ素子１０が電位を十分に記憶できない場合がある。これらの観点から、書込期間の周波数は、例えば２０Ｈｚ以上かつ８０Ｈｚ以下とすることが好ましい。さらに、この周波数を４０Ｈｚ以上かつ８０Ｈｚ以下とすれば一層好適である。これらの周波数の範囲であれば、フリッカは視認されにくく、かつ消費電力も抑えることができる。

ＣＭＯＳ構成を含むメモリ素子１０においては、２つの電源電圧（ＶＳＳとＶＲＡＭ）の中間のゲート電圧が入力されると、スイッチング素子Ｑ３〜Ｑ６の一部が短絡して貫通電流が流れ得る。これは、例えばスイッチング素子Ｑ７がオンされた状態において、デジタル信号ＳＩＧが第１電圧ＶＤＤ１であり、電源電圧ＶＲＡＭが第２電圧ＶＤＤ２である場合が該当する。このような短絡を防ぐためには、走査信号ＧＡＴＥが第２電圧ＶＤＤ２である期間（スイッチング素子Ｑ７がオンの期間）において、確実に電源電圧ＶＲＡＭを第１電圧ＶＤＤ１とする必要がある。

図４の例では、書込期間の前後に電源電圧ＶＲＡＭが第１電圧ＶＤＤ１となる一定期間Ｔ１，Ｔ２を設けることで、上記貫通電流の発生を防いでいる。すなわち、書込期間において走査信号ＧＡＴＥが第２電圧ＶＤＤ２に上がるタイミングよりも一定期間Ｔ１だけ前から、電源電圧ＶＲＡＭを第１電圧ＶＤＤ１に下げている。さらに、走査信号ＧＡＴＥが第３電圧ＶＳＳに下がるタイミングから一定期間Ｔ２が経過した後に、電源電圧ＶＲＡＭを第２電圧ＶＤＤ２に上げている。一定期間Ｔ１と一定期間Ｔ２の長さは同一であってもよいが、一定期間Ｔ２の方が長い方が好ましい。

続いて、第２回路ユニット４０の一構成例につき、図５を用いて説明する。第２回路ユニット４０は、第１シフトレジスタ回路４１と、第１電圧選択回路４２と、第２電圧選択回路４３とを備えている。第１シフトレジスタ回路４１と、各電圧選択回路４２，４３とは、２本の第１接続線ＣＬ１で接続されている。

第１シフトレジスタ回路４１には、各電圧ＶＳＳ，ＶＤＤ２と、上述のクロック回路２１から供給されるクロック信号ＶＣＫとが入力されている。第１シフトレジスタ回路４１は、各第１接続線ＣＬ１を介して出力信号ＯＵＴ，ｘＯＵＴを出力する。

第１電圧選択回路４２は、スイッチング素子Ｑ１０，Ｑ１１を備えている。スイッチング素子Ｑ１０，Ｑ１１の制御端には出力信号ＯＵＴが供給される。スイッチング素子Ｑ１０の入力端には第２電圧ＶＤＤ２が供給され、スイッチング素子Ｑ１１の入力端には第１電圧ＶＤＤ１が供給される。スイッチング素子Ｑ１０，Ｑ１１の出力端は、出力電圧が電源電圧ＶＲＡＭであり、第１電源線ＬＰ１を介して副画素ＳＰに接続される。

第２電圧選択回路４３は、上述の通り、スイッチング素子Ｑ１２〜Ｑ１６を備えている。スイッチング素子Ｑ１２，Ｑ１３の制御端には出力信号ＯＵＴが供給される。スイッチング素子Ｑ１４の制御端には出力信号ｘＯＵＴが供給される。スイッチング素子Ｑ１２の入力端には第２電圧ＶＤＤ２が供給され、スイッチング素子Ｑ１３，Ｑ１４の入力端には電圧切替線ＶＬからイネーブル信号ｘＥＮＢが供給される。

スイッチング素子Ｑ１２〜Ｑ１４の出力端は、スイッチング素子Ｑ１５，１６の制御端に接続されている。スイッチング素子Ｑ１５の入力端には第２電圧ＶＤＤ２が供給され、スイッチング素子Ｑ１６の入力端には第３電圧ＶＳＳが供給される。スイッチング素子Ｑ１５，Ｑ１６の出力端は、出力電圧が走査信号ＧＡＴＥであり、走査線Ｇを介して副画素ＳＰに接続される。つまり、第２電圧選択回路４３は、電圧切替線ＶＬの電圧を利用して、スイッチング素子Ｑ１５，Ｑ１６を制御し、第２電圧ＶＤＤ２又は第３電圧ＶＳＳを走査線Ｇに供給している。

図５において、出力信号ＯＵＴ，ｘＯＵＴによって、スイッチング素子Ｑ１１がオンとなり、電源電圧ＶＲＡＭが第２電圧ＶＤＤ１に下がる。一方で、出力信号ＯＵＴ，ｘＯＵＴによって、スイッチング素子Ｑ１３とスイッチング素子Ｑ１４もオンとなる。しかし、スイッチング素子Ｑ１３，Ｑ１４がオンになっても、イネーブル信号ｘＥＮＢがスイッチング素子Ｑ１５をオンにする電圧でなければ、走査信号ＧＡＴＥは第２電圧ＶＤＤ２とはならない。

本実施形態では、出力信号ＯＵＴ，ｘＯＵＴの出力の後に、イネーブル信号ｘＥＮＢを、スイッチング素子Ｑ１５がオンの電圧にしている（高電圧から低電圧に下げている）。これによって、電源電圧ＶＲＡＭが第１電圧ＶＤＤ１に下がった後に、走査電圧ＧＡＴＥが第２電圧ＶＤＤに上がり、一定期間Ｔ１が作られている。また、出力信号ＯＵＴ，ｘＯＵＴの出力が停止する前に、イネーブル信号ｘＥＮＢを、スイッチング素子Ｑ１５がオフの電圧にしている（低電圧から高電圧に上げている）。これによって、電源電圧ＶＲＡＭが第１電圧ＶＤＤ２に上がる前に、走査電圧ＧＡＴＥが第３電圧ＶＳＳに下がり、一定期間Ｔ２が作られている。以上より、第２電圧選択回路４３は、イネーブル信号ｘＥＮＢの電圧の変化させるタイミングを制御することで、図４に示す一定期間Ｔ１とＴ２を作成している。

なお、スイッチング素子Ｑ１０，Ｑ１２，Ｑ１４，Ｑ１５はｐＭＯＳトランジスタであり、スイッチング素子Ｑ１１，Ｑ１３，Ｑ１６はｎＭＯＳトランジスタである。この場合、スイッチング素子Ｑ１０，Ｑ１１はインバータを構成し、スイッチング素子Ｑ１３，Ｑ１４は入力端を共用したＣＭＯＳスイッチを構成し、スイッチング素子Ｑ１５，Ｑ１６はバッファを構成する。なお、ここで開示した各電圧選択回路４２，４３の構成は一例であり、他にも種々の態様を採用し得る。例えば、第１電圧選択回路４２は、スイッチング素子Ｑ１０，Ｑ１１で構成されたインバータに代えて、ＣＭＯＳスイッチを備えても良い。

第１シフトレジスタ回路４１は、前段及び後段の第２回路ユニット４０が備える第１シフトレジスタ回路４１に接続されている。各段の第１シフトレジスタ回路４１は、クロック信号ＶＣＫに応じて、シフトパルスを順次転送する。これにより、メモリ素子１０への書込期間が各水平ラインの間で順次シフトされる。最後段の第１シフトレジスタ回路４１までシフトパルスが転送されるとスタート信号ＶＳＴが供給され、再び最上段の第１シフトレジスタ回路４１からシフトパルスが転送される。

対応する水平ラインへの書き込みタイミングが到来していない場合、すなわち保持期間の場合には、第１シフトレジスタ回路４１は、出力信号ＯＵＴをＬレベルとし、出力信号ｘＯＵＴをＨレベルとする。このとき、第１電圧選択回路４２では、スイッチング素子Ｑ１０がオンされ、スイッチング素子Ｑ１１がオフされる。したがって、電源電圧ＶＲＡＭは、スイッチング素子Ｑ１０の入力端に供給される第２電圧ＶＤＤ２となる。

一方、対応する水平ラインの書き込みタイミングが到来した場合、すなわち書込期間の場合には、第１シフトレジスタ回路４１は、出力信号ＯＵＴをＨレベルとし、出力信号ｘＯＵＴをＬレベルとする。このとき、第１電圧選択回路４２では、スイッチング素子Ｑ１１がオンされ、スイッチング素子Ｑ１０がオフされる。したがって、電源電圧ＶＲＡＭは、スイッチング素子Ｑ１１の入力端に供給される第１電圧ＶＤＤ１となる。

また、保持期間において、第２電圧選択回路４３では、スイッチング素子Ｑ１２がオンされ、スイッチング素子Ｑ１３，Ｑ１４がオフされる。したがって、スイッチング素子Ｑ１５，Ｑ１６の制御端の電圧は、スイッチング素子Ｑ１２の入力端に供給される第２電圧ＶＤＤ２となる。この場合、スイッチング素子Ｑ１５がオフされ、スイッチング素子Ｑ１６がオンされる。したがって、走査信号ＧＡＴＥは、スイッチング素子Ｑ１６の入力端に供給される第３電圧ＶＳＳとなる。

一方、書込期間において、第２電圧選択回路４３では、スイッチング素子Ｑ１３，Ｑ１４がオンされ、スイッチング素子Ｑ１２がオフされる。したがって、スイッチング素子Ｑ１５，Ｑ１６の制御端の電圧は、スイッチング素子Ｑ１３，Ｑ１４の入力端に供給されるイネーブル信号ｘＥＮＢの電圧となる。イネーブル信号ｘＥＮＢは、書込期間においてはＬレベルとなる。この場合、スイッチング素子Ｑ１６がオフされ、スイッチング素子Ｑ１５がオンされる。したがって、走査信号ＧＡＴＥは、スイッチング素子Ｑ１５の入力端に供給される第２電圧ＶＤＤ２となる。

このように、図５の例においては、第１電圧選択回路４２が電源電圧ＶＲＡＭを各電圧ＶＤＤ１，ＶＤＤ２から選択し、第２電圧選択回路４３が走査信号ＧＡＴＥの電圧を各電圧ＶＳＳ，ＶＤＤ２から選択する。これらの動作は、第１シフトレジスタ回路４１に入力されるクロック信号ＶＣＫ及びシフトパルスに同期して実行される。このような構成では、各電圧選択回路４２，４３を動作させる別々のクロック信号やシフトレジスタが不要となるので、周辺回路の素子数を低減することが可能となる。
各段の第１シフトレジスタ回路４１は、複数の走査線Ｇから特定の走査線Ｇを選択して第２電圧ＶＤＤ２を供給する第１シフトレジスタＶＳＲを構成する。

なお、各電圧選択回路４２，４３から供給される電源電圧ＶＲＡＭ及び走査信号ＧＡＴＥは、同一の水平ラインの各副画素ＳＰに供給される。したがって、スイッチング素子Ｑ１０，Ｑ１１，Ｑ１５，Ｑ１６には高い駆動能力が要求される。これらスイッチング素子Ｑ１０，Ｑ１１，Ｑ１５，Ｑ１６の駆動能力は、チャネル幅Ｗとチャネル長Ｌの比Ｗ／Ｌを大きくすることで、高めることができる。チャネル幅Ｗは、例えば薄膜トランジスタであるスイッチング素子の半導体層とゲート線との重畳領域（チャネル領域）におけるゲート線の延在方向の長さである。チャネル長Ｌは、上記重畳領域におけるゲート線の幅方向の長さである。一例として、スイッチング素子Ｑ１０，Ｑ１１，Ｑ１５，Ｑ１６のＷ／Ｌは、副画素ＳＰに設けられるスイッチング素子Ｑ１〜Ｑ７のＷ／Ｌよりも大きい。

図１のように、本実施形態では各ドライバユニット３，４を表示領域ＤＡに沿う円弧状としている。さらに、第１領域Ａ１のように、第１ドライバユニット３の少なくとも一部が第２ドライバユニット４と表示領域ＤＡの間に配置されている。このような構成では、第１領域Ａ１において、第２ドライバユニット４から表示領域ＤＡに延出する走査線Ｇなどの配線を、第１ドライバユニット３の領域に通す必要がある。また、各ドライバユニット３，４を円弧状にすると、これらドライバユニット内の配線を適宜に曲げる必要がある。これらに鑑み、各ドライバユニット３，４の回路レイアウトを効率化する必要がある。

第１領域Ａ１に適用し得る回路レイアウトの具体例を図６に示す。この図においては、第１領域Ａ１（周辺領域ＳＡ）に加え、表示領域ＤＡに配列された副画素ＳＰの一部も示している。

図６においては、４つの第１回路ユニット３０と、３つの第２回路ユニット４０とを示している。第１回路ユニット３０と表示領域ＤＡの間には、第１駆動信号ｘＦＲＰが供給される第１配線ＷＬ１と、第２駆動信号ＦＲＰが供給される第２配線ＷＬ２とが延在している。第１配線ＷＬ１には、例えば図３に示した第１駆動線ＤＬ１が接続される。第２配線ＷＬ２には、例えば図３に示した第２駆動線ＤＬ２が接続される。図６の例では、第１回路ユニット３０と表示領域ＤＡの間に、第１電圧ＶＤＤ１が供給される第３配線ＷＬ３と、第３電圧ＶＳＳが供給される第４配線ＷＬ４とがさらに延在している。これら配線ＷＬ３，ＷＬ４の電圧ＶＤＤ１，ＶＳＳも副画素ＳＰに供給され、メモリ素子１０の駆動に用いられる。配線ＷＬ１〜ＷＬ４は、表示領域ＤＡに沿って屈曲している。図６においては、配線ＷＬ１〜ＷＬ４は階段状に屈曲しており、１つの段に対応する第１回路ユニット３０の数が同数ではない。具体的には、図６の中央に位置する配線ＷＬ１〜ＷＬ４の段に対応する第１回路ユニット３０の数は２つである（ＨＵ１とＨＵ２）。一方で、その段に隣り合う段に対応する第１回路ユニット３０の数は、１つである。各段に対応する第１回路ユニット３０の数を異ならせることで、スペースの効率化を実現している。

周辺領域ＳＡには、共通電圧ＶＣＯＭが供給されたガードリング６０が、例えば周辺領域ＳＡの外周縁に沿って環状に配置されている。ガードリング６０は、外部から供給される静電気などが周辺領域ＳＡの各回路に影響することを防ぐ役割を担う。各回路ユニット３０，４０は、ガードリング６０と表示領域ＤＡの間に配置されている。

第１配線ＷＬ１と表示領域ＤＡの間には、表示領域ＤＡの輪郭に沿って、ダミー画素ＤＳＰが配置されている。ダミー画素ＤＳＰは、例えば平面視において副画素ＳＰと同じ形状であり、副画素ＳＰと同じピッチで配列されている。例えば、ダミー画素ＤＳＰは、画素電極ＰＥや表示選択回路１１を備えているが、少なくともメモリ素子１０を備えていない。ダミー画素ＤＳＰの画素電極ＰＥには常に非表示電圧である第２駆動信号ＦＲＰが供給される。すなわち、ダミー画素ＤＳＰは、常に黒表示であって、画像を表示しない画素である。

１つの第１回路ユニット３０によって駆動される信号線Ｓ（画素列）は複数存在し、図６においては６本である。この６本の信号線Ｓにおいて、各信号線Ｓに接続されたダミー画素ＤＳＰの数は異なっている。また、図示したＨＵ１，ＨＵ２（いずれも第１回路ユニット３０を示す）のように、隣り合う第１回路ユニット３０を比較した場合、各信号線Ｓに接続される平均のダミー画素ＤＳＰの数は異なっている。表示領域ＤＡの縁全体においては、ダミー画素ＤＳＰは、不規則に配置され、第１配線Ｗ１と表示領域ＤＡの間のスペースを埋めている。

図７は、図６の第１回路ユニット３０を拡大して示す図である。また、図８は、図６の第２回路ユニット４０を拡大して示す図である。図７に示す第１回路ユニット３０は、水平回路Ｈ１（第１回路）と、水平回路Ｈ２（第２回路）と、水平回路Ｈ３（第３回路）とを備えている。水平回路Ｈ１は、第２シフトレジスタ回路３１を含む。水平回路Ｈ２は、第１ラッチ回路３２を含む。水平回路Ｈ３は、第２ラッチ回路３３とバッファ回路３４とを含む。水平回路Ｈ１，Ｈ２は第２接続線ＣＬ２で接続され、水平回路Ｈ２，Ｈ３は第３接続線ＣＬ３で接続されている。また、水平回路Ｈ３において、第２ラッチ回路３３とバッファ回路３４は、第４接続線ＣＬ４で接続されている。

水平回路Ｈ１には、電圧ＶＳＳ，ＶＤＤ１、クロック信号ＨＣＫ、及びスタート信号ＨＳＴを第２シフトレジスタ回路３１に供給する配線が接続されている。水平回路Ｈ２には、電圧ＶＳＳ，ＶＤＤ１を第１ラッチ回路３２に供給する配線が接続されている。水平回路Ｈ３には、電圧ＶＳＳ，ＶＤＤ１及びタイミングパルスＤｓ，ｘＤｓを第２ラッチ回路３３及びバッファ回路３４に供給する配線が接続されている。図６及び図７においては、簡略化のために、水平回路Ｈ１〜Ｈ３に接続される複数の配線を適宜１本の線分で表している。

第２シフトレジスタ回路３１は、前段及び後段の第１回路ユニット３０が備える第２シフトレジスタ回路３１に接続されている。各段の第２シフトレジスタ回路４１は、クロック信号ＨＣＫに応じて、シフトパルスを順次転送する。最後段の第２シフトレジスタ回路３１までシフトパルスが転送されるとスタート信号ＨＳＴが供給され、再び最上段の第２シフトレジスタ回路３１からシフトパルスが転送される。

第１ラッチ回路３２は、データバスＤＢＬに接続されている。図７の例では、データバスＤＢＬは、６本の信号線Ｓに出力するための映像データが供給される６本の配線を含む。第１ラッチ回路３２は、データバスＤＢＬの各配線に供給される映像データをラッチする。第２シフトレジスタ回路３１にシフトパルスが入力されたとき、第１ラッチ回路３２は、ラッチした映像データを第２ラッチ回路３３に出力する。第２ラッチ回路３３は、タイミングパルスＤｓ，ｘＤｓによって制御され、第１ラッチ回路３２から出力された映像データをラッチする。バッファ回路３４は、第２ラッチ回路３３がラッチした映像データに対応するデジタル信号ＳＩＧを信号線Ｓに出力する。
各段の第２シフトレジスタ回路３１は、複数の信号線Ｓから特定の信号線Ｓを選択してデジタル信号ＳＩＧを供給する第２シフトレジスタＨＳＲを構成する。

図８に示す第２回路ユニット４０は、垂直回路Ｖ１（第４回路）と、垂直回路Ｖ２（第５回路）とを備えている。垂直回路Ｖ１は、上述の第１シフトレジスタ回路４１を含む。垂直回路Ｖ２は、上述の第１電圧選択回路４２と第２電圧選択回路４３とを含む。垂直回路Ｖ１，Ｖ２は、上述の第１接続線ＣＬ１で接続されている。第１電圧選択回路４２には電源電圧ＶＲＡＭを供給する第１電源線ＬＰ１が接続され、第２電圧選択回路４３には、走査線Ｇが接続されている。

垂直回路Ｖ１には、電圧ＶＳＳ，ＶＤＤ２、クロック信号ＶＣＫ、及びスタート信号ＶＳＴを第１シフトレジスタ回路４１に供給する配線が接続されている。垂直回路Ｖ２には、電圧ＶＳＳ，ＶＤＤ１，ＶＤＤ２及びイネーブル信号ｘＥＮＢを各電圧選択回路４２，４３に供給する配線が接続されている。図７及び図８においては、簡略化のために、垂直回路Ｖ１，Ｖ２に接続される複数の配線を適宜１本の線分で表している。

図７に示すように、水平回路Ｈ１，Ｈ２の間には、第２回路ユニット４０に接続された走査線Ｇ及び第１電源線ＬＰ１が第１方向Ｘに延在している。この走査線Ｇには、図５で説明した走査信号ＧＡＴＥが供給され、第１電源線ＬＰ１には、図５で説明した電源電圧ＶＲＡＭが供給される。水平回路Ｈ２，Ｈ３の間には、他の第２回路ユニット４０に接続された走査線Ｇ及び第１電源線ＬＰ１が第１方向Ｘに延在している。水平回路Ｈ３と第４配線ＷＬ４の間には、さらに他の第２回路ユニット４０に接続された走査線Ｇ及び第１電源線ＬＰ１が第１方向Ｘに延在している。さらに、水平回路Ｈ１，Ｈ２の間には、データバスＤＢＬが第１方向Ｘに延在している。

図７の例において、同一の副画素行に対応する第１電源線ＬＰ１と走査線Ｇ（符号Ａ）は、同一の複数の水平回路の間を延在している。すなわち、符号Ａに対応する第１電源線ＬＰ１と走査線Ｇは、どちらも第１ラッチ回路３２と第２ラッチ回路３３の間を延在し、配線形成領域をコンパクトにしている。

水平回路Ｈ１，Ｈ２の間に延在する走査線Ｇ、第１電源線ＬＰ１、及びデータバスＤＢＬは、平面視において、第２接続線ＣＬ２と交差している。水平回路Ｈ２，Ｈ３の間に延在する走査線Ｇ及び第１電源線ＬＰ１は、平面視において、第３接続線ＣＬ３と交差している。

図７の例において、信号線Ｓとバッファ回路３４は、バッファ回路３４に接続された引き出し線Ｓａを介して接続されている。水平回路Ｈ３と第４配線ＷＬ４の間に延在する走査線Ｇ及び第１電源線ＬＰ１は、平面視において、引き出し線Ｓａと交差している。さらに、各配線ＷＬ１〜ＷＬ４も、平面視において、引き出し線Ｓａと交差している。

水平回路Ｈ１〜Ｈ３は、第２方向Ｙに並んでいる。さらに、水平回路Ｈ１〜Ｈ３は、第１方向Ｘにおいて、互いにずれている。ここで、２つの回路が「第１方向Ｘにおいて互いにずれる」とは、例えば、一方の回路の第１方向Ｘにおける中心と、他方の回路の第１方向Ｘにおける中心とを結ぶ線分が、第２方向Ｙと平行でないことを意味する。

図７の例において、信号線Ｓと、水平回路Ｈ３（バッファ回路３４）の位置は、第１方向Ｘにおいてずれている。引き出し線Ｓａは、第１方向Ｘ及び第２方向Ｙの双方と交わる方向に傾いて延びている。また、図７の例においては、第３接続線ＣＬ３も第１方向Ｘ及び第２方向Ｙの双方と交わる方向に傾いて延びている。

図８の例において、垂直回路Ｖ１，Ｖ２は、第１方向Ｘに並ぶとともに、第２方向Ｙにおいて互いにずれている。ここで、２つの回路が「第２方向Ｙにおいて互いにずれる」とは、例えば、一方の回路の第２方向Ｙにおける中心と、他方の回路の第２方向Ｙにおける中心とを結ぶ線分が、第１方向Ｘと平行でないことを意味する。

このように水平回路Ｈ１〜Ｈ３及び垂直回路Ｖ１，Ｖ２をずらすことで、周辺領域ＳＡのスペースを有効に活用して各回路ユニット３０，４０を配置することができる。なお、周辺領域ＳＡに十分なスペースが確保できる場合などにおいて、水平回路Ｈ１〜Ｈ３及び垂直回路Ｖ１，Ｖ２をずらさない構成を採用しても良い。また、水平回路Ｈ１〜Ｈ３及び垂直回路Ｖ１，Ｖ２のいずれか一方のみをずらす構成を採用しても良い。

なお、図６乃至図８に示した各配線は、例えば第１基板ＳＵＢ１の第１層及び第２層に、金属材料やインジウム・ティン・オキサイド（ＩＴＯ）などの導電材料で形成されている。第１層と第２層の間には、絶縁層が配置されている。図６乃至図８において交差している２本の配線は、一方が第１層に形成され、他方が第２層に形成されている。したがって、これら配線は電気的に接続されていない。

例えば、走査線Ｇ及び第１電源線ＬＰ１は、第１層に形成されている。また、信号線Ｓ、各配線ＷＬ１〜ＷＬ４、及びデータバスＤＢＬなどの他の配線は、第２層に形成されている。例えば第２接続線ＣＬ２は、第１層に形成された走査線Ｇ及び第１電源線ＬＰ１と、第２層に形成されたデータバスＤＢＬとを回避する必要がある。このような場合、第２接続線ＣＬ２のうち、走査線Ｇ及び第１電源線ＬＰ１と交差する部分は第２層に形成し、データバスＤＢＬと交差する部分は第１層に形成し、これら２つの部分を絶縁層に設けたコンタクトホールにて接続すれば良い。

図７に示すように、引き出し線Ｓａは、水平回路Ｈ３と第４配線ＷＬ４の間に延在する走査線Ｇ及び第１電源線ＬＰ１と交差する第１部分Ｓａ１と、各配線ＷＬ１〜ＷＬ４と交差する第２部分Ｓａ２とを有している。第１部分Ｓａ１は、水平回路Ｈ３から、第１電源線ＬＰ１と第４配線ＷＬ４との間のコンタクト位置まで延びている。第２部分Ｓａ２は、上記コンタクト位置から信号線Ｓまで延びている。第１部分Ｓａ１は、第１層に形成された走査線Ｇ及び第１電源線ＬＰ１を回避すべく、第２層に形成されている。第２部分Ｓａ２は、第２層に形成された各配線ＷＬ１〜ＷＬ４を回避すべく、第１層に形成されている。第１部分Ｓａ１及び第２部分Ｓａ２は、上記コンタクト位置にて接続されている。

図７から分かるように、仮に各引き出し線Ｓａが第２方向Ｙと平行に延びてその先にある信号線Ｓと接続される構成を採用した場合、各引き出し線Ｓａの一部は、走査線Ｇ及び第１電源線ＬＰ１と各配線ＷＬ１〜ＷＬ４とが交差する領域を通ることになる。走査線Ｇ及び第１電源線ＬＰ１と各配線ＷＬ１〜ＷＬ４とは、互いに電気的な接触を回避すべく、異なる層に形成されている。したがって、この領域にさらに引き出し線Ｓａを通すためには、引き出し線Ｓａを形成するための新たな層が必要となる。これに対し、図７のように引き出し線Ｓａを傾斜させて、走査線Ｇ及び第１電源線ＬＰ１と各配線ＷＬ１〜ＷＬ４とが交差する領域を回避すれば、新たな層を設ける必要がない。

なお、ここでは第１層及び第２層の２層に各配線を形成する例を示した。しかしながら、より多くの層を第１基板ＳＵＢ１に設け、これらの層に分散して各配線を形成しても良い。

以上の構成の本実施形態では、図３乃至図５を用いて説明したように、表示選択回路１１及び記憶制御回路１２などを単チャネルトランジスタのみで構成しているので、副画素ＳＰの回路に含まれるトランジスタの数を低減できる。これにより、副画素ＳＰの回路を小型化できるので、表示装置１の高精細化が可能となる。さらに上述のように、第１電源線ＬＰ１に各電圧ＶＤＤ１，ＶＤＤ２を選択的に供給しているので、電源数を増やす必要がない。したがって、電源線の数を低減できるし、表示装置１を低消費電力化できる。また、図６乃至図８を用いて説明したように周辺領域ＳＡの回路構成を工夫することで、周辺領域ＳＡの回路レイアウトを効率化することができる。
これらの他にも、本実施形態からは既述の効果や、その他の種々の効果を得ることができる。

本発明の一実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

例えば、上記実施形態では、デジタルモードの表示装置を開示した。しかしながら、上記実施形態における周辺領域ＳＡの回路レイアウトは、信号線Ｓを介して画素電極ＰＥにアナログの映像信号を供給し、多諧調の表示画像を得るアナログモードの表示装置にも適用できる。さらに、上記実施形態における周辺領域ＳＡの回路レイアウトは、デジタルモード及びアナログモードの双方の機能を備えた表示装置に適用することもできる。

また、図５に開示した第２回路ユニット４０の構成や、図６乃至図８に開示した周辺領域ＳＡの回路レイアウトは一例にすぎない。これらの図に示した回路素子や配線は適宜に減らすこともできるし、新たな回路素子や配線を加えることもできる。さらに、第１回路ユニット３０は互いに分離した４つ以上の水平回路を含んでも良いし、２つの水平回路を含んでも良い。同様に、第２回路ユニット４０は、３つ以上の垂直回路を含んでも良い。各水平回路及び各垂直回路に含ませる回路素子は、適宜に選択することができる。

また、図１には円形の表示領域ＤＡを有する表示装置１を示したが、本実施形態にて開示した構成は、矩形などの他の形状の表示領域を有する表示装置に適用することもできる。

また、上記実施形態では第１シフトレジスタ回路４１に入力されるクロック信号ＶＣＫなどに同期して、第１電圧選択回路４２が電源電圧ＶＲＡＭを変化させる例を開示した。しかしながら、第１電圧選択回路４２は、第１シフトレジスタ回路４１のクロック信号ＶＣＫとは異なるクロック信号により、第１シフトレジスタ回路４１とは独立して動作しても良い。

１…表示装置、２…制御装置、３…第１ドライバユニット、４…第２ドライバユニット、１０…メモリ素子、１１…表示選択回路、１２…記憶制御回路、２０…交流駆動回路、２１…クロック回路、３０…第１回路ユニット、３１…第２シフトレジスタ回路、３２…第１ラッチ回路、３３…第２ラッチ回路、３４…バッファ回路、４０…第２回路ユニット、４１…第１シフトレジスタ回路、４２…第１電圧選択回路、４３…第２電圧選択回路、ＳＵＢ１…第１基板、ＳＵＢ２…第２基板、ＤＡ…表示領域、ＳＡ…周辺領域、ＰＸ…画素、ＳＰ…副画素、Ｓ…信号線、Ｇ…走査線、ＰＥ…画素電極、ＣＥ…共通電極、Ｑ１〜Ｑ７…副画素のスイッチング素子、Ｑ１１〜Ｑ１６…第１回路ユニットのスイッチング素子、ＬＣＭ…共通電圧線、ＭＥＭ…保持電圧、ＰＩＸ…画素電圧、ＶＤＤ１…第１電圧、ＶＤＤ２…第２電圧、ＶＳＳ…第３電圧、ＤＬ１…第１駆動線、ＤＬ２…第２駆動線、ＬＰ１…第１電源線、ＬＰ２…第２電源線、Ｔ１，Ｔ２…一定期間、ＤＳＰ…ダミー画素、ＤＢＬ…データバス、Ｈ１〜Ｈ３…水平回路、Ｖ１，Ｖ２…垂直回路、Ｓａ…引き出し線。

Claims (13)

1. 複数の画素が配置された表示領域を有する一対の基板と、
   前記一対の基板の間にある電気光学層と、
   前記画素に配置された画素電極と、
   前記画素電極に接続され、前記画素電極に表示電圧及び非表示電圧を選択的に供給する表示選択回路と、
   第１電圧及び第２電圧が供給される第１電源線と、
   前記第１電源線及び前記表示選択回路に接続されたメモリ素子と、
   前記第１電源線に供給する電圧を、前記第１電圧及び前記第２電圧から選択する第１電圧選択回路と、
   クロック信号を発生させるクロック回路と、を備え、
   前記メモリ素子は、前記第１電圧及び前記第２電圧を用いて前記表示選択回路を制御し、
   前記第１電圧選択回路は、前記クロック信号に同期して前記第１電圧又は前記第２電圧を選択する、表示装置。
2. 第３電圧が供給され、前記メモリ素子に接続された第２電源線をさらに備え、
   前記メモリ素子は、前記第１電圧、前記第２電圧、及び前記第３電圧のいずれかを記憶し、前記第１電圧又は前記第２電圧を記憶している場合、前記表示選択回路を介して前記表示電圧を前記画素電極へ供給させ、前記第３電圧を記憶している場合、前記表示選択回路を介して前記非表示電圧を前記画素電極に供給させる、
   請求項１に記載の表示装置。
3. 第３電圧が供給され、前記メモリ素子に接続された第２電源線と、
   前記表示電圧が供給される第１駆動線と、
   前記非表示電圧が供給される第２駆動線と、をさらに備え、
   前記メモリ素子は、前記第１電圧、前記第２電圧、及び前記第３電圧を選択的に前記表示選択回路に供給し、
   前記表示選択回路は、前記メモリ素子から供給される電圧を利用して、前記第１駆動線及び前記第２駆動線の一方を、前記画素電極に電気的に接続する、
   請求項１又は２に記載の表示装置。
4. 前記メモリ素子に記憶させる電圧が供給される複数の信号線と、
   前記信号線と前記メモリ素子との間にあるスイッチング素子と、
   前記スイッチング素子を制御する走査信号が供給される複数の走査線と、をさらに備える、
   請求項１乃至３のうちいずれか１項に記載の表示装置。
5. 前記スイッチング素子及び前記表示選択回路に含まれるトランジスタは、単チャネルトランジスタのみである、
   請求項４に記載の表示装置。
6. 前記走査線に供給する電圧を選択する第２電圧選択回路と、
   前記クロック信号を利用して、前記複数の走査線から特定の前記走査線を選択して電圧を供給する第１シフトレジスタと、を備え、
   前記第１電圧選択回路及び前記第２電圧選択回路は、前記第１シフトレジスタから出力される電圧を利用して動作する、
   請求項４又は５に記載の表示装置。
7. 第３電圧が供給され、前記メモリ素子に接続された第２電源線をさらに備え、
   前記信号線には、前記第１電圧及び前記第３電圧が選択的に供給され、
   前記走査線には、前記第２電圧及び前記第３電圧が選択的に供給される、
   請求項４乃至６のうちいずれか１項に記載の表示装置。
8. 前記表示領域の周囲の周辺領域に配置され、前記信号線がそれぞれ接続された複数の第１回路ユニットと、
   前記周辺領域に配置され、前記第１電圧選択回路をそれぞれ含む複数の第２回路ユニットと、をさらに備え、
   前記第１回路ユニットは、第１回路と、第２回路と、前記第１回路及び前記第２回路を接続する接続線と、を含み、
   前記複数の第１回路ユニットの少なくとも一部が、前記複数の第２回路ユニットの少なくとも一部と前記表示領域の間に配置されており、
   平面視において、前記第１回路と前記第２回路の間に、前記接続線と交差して前記走査線が延在している、
   請求項４乃至７のうちいずれか１項に記載の表示装置。
9. 複数の画素が配置された表示領域を有する一対の基板と、
   前記一対の基板の間にある電気光学層と、
   前記画素に配置された画素電極と、
   前記画素電極に接続され、前記画素電極に表示電圧及び非表示電圧を選択的に供給する表示選択回路と、
   第１電圧及び第２電圧が供給される第１電源線と、
   前記第１電源線及び前記表示選択回路に接続されたメモリ素子と、
   前記メモリ素子に記憶させる電圧が供給される複数の信号線と、
   前記信号線と前記メモリ素子との間にあるスイッチング素子と、
   前記第１電源線に供給する電圧を、前記第１電圧及び前記第２電圧から選択する第１電圧選択回路と、を備え、
   前記スイッチング素子がオンされた書込期間において、前記メモリ素子は、前記信号線に供給された電圧を記憶し、
   前記スイッチング素子がオフされた保持期間において、前記メモリ素子は、記憶した電圧に応じて前記表示選択回路を制御し、
   前記第１電圧選択回路は、前記書込期間においては前記第１電圧を前記第１電源線に供給し、前記保持期間においては前記第２電圧を前記第１電源線に供給する、表示装置。
10. 前記スイッチング素子を制御する走査信号が供給される複数の走査線をさらに備え、
    前記走査線には、前記保持期間においては第３電圧が供給され、前記書込期間においては前記第２電圧が供給され、
    前記第１電圧選択回路は、前記走査線の電圧が前記第３電圧から前記第２電圧に変化するタイミングの一定期間前から、前記第１電源線に前記第１電圧を供給する、
    請求項９に記載の表示装置。
11. 前記走査線に供給する電圧を選択する第２電圧選択回路と、
    前記第２電圧選択回路に接続され、供給する電圧を切り替え可能な電圧切替線と、
    クロック信号を利用して、前記複数の走査線から特定の前記走査線を選択して電圧を供給する第１シフトレジスタと、を備え、
    前記第１電圧選択回路及び前記第２電圧選択回路は、前記第１シフトレジスタから出力される電圧を利用して動作し、
    前記第２電圧選択回路は、前記電圧切替線を利用して、前記第３電圧又は前記第２電圧を前記走査線に供給し、
    前記電圧切替線は、前記第１シフトレジスタから前記第２電圧選択回路への電圧出力後に、前記電圧切替線の電圧を切り替える、
    請求項１０に記載の表示装置。
12. 第３電圧が供給され、前記メモリ素子に接続された第２電源線をさらに備え、
    前記メモリ素子は、前記第１電圧、前記第２電圧、及び前記第３電圧のいずれかを記憶し、前記第１電圧又は前記第２電圧を記憶している場合、前記表示選択回路を介して前記表示電圧を前記画素電極へ供給させ、前記第３電圧を記憶している場合、前記表示選択回路を介して前記非表示電圧を前記画素電極に供給させる、
    請求項９乃至１１のうちいずれか１項に記載の表示装置。
13. 第３電圧が供給され、前記メモリ素子に接続された第２電源線と、
    前記表示電圧が供給される第１駆動線と、
    前記非表示電圧が供給される第２駆動線と、をさらに備え、
    前記メモリ素子は、前記第１電圧、前記第２電圧、及び前記第３電圧を選択的に前記表示選択回路に供給し、
    前記表示選択回路は、前記メモリ素子から供給される電圧に基づいて、前記第１駆動線及び前記第２駆動線の一方を、前記画素電極に電気的に接続する、
    請求項９乃至１２のうちいずれか１項に記載の表示装置。

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