CN107274846A - 显示装置 - Google Patents

Abstract

一个实施方式的显示装置具有：一对基板，其具有配置有多个像素的显示区域；光电层，其位于上述一对基板之间；像素电极，其配置于上述像素；显示选择电路，其与上述像素电极连接，向上述像素电极选择性地供给显示电压及非显示电压；第1电源线，其被供给第1电压及第2电压；存储器元件，其与上述第1电源线及上述显示选择电路连接；第1电压选择电路，其从上述第1电压及上述第2电压选择向上述第1电源线供给的电压；以及时钟电路，其产生时钟信号。上述存储器元件使用上述第1电压及上述第2电压来控制上述显示选择电路。上述第1电压选择电路与上述时钟信号同步地选择上述第1电压或上述第2电压。

Description

显示装置

本申请基于2016年4月8日提交的日本专利申请2016-078119号而主张优先权，并在此援引其全部内容。

技术领域

本发明的实施方式涉及显示装置。

背景技术

已知一种在显示区域中按每个像素配置有存储器的显示装置。这种显示装置在各存储器中写入与要显示的图像相应的数字信号，并且将存储在各存储器中的数字信号所对应的电压向各像素供给，由此在显示区域中显示图像。这样的方式被称为例如数字模式等。

在数字模式的显示装置中，需要使用于存储器元件的开关元件、用于向存储器元件写入数字信号的开关元件、和用于选择向像素电极供给的信号的开关元件等。在使这些开关元件全部为CMOS晶体管的情况下，电路所需的晶体管数量变得极多。因此，难以实现显示装置的高精细化。

发明内容

总的说来，根据一实施方式，显示装置具有：一对基板，其具有配置有多个像素的显示区域；光电层，其位于上述一对基板之间；像素电极，其配置于上述像素；显示选择电路，其与上述像素电极连接，向上述像素电极选择性地供给显示电压及非显示电压；第1电源线，其被供给第1电压及第2电压；存储器元件，其与上述第1电源线及上述显示选择电路连接；第1电压选择电路，其从上述第1电压及上述第2电压选择向上述第1电源线供给的电压；以及时钟电路，其产生时钟信号。上述存储器元件使用上述第1电压及上述第2电压来控制上述显示选择电路。上述第1电压选择电路与上述时钟信号同步地选择上述第1电压或上述第2电压。

另外，根据一实施方式的显示装置，具有：一对基板，其具有配置有多个像素的显示区域；光电层，其位于上述一对基板之间；像素电极，其配置于上述像素；显示选择电路，其与上述像素电极连接，向上述像素电极选择性地供给显示电压及非显示电压；第1电源线，其被供给第1电压及第2电压；存储器元件，其与上述第1电源线及上述显示选择电路连接；多条信号线，其被供给使上述存储器元件存储的电压；开关元件，其位于上述信号线与上述存储器元件之间；以及第1电压选择电路，其从上述第1电压及上述第2电压选择向上述第1电源线供给的电压。在上述开关元件被接通的写入期间，上述存储器元件存储向上述信号线供给的电压。在上述开关元件被断开的保持期间，上述存储器元件与所存储的电压相应地控制上述显示选择电路。上述第1电压选择电路在上述写入期间向上述第1电源线供给上述第1电压，在上述保持期间向上述第1电源线供给上述第2电压。

根据这些结构，在具有对与显示区域接触或接近的物体进行检测的功能的显示装置中，能够改善显示品级。

附图说明

图1是表示一实施方式的显示装置的结构的一例的俯视图。

图2是表示上述显示装置的电路的一例的图。

图3是表示上述显示装置所具有的子像素的电路的一例的图。

图4是表示上述显示装置的动作的一例的时序图。

图5是表示上述显示装置所具有的第2电路单元的结构例的图。

图6是表示能够适用于图1的第1区域的电路布局的图。

图7是将图6的第1电路单元放大示出的图。

图8是将图6的第2电路单元放大示出的图。

具体实施方式

参照附图对一实施方式进行说明。

此外，公开内容只不过为一例，关于对本领域技术人员来说在维持发明主旨的情况下容易想到的适当变更，当然包含在本发明的范围内。另外，关于附图，为了使说明更明确，存在与实际形态相比示意地表示的情况，但这只不过是一例，并不限定对本发明的解释。在各图中，有时对连续地配置的相同或类似的要素省略附图标记。另外，在本说明书和各图中，关于言及到的附图，有时对与前述的构成要素发挥相同或类似的功能的构成要素标注相同的附图标记，并省略重复的详细说明。

在本实施方式中，作为显示装置的一例，公开了上述的具有数字模式功能的液晶显示装置。但是，本实施方式并不妨碍对其他种类的显示装置适用本实施方式所公开的各种技术思想。作为其他种类的显示装置，设想到有机电致发光(有机EL)显示装置等自发光型的显示装置、或者具有电泳元件等的电子纸型的显示装置等。

另外，在本说明书中，关于“α包含A、B或C”、“α包含A、B及C中的某一个”、“α包含从由A、B及C构成的组中选择的一个”这样的表述，只要没有特别明示，则不排除α包含A～C中的多个组合的情况。而且，这些表述也不排除α包含其他要素的情况。

图1是表示本实施方式的显示装置1的概略结构的一例的俯视图。显示装置1具有相互对置的第1基板SUB1及第2基板SUB2。在各基板SUB1、SUB2之间封入有液晶层(后述的液晶层LC)。该液晶层是光电层的一例。作为其他光电层，可列举上述那样的有机EL元件、电泳元件及MEMS(Micro Electro Mechanical Systems)快门元件。显示装置1可以是利用外光或前光源的光来显示图像的反射型，也可以是利用来自背光源的光来显示图像的透射型。

显示装置1具有显示区域DA和包围显示区域DA的外围区域SA。在显示区域DA中，沿着第1方向X及第2方向Y以矩阵状排列有大量的像素PX。第1方向X及第2方向Y例如相互正交。外围区域SA相当于各基板SUB1、SUB2相重叠的区域中的显示区域DA的外侧的区域。外围区域SA通过例如形成于第2基板SUB2的遮光层而被遮光。

在图1的例子中，显示区域DA是正圆形状。但是，显示区域DA也可以是椭圆形状、多边形状、或至少一部分含有曲线状轮廓的形状等其他形状。另外，在图1的例子中，各基板SUB1、SUB2及外围区域SA也是正圆形。但是，关于各基板SUB1、SUB2及外围区域SA，与显示区域DA同样地也可以是其他形状。

显示装置1还具有控制装置2、包含多个第1电路单元30的第1驱动器单元3、和包含多个第2电路单元40的第2驱动器单元4。控制装置2是例如安装在第1基板SUB1上的集成电路，作为基于从外部输入的图像数据来输出图像显示所需的各种信号的信号供给源而发挥功能。此外，控制装置2也可以不安装在第1基板SUB1或第2基板SUB2上，而是经由柔性布线基板等与这些基板连接。

第1驱动器单元3及第2驱动器单元4在外围区域SA中形成于例如第1基板SUB1。在图1的例子中，第1驱动器单元3具有沿着显示区域DA的下方缘部(控制装置2侧的缘部)的圆弧形状。另外，第2驱动器单元4具有沿着显示区域DA的左方缘部的圆弧形状。第1驱动器单元3也能够改称为水平驱动器、信号线驱动电路或源极驱动器等。第2驱动器单元4也能够改称为垂直驱动器、扫描线驱动电路或栅极驱动器等。

外围区域SA具有第1区域A1和第2区域A2。在第1区域A1中，第1驱动器单元3的一部分(至少一个第1电路单元30)位于第2驱动器单元4与显示区域DA之间。另一方面，在第2区域A2中，在第2驱动器单元4与显示区域DA之间没有第1驱动器单元3。

图2是表示显示装置1的概略的电路结构的图。在此，为了简化图示，将显示区域DA设为矩形状，将各驱动器单元3、4设为直线状。在本实施方式中，像素PX包含红色(R)、绿色(G)、蓝色(B)的子像素SP。以下，将红色、绿色、蓝色的子像素SP分别称为子像素SPR、SPG、SPB。此外，在本公开内容中，也存在将子像素SP仅称为“像素”的情况。

在图2的例子中，一个像素PX中所包含的子像素SPR、SPG、SPB沿第1方向X排列。但是，像素PX的布局不限定于图2的例子。例如，像素PX也可以还包含白色(W)等的其他颜色的子像素SP。另外，像素PX还可以包含与同一颜色对应的多个子像素SP。

显示装置1具有多条信号线S和多条扫描线G。各信号线S及各扫描线G形成于第1基板SUB1。各信号线S分别与所对应的第1电路单元30连接。各扫描线G分别与所对应的第2电路单元40连接。各信号线S沿着第2方向Y在显示区域DA中延伸，并沿第1方向X排列。各扫描线G沿着第1方向X在显示区域DA中延伸，并沿第2方向Y排列。

子像素SP各自具有形成于第1基板SUB1的存储器元件10及像素电极PE。存储器元件10存储向信号线S供给的数字信号。像素电极PE与形成于第1基板SUB1或第2基板SUB2的公共电极CE相对。公共电极CE在多个子像素SP范围内形成。

控制装置2具有生成交流电压的交流驱动电路20、和生成时钟信号的时钟电路21。交流驱动电路20与公共电极CE经由公共电压线LCM而连接。时钟电路21所生成的时钟信号被供给到各驱动器单元3、4。在控制装置2上连接有供给后述的电压VDD1、VDD2等的电源电路100。电源电路100设在例如显示装置1的外部，经由柔性布线基板等而与显示装置1连接。但是，电源电路100也可以设在显示装置1上。电源电路100是例如生成多个电压的电路的集合体。这些电路可以集中配置而形成一个器件，也可以空开一定距离而分散配置。

图3是表示子像素SP的等效电路的一例的图。在各子像素SP中分别配置有上述像素电极PE、上述存储器元件10、显示选择电路11和存储控制电路12。

显示选择电路11具有输入端与第1驱动线DL1连接的开关元件Q1、和输入端与第2驱动线DL2连接的开关元件Q2。开关元件Q1、Q2的输出端经由选择信号线11a而与像素电极PE连接。从例如上述的交流驱动电路20向第1驱动线DL1供给作为图像的显示电压的第1驱动信号xFRP。从交流驱动电路20向第2驱动线DL2供给作为图像的非显示电压的第2驱动信号FRP。例如，第2驱动信号FRP与向公共电压线LCM供给的公共电压VCOM为同电位的交流电压，第1驱动信号FRP为与公共电压VCOM相位相反的交流电压。

存储器元件10具有开关元件Q3～Q6。在开关元件Q3、Q5的输入端连接有第1电源线LP1。从第2电路单元40向第1电源线LP1供给电源电压VRAM。在开关元件Q4、Q6的输入端连接有被供给电压VSS的第2电源线LP2。开关元件Q3、Q4构成输出端与开关元件Q2的控制端连接的第1反相器(inverter)，开关元件Q5、Q6构成输出端与开关元件Q1的控制端连接的第2反相器。这些反相器以相反方向并联连接，选择性地将开关元件Q1、Q2中的某一方接通。

第1电路单元30向信号线S供给数字信号SIG。数字信号SIG是使存储器元件10存储的电压，被设定成H电平(高电位电平)及L电平(低电位电平)中的某一方。存储控制电路12是使向信号线S供给的数字信号SIG存储于存储器元件10的电路，具有开关元件Q7。开关元件Q7的输入端与信号线S连接，输出端与开关元件Q3、Q4的控制端连接。在开关元件Q7的控制端连接有扫描线G。从第2电路单元40向扫描线G供给扫描信号GATE。

开关元件Q1～Q7例如均为薄膜晶体管，形成在第1基板SUB1上。第1驱动线DL1、第2驱动线DL2、第1电源线LP1、第2电源线LP2、扫描线G也形成在第1基板SUB1上，与沿第1方向X排列的多个子像素SP连接。

在本实施方式中，显示选择电路11及存储控制电路12仅由单沟道晶体管构成。在此，单沟道晶体管表示如nMOS晶体管或pMOS晶体管那样能够通过栅极电压和一个输入电压(源极电压)得到输出的开关元件。即，单沟道晶体管不包含使用nMOS晶体管及pMOS晶体管双方构成的CMOS型的开关元件。

在图3的例子中，显示选择电路11及存储控制电路12中所包含的开关元件Q1、Q2、Q7均为nMOS晶体管。开关元件Q1、Q2、Q7也可以是pMOS晶体管。此外，在图3所示的存储器元件10中，开关元件Q3、Q5是pMOS晶体管，开关元件Q4、Q6是nMOS晶体管。

像这样，通过将显示选择电路11及存储控制电路12单沟道化，与在这些电路中使用CMOS型的开关元件的情况相比，能够减少子像素SP中所包含的晶体管的数量。具体地说，假设在将开关元件Q1、Q2、Q7设为CMOS型的情况下，在显示选择电路11及存储控制电路12中需要六个晶体管，但在图3的例子中三个即可。另外，通过将开关元件小型化，显示选择电路11及存储控制电路12变得小型化。其结果为，显示装置1变得高精细化或小型化。

在图3的例子中，子像素SP的电路在第1电压VDD1、比第1电压VDD1大的第2电压VDD2、和作为接地电位的第3电压VSS下进行动作(VSS＜VDD1＜VDD2)。

数字信号SIG由L电平的第3电压VSS、和H电平的第1电压VDD1构成。扫描信号GATE由第2电压VDD2和第3电压VSS构成。电源电压VRAM由第1电压VDD1和第2电压VDD2构成。向第2电源线LP2供给的电压是固定的，为第3电压VSS。各驱动信号FRP、xFRP由第1电压VDD1和第3电压VSS构成。

在nMOS晶体管中，需要使向控制端供给的栅极电压比向输入端供给的源极电压高出规定的阈值电压Vth。第2电压VDD2是比第1电压VDD1大出开关元件Q1、Q2、Q7的阈值电压Vth以上的电压(VDD2≥VDD1+Vth)。作为一例，第1电压VDD1为3.0V，第2电压VDD2为4.5V，第3电压VSS为0V。

以上那样构成的显示装置1能够以数字模式驱动各子像素SP。数字模式是基于存储器元件10所存储的数字信号对子像素SP的亮度单纯地以ON/OFF的单色(monochrome)进行控制的方式。在以下的说明中，设想显示装置1是常黑(nomally black)模式，在存储器元件10存储了H电平的电压时子像素SP为ON(进行白显示)，在存储器元件10存储了L电平的电压时子像素SP为OFF(进行黑显示)的情况。

在数字模式中，重复将向信号线S供给的数字信号SIG写入到存储器元件10的写入期间、和将第1驱动信号xFRP及第2驱动信号FRP中的与存储器元件10所存储的电压对应的一方选择性地向像素电极PE供给的保持期间。

在以下的说明中，将在显示区域DA中沿第1方向X排列的一组子像素SP称为水平行。在存储期间中，向扫描线G依次供给扫描脉冲，并且向各信号线S依次供给与被供给了扫描脉冲的扫描线G对应的水平行的数字信号SIG。由此，按每个水平行，逐步在存储器元件10中依次写入与图像数据相应的数字信号SIG。

参照图3及图4，对显示装置1的动作进行说明。图4是与保持期间及写入期间相关的时序图。在该时序图中，着眼于图3所示的一个子像素SP，在保持期间1、2及两者之间的写入期间的范围内示出扫描信号GATE、电源电压VRAM、数字信号SIG、存储器元件10的保持电压MEM、第1驱动信号xFRP、第2驱动信号FRP、像素电极PE的像素电压PIX、公共电压VCOM的变化。在此，设想子像素SP在保持期间1为OFF，在保持期间2为ON的情况。

各驱动信号xFRP、FRP及公共电压VCOM是以规定周期在电压VDD1、VSS之间变化的交流信号。当在像素电压PIX与公共电压VCOM之间产生电位差时，子像素SP为ON，当不产生电位差时，子像素SP为OFF。

在保持期间1，扫描信号GATE为第3电压VSS。此时，由于开关元件Q7被断开，所以不会向存储器元件10供给信号线S的数字信号SIG。因此，存储器元件10维持既已存储的保持电压MEM。

在保持期间1，电源电压VRAM为第2电压VDD2。在图4的例子中，保持电压MEM在保持期间1为与黑显示对应的第3电压VSS。此时存储器元件10向开关元件Q2供给第1电源线LP1的第2电压VDD2，向开关元件Q1供给第2电源线LP2的第3电压VSS。由此，开关元件Q2被接通，开关元件Q1被断开。经由接通的开关元件Q2和选择信号线11a而第2驱动线DL2与像素电极PE电连接，第2驱动线DL2的第2驱动信号FRP向像素电极PE供给。因此，在保持期间1，像素电压PIX成为与第2驱动信号FRP相同的电压。

在保持期间1，由于像素电压PIX与公共电压VCOM为相同电压，所以不会在像素电极PE与公共电极CE之间产生电位差。因此，子像素SP成为黑显示。

在写入期间，扫描信号GATE上升到第2电压VDD2。由此，开关元件Q7被接通，向存储器元件10供给信号线S的数字信号SIG。另外，在写入期间，电源电压VRAM下降到第1电压VDD1。在本例中由于数字信号SIG是H电平的第1电压VDD1，所以存储器元件10的保持电压MEM成为与电源电压VRAM相同的第1电压VDD1。

在保持电压MEM为第1电压VDD1的情况下，存储器元件10向开关元件Q1供给第1电压VDD1，向开关元件Q2供给第3电压VSS。由此，开关元件Q1被接通，开关元件Q2被断开。经由接通的开关元件Q1和选择信号线11a而第1驱动线DL1与像素电极PE电连接，向像素电极PE供给第1驱动线DL1的第1驱动信号xFRP。

但是，在写入期间，开关元件Q1的栅极电压为第1电压VDD1，向输入端供给的第1驱动信号xFRP的H电平的电压也为第1电压VDD1。因此，在第1驱动信号xFRP为第1电压VDD1的期间，作为nMOS晶体管的开关元件Q1的栅极电压变得小于源极电压与阈值电压Vth之和。该情况下，开关元件Q1的输出电压降低，如图4所示像素电压PIX变得比第1电压VDD1小。由于在像素电压PIX与公共电压VCOM之间没有形成充分的电位差，所以子像素SP成为比通常暗的白显示。

在保持期间2，扫描信号GATE下降到第3电压VSS。由此，开关元件Q7被断开。另外，电源电压VRAM上升第2电压VDD2。由此，保持电压MEM上升到第2电压VDD2。

由于保持电压MEM上升到第2电压VDD2，所以从存储器元件10向开关元件Q1供给的电压变为比第1电压VDD1大出阈值电压Vth以上的第2电压VDD2。该情况下，在开关元件Q1中，不会产生上述的输出电压的降低。因此，像素电压PIX成为与第1驱动信号xFRP相同的电压(在图4中为第1电压VDD1)。由于在像素电压PIX与公共电压VCOM之间形成有充分的电位差，所以子像素SP成为良好的白显示。

在本实施方式中，在写入期间使电源电压VRAM下降到第1电压VDD1。假设在电源电压VRAM始终是固定的、为第2电压VDD2的情况下，子像素SP的驱动所需的电源数量增加。

即，在写入期间的电源电压VRAM为第2电压VDD2的情况下，若不使经由开关元件Q7供给的电压成为第2电压VDD2以上，则存储器元件10不会动作。因此，需要使数字信号SIG的H电平的电压至少为第2电压VDD2。该情况下，为了使作为nMOS晶体管的开关元件Q7正常地动作，必须使写入期间中的扫描信号GATE的电压成为比第2电压VDD2大的第4电压(例如6.0V)。于是，对于子像素SP的驱动而需要各电压VDD1、VDD2和第4电压这三个电源。另一方面，在本实施方式中不需要第4电压。因此，能够减少子像素SP的驱动所需的电源数量。

此外，如上所述，在写入期间不会在像素电压PIX与公共电压VCOM之间形成充分的电位差。受该影响，可能产生写入期间中的子像素SP的亮度降低的闪烁(flicker)。通过提高写入期间的频率而使用者难以目视观察到该闪烁。但是，若过度提高写入期间的频率，则存储器元件10频繁地进行重写，因此显示装置1的耗电会增加。另外，若过度提高写入期间的频率，则存在存储器元件10无法充分存储电位的情况。出于这些观点，优选写入期间的频率为例如20Hz以上且80Hz以下。而且，若将频率设为40Hz以上且80Hz以下则更为合适。若为这些频率范围内，则难以目视观察到闪烁，且也能够抑制耗电。

在包含CMOS结构的存储器元件10中，当输入两个电源电压(VSS与VRAM)的中间的栅极电压时，可能导致开关元件Q3～Q6的一部分短路而流过贯通电流。其相当于在例如开关元件Q7被接通的状态下，数字信号SIG为第1电压VDD1、电源电压VRAM为第2电压VDD2的情况。为了防止这样的短路，在扫描信号GATE为第2电压VDD2的期间(开关元件Q7被接通的期间)，需要确切地使电源电压VRAM成为第1电压VDD1。

在图4的例子中，在写入期间的前后设置电源电压VRAM成为第1电压VDD1的固定期间T1、T2，由此防止上述贯通电流的产生。即，在写入期间中与扫描信号GATE上升到第2电压VDD2的定时相比以固定期间T1靠前地，使电源电压VRAM下降到第1电压VDD1。而且，在从扫描信号GATE下降到第3电压VSS的定时起经过固定期间T2之后，使电源电压VRAM上升到第2电压VDD2。固定期间T1与固定期间T2的长度可以相同，但优选固定期间T2更长。

接下来使用图5对第2电路单元40的一个结构例进行说明。第2电路单元40具有第1移位寄存器电路41、第1电压选择电路42和第2电压选择电路43。第1移位寄存器电路41与各电压选择电路42、43通过两条第1连接线CL1而连接。

在第1移位寄存器电路41中输入有各电压VSS、VDD2、和从上述的时钟电路21供给的时钟信号VCK。第1移位寄存器电路41经由各第1连接线CL1而输出输出信号OUT、xOUT。

第1电压选择电路42具有开关元件Q10、Q11。向开关元件Q10、Q11的控制端供给输出信号OUT。向开关元件Q10的输入端供给第2电压VDD2，向开关元件Q11的输入端供给第1电压VDD1。开关元件Q10、Q11的输出端的输出电压为电源电压VRAM，开关元件Q10、Q11的输出端经由第1电源线LP1而与子像素SP连接。

第2电压选择电路43如上所述具有开关元件Q12～Q16。向开关元件Q12、Q13的控制端供给输出信号OUT。向开关元件Q14的控制端供给输出信号xOUT。向开关元件Q12的输入端供给第2电压VDD2，从电压切换线VL向开关元件Q13、Q14的输入端供给使能信号xENB。

开关元件Q12～Q14的输出端与开关元件Q15、16的控制端连接。向开关元件Q15的输入端供给第2电压VDD2，向开关元件Q16的输入端供给第3电压VSS。开关元件Q15、Q16的输出端的输出电压为扫描信号GATE，开关元件Q15、Q16的输出端经由扫描线G而与子像素SP连接。也就是说，第2电压选择电路43利用电压切换线VL的电压来控制开关元件Q15、Q16，向扫描线G供给第2电压VDD2或第3电压VSS。

在图5中，根据输出信号OUT、xOUT，开关元件Q11变为接通，电源电压VRAM下降到第2电压VDD1。另一方面，根据输出信号OUT、xOUT，开关元件Q13和开关元件Q14也变为接通。但是，即使开关元件Q13、Q14变为接通，只要使能信号xENB不是使开关元件Q15接通的电压，则扫描信号GATE不会成为第2电压VDD2。

在本实施方式中，在输出信号OUT、xOUT的输出后，将使能信号xENB设为开关元件Q15接通的电压(从高电压下降到低电压)。由此，在电源电压VRAM下降到第1电压VDD1后，扫描电压GATE上升到第2电压VDD，产生了固定期间T1。另外，在输出信号OUT、xOUT的输出停止之前，将使能信号xENB设为开关元件Q15断开的电压(从低电压上升到高电压)。由此，在电源电压VRAM上升到第1电压VDD2之前，扫描电压GATE下降到第3电压VSS，产生了固定期间T2。根据以上，第2电压选择电路43通过控制使能信号xENB的电压的变化定时，能够产生图4所示的固定期间T1和T2。

此外，开关元件Q10、Q12、Q14、Q15是pMOS晶体管，开关元件Q11、Q13、Q16是nMOS晶体管。该情况下，开关元件Q10、Q11构成反相器，开关元件Q13、Q14构成共用输入端的CMOS开关，开关元件Q15、Q16构成缓冲器。此外，在此公开的各电压选择电路42、43的结构为一个例子，也能够采用其他各种方式。例如，第1电压选择电路42也可以具有CMOS开关来代替由开关元件Q10、Q11构成的反相器。

第1移位寄存器电路41与前级及后级的第2电路单元40所具有的第1移位寄存器电路41连接。各级的第1移位寄存器电路41根据时钟信号VCK，依次转发移位脉冲。由此，针对存储器元件10的写入期间在各水平行之间依次移位。当移位脉冲被转发到最后级的第1移位寄存器电路41时，供给起动信号VST，再次从最上级的第1移位寄存器电路41起转发移位脉冲。

在针对所对应的水平行的写入定时尚未到来的情况下，即在保持期间的情况下，第1移位寄存器电路41使输出信号OUT为L电平，使输出信号xOUT为H电平。此时，在第1电压选择电路42中，开关元件Q10被接通，开关元件Q11被断开。因此，电源电压VRAM成为向开关元件Q10的输入端供给的第2电压VDD2。

另一方面，在所对应的水平行的写入定时已到来的情况下，即在写入期间的情况下，第1移位寄存器电路41使输出信号OUT为H电平，使输出信号xOUT为L电平。此时，在第1电压选择电路42中，开关元件Q11被接通，开关元件Q10被断开。因此，电源电压VRAM成为向开关元件Q11的输入端供给的第1电压VDD1。

另外，在保持期间，在第2电压选择电路43中，开关元件Q12被接通，开关元件Q13、Q14被断开。因此，开关元件Q15、Q16的控制端的电压成为向开关元件Q12的输入端供给的第2电压VDD2。该情况下，开关元件Q15被断开，开关元件Q16被接通。因此，扫描信号GATE成为向开关元件Q16的输入端供给的第3电压VSS。

另一方面，在写入期间，在第2电压选择电路43中，开关元件Q13、Q14被接通，开关元件Q12被断开。因此，开关元件Q15、Q16的控制端的电压成为向开关元件Q13、Q14的输入端供给的使能信号xENB的电压。使能信号xENB在写入期间成为L电平。该情况下，开关元件Q16被断开，开关元件Q15被接通。因此，扫描信号GATE成为向开关元件Q15的输入端供给的第2电压VDD2。

像这样，在图5的例子中，第1电压选择电路42从各电压VDD1、VDD2选择电源电压VRAM，第2电压选择电路43从各电压VSS、VDD2选择扫描信号GATE的电压。这些动作与向第1移位寄存器电路41输入的时钟信号VCK及移位脉冲同步地执行。在这样的结构中，由于不需要使各电压选择电路42、43进行动作的各自不同的时钟信号和/或移位寄存器，所以能够减少外围电路的元件数量。

各级的第1移位寄存器电路41构成从多条扫描线G选择特定的扫描线G并供给第2电压VDD2的第1移位寄存器VSR。

此外，从各电压选择电路42、43供给的电源电压VRAM及扫描信号GATE向同一水平行的各子像素SP供给。因此，对开关元件Q10、Q11、Q15、Q16要求高驱动能力。这些开关元件Q10、Q11、Q15、Q16的驱动能力能够通过增大沟道宽度W与沟道长度L之比W/L而提高。沟道宽度W是例如作为薄膜晶体管的开关元件的半导体层与栅极线的重叠区域(沟道区域)处的栅极线的延伸方向上的长度。沟道长度L是上述重叠区域处的栅极线的宽度方向上的长度。作为一例，开关元件Q10、Q11、Q15、Q16的W/L比设于子像素SP的开关元件Q1～Q7的W/L大。

如图1所示，在本实施方式中将各驱动器单元3、4设为沿着显示区域DA的圆弧状。而且，如第1区域A1那样，第1驱动器单元3的至少一部分配置在第2驱动器单元4与显示区域DA之间。在这样的结构中，在第1区域A1中，需要使从第2驱动器单元4向显示区域DA延伸的扫描线G等布线通到第1驱动器单元3的区域。另外，当将各驱动器单元3、4设为圆弧状时，需要将这些驱动器单元内的布线适当弯曲。鉴于此，需要将各驱动器单元3、4的电路布局高效化。

图6示出能够适用于第1区域A1的电路布局的具体例。在该图中，除了第1区域A1(外围区域SA)以外，也示出在显示区域DA排列的子像素SP的一部分。

在图6中，示出了四个第1电路单元30和三个第2电路单元40。被供给第1驱动信号xFRP的第1布线WL1和被供给第2驱动信号FRP的第2布线WL2在第1电路单元30与显示区域DA之间延伸。在第1布线WL1上连接有例如图3所示的第1驱动线DL1。在第2布线WL2上连接有例如图3所示的第2驱动线DL2。在图6的例子中，被供给第1电压VDD1的第3布线WL3、和被供给第3电压VSS的第4布线WL4也在第1电路单元30与显示区域DA之间延伸。这些布线WL3、WL4的电压VDD1、VSS也向子像素SP供给，用于驱动存储器元件10。布线WL1～WL4沿着显示区域DA弯曲。在图6中，布线WL1～WL4以阶梯状弯曲，与一个阶梯对应的第1电路单元30的数量并不相同。具体地说，与图6的位于中央的布线WL1～WL4的阶梯对应的第1电路单元30的数量为两个(HU1和HU2)。另一方面，与该阶梯的相邻阶梯对应的第1电路单元30的数量为一个。通过使与各阶梯对应的第1电路单元30的数量不同，实现了空间的高效化。

在外围区域SA，例如沿着外围区域SA的外周缘以环状配置有被供给公共电压VCOM的护环(guard ring)60。护环60起到防止从外部供给的静电等对外围区域SA的各电路带来影响的作用。各电路单元30、40配置在护环60与显示区域DA之间。

在第1布线WL1与显示区域DA之间，沿着显示区域DA的轮廓而配置有虚拟像素DSP。虚拟像素DSP在例如俯视下为与子像素SP相同的形状，以与子像素SP相同的间距排列。例如，虚拟像素DSP具有像素电极PE和显示选择电路11，但至少不具有存储器元件10。始终向虚拟像素DSP的像素电极PE供给作为非显示电压的第2驱动信号FRP。即，虚拟像素DSP始终进行黑显示，是不显示图像的像素。

通过一个第1电路单元30而驱动的信号线S(像素列)存在多条，在图6中为六条。在该六条信号线S中，与各信号线S连接的虚拟像素DSP的数量不同。另外，如图示的HU1、HU2(均表示第1电路单元30)那样，在对相邻的第1电路单元30进行比较的情况下，与各信号线S连接的虚拟像素DSP的平均数量不同。在显示区域DA的整个缘上，虚拟像素DSP不规则地配置，填补第1布线W1与显示区域DA之间的空间。

图7是将图6的第1电路单元30放大示出的图。另外，图8是将图6的第2电路单元40放大示出的图。图7所示的第1电路单元30具有水平电路H1(第1电路)、水平电路H2(第2电路)和水平电路H3(第3电路)。水平电路H1包含第2移位寄存器电路31。水平电路H2包含第1锁存(latch)电路32。水平电路H3包含第2锁存电路33和缓冲器电路34。水平电路H1、H2通过第2连接线CL2而连接，水平电路H2、H3通过第3连接线CL3而连接。另外，在水平电路H3中，第2锁存电路33和缓冲器电路34通过第4连接线CL4而连接。

在水平电路H1上连接有向第2移位寄存器电路31供给电压VSS、VDD1、时钟信号HCK及起动信号HST的布线。在水平电路H2上连接有向第1锁存电路32供给电压VSS、VDD1的布线。在水平电路H3上连接有向第2锁存电路33及缓冲器电路34供给电压VSS、VDD1及定时脉冲Ds、xDs的布线。在图6及图7中，为了简化，将与水平电路H1～H3连接的多条布线适当以一条线段表示。

第2移位寄存器电路31与前级及后级的第1电路单元30所具有的第2移位寄存器电路31连接。各级的第2移位寄存器电路41根据时钟信号HCK而依次转发移位脉冲。在移位脉冲被转发到最后级的第2移位寄存器电路31时，供给起动信号HST，再次从最上级的第2移位寄存器电路31起转发移位脉冲。

第1锁存电路32与数据总线DBL连接。在图7的例子中，数据总线DBL包含供给用于向六条信号线S输出的影像数据的六条布线。第1锁存电路32对向数据总线DBL的各布线供给的影像数据进行锁存。在向第2移位寄存器电路31输入了移位脉冲时，第1锁存电路32将锁存的影像数据向第2锁存电路33输出。第2锁存电路33通过定时脉冲Ds、xDs而被控制，对从第1锁存电路32输出的影像数据进行锁存。缓冲器电路34向信号线S输出与第2锁存电路33锁存的影像数据对应的数字信号SIG。

各级的第2移位寄存器电路31构成从多条信号线S选择特定的信号线S来供给数字信号SIG的第2移位寄存器HSR。

图8所示的第2电路单元40具有垂直电路V1(第4电路)和垂直电路V2(第5电路)。垂直电路V1包含上述的第1移位寄存器电路41。垂直电路V2包含上述的第1电压选择电路42和第2电压选择电路43。垂直电路V1、V2通过上述的第1连接线CL1而连接。在第1电压选择电路42上连接有供给电源电压VRAM的第1电源线LP1，在第2电压选择电路43上连接有扫描线G。

在垂直电路V1上连接有向第1移位寄存器电路41供给电压VSS、VDD2、时钟信号VCK及起动信号VST的布线。在垂直电路V2上连接有向各电压选择电路42、43供给电压VSS、VDD1、VDD2及使能信号xENB的布线。在图7及图8中，为了简化，将与垂直电路V1、V2连接的多条布线适当以一条线段表示。

如图7所示，在水平电路H1、H2之间，与第2电路单元40连接的扫描线G及第1电源线LP1沿第1方向X延伸。向该扫描线G供给图5中说明的扫描信号GATE，向第1电源线LP1供给图5中说明的电源电压VRAM。在水平电路H2、H3之间，与其他第2电路单元40连接的扫描线G及第1电源线LP1沿第1方向X延伸。在水平电路H3与第4布线WL4之间，与又一其他第2电路单元40连接的扫描线G及第1电源线LP1沿第1方向X延伸。而且，在水平电路H1、H2之间，数据总线DBL沿第1方向X延伸。

在图7的例子中，与同一子像素行对应的第1电源线LP1和扫描线G(符号A)在同一多个水平电路之间延伸。即，与符号A对应的第1电源线LP1和扫描线G均在第1锁存电路32与第2锁存电路33之间延伸，使得布线形成区域紧凑。

在水平电路H1、H2之间延伸的扫描线G、第1电源线LP1及数据总线DBL在俯视下与第2连接线CL2交叉。在水平电路H2、H3之间延伸的扫描线G及第1电源线LP1在俯视下与第3连接线CL3交叉。

在图7的例子中，信号线S和缓冲器电路34经由与缓冲器电路34连接的引出线Sa而连接。在水平电路H3与第4布线WL4之间延伸的扫描线G及第1电源线LP1在俯视下与引出线Sa交叉。而且，各布线WL1～WL4也在俯视下与引出线Sa交叉。

水平电路H1～H3沿第2方向Y排列。而且，水平电路H1～H3在第1方向X上相互错开。在此，两个电路“在第1方向X上相互错开”是指，例如，将一方的电路的在第1方向X上的中心与另一方的电路的在第1方向X上的中心相连的线段不与第2方向Y平行。

在图7的例子中，信号线S和水平电路H3(缓冲器电路34)的位置在第1方向X上错开。引出线Sa向与第1方向X及第2方向Y双方相交的方向倾斜地延伸。另外，在图7的例子中，第3连接线CL3也向与第1方向X及第2方向Y双方相交的方向倾斜地延伸。

在图8的例子中，垂直电路V1、V2沿第1方向X排列，并且在第2方向Y上相互错开。在此，两个电路“在第2方向Y上相互错开”是指，例如，将一方的电路的在第2方向Y上的中心与另一方的电路的在第2方向Y上的中心相连的线段不与第1方向X平行。

通过像这样使水平电路H1～H3及垂直电路V1、V2错开，能够有效利用外围区域SA的空间来配置各电路单元30、40。此外，在外围区域SA中能够确保充分的空间的情况等下，也可以采用不使水平电路H1～H3及垂直电路V1、V2错开的结构。另外，还可以采用仅使水平电路H1～H3及垂直电路V1、V2中的某一方错开的结构。

此外，图6至图8所示的各布线在例如第1基板SUB1的第1层及第2层上由金属材料或氧化锡铟(ITO)等导电材料形成。在第1层与第2层之间配置有绝缘层。在图6至图8中交叉的两条布线，一方形成在第1层上，另一方形成在第2层上。因此，这些布线没有电连接。

例如，扫描线G及第1电源线LP1形成在第1层上。另外，信号线S、各布线WL1～WL4及数据总线DBL等其他布线形成在第2层上。例如第2连接线CL2需要避开形成于第1层的扫描线G及第1电源线LP1、和形成于第2层的数据总线DBL。这样的情况下，只要将第2连接线CL2中的与扫描线G及第1电源线LP1交叉的部分形成在第2层上，将与数据总线DBL交叉的部分形成在第1层上，并将这两个部分通过设在绝缘层上接触孔连接即可。

如图7所示，引出线Sa具有与在水平电路H3与第4布线WL4之间延伸的扫描线G及第1电源线LP1交叉的第1部分Sa1、和与各布线WL1～WL4交叉的第2部分Sa2。第1部分Sa1从水平电路H3延伸至第1电源线LP1与第4布线WL4之间的接触位置。第2部分Sa2从上述接触位置延伸至信号线S。第1部分Sa1为了避开形成于第1层的扫描线G及第1电源线LP1而形成在第2层上。第2部分Sa为了避开形成于第2层的各布线WL1～WL4而形成在第1层上。第1部分Sa1及第2部分Sa2在上述接触位置连接。

由图7可知，假设在采用各引出线Sa与第2方向Y平行地延伸而与其目的地的信号线S连接的结构的情况下，各引出线Sa的一部分会从扫描线G及第1电源线LP1与各布线WL1～WL4交叉的区域穿过。扫描线G及第1电源线LP1与各布线WL1～WL4为了避免相互电接触而形成在不同层上。因此，进而为了使引出线Sa从该区域穿过，而需要用于形成引出线Sa的新层。与之相对，若如图7那样使引出线Sa倾斜而避开扫描线G及第1电源线LP1与各布线WL1～WL4交叉的区域，则不必设置新层。

此外，在此示出了在第1层及第2层这两层上形成各布线的例子。但是，也可以将更多的层设在第1基板SUB1上，并在这些层上分散地形成各布线。

在以上结构的本实施方式中，如使用图3至图5说明那样，将显示选择电路11及存储控制电路12等仅由单沟道晶体管构成，因此能够减少子像素SP的电路中所包含的晶体管的数量。由此，由于能够将子像素SP的电路小型化，所以能够实现显示装置1的高精细化。而且如上所述，由于向第1电源线LP1选择性地供给各电压VDD1、VDD2，所以无需增加电源数。因此，能够减少电源线的数量，能够使显示装置1低耗电化。另外，通过如使用图6至图8说明那样对外围区域SA的电路结构加以考虑，能够使外围区域SA的电路布局高效化。

除此以外，根据本实施方式能够得到既述效果和其他各种效果。

对本发明的一实施方式进行了说明，但该实施方式只是作为例子而提出的，并不意图限定发明范围。能够以其他各种方式实施其新的实施方式，能够在不脱离发明要旨的范围内进行各种省略、置换、变更。该实施方式及其变形包含在发明范围及要旨中，并且包含在权利要求书记载的发明和与其均等的范围内。

例如，在上述实施方式中，公开了数字模式的显示装置。但是，也能够适用于上述实施方式中的外围区域SA的电路布局经由信号线S向像素电极PE供给模拟的影像信号而得到多灰阶的显示图像的模拟模式的显示装置。而且，也能够适用于上述实施方式中的外围区域SA的电路布局具有数字模式及模拟模式双方的功能的显示装置。

另外，图5所公开的第2电路单元40的结构、图6至图8所公开的外围区域SA的电路布局仅为一例。也能够将这些附图所示的电路元件和/或布线适当减少，也能够增加新的电路元件和/或布线。而且，第1电路单元30也可以包含相互分离的四个以上的水平电路，还可以包含两个水平电路。同样地，第2电路单元40也可以包含三个以上的垂直电路。各水平电路及各垂直电路中所包含的电路元件能够适当选择。

另外，图1示出了具有圆形的显示区域DA的显示装置1，但本实施方式所公开的结构也能够适用于具有矩形等其他形状的显示区域的显示装置。

另外，在上述实施方式中公开了第1电压选择电路42与向第1移位寄存器电路41输入的时钟信号VCK等同步地使电源电压VRAM变化的例子。但是，第1电压选择电路42也可以通过与第1移位寄存器电路41的时钟信号VCK不同的时钟信号，相对于第1移位寄存器电路41而独立地动作。

Claims (20)

1.一种显示装置，其特征在于，具有：

一对基板，其具有配置有多个像素的显示区域；

光电层，其位于所述一对基板之间；

像素电极，其配置于所述像素；

显示选择电路，其与所述像素电极连接，向所述像素电极选择性地供给显示电压及非显示电压；

第1电源线，其被供给第1电压及第2电压；

存储器元件，其与所述第1电源线及所述显示选择电路连接；

第1电压选择电路，其从所述第1电压及所述第2电压选择向所述第1电源线供给的电压；以及

时钟电路，其产生时钟信号，

所述存储器元件使用所述第1电压及所述第2电压来控制所述显示选择电路，

所述第1电压选择电路与所述时钟信号同步地选择所述第1电压或所述第2电压。

2.如权利要求1所述的显示装置，其特征在于，

还具有第2电源线，其被供给第3电压，且与所述存储器元件连接，

所述存储器元件存储所述第1电压、所述第2电压及所述第3电压中的某一方，在存储了所述第1电压或所述第2电压的情况下，经由所述显示选择电路向所述像素电极供给所述显示电压，在存储了所述第3电压的情况下，经由所述显示选择电路向所述像素电极供给所述非显示电压。

3.如权利要求1所述的显示装置，其特征在于，还具有：

第2电源线，其被供给第3电压，且与所述存储器元件连接；

第1驱动线，其被供给所述显示电压；和

第2驱动线，其被供给所述非显示电压，

所述存储器元件向所述显示选择电路选择性地供给所述第1电压、所述第2电压及所述第3电压，

所述显示选择电路利用从所述存储器元件供给的电压，使所述第1驱动线及所述第2驱动线中的一方与所述像素电极电连接。

4.如权利要求1至3中任一项所述的显示装置，其特征在于，还具有：

多条信号线，其被供给使所述存储器元件存储的电压；

开关元件，其位于所述信号线与所述存储器元件之间；和

多条扫描线，其被供给对所述开关元件进行控制的扫描信号。

5.如权利要求4所述的显示装置，其特征在于，

所述开关元件及包含于所述显示选择电路中的晶体管仅为单沟道晶体管。

6.如权利要求4所述的显示装置，其特征在于，具有：

第2电压选择电路，其选择向所述扫描线供给的电压；和

第1移位寄存器，其利用所述时钟信号，从所述多条扫描线选择特定的所述扫描线来供给电压，

所述第1电压选择电路及所述第2电压选择电路利用从所述第1移位寄存器输出的电压而动作。

7.如权利要求4所述的显示装置，其特征在于，

还具有第2电源线，其被供给第3电压，且与所述存储器元件连接，

对所述信号线选择性地供给所述第1电压及所述第3电压，

对所述扫描线选择性地供给所述第2电压及所述第3电压。

8.如权利要求4所述的显示装置，其特征在于，还具有：

多个第1电路单元，其配置在所述显示区域的周围的外围区域，且分别连接有所述信号线；和

多个第2电路单元，其配置在所述外围区域，且分别包含所述第1电压选择电路，

所述第1电路单元包含第1电路、第2电路、和将所述第1电路及所述第2电路连接的连接线，

所述多个第1电路单元的至少一部分配置在所述多个第2电路单元的至少一部分与所述显示区域之间，

在俯视下，所述扫描线在所述第1电路与所述第2电路之间与所述连接线交叉地延伸。

9.如权利要求8所述的显示装置，其特征在于，具有：

第1驱动器单元，其包含所述多个第1电路单元及所述多个第2电路单元；和

第2驱动器单元，其配置在所述外围区域，向所述多条扫描线各自供给所述扫描信号，

所述第1驱动器单元的至少一部分配置在所述显示区域与所述第2驱动器单元之间。

10.如权利要求8所述的显示装置，其特征在于，

还具有数据总线，其被依次供给表示使所述多个像素的所述存储器元件存储的电压的数据，

在俯视下，所述数据总线也在所述第1电路与所述第2电路之间与所述连接线交叉地延伸。

11.如权利要求8所述的显示装置，其特征在于，

所述扫描线在所述显示区域中沿第1方向延伸，

所述第1电路及所述第2电路沿与所述第1方向交叉的第2方向排列，且在所述第1方向上相互错开地配置。

12.如权利要求8所述的显示装置，其特征在于，

还具有引出线，其将所述信号线和所述第1电路单元连接，

所述扫描线在所述显示区域中沿第1方向延伸，

所述信号线在所述显示区域中沿与所述第1方向交叉的第2方向延伸，

所述引出线在所述外围区域中沿与所述第1方向及所述第2方向双方相交的方向延伸。

13.一种显示装置，其特征在于，具有：

一对基板，其具有配置有多个像素的显示区域；

光电层，其位于所述一对基板之间；

像素电极，其配置于所述像素；

显示选择电路，其与所述像素电极连接，向所述像素电极选择性地供给显示电压及非显示电压；

第1电源线，其被供给第1电压及第2电压；

存储器元件，其与所述第1电源线及所述显示选择电路连接；

多条信号线，其被供给使所述存储器元件存储的电压；

开关元件，其位于所述信号线与所述存储器元件之间；以及

第1电压选择电路，其从所述第1电压及所述第2电压选择向所述第1电源线供给的电压，

在所述开关元件被接通的写入期间，所述存储器元件存储向所述信号线供给的电压，

在所述开关元件被断开的保持期间，所述存储器元件与所存储的电压相应地控制所述显示选择电路，

所述第1电压选择电路在所述写入期间向所述第1电源线供给所述第1电压，在所述保持期间向所述第1电源线供给所述第2电压。

14.如权利要求13所述的显示装置，其特征在于，

还具有多条扫描线，其被供给对所述开关元件进行控制的扫描信号，

在所述扫描线中，在所述保持期间被供给第3电压，在所述写入期间被供给所述第2电压，

所述第1电压选择电路在所述扫描线的电压从所述第3电压变化到所述第2电压的定时的固定期间之前，向所述第1电源线供给所述第1电压。

15.如权利要求14所述的显示装置，其特征在于，具有：

第2电压选择电路，其选择向所述扫描线供给的电压；

电压切换线，其与所述第2电压选择电路连接，且能够切换供给的电压；和

第1移位寄存器，其利用时钟信号从所述多条扫描线选择特定的所述扫描线来供给电压，

所述第1电压选择电路及所述第2电压选择电路利用从所述第1移位寄存器输出的电压而动作，

所述第2电压选择电路利用所述电压切换线向所述扫描线供给所述第3电压或所述第2电压，

所述电压切换线在从所述第1移位寄存器向所述第2电压选择电路输出电压后，切换所述电压切换线的电压。

16.如权利要求13所述的显示装置，其特征在于，

还具有第2电源线，其被供给第3电压，且与所述存储器元件连接，

所述存储器元件存储所述第1电压、所述第2电压及所述第3电压中的某一方，在存储了所述第1电压或所述第2电压的情况下，经由所述显示选择电路向所述像素电极供给所述显示电压，在存储了所述第3电压的情况下，经由所述显示选择电路向所述像素电极供给所述非显示电压。

17.如权利要求13至16中任一项所述的显示装置，其特征在于，还具有：

第2电源线，其被供给第3电压，且与所述存储器元件连接；

第1驱动线，其被供给所述显示电压；和

第2驱动线，其被供给所述非显示电压，

所述存储器元件向所述显示选择电路选择性地供给所述第1电压、所述第2电压及所述第3电压，

所述显示选择电路基于从所述存储器元件供给的电压，使所述第1驱动线及所述第2驱动线的一方与所述像素电极电连接。

18.如权利要求13所述的显示装置，其特征在于，还具有：

多条扫描线，其被供给对所述开关元件进行控制的扫描信号；

多个第1电路单元，其配置在所述显示区域的周围的外围区域，且分别连接有所述信号线；和

多个第2电路单元，其配置在所述外围区域，且分别包含所述第1电压选择电路，

所述第1电路单元包含第1电路、第2电路、和将所述第1电路及所述第2电路连接的连接线，

所述多个第1电路单元的至少一部分配置在所述多个第2电路单元的至少一部分与所述显示区域之间，

在俯视下，所述扫描线在所述第1电路与所述第2电路之间与所述连接线交叉地延伸。

19.如权利要求18所述的显示装置，其特征在于，具有：

第1驱动器单元，其包含所述多个第1电路单元及所述多个第2电路单元；和

第2驱动器单元，其配置在所述外围区域，向所述多条扫描线各自供给所述扫描信号，

所述第1驱动器单元的至少一部分配置在所述显示区域与所述第2驱动器单元之间。

20.如权利要求18所述的显示装置，其特征在于，

还具有数据总线，其被依次供给表示使所述多个像素的所述存储器元件存储的电压的数据，

在俯视下，所述数据总线也在所述第1电路与所述第2电路之间与所述连接线交叉地延伸。