WO2014142183A1 - アクティブマトリクス基板、アクティブマトリクス基板の製造方法、及び表示パネル - Google Patents

アクティブマトリクス基板、アクティブマトリクス基板の製造方法、及び表示パネル Download PDF

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WO2014142183A1
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active matrix
gate line
matrix substrate
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耕平 田中
吉田　秀史
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シャープ株式会社
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Definitions

  • the gate line driving unit disposed in at least a part of the outer peripheral portion of the display area is higher in driving frequency than other gate line driving units.
  • the selection signal is output at the driving frequency.
  • a display panel according to an eighteenth invention comprises an active matrix substrate according to any one of the first to twelfth inventions, a counter substrate comprising a color filter and a common electrode, the active matrix substrate, and the counter substrate. A liquid crystal layer sandwiched therebetween.
  • FIG. 7A is a cross-sectional view of the TFT-PIX portion in FIG. 6 taken along line II.
  • FIG. 7B is a cross-sectional view taken along line II-II of contact portion CH1 in FIG.
  • FIG. 7C is a cross-sectional view of the TFT-A portion in FIG. 6 taken along the line III-III.
  • FIG. 7D is a cross-sectional view of the contact portion CH2 in FIG. 6 cut along line IV-IV.
  • FIG. 8A is an enlarged plan view of the pixel region 204R shown in FIG. 5B.
  • FIG. 8B is an enlarged plan view of the pixel region 205R shown in FIG. 5B.
  • FIG. 8C is an enlarged plan view of the pixel region 203G shown in FIG. 5A.
  • FIG. 8D is an enlarged plan view of the pixel region 205B shown in FIG. 5C.
  • FIG. 8E is an enlarged plan view of the pixel region 203B shown in FIG. 5B.
  • FIG. 8F is an enlarged plan view of the pixel regions 201R and 201G shown in FIG. 5A.
  • FIG. 9 is a timing chart when the gate driver shown in FIG. 4 scans the gate line.
  • FIG. 10 is a schematic configuration diagram of an active matrix substrate in the second embodiment.
  • FIG. 11 is a diagram showing the drive timing of the active matrix substrate shown in FIG.
  • FIG. 12A is a schematic configuration diagram of an active matrix substrate in the third embodiment.
  • FIG. 18 is a schematic configuration diagram of an active matrix substrate in the sixth embodiment.
  • FIG. 19 is a schematic configuration diagram of an active matrix substrate in the seventh embodiment.
  • FIG. 20 is a diagram illustrating an example of an equivalent circuit of the gate driver in the seventh embodiment.
  • FIG. 21A is a timing chart when the gate driver shown in FIG. 20 scans the gate line.
  • FIG. 21B is a timing chart when the gate driver shown in FIG. 20 scans the gate line.
  • FIG. 22A is a diagram illustrating an arrangement example of the gate drivers illustrated in FIG. 22B is a diagram illustrating an arrangement example of the gate drivers illustrated in FIG.
  • FIG. 23A is a diagram showing an example of moving image data displayed on the active matrix substrate shown in FIG. FIG.
  • FIG. 30C is a view for explaining a second manufacturing method in the ninth embodiment.
  • FIG. 30D is a view for explaining a second manufacturing method in the ninth embodiment.
  • FIG. 31A is a schematic configuration diagram of a first active matrix substrate of Application Example 1 in the ninth embodiment.
  • FIG. 31B is a diagram in which the first active matrix substrate shown in FIG. 31A is cut.
  • FIG. 31C is a schematic configuration diagram of a second active matrix substrate generated from one of the cut first active matrix substrates shown in FIG. 31B.
  • FIG. 31D is a schematic configuration diagram of a second active matrix substrate generated from the other of the cut first active matrix substrates shown in FIG. 31B.
  • FIG. 31E is a schematic configuration diagram when the first active matrix substrate shown in FIG. 31A is used for a display.
  • FIG. 31A is a schematic configuration diagram of a first active matrix substrate of Application Example 1 in the ninth embodiment.
  • FIG. 31B is a diagram in which the first active matrix substrate shown in FIG. 31A is
  • FIG. 32 is a schematic configuration diagram of a first active matrix substrate according to Application Example 2 of the ninth embodiment.
  • FIG. 33A is a schematic configuration diagram of a first active matrix substrate according to Application 3 of the ninth embodiment.
  • FIG. 33B is a cross-sectional view of the first active matrix substrate shown in FIG. 33A.
  • FIG. 34A is a schematic configuration diagram of a first active matrix substrate according to Application 1 of the ninth embodiment.
  • FIG. 34B is a view of the first active matrix substrate shown in FIG. 34 cut.
  • FIG. 35A is a schematic configuration diagram of an active matrix substrate in the first modification.
  • FIG. 35B is a diagram illustrating another wiring example of the source line in the first modification.
  • FIG. 36A is a schematic configuration diagram of an active matrix substrate in Modification 2.
  • FIG. 36B is a diagram illustrating another wiring example of the source line in the second modification.
  • a gate line group including a plurality of gate lines and a source line group including a plurality of source lines are arranged in a matrix, and the gate lines and the source lines are arranged in a matrix.
  • a gate line driving unit that outputs a selection signal to be switched, and among the gate line groups, at least some of the gate line groups are larger than a maximum length of a width in a first direction in which the gate lines extend in the display region. Short (first Adult).
  • the active matrix substrate includes a gate line group including a gate line having a length shorter than the maximum length in the first direction of the active matrix substrate, and a source line group intersecting the gate line.
  • the active matrix substrate includes, for example, a substrate having a display area other than a rectangle, a substrate having a rectangular display area, and having gate lines divided.
  • Each gate line is sequentially selected by a gate line driving unit formed in the display area in accordance with a control signal supplied from a second terminal unit provided on one side of the frame area.
  • a data signal is supplied from a first terminal portion provided on the same side as the second terminal portion.
  • a second configuration has a non-display region in the display region in the first configuration, and a part of the source lines in the source line group includes the first of the columns in which the non-display region is arranged.
  • the end in the second direction extending from the first terminal portion is located in the vicinity of the end on the non-display region side in the first display region.
  • a part of the source line group arranged in the column extends from the first terminal portion and extends to the second display region opposite to the first display region with respect to the non-display region. It is good as it is.
  • the source line of the first display region in the column in which the non-display region is formed is formed from the first terminal portion to the end portion on the non-display region side of the first display region, and the second In the display region, source lines are formed by extending source lines of other columns. Therefore, the data signal can be supplied also to the display area of the column where the non-display area is formed.
  • the first terminal has a non-display area in the display area, and the first terminal with respect to the non-display area among the display areas of the column where the non-display area is arranged.
  • the source line arranged in the first display area on the part side extends from the first terminal part, and the extending end part in the second direction is the end on the non-display area side in the first display area.
  • the source line connected via the detour wiring is formed in the first display area and the second display area of the column in which the non-display area is formed. Therefore, the data signal can be supplied also to the display area of the column in which the non-display area is formed.
  • a fourth configuration includes a wiring group extending from the second terminal portion so as to be substantially parallel to the source line and connected to the gate line driving unit in the second configuration, and the pixels in the same row
  • At least a part of the gate line connected to the electrode is composed of discontinuous partial gate lines, and the partial gate lines are connected to the different gate line driving units, and are part of the wiring group.
  • the wiring extends from the second terminal portion in the first display region, and the end in the extending direction is located near the end on the non-display region side in the first display region, and is in another row.
  • a part of the arranged wiring group may extend from the second terminal portion and extend to the second display area.
  • the bypass wiring is formed in the pixel region where the gate line driving unit is not formed. Therefore, the difference in aperture ratio between the pixel region in which the gate line driver is formed and the pixel region in which the bypass wiring is formed can be reduced, and luminance unevenness can be reduced.
  • the gate line driving unit arranged in at least a part of the outer peripheral portion of the display area outputs a selection signal at a driving frequency higher than the driving frequency of the other gate line driving units. Therefore, even when impurities in the sealing material for sealing the liquid crystal layer are mixed in the vicinity of the outer periphery of the display region, display unevenness due to the influence of the impurities in the sealing material can be reduced.
  • the gate line can be brought into a non-selected state in at least a part of the frames. Therefore, for example, when displaying a still image, the gate line is switched to a selected state during some frames and the gate line is switched to a non-selected state during other frames. Power consumption when switching to can be reduced.
  • the source line groups are shorter than other source line groups, and some of the gate line groups are columns in which some of the source line groups are arranged. Placed on a line that does not intersect In other words, since the number of gate lines in a region where another source line group is arranged is larger than a region where some source line groups are arranged, the region where some source line groups are arranged is different from other source lines.
  • the period during which the gate line is switched to the selected state is shorter than the region where the group is arranged. During the period when some of the gate line groups are switched to the selected state, a data signal having a minimum amplitude is supplied to some of the source line groups. Electric power can be reduced.
  • An active matrix substrate manufacturing method includes a step of generating a plurality of gate lines having substantially the same length and arranged at a predetermined interval, and the gate having the same length.
  • a part of the first active matrix substrate is removed so that a part of the gate line is shorter than a maximum length of the width of the display region in a direction in which the gate line extends Te comprises a removal step for generating a second active matrix substrate, a (Configuration 13).
  • the order of the steps in the forming step is not limited to this, and the order may be arbitrary.
  • a display panel includes an active matrix substrate having any one of the first to twelfth configurations, a counter substrate including a color filter and a common electrode, the active matrix substrate, and the counter substrate. A liquid crystal layer sandwiched between them (eighteenth configuration).
  • a plurality of gate drivers 11 are connected to the gate lines 13G of GL (1) to GL (n) in the display area.
  • the gate drivers 11 connected to the same gate line 13G are synchronized, and one gate line 13G is simultaneously driven by a set signal output from these gate drivers 11.
  • each of the gate drivers 11 is connected to the gate lines 13G at substantially equal intervals so that the load for driving one gate line 13G is substantially equal.
  • a wiring in which the source terminal of TFT-B, the drain terminal of TFT-A, the source terminal of TFT-C, and the gate terminal of TFT-F are connected is referred to as netA.
  • a wiring connecting the gate terminal of the TFT-C, the source terminal of the TFT-G, the drain terminal of the TFT-H, the source terminal of the TFT-I, and the source terminal of the TFT-J is denoted by netB. Called.
  • the clock signals supplied to the TFT-D, TFT-F, TFT-H, and TFT-G are supplied to the TFTs of the gate drivers 11 in adjacent rows. They are arranged so as to be opposite in phase to the clock signals supplied to each. That is, TFT-D, TFT-F, TFT-H, and TFT-G are arranged in a pixel region that is shifted in the horizontal direction from the pixel region in which these TFTs in adjacent rows are formed.
  • the TFT-G in the upper pixel region is formed in the pixel region 216G, while the TFT-G in the lower pixel region is formed in the pixel region 205B.
  • the clock signal (CKA) is supplied to the TFT-D in the upper pixel area, and the clock signal (CKA) having a phase opposite to that of the clock signal (CKA) is supplied to the TFT-D in the lower pixel area.
  • CKB is supplied.
  • clock signals (CKA or CKB) having opposite phases are supplied to the upper pixel region and the lower pixel region.
  • Drain terminal 15Sd 1 in the contact portion CH3, it is connected to the gate line 13G of GL (n-2), in the contact portion CH4, is connected to the gate terminal 13 g.
  • the source terminal 15Sd 2 of B2 side is connected to the wiring 13N in the contact portion CH2.
  • the TFT-B is connected to the netA and receives the set signal (S) via the gate line 13G of GL (n-2).
  • the source wiring layer 15 forms a source-drain terminal 15sd (including 15sd 1 and 15sd 2 ) of the TFT-C and a wiring 15L1.
  • drain terminal 15Sd 1 and the wiring 13Na of C1 side is connected.
  • the TFT-C is connected to netA by a wiring 13Na and connected to netB by a wiring 13Nb.
  • the TFT-C is supplied with a power supply voltage signal (VSS) via the wiring 15L1.
  • VSS power supply voltage signal
  • source terminal 15Sd 2 of G2 side of TFT-G are connected to the wiring 13N. Further, the gate terminal 13g of the TFT-G, in the contact portion CH4, is connected to the drain terminal 15Sd 1 and the wiring 15L1 of G1 side. Thereby, the TFT-G is connected to the netB, and the clock signal (CKB) is supplied through the wiring 15L1.
  • the connection portion 15Lc has substantially the same width as the wiring 13N, is formed to extend from the electrode 15c to the contact portion CH2, and is connected to the wiring 13N at the contact portion CH2. Further, the wiring 15L2 is formed to extend from the end of the connection portion 15Lc on the contact portion CH2 side to the vicinity of the contact portion CH1. In the present embodiment, the wiring 15L2 is formed so that the aperture ratio of the pixel region where the capacitor Cbst is formed and the aperture ratio of other pixel regions are matched. In the contact portion CH2, the electrode 15c is connected to the wiring 13N by the connection portion 15Lc. Thereby, the capacitor Cbst is connected to netA.
  • FIG. 8F is an enlarged plan view of the pixel regions 201B and 202R shown in FIG. 5A.
  • the illustration of the light shielding region BM is omitted.
  • the source terminal 15s and the drain terminal 15d of the TFT-D and the wiring 15L1 are formed by the source wiring layer 15 as in the pixel areas 204G and 204B described above.
  • the drain terminal 15d is connected to the GL (n ⁇ 1) gate line 13G at the contact portion CH5 in the pixel region 201B.
  • the TFT-D is supplied with the power supply voltage signal (VSS) and the clock signal (CKA) via the wiring 15L1 in the pixel regions 201B and 202R, and the timing at which the clock signal (CKA) becomes H level is set via the contact portion CH5.
  • An L-level potential (VSS) is output to the gate line 13G of GL (n ⁇ 1).
  • FIG. 9 is a timing chart when the gate driver 11 scans the gate line 13G.
  • a period from t3 to t4 is a period in which the GL (n) gate line 13G is selected.
  • a clock signal (CKA) and a clock signal (CKB) supplied from the display control circuit 4 and whose phases are inverted every horizontal scanning period are input to the gate driver 11 via terminals 116 to 119.
  • a reset signal (CLR) that is at a H (High) level for a certain period every vertical scanning period is sent from the display control circuit 4 to the gate driver 11 via the terminals 113 to 115. Entered.
  • the reset signal (CLR) is input, the netA, netB, and gate line 13G transition to the L (Low) level.
  • an L level clock signal (CKA) is input to the terminals 116 and 117, and an H level clock signal (CKB) is input to the terminals 118 and 119.
  • CKA L level clock signal
  • CKB H level clock signal
  • TFT-G is turned on and TFT-H is turned off, so that netB is charged to the H level.
  • TFT-C and TFT-D are turned on and TFT-F is turned off, netA is charged to the L level power supply voltage (VSS), and the L level potential is output from the terminal 120.
  • VSS L level power supply voltage
  • the clock signal (CKA) becomes L level and the clock signal (CKB) becomes H level, and the set signal (S) is input to the terminals 111 and 112 via the gate line 13G of GL (n ⁇ 1). .
  • the TFT-B is turned on and the netA is charged to the H level.
  • TFT-J is turned on
  • TFT-G is turned on
  • TFT-H is turned off
  • netB is maintained at the L level.
  • TFT-C and TFT-F are turned off, the potential of netA is maintained without being lowered.
  • an L level potential is output from the terminal 120.
  • the TFT-F is turned on and the TFT-D is turned off. Since the capacitor Cbst is provided between the netA and the terminal 120, the netA is charged to a potential higher than the H level of the clock signal (CKA) as the potential of the terminal 116 of the TFT-F increases. During this time, TFT-G and TFT-J are turned off and TFT-H is turned on, so that the potential of netB is maintained at the L level. Since the TFT-C is in an off state, the potential of netA does not drop, and the H level potential of the clock signal (CKA) is output from the terminal 120. As a result, the gate line 13G of GL (n) connected to the terminal 120 is charged to H level and selected, and the set signal (S) is output to the terminals 111 and 112 of GL (n + 1). .
  • the gate line 13G is selected.
  • the liquid crystal display device 1 sequentially scans the gate lines 13G by a plurality of gate drivers 11 connected to the respective gate lines 13G, and supplies a data signal to each source line 15S by the source driver 3, whereby an image is displayed on the display panel 2. Is displayed.
  • a plurality of gate drivers 11 for driving one gate line 13G are formed between the gate lines 13G in the display region. Therefore, even when the length of the gate line 13G is determined according to the width of the outer shape of the display panel 2, each gate line 13G is sequentially selected by the set signal output from the gate driver 11 in the display area. Is done.
  • control signals such as a clock signal and a power supply voltage signal supplied to each gate driver 11 are input from the one side of the display panel 2 where the source driver 3 is provided. Therefore, the frame area on the other three sides where the source driver 3 is not provided can be narrowed, and the design of the outer shape of the display panel 2 is not limited by the arrangement of the gate driver 11, and the degree of design freedom is increased. Can be improved.
  • FIG. 10 is a top view showing a schematic configuration of the active matrix substrate in the present embodiment.
  • the same reference numerals as those in the first embodiment are assigned to the same configurations as those in the first embodiment.
  • the active matrix substrate 120a according to the present embodiment has a side opposite to the source driver 3 in the side parallel to the extending direction (X-axis direction) of the gate line 13G in the active matrix substrate 120a.
  • the sides are formed in an uneven shape.
  • the gate line 13G group is arranged substantially in parallel in the Y axis direction at regular intervals in each column.
  • gate lines 13G of GL (1) to GL (n + a) rows are arranged.
  • gate lines 13G of G (1) to G (n) rows are arranged.
  • a group of source lines 15S parallel to the Y axis is formed on the active matrix substrate 120a so as to intersect with the group of gate lines 13G, and a frame on the source driver 3 side.
  • a terminal portion 12s is formed in the region.
  • FIG. 11 is a diagram illustrating drive timing of the active matrix substrate 120a.
  • the gate driver groups 11_s1 and 11_s3 in the columns S1 and S3 sequentially drive the gate lines 13G from the GL (1) to GL (n + a) rows according to the control signals, and output set signals.
  • the gate driver groups 11_s2 and 11_s4 in the columns S2 and S4 sequentially drive the gate lines 13G from the GL (1) to GL (n) rows according to the control signals, and output set signals.
  • the scans of the columns S2 and S4 are finished at the timing from the start t0 to t1, and the scans of the rows S1 and S3 are finished at the timing t2.
  • the gate line 13G having a length corresponding to the width of the concavo-convex portion is formed on the active matrix substrate 120a, and the gate line 13G By forming the gate driver 11 between them, the display can be controlled for each display region corresponding to the width of the uneven portion. Further, the scanning time of the gate lines 13G in the columns (S2, S4) in which the concave portions are formed is shorter than the scanning time of the gate lines 13G in the columns (S1, S3) in which the convex portions are formed.
  • the data signal whose signal amplitude is minimized is output until the scanning of the column in which the convex portion is formed is completed. Therefore, it is possible to reduce the power consumption for driving the source line 15S in the column in which the recess is formed.
  • FIG. 12A is a top view showing a schematic configuration of the active matrix substrate in the present embodiment.
  • symbol as 1st Embodiment is attached
  • a configuration different from the first embodiment will be described.
  • a non-display area 300 is formed in a display area 200 indicated by a broken line.
  • FIG. 12B is a diagram showing a cross section of the display panel 2 taken along the line II shown in FIG. 12A.
  • the element layer 10 including the gate wiring layer 13, the source wiring layer 15, the semiconductor layer 14, and the like is formed in the display region 200 on the substrate 20 of the active matrix substrate 220a.
  • the element layer 10 is not formed in the non-display area 300.
  • the liquid crystal layer 40 between the active matrix substrate 20 a and the counter substrate 20 b is formed in the non-display area 300 and the display area 200.
  • the polarizing plate 30A on the counter substrate 20b side and the polarizing plate 30B on the active matrix substrate 20a side are formed in the display area 200, and a hole 300H is formed in the non-display area 300 portion.
  • the hole 300H is not formed in the portion of the non-display region 300 in the substrate 20 and the counter substrate 20b, and the element layer 10 and the polarization are not formed in the portion of the non-display region 300.
  • the plates 30A and 30B are not formed.
  • the source line 15S formed in the columns S2 and S4 and routed to the frame region 301 is formed. Therefore, the source line 15S formed in the region S31 and the source line 15S in the region S32 are not connected. Therefore, a data signal is supplied to the region S32 from the source driver 3 side along the scanning direction of the gate line 13G, but the region S31 is supplied from the frame region 301 side via the source lines 15S of the columns S2 and S4. A data signal is provided. That is, in the region S31, since the scanning direction of the gate line 13G is opposite to the scanning direction of the other regions, data is written in the order of GL (n + a) to GL (n).
  • the active matrix substrate 320a in this embodiment has a non-display area 300 formed in the display area 200, as in the third embodiment.
  • a gate line 13G group having a length substantially the same as the width of the column is formed, and a gate driver 11 is formed between the gate lines 13G in the columns S1 and S4.
  • each row from GL (k + 1) to GL (n) in which the non-display region 300 is formed has a gate line 13G having a length substantially the same as the width of the column S2. Yes.
  • the pixel region 250 is a pixel region where the gate driver 11 is not formed.
  • a bypass wiring 15 ⁇ / b> SL made of the source wiring layer 15 is formed substantially in parallel with the source line 15 ⁇ / b> S between the source lines 15 ⁇ / b> S constituting the pixel region 250.
  • a bypass wiring 13n connected to the bypass wiring 15SL via the contact portion CH2 is formed substantially parallel to the gate line 13G.
  • the bypass wiring 13n includes the gate wiring layer 13, and the contact portion CH2 is formed in the same manner as in FIG. 7D of the first embodiment.
  • the detour wiring 13n is formed up to the source line 15S formed in the pixel region 251 of the column S3 shown in FIG.
  • the display control circuit 4 is similar to the above in the case of the seal material vicinity region S1, for the gate driver 11 in the seal material vicinity region S1, S2.
  • a control signal for driving the gate line 13G of S2 at 60 Hz is input through the terminal portion 12g.
  • a control signal for driving the gate line 13G in the region S3 at 1 Hz is input to the gate driver 11 in the region S3 via the terminal portion 12g.
  • the region near the two sides parallel to the Y axis in the display region 200 is described as an example of the region near the sealing material.
  • the two sides parallel to the X axis in the display region 200 are described. It may be a nearby region or a region near the four sides of the display region 200.
  • FIG. 20 is a diagram illustrating an example of an equivalent circuit of the gate driver 11 ′.
  • the gate driver 11 ' is formed between the gate lines 13G of GL (n-1) and GL (n).
  • the gate driver 11 ′ receives the set signal (S) from the gate driver 11 ′ (previous stage gate driver) that scans the gate line 13G of GL (n ⁇ 1), and the gate line of GL (n) according to the control signal. 13G is driven and a set signal (S) is output to the gate driver 11 ′ (next stage gate driver) that drives the gate line 13G of GL (n + 1).
  • the gate driver 11 ′ has TFT-A to TFT-M switching elements composed of TFTs, a capacitor Cbst, terminals 111 to 124, and a low-level power supply voltage signal (VSS). Input terminal group. That is, the gate driver 11 'includes TFT-K, TFT-L, TFT-M, and terminals 121 to 124 in addition to the switching element of the gate driver 11 of the first embodiment shown in FIG.
  • the H level potential of the clock signal (CKA) is output from the terminal 120 to the gate line 13G of GL (n).
  • the netC H-level potential is input from the terminal 124 to the terminals 111 and 112 of the next-stage gate driver 11 ′ as the set signal (S) of the next-stage gate driver 11 ′.
  • the netC H level potential is output from the terminal 124 to the terminal 123 of the preceding gate driver 11 ′ as a signal (R) of the preceding gate driver 11 ′.
  • FIG. 21B is a timing chart showing scanning of the gate line 13G when the row selection signal (EN) indicating VSS (L level) is input to the gate driver 11 '.
  • the description up to time t2 is omitted because it is the same as FIG. 21A.
  • FIG. 23A is a diagram illustrating data of each frame to be written in each area of columns S1 to S4 in display area 200.
  • data of V101, V102... V160 is written for each frame of F1 to F60.
  • data of V201, V202... V260 are written for each frame of F1 to F60.
  • data of V301, V302... V360 are written for each frame of F1 to F60.
  • data of V401, V402... V460 is written for each frame of F1 to F60.
  • each gate driver 11 ′ in the columns S1 to S4 scans the gate line 13G in each column at a driving frequency of 60 Hz in accordance with the clock signal (CKA, CKB), and as shown in FIG. ) To GL (n), the gate line 13G is driven.
  • FIG. 24B is a diagram showing the drive timing of the first frame.
  • a row selection signal (EN) indicating VDD (H level) is input from the display control circuit 4 to the gate driver 11 ′ in each column.
  • clock signals (CKA, CKB) are supplied to the gate drivers 11 ′ so that the gate lines 13 ⁇ / b> G in each column are driven at a driving frequency of 60 Hz.
  • the data signal of the first frame shown in FIG. 24A is input from the source driver 3 to the source line 15S (see FIG. 22) formed in each column region at a driving frequency of 60 Hz.
  • FIG. 24B one frame output to the source line 15S (see FIGS. 22A and 22B) in each column at the timing when the gate lines 13G of GL (1) to GL (n) are sequentially driven.
  • the data of the eye data signal is written into the pixel area.
  • the display control circuit 4 From the second frame to the 60th frame, the display control circuit 4 outputs a row selection signal (EN) indicating VSS (L level) to the gate driver 11 ′ in each column, and the source driver 3 determines the potential of the common electrode. Is output to the source line 15S (see FIGS. 22A and 22B).
  • the gate lines 13G of GL (1) to GL (n) in each column are not driven, and the data signal output to the source line 15S (see FIGS. 22A and 22B) in each column. No data is written.
  • the gate line 13G is driven only for the first frame, and the driving of the gate line 13G is stopped for 2 to 60 frames, thereby saving power. .
  • the display control circuit 4 stops the supply of the clock signals (CKA, CKB) during the 2nd to 60th frames. It may be. With this configuration, power consumption can be further reduced.
  • FIG. 26 is a diagram illustrating data of each frame to be written in each area of columns S1 to S4 in display area 200.
  • control is performed so that data is written to the areas of the columns S1 and S4 only for the first frame and data is not written for the second to 60th frames. To do.
  • the region P displays a moving image and displays a still image in a region other than the region P. Therefore, the source driver 3 continues until the first frame scan of the gate line 13G in the columns S2 and S3 is completed.
  • a data signal indicating V201 and V301 to be displayed in each area of columns S2 and S3 is output to source line 15S (see FIGS. 22A and 22B) in columns S2 and S3.
  • the display control circuit 4 inputs a row selection signal (EN) indicating VDD (H level) to the gate driver 11 ′ in the columns S1 to S4 so as to drive the gate line 13G at a driving frequency of 60 Hz.
  • EN row selection signal
  • CKA clock signals
  • FIG. 23B data (V101 to V401) for each column in the first frame is written to the display area 200 at the timing when the gate lines 13G in each column are sequentially driven.
  • the display control circuit 4 supplies a row selection signal (EN) indicating VSS (L level) to the gate drivers 11 'in the columns S1 and S4 after the second frame.
  • the row selection signal (EN) indicating VSS (L level) is supplied during the scanning period of the gate line 13G of GL (1) to GL (k ⁇ 1).
  • a row selection signal (EN) indicating VDD (H level) is supplied in the scanning period of the gate line 13G from GL (k) to GL (l).
  • a row selection signal (EN) indicating VSS (L level) is supplied during the scanning period of the gate line 13G of GL (l + 1) to GL (n).
  • the regions of the column S2 and the column S3 are row-selected for the scanning period of the gate lines 13G of GL (k) to GL (l) for each frame. Data is written into the region P at the timing when the signal (EN) becomes H level and the gate lines 13G of GL (k) to GL (l) are sequentially driven.
  • the regions of the column S1 and the column S4 have the row selection signal (EN) while the gate lines 13G of GL (1) to GL (n) are scanned. ) Becomes L level, the gate lines 13G in the columns S1 and S4 are not driven, and data is not written.
  • the active matrix substrate 620a has terminal portions 12sa and 12sb for supplying data signals.
  • the terminal portions 12sa and 12sb are provided on two sides substantially parallel to the extending direction (x-axis direction) of the gate line 13G in the frame region.
  • a source driver 3a is provided outside the active matrix substrate 620a on the side where the terminal portion 12sa is provided.
  • the terminal portion 12sa is connected to the source driver 3a.
  • a source driver 3b is provided outside the active matrix substrate 620a on the side where the terminal portion 12sb is provided.
  • the terminal portion 12sb is connected to the source driver 3b.
  • the source driver 3a and the source driver 3b simultaneously output the same data signal to the terminal portions 12sa and 12sb, respectively.
  • the terminal portion 12g is not shown, but the terminal portion 12g is provided in the frame area where the terminal portion 12sa is provided.
  • the power supply 5 (see FIG. 14 and the like) is not shown, but the power supply 5 is provided on the side where the terminal portion 12g is provided, as in the third embodiment.
  • the active matrix substrate 620a, the display control circuit 4, and the source drivers 3a and 3b are supplied with a power supply voltage signal from the power supply 5.
  • the active matrix substrate 620a has non-display areas 300a and 300b between the gate driver groups 11A and 11B, and a non-display area 300c between the gate driver groups 11B and 11C.
  • the gate line 13G and the source line 15S intersecting in the non-display areas 300a, 300b, and 300c are divided in the non-display areas 300a, 300b, and 300c.
  • the portion of the source line 15S where the non-display areas 300a, 300b, and 300c are not arranged is extended from the terminal portion 12sa to the terminal portion 12sb and connected to the terminal portion 12sa and the terminal portion 12sb. Therefore, the data signal output from the source driver 3a is supplied to the source line 15S in the portion where the non-display regions 300a, 300b, and 300c are not disposed through the terminal portion 12sa and is output from the source driver 3b. A data signal is supplied via the terminal portion 12sb.
  • FIG. 28B shows a schematic diagram in which a portion where the non-display areas 300a and 300b in FIG. 28A are arranged is enlarged.
  • the source line 15S arranged in the x-axis direction width R1 of the non-display area 300a and the non-display area 300b in the x-axis direction width R2 There is a break near the boundary between 300a and 300b.
  • the source line 15S arranged on the terminal part 12sa side is supplied with a data signal via the terminal part 12sa and the source line 15S arranged on the terminal part 12sb side.
  • the line 15S is supplied with a data signal via the terminal portion 12sb.
  • the gate lines 13G of GL (k-3) to GL (k-1) on the right side (x-axis positive direction side) divided in the non-display area 300a are GL (k-3) to GL in the gate driver group 11B. It is driven by a gate driver 11 that drives GL (k ⁇ 1).
  • the gate lines 13G of GL (k-10) to GL (k-5) on the left side (x-axis negative direction side) divided in the non-display area 300b are GL (k-10) to GL in the gate driver group 11A. It is driven by a gate driver 11 that drives GL (k-5).
  • the gate lines 13G of GL (k-10) to GL (k-5) on the right side (x-axis positive direction side) divided in the non-display area 300b are GL (k-10) to GL in the gate driver group 11B. It is driven by a gate driver 11 that drives GL (k-5).
  • the portion of the source line 15S where the non-display area is not arranged may be configured such that a data signal is supplied from either one of the source drivers 3a and 3b.
  • the other source driver stops outputting the data signal to the source line 15S in the portion where the non-display area is not arranged.
  • the source line 15S in the portion where the non-display area is not disposed may be configured to be connected to either the terminal portion 12sa or the terminal portion 12sb and not connected to the other.
  • the terminal portion 12sb is disposed in the frame region on the short side of the two substantially parallel sides of the active matrix substrate 621a, and the terminal portion 12sa is disposed in the frame region on the long side. Yes.
  • the terminal portion 12sb is connected to the source line 15S formed in the region R30 having substantially the same width as the short side of the active matrix substrate 621a.
  • the terminal portion 12sa is connected to the source line 15S formed in the regions R31 and R32 excluding the region R30 in the active matrix substrate 621a.
  • the terminal part 12g is provided in the frame area
  • the terminal portion 12sa is outside the active matrix substrate 621a and is provided on the side where the terminal portion 12sa is arranged, as in FIG. 28A described above. It is connected to the driver 3a.
  • the terminal portion 12sb is connected to the source driver 3b provided outside the active matrix substrate 621a and on the side where the terminal portion 12sb is disposed.
  • the terminal unit 12sa supplies the data signal output from the source driver 3a to the source line 15S formed in the regions R31 and R32.
  • the terminal unit 12sb supplies the data signal output from the source driver 3b to the region R30. This is supplied to the formed source line 15S.
  • the outer shape of the active matrix substrate 20a of the first embodiment described above has an arc shape at the left and right upper end portions, and the widths of the other portions excluding the arc shape portion are substantially equal. Yes.
  • the display area formed on the active matrix substrate 20a has the same shape as the outer shape.
  • an example of a method for manufacturing such an active matrix substrate 20a will be described.
  • a gate wiring layer 13, a gate insulating film 21, a semiconductor layer 14, a source wiring layer 15, a protective layer 22, a protective layer 23, and a shield layer 16 are provided on a substantially rectangular substrate 20, as shown in FIGS. 7A to 7D.
  • the interlayer insulating layer 24 and the pixel electrode 17 are sequentially formed to form an active matrix substrate (first active matrix substrate) having a substantially rectangular display region.
  • the first active matrix substrate has a plurality of gate lines 13G having substantially the same length and arranged at regular intervals, and arranged at regular intervals so as to intersect with the gate lines 13G.
  • the plurality of source lines 15S thus formed are formed, and each layer necessary for display is formed.
  • each layer formed on the substrate 20 is etched into a shape similar to the outer shape of the active matrix substrate 20a shown in FIG. That is, a part of each layer formed on the first active matrix substrate is removed so that a part of the gate lines 13G is shorter than the maximum length of the display region in the extending direction of the gate lines 13G. Then, after all the layers on the first active matrix substrate are etched, the substrate 20 is processed into a predetermined shape.
  • a resist is applied to the substrate 20, and the substrate 20 is etched with an etching solution containing hydrofluoric acid or ammonium hydrogen fluoride and / or ammonium phosphate using the predetermined mask pattern. Thereby, the substrate 20 is etched into a predetermined shape, and an active matrix substrate 20a (second active matrix substrate) illustrated in FIG. 2 is formed.
  • the cutting of the substrate 20 is not limited to the etching method using hydrofluoric acid or the like, and may be cut using a diamond cutter or may be cut using a grinder.
  • the first active matrix substrate After the first active matrix substrate is generated, the first active matrix substrate, the first active matrix substrate bonded to the counter substrate, or the liquid crystal layer between the first active matrix substrate and the counter substrate You may make it perform the cutting
  • a resist may be applied and etched using an etchant containing hydrofluoric acid or ammonium hydrogen fluoride and / or ammonium phosphate using the predetermined mask pattern.
  • the first manufacturing method after all the layers are formed on the substantially rectangular substrate 20 to generate the first active matrix substrate having the substantially rectangular display region, at least a part of the gate lines 13G is gated. A part of the first active matrix substrate is removed so as to be shorter than the maximum length of the width of the display region in the extending direction of the line 13G, thereby generating a second active matrix substrate.
  • the second manufacturing method described below each time a layer is formed on the substrate 20, a part of the layer is removed to generate a second active matrix substrate.
  • the second manufacturing method will be described.
  • FIG. 30A is a top view schematically showing a state in which the gate wiring layer 13 is formed on the substrate 20.
  • a plurality of gate lines 13G having substantially the same length are formed at regular intervals substantially in parallel.
  • a resist is applied on the gate wiring layer 13, and the gate wiring layer 13 is etched using a predetermined mask pattern.
  • FIG. 30B the part of the gate line 13G formed outside the shape P corresponding to the predetermined mask pattern in FIG. 30A is removed.
  • the arc-shaped portion of the gate line 13G is shorter than the other gate lines 13G.
  • a gate insulating film 21 is formed on the gate wiring layer 13
  • a resist is applied on the gate insulating film 21, and gate insulation is performed using a predetermined mask pattern.
  • the film 21 is etched. Thereby, the gate insulating film 21 formed outside the shape P corresponding to the predetermined mask pattern is removed (not shown).
  • the source wiring layer 15 is formed on the semiconductor layer 14. Thereby, as shown in FIG. 30C, source lines 15S having substantially the same length are formed at regular intervals so as to intersect with the gate line 13G. After the formation of the source wiring layer 15, a resist is applied on the source wiring layer 15, and the source wiring layer 15 is etched using a predetermined mask pattern. Thus, as shown in FIG. 30D, the source wiring layer 15 formed outside the shape P corresponding to the predetermined mask pattern in FIG. 30C is removed.
  • a protective layer 22, a protective layer 23, a shield layer 16, an interlayer insulating layer 24, a pixel electrode 17, and contact holes H1 and H2 are sequentially formed (illustrated). (Omitted).
  • a resist is applied and etched with a predetermined mask pattern.
  • each layer on the substrate 20 is etched into a shape similar to the outer shape of the active matrix substrate 20a shown in FIG.
  • a resist is applied to the substrate 20 and the substrate 20 is etched with a predetermined mask pattern, thereby finally generating a second active matrix substrate.
  • the active matrix substrate 720a has gate lines 13G of GL (1) to GL (n).
  • the active matrix substrate 720a includes gate driver groups 11 ⁇ and 11 ⁇ .
  • the gate driver group 11 ⁇ includes a gate driver 11 provided for each of the gate lines 13G of GL (1) to GL (n).
  • the gate driver group 11 ⁇ includes the gate drivers 11 provided for the gate lines 13G of GL (k + 1) to GL (n).
  • the gate drivers 11 in the gate driver groups 11 ⁇ and 11 ⁇ are connected by the wiring 15L1 as in the first embodiment.
  • a gate line 13G is formed between a portion where the gate driver group 11 ⁇ is formed and a portion where the gate driver group 11 ⁇ is not formed. Cut along.
  • the active matrix substrate 720a is cut at a position based on the cutting line H between the gate lines 13G of GL (k) and GL (k + 1).
  • two active matrix substrates 721a and 722a are generated as shown in FIG. 31B.
  • the active matrix substrates 721a and 722a are etched using a predetermined mask pattern, thereby obtaining the same shape as the active matrix substrate 20a illustrated in FIG.
  • the active matrix substrates 721a and 722a (see FIGS. 31C and 31D) having the second active matrix substrate are generated.
  • a terminal portion 12g is provided on the side of the active matrix substrate 722a where the gate line 13G of the GL (1) is disposed in the frame region.
  • the gate driver group 11 ⁇ and the terminal portion 12g are connected.
  • the start pulse signal output from the display control circuit 4 is supplied to the gate driver 11 that drives the gate line 13G of the GL (1) of the gate driver group 11 ⁇ via the terminal portion 12g.
  • a control signal (clock signal or the like) output from the display control circuit 4 is supplied to the gate driver group 11 ⁇ via the terminal portion 12g.
  • the gate lines 13G are sequentially driven in the order of GL (1) to GL (k).
  • a terminal portion 12g is provided on the side where the GL (1) gate line 13G is arranged in the frame region, and the gate The driver group 11 ⁇ and the terminal portion 12g are connected.
  • the start pulse signal from the display control circuit 4 is supplied to the gate driver 11 that drives the gate line 13G of GL (1) through the terminal portion 12g.
  • the gate line 13G is driven in the order of GL (1) to GL (n) in accordance with a control signal (clock signal or the like) from the display control circuit 4.
  • the gate driver group 11 ⁇ is not driven because no control signal is supplied.
  • Application example 2 In the application example 1 described above, the example in which the active matrix substrate 720a is cut in substantially parallel to the extending direction of the gate line 13G has been described. However, the active matrix substrate 720a is cut in a direction substantially orthogonal to the extending direction of the gate line 13G. An active matrix substrate may be generated.
  • the active matrix substrate 720a is cut up and down or left and right to generate two active matrix substrates.
  • the first active matrix substrate is cut up and down and left and right to form four active matrix substrates.
  • a second active matrix substrate may be generated.
  • FIG. 33A is a top view schematically showing a schematic configuration of the first active matrix substrate according to this application example.
  • the source line 15S is not shown.
  • alternate long and short dash lines H1 and H2 indicate reference positions for cutting, and are hereinafter referred to as cutting lines H1 and H2.
  • an active matrix substrate 820a which is an example of a first active matrix substrate, includes gate driver groups 11 ⁇ L and 11 ⁇ L in left and right regions separated by a cutting line H1 substantially orthogonal to the extending direction of the gate line 13G.
  • Gate driver groups 11 ⁇ R and 11 ⁇ R are formed.
  • the gate driver groups 11 ⁇ L and 11 ⁇ R include gate drivers 11 provided for the gate lines 13G of GL (1) to GL (n).
  • the gate driver groups 11 ⁇ L and 11 ⁇ R include gate drivers 11 provided for the gate lines GL (n) to GL (k + 1).
  • the active matrix substrate 820a includes a gate driver (first gate line driving circuit) provided for each gate line 13G and a gate driver (second gate driver) provided for each of some adjacent gate lines 13G.
  • a gate driver first gate line driving circuit
  • second gate driver second gate driver
  • a plurality of pairs 11 ⁇ L and 11 ⁇ L, 11 ⁇ R and 11 ⁇ R are formed.
  • the active matrix substrates 821a, 822a, 823a, and 824a are generated by cutting the active matrix substrate 820a with reference to the positions of the cutting lines H1 and H2, as shown in FIG. 33B. That is, in the active matrix substrate 820a, the pair of the first gate line driving circuit and the second gate line driving circuit is cut along the source line 15S (not shown), thereby forming the second active matrix substrate. As an example, four active matrix substrates 821a, 822a, 823a, and 824a are generated.
  • the active matrix substrate 823a is provided with a part of the gate driver group 11 ⁇ L
  • the active matrix substrate 824a is provided with a part of the gate driver group 11 ⁇ R.
  • Each of the gate driver groups 11 ⁇ L and 11 ⁇ R in the active matrix substrates 823a and 824a includes the gate driver 11 provided for the gate lines 13G of GL (1) to GL (k).
  • the active matrix substrate 823a and the active matrix substrate 824a are connected to the gate driver groups 11 ⁇ L and 11 ⁇ R, respectively, in the same manner as the active matrix substrate 722a shown in FIG. 31D described above.
  • a terminal portion 12g is provided.
  • the gate lines 13G are driven in the order of GL (1) to GL (k) by the gate driver groups 11 ⁇ L and 11 ⁇ R.
  • first active matrix substrate a plurality of active matrix substrates (first active matrix substrates smaller in size than the first active matrix substrate). 2 active matrix substrates). Therefore, the production line is made more efficient and the production cost can be reduced as compared with the case where an active matrix substrate is produced for each display size (number of pixels).
  • the pixels in the cut portion are lost by cutting the first active matrix substrate. Therefore, it is preferable to design the first active matrix substrate in consideration of the number of pixels lost by the cut portion. For example, when the active matrix substrate 820a illustrated in FIG. 33A corresponds to a display having the number of pixels “8K4K” (7680 ⁇ 4320), the number of pixels of the active matrix substrate 820a is set to (8K + 100 pixels) ⁇ (4K + 50 pixels) or the like. As described above, the number of pixels is increased from “8K4K” (7680 ⁇ 4320).
  • a wiring pattern of the terminal portion 12s for supplying the data signal from the source driver 3 to the source line 15S is formed.
  • the wiring pattern of the terminal portion 12s is also cut, and the pixel that cannot supply the data signal in the cut active matrix substrate. May occur.
  • a first active matrix substrate is generated so that a pixel to which no data signal is supplied does not occur in a cut active matrix substrate.
  • FIG. 34A is a schematic view illustrating a part of the first active matrix substrate according to this application example.
  • the terminal groups 12s_2 and 12s_5 including are formed.
  • terminal portions 12s are connected to, for example, 360 source lines 15S.
  • the terminal groups 12s_2 and 12s_5 include 14 terminal portions 12s.
  • the active matrix substrate 920a is provided with one or a plurality of gate drivers 11 for each divided gate line 13G.
  • Gate driver groups 11a and 11b are connected to the gate line 13G intersecting the source line 15S connected to the terminal portion 12s_1, the terminal group 12s_2, and the terminal portion 12s_3.
  • the gate driver group 11c is connected to the gate line 13G that intersects the source line 15S connected to the terminal portion 12s_4.
  • Gate driver groups 11d and 11e are connected to the gate line 13G intersecting the source line 15S connected to the terminal group 12s_5 and the terminal portion 12s_6.
  • a gate driver group 11f is connected to the gate line 13G that intersects the source line 15S connected to the terminal portion 12s_7.
  • the active matrix substrate 920a When an active matrix substrate for display having a first number of pixels (for example, 3840 ⁇ 1080) is generated from the active matrix substrate 920a, the active matrix substrate 920a is cut at the position of the pixel region between H13 and H10 in FIG. 34A. To do. Thereby, the pixel region between H13 and H10, that is, the pixel region driven by the gate driver group 11f is cut, and driven by the 32 terminal portions 12s (12s_1 to 12s_6) and the gate driver groups 11a to 11e. An active matrix substrate is generated.
  • a first number of pixels for example, 3840 ⁇ 1080
  • the gate lines 13G is formed.
  • a second active matrix substrate shorter than the maximum length of the display area in the extending direction of the gate line 13G is generated.
  • a predetermined shape is obtained as in the first manufacturing method described above.
  • the second active matrix substrate may be generated by cutting so that
  • the case where the number of source lines 15S connected to one terminal portion 12s is the same has been described. Since the same source driver can be used for each terminal portion 12 s because the number of outputs of one terminal portion 12 s is the same, manufacturing costs can be reduced, design efficiency can be improved, and display can be made uniform. Can do. However, the number of terminals of the terminal portion 12s_4 and the terminal portion 12s_7 can be reduced in order to minimize the pixel area that is unnecessary due to cutting. In this case, source drivers having different numbers of outputs may be prepared for the terminal portions 12s_4 and 12s_7 and the other terminal portions.
  • one side parallel to the extending direction (X-axis direction) of the gate line 13G is formed in an uneven shape.
  • two sides parallel to the extending direction (Y-axis direction) of the source line 15S may be formed in an uneven shape.
  • portions where two sides parallel to the Y axis of the active matrix substrate 121a are formed inwardly are referred to as non-display regions 310A and 310B.
  • gate lines 13G having a length substantially the same as the width in the X-axis direction of the non-display areas 310A and 310B are formed in the columns S1 and S4 where the non-display areas 310A and 310B are located. Yes.
  • gate lines 13G having a length substantially the same as the width of each column are formed in the columns S2 and S3 obtained by dividing the region between the columns S1 and S4. That is, the length of each gate line 13 is shorter than the maximum length lmax of the width in the X-axis direction in the active matrix substrate 121a.
  • a gate driver 11 is formed in the column S3 between the gate lines 13G in the columns S3 and S4. Accordingly, in this example, the gate driver 11 is not formed in the regions S31b and S32b of the column S1 where the non-display regions 310A and 310B are formed and the regions S31a and S32a of the column S4.
  • one non-display area 300 is formed in the display area 200.
  • a plurality of non-display areas 300a and 300b may be formed.
  • gate lines having substantially the same length as the width in the X-axis direction of the non-display areas 300a and 300b. 13G is formed. Gate lines 13G having substantially the same length are formed in the columns S1, S3, and S5 in which the non-display areas 300a and 300b are not formed. Each gate line 13G is long enough to form at least one gate driver 11.
  • the source lines 15S are formed so as to intersect with the gate lines 13G in each column.
  • the terminal portion 12s for supplying the data signal from the source driver 3 to each source line 15S is arranged in a frame region where the terminal portion 12g is formed.
  • the source lines 15S of the regions S31a and S31b on the frame region 301 side in the columns S2 and S4 are routed to one of the source regions 15S of the columns S1 and S3 to the frame region 301, and the regions S31a, S31, It is formed by being folded back to 31b.
  • the gate driver 11 in the regions S31a and 31b is routed to the frame region 301 by the wiring 15L1 connecting the gate drivers 11 in the columns S3 and S1 and folded back to the regions S31a and 31b.
  • the gate drivers 11 in the columns S3 and S1 are connected.
  • a gate driver 11 is formed in the column S1 between the gate lines 13G in the columns S1 and S2.
  • a gate driver 11 is formed in the column S5 between the gate lines 13G in the columns S4 and S5. Accordingly, in this example, the gate driver 11 is not formed in the regions S31b and S32b of the column S2 where the non-display regions 300a and 300b are formed and the regions S31a and S32a of the column S4.
  • the source lines 15S in the regions S31a and S32a sandwiching the non-display region 300a are connected to the bypass wirings 15SL and 13b (in the pixel region of the column S3). (See FIGS. 15 and 16). Further, the source lines 15S in the regions S31b and 32b sandwiching the non-display region 300b may be connected via detour wirings 15SL and 13b (see FIGS. 15 and 16) formed in the pixel region of the column S1.
  • the gate driver 11 ′ in the seventh embodiment may be used instead of the gate driver 11.
  • the gate driver 11 ′ By using the gate driver 11 ′, the gate line 13 ⁇ / b> G group in the display region 200 can be driven for each row.
  • an arbitrary gate line when displaying a still image, an example in which an arbitrary gate line is driven only in the first frame and driving of the arbitrary gate line is stopped in the second to 60th frames will be described. However, it may be as follows. For example, an arbitrary gate line may be driven from the first frame to the second frame, and driving of the arbitrary gate line may be stopped during the third to 60th frames. In short, it may be configured to stop driving of an arbitrary gate line in at least some frames according to the driving frequency.
  • the semiconductor layer 14 of the switching element constituting the gate drivers 11 and 11 ′ is made of an oxide semiconductor.
  • it may be made of polysilicon, amorphous silicon, or the like.
  • the gate line 13G, the source line 15S, the gate driver 11, and the terminal portion 12g to which a control signal for the gate driver 11 is input on the substrate 20 of the active matrix substrate 20a.
  • the source driver 3 and the display control circuit 4 may be formed in addition to these.
  • the display panel 2 is a liquid crystal panel.
  • the display panel 2 is a display panel that drives an active matrix substrate using organic EL (Electro-Luminescence) or the like. May be.
  • At least a part of the gate lines 13G is shorter than the maximum length of the display area in the extending direction of the gate lines 13G.
  • the example of removing a part of the active matrix substrate has been described. However, when an active matrix substrate used for a substantially rectangular display is generated, a step of removing a part of the active matrix substrate is not performed. . That is, for example, an active matrix substrate (721a and 722a in FIG. 31B) obtained by cutting the first active matrix substrate 720a illustrated in FIG. 31A with reference to the position indicated by the cutting line H may be used for the display. Alternatively, an active matrix substrate obtained by cutting the first active matrix substrate 720a shown in FIG.
  • an active matrix substrate (821a to 824a in FIG. 33B) obtained by cutting the first active matrix substrate 820a shown in FIG. 33A with reference to the positions indicated by the lines H1 and H2 may be used for the display.
  • a matrix substrate (921a and 922a in FIG. 34B) may be used for the display.
  • the present invention can be used for a display including a display panel using liquid crystal, organic EL, or the like.

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Abstract

アクティブマトリクス基板の狭額縁化を図り、アクティブマトリクス基板のデザイン等の設計の自由度を向上させる技術を提供することを課題とする。アクティブマトリクス基板は、ゲート線群と、ゲート線群と交差するように配列されたソース線群とが形成されている。ゲート線群のうち、少なくとも一部のゲート線群は、アクティブマトリクス基板における、ゲート線の延伸方向の幅の最大長より短い長さに形成されている。また、アクティブマトリクス基板には、ゲート線とソース線とに接続された画素電極が形成され、表示領域内に設けられ、供給される制御信号に応じてゲート線を選択又は非選択の状態に切り替えるゲート線駆動部（１１）が形成されている。表示領域の額縁領域の１辺には、ソースドライバからのデータ信号を出力する第１端子部（１２ｓ）と、表示制御回路からの制御信号を出力する第２端子部（１２ｇ）とが設けられている。

Description

アクティブマトリクス基板、アクティブマトリクス基板の製造方法、及び表示パネル
　本発明は、アクティブマトリクス基板、アクティブマトリクス基板の製造方法、及び表示パネルに関する。
　従来より、アクティブマトリクス基板の隣接する２つの辺にゲートドライバとソースドライバとが形成された表示パネルが知られている。特開２０１２－１０３３３５号公報には、矩形のコーナー部がカットされた異形６角形の表示領域を有する表示装置が開示されている。この表示装置のＴＦＴ基板において隣接する２つの辺の額縁領域に、ゲートドライバとソースドライバとが配置されている。ＴＦＴ基板において、ゲートドライバが配置された１辺の側から横方向に複数の走査線が延在し、ソースドライバが配置された１辺の側から縦方向に複数の映像信号線が延在している。各走査線は、ＴＦＴ基板の額縁領域に沿うように形成された配線を介してゲートドライバと接続されている。
　特開２０１２－１０３３３５号公報のように、ＴＦＴ基板の外形に応じた長さの走査線を形成することで、従来の矩形状のディスプレイとは異なる形状のディスプレイを設計することができる。しかしながら、特開２０１２－１０３３３５号公報のように、ＴＦＴ基板において、ソースドライバが配置される辺とは異なる辺の額縁領域にゲートドライバを配置すると、走査線とゲートドライバとを接続する配線等をＴＦＴ基板の額縁領域に沿って引き回すことになるため、狭額縁化を図ることが困難となり、ディスプレイの外形のデザインも制約を受ける。
　本発明は、アクティブマトリクス基板の狭額縁化を図り、アクティブマトリクス基板のデザイン等の設計の自由度を向上させる技術を提供することを目的とする。
　第１の発明に係るアクティブマトリクス基板は、複数のゲート線を含むゲート線群と、複数のソース線を含むソース線群とが行列状に配置され、前記ゲート線と前記ソース線とに接続された画素電極が配置された表示領域を有し、前記表示領域の外側にある額縁領域の一辺に設けられ、前記ソース線群にデータ信号を供給する第１端子部と、前記第１端子部と同じ辺に設けられ、制御信号を供給する第２端子部と、前記ゲート線毎に前記表示領域内に形成され、前記制御信号に応じて、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部と、を備え、前記ゲート線群のうち、少なくとも一部のゲート線群は、前記表示領域において前記ゲート線が延伸する第１方向の幅の最大長より短い。つまり、第１の発明に係るアクティブマトリクス基板は、少なくとも一部のゲート線群が、表示領域の第１方向の幅より短く構成されていればよく、例えば、矩形以外の表示領域を有するものや、矩形の表示領域であってゲート線が分断されているもの等が含まれる。
　第２の発明は、第１の発明において、前記表示領域内に非表示領域を有し、前記ソース線群のうち一部のソース線は、前記非表示領域が配置されている列の前記第１端子部側の第１表示領域において前記第１端子部から延伸し、その延伸する第２方向の端部は、前記第１表示領域における前記非表示領域側の端部近傍に位置し、他の列に配置されているソース線群の一部は、前記第１端子部から延伸し、前記非表示領域に対して前記第１表示領域とは反対側の第２表示領域まで延設されている。
　第３の発明は、第１の発明において、前記表示領域内に非表示領域を有し、前記非表示領域が配置されている列の表示領域のうち、前記非表示領域に対し前記第１端子部側の第１表示領域に配置されている前記ソース線は、前記第１端子部から延伸し、その延伸する第２方向の端部が、前記第１表示領域における前記非表示領域側の端部近傍に位置し、前記非表示領域に対し前記第１表示領域とは反対側の第２表示領域に配置されている前記ソース線は、前記第２表示領域における前記非表示領域側の端部近傍から延伸し、前記第２方向の端部が、前記非表示領域に対し前記第１端子部とは反対側の前記第２表示領域の端部近傍に位置し、前記第１表示領域に配置されている前記ソース線と、前記第２表示領域に配置されている前記ソース線とは、前記非表示領域の外周に沿うように前記第１表示領域から前記第２表示領域まで形成された迂回配線によって接続されている。
　第４の発明は、第２発明において、前記ソース線と略平行となるように前記第２端子部から延伸し、前記ゲート線駆動部と接続された配線群を備え、同じ行の前記画素電極と接続された前記ゲート線の少なくとも一部は、不連続な部分ゲート線で構成され、前記部分ゲート線は、互いに異なる前記ゲート線駆動部が接続されており、前記配線群のうち一部の配線は、前記第１表示領域において前記第２端子部から延伸し、その延伸方向の端部は、前記第１表示領域における前記非表示領域側の端部近傍に位置し、他の列に配置されている配線群のうちの一部は、前記第２端子部から延伸し、前記第２表示領域まで延設されている。
　第５の発明は、第３の発明において、前記迂回配線は、前記ゲート線駆動部が形成されていない画素領域に形成されている。
　第６の発明は、第１から第５のいずれかの発明において、前記表示領域の外周部の少なくとも一部に配置された前記ゲート線駆動部は、他のゲート線駆動部の駆動周波数より高い駆動周波数で前記選択信号を出力する。
　第７の発明は、第２から第５のいずれかの発明において、前記表示領域を前記第１方向又は前記第２方向に沿って分割してなる複数の分割領域において、前記分割領域ごとに前記ゲート線群が形成され、前記複数の分割領域のうちの一部の分割領域に配置されている前記ゲート線駆動部は、前記制御信号に応じて第１の駆動周波数で前記選択信号を出力し、他の分割領域に配置されている前記ゲート線駆動部は、前記制御信号に応じて前記第１の駆動周波数より低い第２の駆動周波数で前記選択信号を出力し、前記一部の分割領域における前記ソース線には、前記第１の駆動周波数で前記データ信号が供給され、前記他の分割領域における前記ソース線には、前記第２の駆動周波数で前記データ信号が供給される。
　第８の発明は、第７の発明において、前記一部の分割領域における前記ゲート線群と、前記他の分割領域における前記ゲート線群との境界が非直線状となるように、前記他の分割領域における前記ゲート線群が、前記一部の分割領域まで形成されている。
　第９の発明は、第１から第８のいずれかの発明において、前記ゲート線駆動部は、前記制御信号に応じて、少なくとも一部のフレームにおいて前記ゲート線を非選択の状態にする前記選択信号を出力する。
　第１０の発明は、第１の発明において、前記ソース線群のうち、少なくとも一部のソース線群は、他のソース線群よりも短く、前記一部のゲート線群は、前記他のソース線群が配置された領域において、前記一部のソース線群が配置された列と交差しない行に配置されており、前記第１端子部は、前記一部のゲート線群が選択状態に切り替えられる期間において、前記一部のソース線群に対し、振幅が最小となるデータ信号を供給する。
　第１１の発明は、第１の発明において、前記ゲート線ごとに複数の前記ゲート線駆動部が設けられ、前記表示領域において、前記複数のゲート線駆動部の間に非表示領域を有し、前記額縁領域において、前記第１端子部が設けられた辺に対向する一辺に設けられ、前記データ信号が供給される第３端子部をさらに備え、前記ソース線群のうち前記非表示領域において分断された前記ソース線は、前記第１端子部と反対側から前記第３端子部を介して前記データ信号が供給される。
　第１２の発明は、第１１の発明において、前記表示領域において前記非表示領域を複数有し、前記非表示領域の各々は、当該非表示領域において交差する前記ゲート線と前記ソース線とが互いに異なる。
　第１３の発明に係るアクティブマトリクス基板の製造方法は、略同じ長さを有し、一定間隔に配置された複数のゲート線を生成する工程と、略同じ長さを有し、前記ゲート線と交差するように一定間隔に配置された複数のソース線を生成する工程と、前記ゲート線と前記ソース線とが配置された表示領域に設けられ、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部を生成する工程と、を含む第１のアクティブマトリクス基板を形成する形成工程と、前記第１のアクティブマトリクス基板における前記複数のゲート線のうち、少なくとも一部のゲート線が、前記ゲート線が延伸する方向における前記表示領域の幅の最大長より短くなるように、前記第１のアクティブマトリクス基板の一部を除去して第２のアクティブマトリクス基板を生成する除去工程と、を含む。
　第１４の発明は、第１３の発明において、前記ゲート線駆動部を生成する工程は、前記ゲート線ごとに設けられ、前記ゲート線に前記選択信号を出力する第１のゲート線駆動回路を生成する工程と、前記ゲート線群のうち、互いに隣接する一部のゲート線ごとに設けられ、前記ゲート線に前記選択信号を出力する第２のゲート線駆動回路を生成する工程とを含み、前記第１のアクティブマトリクス基板において前記第２のゲート線駆動回路が形成されている部分と、前記第２のゲート線駆動回路が形成されていない部分との間を前記ゲート線に沿って切断する切断工程をさらに含み、前記除去工程は、前記切断工程の後に行う。
　第１５の発明は、第１４の発明において、前記ゲート線駆動部を生成する工程は、前記第１のゲート線駆動回路及び前記第２の駆動回路の組を複数生成する工程を含み、前記複数の組の間を前記ソース線に沿って切断する工程をさらに含み、前記除去工程は、前記切断工程及び前記切断する工程の後に行う。
　第１６の発明は、第１３の発明において、前記ゲート線駆動部を生成する工程は、前記ゲート線ごとに複数の前記ゲート線駆動部を生成し、前記複数のゲート線駆動部の間を前記ソース線に沿って切断する切断工程をさらに含み、前記除去工程は、前記切断工程の後に行う。
　第１７の発明に係るアクティブマトリクス基板の製造方法は、領域ごとに、略同じ長さを有し、一定間隔に配置された複数のゲート線を生成する工程と、前記領域ごとに、略同じ長さを有し、前記ゲート線と交差するように一定間隔に配置された複数のソース線を生成する工程と、前記領域ごとに、当該領域における前記ソース線にデータ信号を供給する端子部を生成する工程と、前記領域において前記ゲート線と前記ソース線とが配置された表示領域に設けられ、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部を生成する工程と、を含む第１のアクティブマトリクス基板を形成する形成工程と、前記形成工程により形成された第１のアクティブマトリクス基板においていずれかの前記領域と前記領域の間を前記ソース線に沿って切断する切断工程と、前記切断工程による切断によって得られるアクティブマトリクス基板において、少なくとも一部のゲート線が、前記ゲート線が延伸する方向における前記表示領域の幅の最大長より短くなるように、前記アクティブマトリクス基板の一部を除去して第２のアクティブマトリクス基板を生成する除去工程と、を含む。
　第１８の発明に係る表示パネルは、第１から第１２のいずれかの発明に係るアクティブマトリクス基板と、カラーフィルタと共通電極とを備える対向基板と、前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、を備える。
　本発明の構成によれば、アクティブマトリクス基板の狭額縁化を図り、アクティブマトリクス基板のデザイン等の設計の自由度を向上させることができる。
図１は、第１実施形態に係る液晶表示装置の概略構成を示した図である。 図２は、第１実施形態に係るアクティブマトリクス基板の概略構成図である。 図３は、第１実施形態に係るアクティブマトリクス基板の概略構成図である。 図４は、第１実施形態におけるゲートドライバの等価回路の一例を示す図である。 図５Ａは、第１実施形態におけるゲートドライバの配置例を示す図である。 図５Ｂは、第１実施形態におけるゲートドライバの配置例を示す図である。 図５Ｃは、第１実施形態におけるゲートドライバの配置例を示す図である。 図６は、図５Ｂに示したＴＦＴ－Ａが形成されている画素領域を拡大した平面図である。 図７Ａは、図６におけるＴＦＴ－ＰＩＸの部分をＩ－Ｉ線で切断した断面図である。 図７Ｂは、図６におけるコンタクト部ＣＨ１をＩＩ－ＩＩ線で切断した断面図である。 図７Ｃは、図６におけるＴＦＴ－Ａの部分をＩＩＩ－ＩＩＩ線で切断した断面図である。 図７Ｄは、図６におけるコンタクト部ＣＨ２をＩＶ‐ＩＶ線で切断した断面図である。 図８Ａは、図５Ｂに示した画素領域２０４Ｒを拡大した平面図である。 図８Ｂは、図５Ｂに示した画素領域２０５Ｒを拡大した平面図である。 図８Ｃは、図５Ａに示した画素領域２０３Ｇを拡大した平面図である。 図８Ｄは、図５Ｃに示した画素領域２０５Ｂを拡大した平面図である。 図８Ｅは、図５Ｂに示した画素領域２０３Ｂを拡大した平面図である。 図８Ｆは、図５Ａに示した画素領域２０１Ｒ及び２０１Ｇを拡大した平面図である。 図９は、図４に示すゲートドライバがゲート線を走査する際のタイミングチャートである。 図１０は、第２実施形態におけるアクティブマトリクス基板の概略構成図である。 図１１は、図１０に示すアクティブマトリクス基板の駆動タイミングを示す図である。 図１２Ａは、第３実施形態におけるアクティブマトリクス基板の概略構成図である。 図１２Ｂは、第３実施形態における表示パネルにおける非表示領域部分の断面の一例を示す模式図である。 図１２Ｃは、第３実施形態における表示パネルにおける非表示領域部分の断面の一例を示す模式図である。 図１３は、図１２Ａに示すアクティブマトリクス基板の駆動タイミングを示す図である。 図１４は、第４実施形態におけるアクティブマトリクス基板の概略構成図である。 図１５は、図１４に示すアクティブマトリクス基板の一部を拡大した模式図である。 図１６は、図１５に示す画素領域の一部を拡大した模式図である。 図１７は、第５実施形態におけるアクティブマトリクス基板の概略構成図である。 図１８は、第６実施形態におけるアクティブマトリクス基板の概略構成図である。 図１９は、第７実施形態におけるアクティブマトリクス基板の概略構成図である。 図２０は、第７実施形態におけるゲートドライバの等価回路の一例を示す図である。 図２１Ａは、図２０に示すゲートドライバがゲート線を走査する際のタイミングチャートである。 図２１Ｂは、図２０に示すゲートドライバがゲート線を走査する際のタイミングチャートである。 図２２Ａは、図２０に示すゲートドライバの配置例を示す図である。 図２２Ｂは、図２０に示すゲートドライバの配置例を示す図である。 図２３Ａは、図１９に示すアクティブマトリクス基板に表示する動画データの一例を示す図である。 図２３Ｂは、図１９に示すアクティブマトリクス基板に動画を表示する際の駆動タイミングを示す図である。 図２４Ａは、図１９に示すアクティブマトリクス基板に表示する静止画データの一例を示す図である。 図２４Ｂは、図１９に示すアクティブマトリクス基板に静止画を表示する際の１フレーム目の駆動タイミングを示す図である。 図２４Ｃは、図１９に示すアクティブマトリクス基板に静止画を表示する際の２～６０フレーム目の駆動タイミングを示す図である。 図２５は、図１９に示すアクティブマトリクス基板において動画を表示させる一部の表示領域を示す図である。 図２６は、図２５に示すアクティブマトリクス基板に表示するデータの一例を示す図である。 図２７Ａは、図２５に示すアクティブマトリクス基板における領域Ｐの２～６０フレームの駆動タイミングを示す図である。 図２７Ｂは、図２５に示すアクティブマトリクス基板における領域Ｐ以外の領域の２～６０フレームの駆動タイミングを示す図である。 図２８Ａは、第８実施形態におけるアクティブマトリクス基板の概略構成図である。 図２８Ｂは、図２８Ａに示されるアクティブマトリクス基板の一部を拡大した模式図である。 図２９は、第８実施形態の応用例に係るアクティブマトリクス基板の概略構成図である。 図３０Ａは、第９実施形態における第２の製造方法を説明する図である。 図３０Ｂは、第９実施形態における第２の製造方法を説明する図である。 図３０Ｃは、第９実施形態における第２の製造方法を説明する図である。 図３０Ｄは、第９実施形態における第２の製造方法を説明する図である。 図３１Ａは、第９実施形態における応用例１の第１のアクティブマトリクス基板の概略構成図である。 図３１Ｂは、図３１Ａに示される第１のアクティブマトリクス基板を切断した図である。 図３１Ｃは、図３１Ｂに示される、切断された第１のアクティブマトリクス基板の一方から生成された第２のアクティブマトリクス基板の概略構成図である。 図３１Ｄは、図３１Ｂに示される、切断された第１のアクティブマトリクス基板の他方から生成された第２のアクティブマトリクス基板の概略構成図である。 図３１Ｅは、図３１Ａに示される、第１のアクティブマトリクス基板をディスプレイに用いる場合の概略構成図である。 図３２は、第９実施形態の応用例２に係る第１のアクティブマトリクス基板の概略構成図である。 図３３Ａは、第９実施形態の応用例３に係る第１のアクティブマトリクス基板の概略構成図である。 図３３Ｂは、図３３Ａに示される第１のアクティブマトリクス基板を切断した図である。 図３４Ａは、第９実施形態の応用例１に係る第１のアクティブマトリクス基板の概略構成図である。 図３４Ｂは、図３４に示される第１のアクティブマトリクス基板を切断した図である。 図３５Ａは、変形例１におけるアクティブマトリクス基板の概略構成図である。 図３５Ｂは、変形例１におけるソース線の他の配線例を示す図である。 図３６Ａは、変形例２におけるアクティブマトリクス基板の概略構成図である。 図３６Ｂは、変形例２におけるソース線の他の配線例を示す図である。
　本発明の一実施形態に係るアクティブマトリクス基板は、複数のゲート線を含むゲート線群と、複数のソース線を含むソース線群とが行列状に配置され、前記ゲート線と前記ソース線とに接続された画素電極が配置された表示領域を有し、前記表示領域の外側にある額縁領域の一辺に設けられ、前記ソース線群にデータ信号を供給する第１端子部と、前記第１端子部と同じ辺に設けられ、制御信号を供給する第２端子部と、前記ゲート線毎に前記表示領域内に形成され、前記制御信号に応じて、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部と、を備え、前記ゲート線群のうち、少なくとも一部のゲート線群は、前記表示領域において前記ゲート線が延伸する第１方向の幅の最大長より短い（第１の構成）。
　第１の構成によれば、アクティブマトリクス基板には、アクティブマトリクス基板の第１方向の幅の最大長より短い長さのゲート線を含むゲート線群と、ゲート線と交差するソース線群が形成されている。つまり、アクティブマトリクス基板には、例えば、矩形以外の表示領域を有するものや、矩形の表示領域であってゲート線が分断されているもの等が含まれる。各ゲート線は、表示領域内に形成されているゲート線駆動部により、額縁領域の１辺に設けられた第２端子部から供給される制御信号に応じて順次選択され、各ソース線には、第２端子部と同じ辺に設けられた第１端子部からデータ信号が供給される。従って、アクティブマトリクス基板の第１方向の幅の最大長より短いゲート線が形成されている部分があっても、ゲート線駆動部とゲート線とを接続するための配線等を額縁領域に沿って形成する必要がない。また、額縁領域の１辺からデータ信号と制御信号がソース線とゲート線駆動部にそれぞれ供給されるため、他の辺について狭額縁化を図ることができる。その結果、アクティブマトリクス基板のデザイン等の設計の自由度を向上させることができる。
　第２の構成は、第１の構成において、前記表示領域内に非表示領域を有し、前記ソース線群のうち一部のソース線は、前記非表示領域が配置されている列の前記第１端子部側の第１表示領域において前記第１端子部から延伸し、その延伸する第２方向の端部は、前記第１表示領域における前記非表示領域側の端部近傍に位置し、他の列に配置されているソース線群の一部は、前記第１端子部から延伸し、前記非表示領域に対して前記第１表示領域とは反対側の第２表示領域まで延設されている、こととしてもよい。
　第２の構成によれば、非表示領域が形成されている列の第１表示領域のソース線は、第１端子部から第１表示領域の非表示領域側の端部まで形成され、第２表示領域には、他の列のソース線が延設されることによりソース線が形成される。そのため、非表示領域が形成されている列の表示領域に対してもデータ信号を供給することができる。
　第３の構成は、第１の構成において、前記表示領域内に非表示領域を有し、前記非表示領域が配置されている列の表示領域のうち、前記非表示領域に対し前記第１端子部側の第１表示領域に配置されている前記ソース線は、前記第１端子部から延伸し、その延伸する第２方向の端部が、前記第１表示領域における前記非表示領域側の端部近傍に位置し、前記非表示領域に対し前記第１表示領域とは反対側の第２表示領域に配置されている前記ソース線は、前記第２表示領域における前記非表示領域側の端部近傍から延伸し、前記第２方向の端部が、前記非表示領域に対し前記第１端子部とは反対側の前記第２表示領域の端部近傍に位置し、前記第１表示領域に配置されている前記ソース線と、前記第２表示領域に配置されている前記ソース線とは、前記非表示領域の外周に沿うように前記第１表示領域から前記第２表示領域まで形成された迂回配線によって接続されている、こととしてもよい。
　第３の構成によれば、非表示領域が形成された列の第１表示領域と第２表示領域には、迂回配線を介して接続されたソース線が形成される。そのため、非表示領域が形成された列の表示領域に対してもデータ信号を供給することができる。
　第４の構成は、第２の構成において、前記ソース線と略平行となるように前記第２端子部から延伸し、前記ゲート線駆動部と接続された配線群を備え、同じ行の前記画素電極と接続された前記ゲート線の少なくとも一部は、不連続な部分ゲート線で構成され、前記部分ゲート線は、互いに異なる前記ゲート線駆動部が接続されており、前記配線群のうち一部の配線は、前記第１表示領域において前記第２端子部から延伸し、その延伸方向の端部は、前記第１表示領域における前記非表示領域側の端部近傍に位置し、他の列に配置されている配線群のうちの一部は、前記第２端子部から延伸し、前記第２表示領域まで延設されている、こととしてもよい。
　第４の構成によれば、同じ行のゲート線の少なくとも一部は、不連続な部分ゲート線で構成され、各部分ゲート配線は異なるゲート線駆動部と接続される。また、非表示領域が形成されている列の第１表示領域の配線は、第２端子部から第１表示領域の非表示領域側の端部まで形成され、第２表示領域には、他の列の配線が延設される。そのため、第１表示領域に配置される部分ゲート線と接続されるゲート線駆動部には、第１表示領域において第２端子部から延伸された配線により制御信号を供給することができる。また、第２表示領域に配置される部分ゲート線と接続されるゲート線駆動部は、非表示領域が形成されていない他の列の配線によって制御信号を供給することができる。
　第５の構成は、第３の構成において、前記迂回配線は、前記ゲート線駆動部が形成されていない画素領域に形成されている、こととしてもよい。
　第５の構成によれば、ゲート線駆動部が形成されていない画素領域に迂回配線が形成される。そのため、ゲート線駆動部が形成された画素領域と迂回配線が形成された画素領域の開口率の差を小さくすることができ、輝度むらを軽減することができる。
　第６の構成は、第１から第５のいずれかの構成において、前記表示領域の外周部の少なくとも一部に配置された前記ゲート線駆動部は、他のゲート線駆動部の駆動周波数より高い駆動周波数で前記選択信号を出力する、こととしてもよい。
　第６の構成によれば、表示領域の外周部の少なくとも一部に配置されたゲート線駆動部は、他のゲート線駆動部の駆動周波数より高い駆動周波数で選択信号を出力する。そのため、液晶層を封止するシール材の不純物が表示領域の外周付近に混入されている場合であっても、シール材の不純物の影響による表示むらを軽減することができる。
　第７の構成は、第２から第５のいずれかの構成において、前記表示領域を前記第１方向又は前記第２方向に沿って分割してなる複数の分割領域において、前記分割領域ごとに前記ゲート線群が形成され、前記複数の分割領域のうちの一部の分割領域に配置されている前記ゲート線駆動部は、前記制御信号に応じて第１の駆動周波数で前記選択信号を出力し、他の分割領域に配置されている前記ゲート線駆動部は、前記制御信号に応じて前記第１の駆動周波数より低い第２の駆動周波数で前記選択信号を出力し、前記一部の分割領域における前記ソース線には、前記第１の駆動周波数で前記データ信号が供給され、前記他の分割領域における前記ソース線には、前記第２の駆動周波数で前記データ信号が供給される、こととしてもよい。
　第７の構成によれば、分割領域ごとに、分割領域におけるソース線に対して第１の駆動周波数又は第２の駆動周波数でデータ信号が供給される。また、分割領域ごとに設けられたゲート線駆動部は、第１の駆動周波数又は第２の駆動周波数で選択信号を出力する。そのため、例えば、分割領域に動画を表示させる場合には第１の駆動周波数でその分割領域にデータを書き込み、静止画を表示させる場合には第２の駆動周波数でその分割領域にデータを書き込むことが可能となり、静止画表示領域におけるデータの書き込みを動画表示領域と同様の駆動周波数で行う場合と比べて消費電力を軽減させることができる。
　第８の構成は、第７の構成において、前記一部の分割領域における前記ゲート線群と、前記他の分割領域における前記ゲート線群との境界が非直線状となるように、前記他の分割領域における前記ゲート線群が、前記一部の分割領域まで形成されている、こととしてもよい。
　第８の構成によれば、第１の駆動周波数でゲート線駆動部が動作する分割領域と、第２の駆動周波数でゲート線駆動部が動作する分割領域とにおけるゲート線群の境界が非直線状となるようにゲート線群が形成される。そのため、駆動周波数が異なる領域の境界を視認されにくくすることができる。
　第９の構成は、第１から第８のいずれかの構成において、前記ゲート線駆動部は、前記制御信号に応じて、少なくとも一部のフレームにおいて前記ゲート線を非選択の状態にする前記選択信号を出力する、こととしてもよい。
　第９の構成によれば、少なくとも一部のフレームにおいて、ゲート線を非選択状態にすることができる。そのため、例えば、静止画を表示する場合、一部のフレームの間はゲート線を選択状態に切り替え、他のフレームの間はゲート線を非選択の状態に切り替えることにより、ゲート線を選択する状態に切り替える際の消費電力を軽減することができる。
　第１０の構成は、第１の構成において、前記ソース線群のうち、少なくとも一部のソース線群は、他のソース線群よりも短く、前記一部のゲート線群は、前記他のソース線群が配置された領域において、前記一部のソース線群が配置された列と交差しない行に配置されており、前記第１端子部は、前記一部のゲート線群が選択状態に切り替えられる期間において、前記一部のソース線群に対し、振幅が最小となるデータ信号を供給する、こととしてもよい。
　第１０の構成によれば、ソース線群のうち、少なくとも一部のソース線群は他のソース線群よりも短く、一部のゲート線群は、一部のソース線群が配置される列と交差しない行に配置される。つまり、他のソース線群が配置される領域におけるゲート線は、一部のソース線群が配置される領域よりも多いため、一部のソース線群が配置される領域は、他のソース線群が配置される領域よりもゲート線が選択状態に切り替えられる期間が短くなる。一部のゲート線群が選択状態に切り替えられる期間において、一部のソース線群に対して振幅が最小となるデータ信号が供給されるため、一部のソース線群が配置される領域の消費電力を軽減することができる。
　第１１の構成は、第１の構成において、前記ゲート線ごとに複数の前記ゲート線駆動部が設けられ、前記表示領域において、前記複数のゲート線駆動部の間に非表示領域を有し、前記額縁領域において、前記第１端子部が設けられた辺に対向する一辺に設けられ、前記データ信号が供給される第３端子部をさらに備え、前記ソース線群のうち前記非表示領域において分断された前記ソース線は、前記第１端子部と反対側から前記第３端子部を介して前記データ信号が供給される、こととしてもよい。
　第１１の構成によれば、アクティブマトリクス基板は、ゲート線ごとに複数のゲート線駆動部を有し、当該複数のゲート線駆動部の間に非表示領域を有する。また、額縁領域において第１端子部が設けられた辺に対向する一辺に第３端子部を備える。非表示領域によって分断されたソース線は、第３端子部を介して第１端子部と反対側からデータ信号が供給される。非表示領域が形成されることによりソース線が分断されても、分断されたソース線に対しては第３端子部を介してデータ信号を供給することができる。また、非表示領域に他の列のソース線を引き回したり、非表示領域において分断されたソース線を接続する迂回配線を設ける必要がないため、ソース線の寄生容量を低減することができる。また、ゲート線ごとの複数のゲート線駆動部の間に非表示領域が設けられるため、非表示領域において分断されたゲート線は、複数のゲート線駆動部のいずれかによって選択状態又は非選択状態に切り替えることができる。従って、非表示領域においてゲート線及びソース線が分断されても適切に画像を表示することができる。
　第１２の構成は、第１１の構成において、前記表示領域において前記非表示領域を複数有し、前記非表示領域の各々は、当該非表示領域において交差する前記ゲート線と前記ソース線とが互いに異なる、こととしてもよい。
　第１２の構成によれば、アクティブマトリクス基板において、表示領域内に複数の非表示領域を有し、各々の非表示領域において交差するゲート線とソース線とが互いに異なる。従って、各々の非表示領域において分断されたゲート線は、当該ゲート線に対して設けられた複数のゲート線駆動回路のいずれかによって選択状態又は非選択状態に切り替えられ、各々の非表示領域において分断されたソース線は、第１端子部又は第３端子部からデータ信号が供給されるので、非表示領域近傍の表示領域にも確実に画像を表示することができる。
　本発明の一実施形態に係るアクティブマトリクス基板の製造方法は、略同じ長さを有し、一定間隔に配置された複数のゲート線を生成する工程と、略同じ長さを有し、前記ゲート線と交差するように一定間隔に配置された複数のソース線を生成する工程と、前記ゲート線と前記ソース線とが配置された表示領域に設けられ、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部を生成する工程と、を含む第１のアクティブマトリクス基板を形成する形成工程と、前記第１のアクティブマトリクス基板における前記複数のゲート線のうち、少なくとも一部のゲート線が、前記ゲート線が延伸する方向における前記表示領域の幅の最大長より短くなるように、前記第１のアクティブマトリクス基板の一部を除去して第２のアクティブマトリクス基板を生成する除去工程と、を含む (第１３の構成)。なお、形成工程における工程の順序はこれに限定されず、順序不同でもよい。
　第１３の構成によれば、形成工程によって略矩形状の表示領域を有する第１のアクティブマトリクス基板が生成される。除去工程において、第１のアクティブマトリクス基板の一部を除去することにより、少なくとも一部のゲート線が、ゲート線が延伸する方向の表示領域の幅の最大長より短い第２のアクティブマトリクス基板が生成される。表示領域内にゲート線駆動部が設けられているため、ゲート線の長さが互いに異なっていても各ゲート線を選択又は非選択の状態に切り替えることができる。そのため、ゲート線駆動部とゲート線との間の配線の引き回しを考慮することなく、略矩形状の表示領域を有する第１のアクティブマトリクス基板からデザイン性の高い第２のアクティブマトリクス基板を容易に生成することができる。
　第１４の構成は、第１３の構成において、前記ゲート線駆動部を生成する工程は、前記ゲート線ごとに設けられ、前記ゲート線に前記選択信号を出力する第１のゲート線駆動回路を生成する工程と、前記ゲート線群のうち、互いに隣接する一部のゲート線ごとに設けられ、前記ゲート線に前記選択信号を出力する第２のゲート線駆動回路を生成する工程とを含み、前記第１のアクティブマトリクス基板において前記第２のゲート線駆動回路が形成されている部分と、前記第２のゲート線駆動回路が形成されていない部分との間を前記ゲート線に沿って切断する切断工程をさらに含み、前記除去工程は、前記切断工程の後に行う、こととしてもよい。
　第１４の構成によれば、ゲート線駆動部を生成する工程において、ゲート線ごとに設けられる第１のゲート線駆動回路が生成され、互いに隣接する一部のゲート線ごとに設けられる第２のゲート線駆動回路が生成される。切断工程により、第２のゲート線駆動回路が形成された部分と第２のゲート線駆動回路が形成されていない部分の間をゲート線に沿って切断した後、除去工程が行われる。従って、必要に応じて第１のアクティブマトリクス基板を切断工程によって切断することにより、第１のアクティブマトリクス基板よりも画素数が小さい第２のアクティブマトリクス基板を生成することができるので、ディスプレイのサイズ（画素数）ごとにアクティブマトリクス基板を製造する場合と比べ、製造ラインの効率化を図り、製造コストを低減することができる。また、第１のアクティブマトリクス基板を切断することで、表示装置に有用な複数の第２のアクティブマトリクス基板を得ることができる。
　第１５の構成は、第１４の構成において、前記ゲート線駆動部を生成する工程は、前記第１のゲート線駆動回路及び前記第２の駆動回路の組を複数生成する工程を含み、前記複数の組の間を前記ソース線に沿って切断する工程をさらに含み、前記除去工程は、前記切断工程及び前記切断する工程の後に行う、こととしてもよい。
　第１５の構成によれば、ゲート線駆動部を生成する工程において、第１のゲート線駆動回路及び第２のゲート線駆動回路の組が複数生成される。そして、第１のアクティブマトリクス基板において、複数の組の間をソース線に沿って切断し、当該切断及び前記切断工程の後に除去工程を行う。これにより、第１のアクティブマトリクス基板から少なくとも４つの第２のアクティブマトリクス基板を生成することができる。
　第１６の構成は、第１３の構成において、前記ゲート線駆動部を生成する工程は、前記ゲート線ごとに複数の前記ゲート線駆動部を生成し、前記複数のゲート線駆動部の間を前記ソース線に沿って切断する切断工程をさらに含み、前記除去工程は、前記切断工程の後に行う、こととしてもよい。
　第１６の構成によれば、ゲート線駆動部を生成する工程において、ゲート線ごとに複数のゲート線駆動部が生成され、切断工程により複数のゲート線駆動部の間をソース線に沿って切断した後、除去工程が行われる。従って、必要に応じて第１のアクティブマトリクス基板を切断工程によって切断することにより、第１のアクティブマトリクス基板よりも画素数が小さい第２のアクティブマトリクス基板を生成することができる。そのため、ディスプレイのサイズ（画素数）ごとにアクティブマトリクス基板を製造する場合と比べ、製造ラインの効率化を図り、製造コストを低減することができる。
　本発明の一実施形態に係るアクティブマトリクス基板の製造方法は、基板における領域ごとに、略同じ長さを有し、一定間隔に配置された複数のゲート線を生成する工程と、前記領域ごとに、略同じ長さを有し、前記ゲート線と交差するように一定間隔に配置された複数のソース線を生成する工程と、前記領域ごとに、当該領域における前記ソース線にデータ信号を供給する端子部を生成する工程と、前記領域において前記ゲート線と前記ソース線とが配置された表示領域に設けられ、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部を生成する工程と、を含む第１のアクティブマトリクス基板を形成する形成工程と、前記形成工程により形成された第１のアクティブマトリクス基板においていずれかの前記領域と前記領域の間を前記ソース線に沿って切断する切断工程と、前記切断工程による切断によって得られるアクティブマトリクス基板において、少なくとも一部のゲート線が、前記ゲート線が延伸する方向における前記表示領域の幅の最大長より短くなるように、前記アクティブマトリクス基板の一部を除去して第２のアクティブマトリクス基板を生成する除去工程と、を含む（第１７の構成）。
　第１７の構成によれば、形成工程によって、基板における領域ごとに、ゲート線及びソース線と、ソース線にデータ信号を供給する端子部と、ゲート線を駆動するゲート線駆動部とが形成された第１のアクティブマトリクス基板が生成される。また、切断工程により第１のアクティブマトリクス基板におけるいずれかの領域と領域の間を切断して得られたアクティブマトリクス基板の一部を、少なくとも一部のゲート線がゲート線の延伸方向における表示領域の幅の最大長より短くなるように除去工程によって除去する。第１のアクティブマトリクス基板のいずれかの領域と領域の間を切断することにより、切断後のアクティブマトリクス基板におけるゲート線は、当該ゲート線に設けられたゲート線駆動部によって選択又は非選択の状態に切り替えられ、切断後のアクティブマトリクス基板におけるソース線には、当該ソース線に対して設けられた端子部を介してデータ信号が供給される。従って、切断後のアクティブマトリクス基板における各画素に画像を表示させることができる。また、切断後のアクティブマトリクス基板の表示領域内に、ゲート線ごとにゲート線駆動部が設けられているため、ゲート線の長さが互いに異なっていても各ゲート線を選択又は非選択の状態に切り替えることができる。そのため、ゲート線駆動部とゲート線との間の配線の引き回しを考慮することなく、切断後のアクティブマトリクス基板からデザイン性の高い第２のアクティブマトリクス基板を容易に生成することができる。
　本発明の一実施形態に係る表示パネルは、第１から第１２のいずれかの構成のアクティブマトリクス基板と、カラーフィルタと共通電極とを備える対向基板と、前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、を備える（第１８の構成）。
　第１８の構成によれば、アクティブマトリクス基板には、アクティブマトリクス基板の第１方向の幅の最大長より短い長さのゲート線を含むゲート線群と、ゲート線と交差するソース線群が形成されている。各ゲート線は、表示領域内に形成されているゲート線駆動部により、額縁領域の１辺に設けられた第２端子部から供給される制御信号に応じて順次選択され、各ソース線には、第２端子部と同じ辺に設けられた第１端子部からデータ信号が供給される。従って、アクティブマトリクス基板の第１方向の幅の最大長より短いゲート線が形成されている部分があっても、ゲート線駆動部とゲート線とを接続するための配線等を額縁領域に沿って形成する必要がない。また、額縁領域の１辺からデータ信号と制御信号がソース線とゲート線駆動部にそれぞれ供給されるため、他の辺について狭額縁化を図ることができる。その結果、アクティブマトリクス基板のデザイン等の設計の自由度を向上させることができる。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。
＜第１実施形態＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した上面図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側には、偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
　図１に示すように、表示パネル２は、紙面において左右の上端部分が円弧状に形成されている。表示パネル２のアクティブマトリクス基板２０ａは、ソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに形成されている後述のゲートドライバ（ゲート線駆動部の一例）とに制御信号を出力する。制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す上面図である。図２に示すように、アクティブマトリクス基板２０ａにおけるＹ軸正方向の左右の端部は、円弧状に形成されている。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までゲート線１３Ｇ群が一定の間隔で略平行に形成されている。ゲート線１３Ｇ群のうち、円弧状の部分に形成された一部のゲート線群１３Ｇ＿ａは、アクティブマトリクス基板２０ａにおけるＸ軸方向の幅の最大長ｌｍａｘより短く、他のゲート線１３Ｇ＿ｂ群は、最大長ｌｍａｘと略同じ長さに形成されている。
　また、図２に示すように、ゲート線１３Ｇ群と交差するようにソース線１５Ｓ群が形成されている。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域が１つの画素を形成し、全画素領域が表示パネル２の表示領域となる。
　図３は、ソース線１５Ｓの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図３の例に示すように、ゲート線１３Ｇの間、つまり、表示領域内には、ゲートドライバ１１が形成されている。この例では、ＧＬ（１）～ＧＬ（ｋ）のゲート線１３Ｇには、４つのゲートドライバ１１がそれぞれ接続されており、ＧＬ（ｎ－ｍ）～ＧＬ（ｎ）のゲート線１３Ｇには、２つのゲートドライバ１１がそれぞれ接続されている。
　アクティブマトリクス基板２０ａの表示領域のうち、ソースドライバ３が設けられている辺の側の額縁領域には、端子部１２ｇ（第２端子部）が形成されている。端子部１２ｇは、制御回路４及び電源５と接続されている。端子部１２ｇは、制御回路４及び電源５から出力される制御信号（ＣＫＡ、ＣＫＢ）や電源電圧信号等の信号を受け取る。端子部１２ｇに入力された制御信号（ＣＫＡ、ＣＫＢ）及び電源電圧信号等の信号は、配線１５Ｌ１を介して各ゲートドライバ１１に供給される。ゲートドライバ１１は、供給される信号に応じて、接続されているゲート線１３Ｇに対し、選択又は非選択の状態を示す選択信号を出力するとともに、次段のゲート線１３Ｇにセット信号を出力する。以下の説明では、一のゲート線１３Ｇに選択信号を出力する動作を、ゲート線１３Ｇの駆動と呼ぶことがある。
　また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の側の額縁領域には、ソースドライバ３と各ソース線１５Ｓとを接続する端子部１２ｓ（第１端子部）が、形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓ（図２参照）にデータ信号を出力する。
　図３に示すように、本実施形態では、表示領域内において、ＧＬ（１）～ＧＬ（ｎ）の各ゲート線１３Ｇに対し、複数のゲートドライバ１１が接続されている。同一のゲート線１３Ｇに接続されているゲートドライバ１１は同期しており、これらゲートドライバ１１から出力されるセット信号によって、１本のゲート線１３Ｇが同時に駆動される。本実施形態では、ゲートドライバ１１の各々が１本のゲート線１３Ｇを駆動する負荷が略均等となるように、略等間隔にゲート線１３Ｇに接続されている。
　（ゲートドライバ１１の構成）
　ここで、本実施形態におけるゲートドライバ１１の構成について説明する。図４は、ＧＬ（ｎ－１）とＧＬ（ｎ－２）のゲート線１３Ｇ間に配置され、ＧＬ（ｎ－１）のゲート線１３Ｇを駆動する１つのゲートドライバ１１の等価回路の一例を示す図である。図４に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ－Ａ～ＴＦＴ－Ｊと、キャパシタＣｂｓｔと、端子１１１～１２０と、ローレベルの電源電圧信号が入力される端子群とを有する。
　端子１１１、１１２は、前段のＧＬ（ｎ－２）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取る。なお、ＧＬ（１）のゲート線１３Ｇに接続されているゲートドライバ１１の端子１１１、１１２は、表示制御回路４から出力されるゲートスタートパルス信号（Ｓ）を受け取る。端子１１３～１１５は、表示制御回路４から出力されるリセット信号（ＣＬＲ）を受け取る。端子１１６、１１７は、入力されるクロック信号（ＣＫＡ）を受け取る。端子１１８、１１９は、入力されるクロック信号（ＣＫＢ）を受け取る。端子１２０は、セット信号（ＯＵＴ）を後段のゲート線１３Ｇに出力する。
　クロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）は、一水平走査期間毎に位相が反転する２相のクロック信号である（図９参照）。図４は、ＧＬ（ｎ－１）のゲート線１３Ｇを駆動するゲートドライバ１１を例示しているが、ＧＬ（ｎ）を駆動する後段のゲートドライバ１１の場合、端子１１６、１１７は、クロック信号（ＣＫＢ）を受け取り、そのゲートドライバ１１の端子１１８、１１９は、クロック信号（ＣＫＡ）を受け取る。つまり、ゲートドライバ１１の端子１１６及び１１７と端子１１８及び１１９は、隣接する行のゲートドライバ１１が受け取るクロック信号と逆位相のクロック信号を受け取る。
　図４において、ＴＦＴ－Ｂのソース端子と、ＴＦＴ-Ａのドレイン端子と、ＴＦＴ－Ｃのソース端子と、ＴＦＴ－Ｆのゲート端子とが接続されている配線をｎｅｔＡと称する。また、ＴＦＴ－Ｃのゲート端子と、ＴＦＴ－Ｇのソース端子と、ＴＦＴ－Ｈのドレイン端子と、ＴＦＴ－Ｉのソース端子と、ＴＦＴ－Ｊのソース端子とが接続されている配線をｎｅｔＢと称する。
　ＴＦＴ－Ａは、２つのＴＦＴ（Ａ１，Ａ２）を直列に接続して構成されている。ＴＦＴ－Ａの各ゲート端子は端子１１３と接続され、Ａ１のドレイン端子はｎｅｔＡと接続され、Ａ２のソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｂは、２つのＴＦＴ（Ｂ１，Ｂ２）を直列に接続して構成されている。ＴＦＴ－Ｂの各ゲート端子とＢ１のドレイン端子は端子１１１と接続され（ダイオード接続）、Ｂ２のソース端子はｎｅｔＡに接続されている。
　ＴＦＴ－Ｃは、２つのＴＦＴ（Ｃ１，Ｃ２）を直列に接続して構成されている。ＴＦＴ－Ｃの各ゲート端子はｎｅｔＢと接続され、Ｃ１のドレイン端子はｎｅｔＡと接続され、Ｃ２のソース端子は電源電圧端子ＶＳＳに接続されている。
　キャパシタＣｂｓｔは、一方の電極がｎｅｔＡと接続され、他方の電極が端子１２０と接続されている。
　ＴＦＴ－Ｄは、ゲート端子が端子１１８と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｅは、ゲート端子が端子１１４と接続され、ドレイン端子は端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｆは、ゲート端子がｎｅｔＡと接続され、ドレイン端子は端子１１６と接続され、ソース端子が出力端子１２０と接続されている。
　ＴＦＴ－Ｇは、２つのＴＦＴ（Ｇ１，Ｇ２）を直列に接続して構成されている。ＴＦＴ－Ｇの各ゲート端子とＧ１のドレイン端子は端子１１９と接続され（ダイオード接続）、Ｇ２のソース端子はｎｅｔＢに接続されている。
　ＴＦＴ－Ｈは、ゲート端子が端子１１７と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｉは、ゲート端子が端子１１５と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　ＴＦＴ－Ｊは、ゲート端子が端子１１２と接続され、ドレイン端子はｎｅｔＢと接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　（ゲートドライバの全体レイアウト）
　次に、表示領域におけるゲートドライバ１１の各素子の配置について説明する。図５Ａ～図５Ｃは、ＧＬ（ｎ）とＧＬ（ｎ－１）、ＧＬ（ｎ－１）とＧＬ（ｎ－２）のゲート線１３Ｇ間に配置されている１つのゲートドライバ１１の配置例を示す図である。図５Ａ～図５Ｃでは、便宜上、ＧＬ（ｎ）とＧＬ（ｎ－１）の間の画素領域２１１Ｒ～２１７Ｂと、ＧＬ（ｎ－１）とＧＬ（ｎ－２）の間の画素領域２０１Ｒ～２０７Ｂとが分離されて記載されているが、実際はＧＬ（ｎ－１）のゲート線１３Ｇにおいて重ね合わされ、上下の画素領域は連続している。なお、画素領域を示す符号に含まれるＲ、Ｇ、Ｂは、対向基板２０ｂに形成されているカラーフィルタ（図示略）の色を示している。
　図５Ａ～図５Ｃに示すように、画素領域２１１Ｒ～２１７Ｂ（以下、上段画素領域と称する）と画素領域２０１Ｒ～２０７Ｂ（以下、下段画素領域と称する）には、ソース線１５Ｓとゲート線１３Ｇとが交差する近傍において、画像を表示するための画像表示用ＴＦＴ（以下、ＴＦＴ－ＰＩＸと称する）が形成されている。
　また、上段画素領域と下段画素領域において、１つのゲートドライバ１１を構成する素子（ＴＦＴ－Ａ～ＴＦＴ－Ｊ、キャパシタＣｂｓｔ）が分散して配置されている。これら画素領域のうち、クロック信号（ＣＫＡ，ＣＫＢ）、リセット信号（ＣＬＲ）、電源電圧信号のいずれかの信号を受け取るスイッチング素子（ＴＦＴ－Ａ，Ｃ～Ｆ，Ｈ～Ｊ，Ｃｂｓｔ）が配置される画素領域には、これら信号を供給するための配線１５Ｌ１が形成されている。配線１５Ｌ１は、ソース線１５Ｓと略平行となるように上段画素領域及び下段画素領域にわたって形成されている。また、上段画素領域と下段画素領域において、ｎｅｔＡ及びｎｅｔＢの配線１３Ｎが形成されている。配線１３Ｎは、上段画素領域及び下段画素領域において、ゲート線１３Ｇと略平行となるように、ｎｅｔＡ及びｎｅｔＢに接続される素子（ＴＦＴ－Ａ～Ｃ，Ｆ，Ｇ～Ｊ，Ｃｂｓｔ）が配置される画素領域にわたって形成されている。
　なお、本実施形態では、ゲートドライバ１１のうち、ＴＦＴ－Ｄ、ＴＦＴ－Ｆ、ＴＦＴ－Ｈ、及びＴＦＴ－Ｇのそれぞれに供給されるクロック信号が、隣接する行のゲートドライバ１１のこれらＴＦＴのそれぞれに供給されるクロック信号と逆位相となるように配置される。つまり、ＴＦＴ－Ｄ、ＴＦＴ－Ｆ、ＴＦＴ－Ｈ、及びＴＦＴ－Ｇは、隣接する行のこれらＴＦＴが形成される画素領域と水平方向にずれた画素領域に配置される。
　具体的には、図５Ａに示すように、上段画素領域のＴＦＴ－Ｄは、画素領域２１１Ｒと２１１Ｇに形成されているのに対し、下段画素領域のＴＦＴ－Ｄは、画素領域２０１Ｂと２０２Ｒとに形成されている。上段画素領域のＴＦＴ－Ｆは、画素領域２１３Ｇに形成されているのに対し、下段画素領域のＴＦＴ－Ｆは、画素領域２０３Ｒに形成されている。
また、図５Ｃに示すように、上段画素領域のＴＦＴ－Ｈは、画素領域２１５Ｇ及び２１５Ｂに形成されているのに対し、下段画素領域のＴＦＴ－Ｈは、画素領域２０６Ｒ及び２０６Ｇに形成されている。上段画素領域のＴＦＴ－Ｇは、画素領域２１６Ｇに形成されているのに対し、下段画素領域のＴＦＴ－Ｇは、画素領域２０５Ｂに形成されている。このように構成することで、上段画素領域のＴＦＴ－Ｄにはクロック信号（ＣＫＡ）が供給され、下段画素領域のＴＦＴ－Ｄには、クロック信号（ＣＫＡ）とは逆位相となるクロック信号（ＣＫＢ）が供給される。ＴＦＴ－Ｆ、ＴＦＴ－Ｈ、ＴＦＴについても、図５Ａ及び図５Ｃに示すように上段画素領域と下段画素領域とで逆位相のクロック信号（ＣＫＡ又はＣＫＢ）が供給される。
　また、上段画素領域のＴＦＴ－Ｂ及びＴＦＴ－Ｊは、ＧＬ（ｎ－１）のゲート線１３Ｇと接続され、下段画素領域のＴＦＴ－Ｂ及びＴＦＴ－Ｊは、ＧＬ（ｎ－２）のゲート線１３Ｇと接続されている。また、上段画素領域のＴＦＴ－Ｄ及びＴＦＴ－Ｆは、ＧＬ（ｎ）のゲート線１３Ｇと接続され、下段画素領域のＴＦＴ－Ｄ及びＴＦＴ－Ｆは、ＧＬ（ｎ－１）のゲート線１３Ｇと接続されている。下段画素領域に配置されたゲートドライバ１１は、ＧＬ（ｎ－２）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取り、ＧＬ（ｎ）のゲート線１３Ｇにセット信号（Ｓ）を出力してＧＬ（ｎ－１）のゲート線１３Ｇを駆動する。上段画素領域に配置されたゲートドライバ１１は、ＧＬ（ｎ－１）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取り、ＧＬ（ｎ＋１）のゲート線１３Ｇにセット信号（Ｓ）を出力してＧＬ（ｎ）のゲート線１３Ｇを駆動する。
　次に、ゲートドライバ１１を構成する各素子の具体的な接続方法について説明する。図６は、図５Ｂに示したＴＦＴ－Ａが形成されている画素領域２０４Ｇ及び２０４Ｂの部分を拡大した平面図である。ＴＦＴ－ＡとＴＦＴ－Ｈ、Ｉ、Ｊは、２つの画素領域を用いて構成され、接続方法が共通しているため、ＴＦＴ－Ａを用いて説明を行う。なお、図６において、二点鎖線で示す領域ＢＭは、対向基板２０ｂに形成されているブラックマトリクス（図示略）によって遮光される領域（以下、遮光領域ＢＭ）である。遮光領域ＢＭは、ゲート線１３Ｇ、ゲートドライバ１１を構成する各素子、及びソース線１５Ｓが形成されている領域を含む。
　図６に示すように、ゲート線１３Ｇとソース線１５Ｓとが交差する近傍には、画像表示用のＴＦＴ－ＰＩＸが形成されている。ＴＦＴ－ＰＩＸと画素電極１７とはコンタクト部ＣＨ１において接続されている。また、各画素領域には、ソース線１５Ｓと略平行であり、ゲート線１３Ｇと交差するように配線１５Ｌ１が形成されている。画素領域２０４Ｇにおける配線１５Ｌ１には電源電圧信号（ＶＳＳ）が供給され、画素領域２０４Ｂにおける配線１５Ｌ１にはリセット信号（ＣＬＲ）が供給される。
　図６に示すように、ＴＦＴ－Ａのゲート端子１３ｇは、画素領域２０４Ｂから画素領域２０４Ｇにわたって形成されている。画素領域２０４Ｇ及び２０４Ｂには、ソース線１５Ｓ及び配線１５Ｌ１と交差し、ゲート線１３Ｇと略平行に配線１３Ｎが形成されている。配線１３Ｎは、上述したｎｅｔＡ及びｎｅｔＢの配線である。ＴＦＴ－Ａは、画素領域２０４Ｂのコンタクト部ＣＨ２において配線１５Ｌ１と接続され、画素領域２０４Ｇのコンタクト部ＣＨ２において配線１３Ｎと接続されている。また、本実施形態では、画素電極１７と、ＴＦＴ－Ａと配線１３Ｎ及び１５Ｌ１との間にはシールド層１６が形成されている。
　ここで、図６におけるＴＦＴ－ＰＩＸの部分をＩ－Ｉ線で切断した断面図を図７Ａに示し、コンタクト部ＣＨ１をＩＩ－ＩＩ線で切断した断面図を図７Ｂに示す。また、図６におけるＴＦＴ－Ａの部分をＩＩＩ－ＩＩＩ線で切断した断面図を図７Ｃに示し、コンタクト部ＣＨ２をＩＶ‐ＩＶ線で切断した断面図を図７Ｄに示す。
　図７Ａ、７Ｃ、及び７Ｄに示すように、基板２０上にゲート配線層１３が形成されることで、ゲート線１３Ｇと、ＴＦＴ－Ａのゲート端子１３ｇと、配線１３Ｎとが形成される。図７Ａ及び図７Ｃに示すように、ゲート配線層１３の上層において、ＴＦＴ－ＰＩＸが形成される部分とＴＦＴ－Ａが形成される部分には、ゲート絶縁膜２１を介して酸化物半導体からなる半導体層１４が形成されている。また、半導体層１４が形成された基板２０上には、半導体層１４の上部で離間するようにソース配線層１５が形成されている。これにより、図７Ａ～図７Ｃに示すように、ソース線１５ＳとＴＦＴ－ＰＩＸのソース－ドレイン端子１５ＳＤと、ＴＦＴ－Ａのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と、配線１５Ｌ１とが形成される。
　図７Ｄに示すように、画素領域２０４Ｂのコンタクト部ＣＨ２においては、ゲート配線層１３の表面まで貫通するコンタクトホールＨ２がゲート絶縁膜２１に形成されている。ソース配線層１５（１５Ｌ１）は、コンタクトホールＨ２においてゲート配線層１３（１３ｇ）と接するようにゲート絶縁膜２１上に形成されている。これにより、画素領域２０４Ｂのコンタクト部ＣＨ２において、ＴＦＴ－Ａのゲート端子１３ｇと配線１５Ｌ１とが接続される。また、画素領域２０４Ｇのコンタクト部ＣＨ２においても同様に、ソース配線層１５で構成されたＴＦＴ－ＡのＡ１側のドレイン端子１５ｓｄ１と、ゲート配線層１３で構成された配線１３Ｎとが接続される。これにより、ＴＦＴ－Ａは、ｎｅｔＡと接続され、配線１５Ｌ１を介してリセット信号（ＣＬＲ）が供給される。
　また、図７Ａ～図７Ｄに示すように、ソース配線層１５の上層には、ソース配線層１５を覆うように保護層２２と保護層２３とが積層されている。保護層２２は、例えばＳｉＯ２等の無機絶縁膜で構成されている。保護層２３は、例えばポジ型の感光性樹脂膜等の有機絶縁膜で構成されている。さらに、図７Ａ～図７Ｄに示すように、保護層２３の上層にはシールド層１６が形成されている。シールド層１６は、例えばＩＴＯ等の透明導電膜で構成されている。そして、シールド層１６の上層には、例えばＳｉＯ２などの無機絶縁膜で構成されている層間絶縁層２４が形成されている。層間絶縁層２４の上層には、図７Ｃ及び図７Ｄに示すように、ＩＴＯ等の透明導電膜からなる画素電極１７が形成されている。
　図７Ｂに示すように、コンタクト部ＣＨ１においては、ＴＦＴ－ＰＩＸのドレイン端子１５Ｄの上部において、層間絶縁層２４とシールド層１６と保護層２２、２３とを貫通するコンタクトホールＨ１が形成されている。画素電極１７は、コンタクトホールＨ１においてドレイン端子１５Ｄと接するように層間絶縁層２４の上層に形成されている。シールド層１６の形成によって、画素電極１７とシールド層１６との間に容量Ｃｓが形成され、容量Ｃｓによって画素電極１７の電位が安定化される。
　このように、ＴＦＴ－Ａと、ＴＦＴ－Ａと接続される配線１３Ｎ及び配線１５Ｌ１とが２つの画素領域にわたって形成されることで、１つの画素領域に形成する場合と比べて開口率の低下が抑制される。また、画素電極１７とＴＦＴ－Ａと配線１３Ｎ及び配線１５Ｌ１との間にシールド層１６が形成されているため、ＴＦＴ－Ａ等と画素電極１７との間の干渉が低減される。
　（ＴＦＴ－Ｂ）
　次に、ＴＦＴ－Ｂの接続方法について説明する。図８Ａは、図５Ｂに示した画素領域２０４Ｒを拡大した平面図である。図８Ａにおいて遮光領域ＢＭの図示は省略されている。図８Ａに示すように、画素領域２０４Ｒには、上述した画素領域２０４Ｇと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ソース配線層１５によって、ＴＦＴ－Ｂのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）が形成されている。ゲート配線層１３によって、ＴＦＴ－Ｂのゲート端子１３ｇと、ＧＬ（ｎ－２）のゲート線１３Ｇ及び配線１３Ｎが形成されている。
　Ｂ１側のドレイン端子１５ｓｄ１は、ＧＬ（ｎ－２）のゲート線１３Ｇ及び配線１３Ｎと交差するように形成されている。コンタクト部ＣＨ３及びＣＨ４には、上述のコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するためのコンタクトホールＨ２がゲート絶縁膜２１に形成されている。
　ドレイン端子１５ｓｄ１は、コンタクト部ＣＨ３において、ＧＬ（ｎ－２）のゲート線１３Ｇと接続され、コンタクト部ＣＨ４において、ゲート端子１３ｇと接続されている。また、Ｂ２側のソース端子１５ｓｄ２は、コンタクト部ＣＨ２において配線１３Ｎと接続されている。これにより、ＴＦＴ－Ｂは、ｎｅｔＡに接続され、ＧＬ（ｎ－２）のゲート線１３Ｇを介してセット信号（Ｓ）を受け取る。
（ＴＦＴ－Ｃ）
　次に、ＴＦＴ－Ｃの接続方法について説明する。図８Ｂは、図５Ｂに示した画素領域２０５Ｒを拡大した平面図である。図８Ｂにおいて遮光領域ＢＭの図示は省略されている。図８Ｂに示すように、画素領域２０５Ｒには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、ＴＦＴ－Ｃのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎ（１３Ｎａ，１３Ｎｂ）とが形成されている。ソース配線層１５により、ＴＦＴ－Ｃのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが形成されている。コンタクト部ＣＨ２において、Ｃ１側のドレイン端子１５ｓｄ１と配線１３Ｎａは接続されている。ＴＦＴ－Ｃは、配線１３ＮａによりｎｅｔＡと接続され、配線１３ＮｂによりｎｅｔＢと接続される。また、ＴＦＴ－Ｃは、配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）が供給される。
（ＴＦＴ－Ｆ）
　次に、ＴＦＴ－Ｆの接続方法について説明する。図８Ｃは、図５Ａに示した画素領域２０３Ｒを拡大した平面図である。図８Ｃにおいて遮光領域ＢＭの図示は省略されている。図８Ｃに示すように、画素領域２０３Ｒには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、ＴＦＴ－Ｃのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎとが形成されている。ソース配線層１５により、ＴＦＴ－Ｆのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが形成されている。
　コンタクト部ＣＨ５には、上述したコンタクト部ＣＨ２と同様、ゲート配線層１３とソース配線層１５とを接続するコンタクトホールＨ２が形成されている。コンタクト部ＣＨ５において、ＴＦＴ－Ｆのソース端子１５ｓとＧＬ（ｎ－１）のゲート線１３Ｇとが接続され、ＴＦＴ－Ｆのゲート端子はｎｅｔＡと接続される。ＴＦＴ－Ｆのドレイン端子は、配線１５Ｌ１を介してクロック信号（ＣＫＡ）が供給される。また、ＴＦＴ－Ｆは、コンタクト部ＣＨ５を介してＧＬ（ｎ－１）のゲート線１３Ｇにセット信号を出力する。
（ＴＦＴ－Ｇ）
　次に、ＴＦＴ－Ｇの接続方法について説明する。図８Ｄは、図５Ｃに示した画素領域２０５Ｂを拡大した平面図である。図８Ｄにおいて遮光領域ＢＭの図示は省略されている。図８Ｄに示すように、画素領域２０５Ｂには、画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、ＴＦＴ－Ｇのゲート端子１３ｇと、ゲート線１３Ｇ及び配線１３Ｎが形成されている。ソース配線層１５により、ＴＦＴ－Ｇのソース－ドレイン端子１５ｓｄ（１５ｓｄ１，１５ｓｄ２含む）と配線１５Ｌ１とが形成されている。コンタクト部ＣＨ２において、ＴＦＴ－ＧのＧ２側のソース端子１５ｓｄ２は配線１３Ｎと接続されている。また、ＴＦＴ－Ｇのゲート端子１３ｇは、コンタクト部ＣＨ４において、Ｇ１側のドレイン端子１５ｓｄ１及び配線１５Ｌ１と接続されている。これにより、ＴＦＴ－Ｇは、ｎｅｔＢと接続され、配線１５Ｌ１を介してクロック信号（ＣＫＢ）が供給される。
（Ｃｂｓｔ）
　次に、キャパシタＣｂｓｔの接続方法について説明する。図８Ｅは、図５Ｂに示した画素領域２０３Ｂを拡大した平面図である。図８Ｅにおいて遮光領域ＢＭの図示は省略されている。画素領域２０３Ｂには、上述した画素領域２０４Ｇ及び２０４Ｂと同様に、コンタクト部ＣＨ１においてＴＦＴ－ＰＩＸと画素電極１７とが接続されている。また、ゲート配線層１３により、キャパシタＣｂｓｔを構成する一方の電極１３ｃと、ゲート線１３Ｇ及び配線１３Ｎとが形成されている。ソース配線層１５により、キャパシタＣｂｓｔの他方の電極１５ｃと、接続部１５Ｌｃと、配線１５Ｌ２とが形成されている。図８Ｅに示すように、接続部１５Ｌｃは、配線１３Ｎと略同じ幅を有し、電極１５ｃからコンタクト部ＣＨ２まで延伸されて形成され、コンタクト部ＣＨ２において配線１３Ｎと接続されている。また、配線１５Ｌ２は、接続部１５Ｌｃのコンタクト部ＣＨ２側の端部からコンタクト部ＣＨ１の近傍まで延伸されて形成されている。本実施形態では、配線１５Ｌ２を形成することにより、キャパシタＣｂｓｔが形成される画素領域の開口率と他の画素領域との開口率を合わせるようにしている。コンタクト部ＣＨ２において、電極１５ｃは接続部１５Ｌｃによって配線１３Ｎと接続されている。これにより、キャパシタＣｂｓｔは、ｎｅｔＡと接続される。
　（ＴＦＴ－Ｄ，Ｅ）
　次に、ＴＦＴ－Ｄ及びＴＦＴ－Ｅの接続方法について説明する。ＴＦＴ－ＤとＴＦＴ－Ｅは、上述したＴＦＴ－Ａと同様、隣接する２つの画素領域にわたってゲート端子１３ｇが形成され、一方の画素領域に形成された配線１５Ｌ１とゲート端子１３ｇが接続されている。ＴＦＴ－Ｄ及びＴＦＴ－Ｅは、ゲート端子に供給される信号がリセット信号（ＣＬＲ）であるかクロック信号（ＣＫＡ）であるかの違いであるため、以下、ＴＦＴ－Ｄの接続方法について説明する。
　図８Ｆは、図５Ａに示した画素領域２０１Ｂ及び２０２Ｒを拡大した平面図である。図８Ｆにおいて遮光領域ＢＭの図示は省略されている。画素領域２０１Ｂ及び２０２Ｒは、上述した画素領域２０４Ｇ及び２０４Ｂと同様、ソース配線層１５により、ＴＦＴ－Ｄのソース端子１５ｓ及びドレイン端子１５ｄと配線１５Ｌ１とが形成されている。ドレイン端子１５ｄは、画素領域２０１Ｂにおけるコンタクト部ＣＨ５において、ＧＬ（ｎ－１）のゲート線１３Ｇと接続されている。ＴＦＴ－Ｄは、画素領域２０１Ｂ及び２０２Ｒにおける配線１５Ｌ１を介して電源電圧信号（ＶＳＳ）、クロック信号（ＣＫＡ）が供給され、クロック信号（ＣＫＡ）がＨレベルになるタイミングでコンタクト部ＣＨ５を介してＧＬ（ｎ－１）のゲート線１３ＧにＬレベルの電位（ＶＳＳ）を出力する。
　以上が、ゲートドライバ１１の構成及び各素子の接続例である。なお、ＴＦＴ－Ｂ～ＴＦＴ－Ｅ、ＴＦＴ－Ｆ、ＴＦＴ－Ｇ、キャパシタＣｂｓｔ、ＴＦＴ－Ｄが形成される画素領域において説明を省略したが、ＴＦＴ－Ａが形成される画素領域と同様、これら画素領域についてもソース配線層１５の上層に、保護層２２及び２３、シールド層１６、層間絶縁膜２４、画素電極１７が積層されている。
（ゲートドライバ１１の動作）
　次に、図４及び図９を参照しつつ、１つのゲートドライバ１１の動作について説明する。図９は、ゲートドライバ１１がゲート線１３Ｇを走査する際のタイミングチャートである。図９において、ｔ３からｔ４の期間がＧＬ（ｎ）のゲート線１３Ｇが選択されている期間である。表示制御回路４から供給される、一水平走査期間毎に位相が反転するクロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）とが端子１１６～１１９を介してゲートドライバ１１に入力される。また、図９では図示を省略しているが、一垂直走査期間毎に一定期間Ｈ（High）レベルとなるリセット信号（ＣＬＲ）が表示制御回路４から端子１１３～１１５を介してゲートドライバ１１に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ、ｎｅｔＢ、ゲート線１３ＧはＬ（Low）レベルに遷移する。
　図９の時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）が端子１１６、１１７に入力され、Ｈレベルのクロック信号（ＣＫＢ）が端子１１８、１１９に入力される。これにより、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。また、ＴＦＴ－ＣとＴＦＴ－Ｄがオン状態となり、ＴＦＴ－Ｆがオフ状態となるためｎｅｔＡはＬレベルの電源電圧（ＶＳＳ）に充電され、端子１２０からＬレベルの電位が出力される。
　次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－Ｇがオフ状態となり、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢはＬレベルに充電される。そして、ＴＦＴ－ＣとＴＦＴ－Ｄがオフ状態となるためｎｅｔＡの電位はＬレベルに維持され、端子１２０はＬレベルの電位を維持する。
　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ＧＬ（ｎ－１）のゲート線１３Ｇを介してセット信号（Ｓ）が端子１１１、１１２に入力される。これにより、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ－Ｊがオン状態となり、ＴＦＴ－Ｇがオン状態、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢがＬレベルに維持された状態となる。ＴＦＴ－ＣとＴＦＴ－Ｆはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。この間、ＴＦＴ－Ｄはオン状態となっているため、端子１２０からＬレベルの電位が出力される。
　時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ－Ｆがオン状態となり、ＴＦＴ－Ｄがオフ状態となる。ｎｅｔＡと端子１２０の間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ－Ｆの端子１１６の電位の上昇に伴って、ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電される。この間、ＴＦＴ－ＧとＴＦＴ－Ｊがオフ状態、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢの電位はＬレベルで維持される。ＴＦＴ－Ｃはオフ状態であるためｎｅｔＡの電位は下がらず、クロック信号（ＣＫＡ）のＨレベルの電位が端子１２０から出力される。これにより、端子１２０と接続されているＧＬ（ｎ）のゲート線１３ＧはＨレベルに充電され、選択された状態となり、ＧＬ（ｎ＋１）の端子１１１、１１２にセット信号（Ｓ）が出力される。
　時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるためｎｅｔＢはＨレベルに充電される。これによりＴＦＴ－Ｃはオン状態となりｎｅｔＡはＬレベルに充電される。この間、ＴＦＴ－Ｄがオン状態、ＴＦＴ－Ｆがオフ状態となるため、端子１２０からＬレベルの電位が出力され、ＧＬ（ｎ）のゲート線１３ＧはＬレベルに充電される。
　このように、ゲートドライバ１１の端子１２０からセット信号（Ｓ）がゲート線１３Ｇに出力されることにより、そのゲート線１３Ｇが選択された状態となる。液晶表示装置１は、各ゲート線１３Ｇに接続されている複数のゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。
　上述した第１実施形態では、表示領域内において、１本のゲート線１３Ｇを駆動する複数のゲートドライバ１１がゲート線１３Ｇ間に形成されている。そのため、表示パネル２の外形の幅に応じて、ゲート線１３Ｇの長さが決められている場合でも、各々のゲート線１３Ｇは、表示領域内のゲートドライバ１１から出力されるセット信号によって順次選択される。
　また、各ゲートドライバ１１に対して供給されるクロック信号や電源電圧信号等の制御信号は、表示パネル２において、ソースドライバ３が設けられている１辺の側から入力される。そのため、ソースドライバ３が設けられていない他の３辺の額縁領域について狭額縁化を図ることができ、ゲートドライバ１１の配置によって表示パネル２の外形のデザインが制限されず、設計の自由度を向上させることができる。
＜第２実施形態＞
　図１０は、本実施形態におけるアクティブマトリクス基板の概略構成を示す上面図である。この図において、第１実施形態と同様の構成には、第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。本実施形態に係るアクティブマトリクス基板１２０ａは、図１０に示すように、アクティブマトリクス基板１２０ａにおいて、ゲート線１３Ｇの延伸方向（Ｘ軸方向）に平行な辺のうち、ソースドライバ３とは反対側の辺が凹凸形状に形成されている。そして、アクティブマトリクス基板１２０ａにおける凹部と凸部のＸ軸方向の幅と略同じ長さのゲート線１３Ｇ群が、その幅の各列（以下、列Ｓ１、Ｓ２、Ｓ３、Ｓ４）に形成されている。すなわち、図１０の例では、各ゲート線１３Ｇは、アクティブマトリクス基板１２０ａにおけるゲート線１３Ｇの延伸方向（Ｘ軸方向）の幅の最大長ｌｍａｘより短い長さに形成されている。
　ゲート線１３Ｇ群は、各列においてＹ軸方向に一定の間隔で略平行に配列されている。列Ｓ１と列Ｓ３は、ＧＬ（１）～ＧＬ（ｎ＋ａ）行のゲート線１３Ｇが配列されている。列Ｓ２と列Ｓ４は、Ｇ（１）～Ｇ（ｎ）行のゲート線１３Ｇが配列されている。また、図１０において図示を省略しているが、アクティブマトリクス基板１２０ａには、ゲート線１３Ｇ群と交差するようにＹ軸に平行なソース線１５Ｓ群が形成され、また、ソースドライバ３側の額縁領域には端子部１２ｓが形成されている。
　また、図１０では簡略化して記載しているが、表示領域内には、第１実施形態と同様、Ｓ１～Ｓ４の各列に配列されたゲート線１３Ｇの間にゲートドライバ１１が形成され、各列に配置されているゲートドライバ１１は、配線１５Ｌ１（図３等参照）によって接続されている。各列に配列されたゲートドライバ１１は、配線１５Ｌ１を介してクロック信号や電源電圧信号等の制御信号が端子部１２ｇから供給される。従って、この例では、列Ｓ１に配列された各ゲート線１３Ｇは、ゲートドライバ群１１＿ｓ１によって順次走査され、列Ｓ２に配列された各ゲート線１３Ｇは、ゲートドライバ群１１＿ｓ２によって順次走査される。また、列Ｓ３に配列された各ゲート線１３Ｇは、ゲートドライバ群１１＿ｓ３によって順次走査され、列Ｓ４に配列された各ゲート線１３Ｇは、ゲートドライバ群１１＿ｓ４によって順次走査される。
　なお、図１０の例では、１つのゲート線１３Ｇに対し、１つのゲートドライバ１１が接続されている例を示しているが、１つのゲート線１３Ｇに対し、複数のゲートドライバ１１が接続されていてもよい。また、１つのゲート線１３Ｇは、少なくとも１つのゲートドライバ１１のスイッチング素子が形成可能な長さであればよい。
　図１１は、アクティブマトリクス基板１２０ａの駆動タイミングを例示した図である。Ｓ１とＳ３の列のゲートドライバ群１１＿ｓ１，１１＿ｓ３は、制御信号に応じて、ＧＬ（１）～ＧＬ（ｎ＋ａ）行までゲート線１３Ｇを順次駆動してセット信号を出力する。Ｓ２とＳ４の列のゲートドライバ群１１＿ｓ２，１１＿ｓ４は、制御信号に応じて、ＧＬ（１）～ＧＬ（ｎ）行までゲート線１３Ｇを順次駆動してセット信号を出力する。これにより、図１１に示すように、列Ｓ２とＳ４は、走査開始時ｔ０からｔ１のタイミングで走査が終了され、列Ｓ１とＳ３は、ｔ２のタイミングで走査が終了される。
　ソースドライバ３は、列Ｓ１及びＳ３に形成されているソース線１５Ｓ（図示略）に対し、ＧＬ（１）～ＧＬ（ｎ＋ａ）のゲート線１３Ｇの走査期間ｔ０～ｔ２まで、映像信号に応じた列Ｓ１及びＳ３のデータ信号Ｓ１＿Ｄ，Ｓ３＿Ｄを出力する。そして、列Ｓ２及びＳ４に形成されているソース線１５Ｓ（図示略）に対しては、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇの走査期間ｔ０～ｔ１まで、映像信号に応じた列Ｓ２及びＳ４のデータ信号Ｓ２＿Ｄ，Ｓ４＿Ｄを出力し、走査終了後のｔ１～ｔ２の間は、信号の振幅が最小となるデータ信号を出力する。例えば、アクティブマトリクス基板１２０ａがノーマリブラックの表示モードであれば、ｔ１以降は、黒を示すデータ信号を出力するようにしてもよい。
　上述した第２実施形態のように、アクティブマトリクス基板１２０ａの１辺が凹凸形状を有する場合、凹凸部分の幅に応じた長さのゲート線１３Ｇをアクティブマトリクス基板１２０ａに形成し、ゲート線１３Ｇの間にゲートドライバ１１を形成することで、凹凸部分の幅に応じた表示領域ごとに表示を制御することができる。また、凹部が形成された列（Ｓ２、Ｓ４）のゲート線１３Ｇの走査時間は、凸部が形成された列（Ｓ１、Ｓ３）のゲート線１３Ｇの走査時間より短くなる。上述した第２実施形態では、凹部が形成された列のゲート線の走査が終了した後は、凸部が形成された列の走査が終了するまで、信号の振幅が最小となるデータ信号を出力するため、凹部が形成された列のソース線１５Ｓを駆動する消費電力を低減させることができる。
＜第３実施形態＞
　本実施形態では、表示領域内に非表示領域が形成されているアクティブマトリクス基板の例について説明する。図１２Ａは、本実施形態におけるアクティブマトリクス基板の概略構成を示す上面図である。図１２Ａにおいて、第１実施形態と同様の構成には、第１実施形態と同じ符号を付している。以下、第１実施形態と異なる構成について説明する。
　本実施形態に係るアクティブマトリクス基板２２０ａは、図１２Ａに示すように、破線で示す表示領域２００内に非表示領域３００が形成されている。
　図１２Ｂは、図１２Ａに示すＩ－Ｉ線で切断した場合の表示パネル２の断面を表す図である。図１２Ｂに示すように、本実施形態では、アクティブマトリクス基板２２０ａの基板２０上の表示領域２００には、ゲート配線層１３、ソース配線層１５、半導体層１４等からなる素子層１０が形成され、非表示領域３００には素子層１０は形成されていない。アクティブマトリクス基板２０ａと対向基板２０ｂの間の液晶層４０は、非表示領域３００と表示領域２００に形成されている。対向基板２０ｂ側の偏光板３０Ａとアクティブマトリクス基板２０ａ側の偏光板３０Ｂは、表示領域２００に形成され、非表示領域３００の部分には孔３００Ｈが形成されている。このように、本実施形態における表示パネル２は、基板２０と対向基板２０ｂにおいて非表示領域３００の部分に孔３００Ｈが形成されておらず、非表示領域３００の部分には、素子層１０と偏光板３０Ａ、３０Ｂとが形成されていない構成となっている。
　なお、非表示領域３００が設けられた表示パネル２の構成は、図１２Ｂに示した構成に限らず、例えば、図１２Ｃに示す構成であってもよい。図１２Ｃでは、基板２０と対向基板２０ｂにおいて非表示領域３００の部分に孔３００Ｈが形成されている。また、対向基板２０ｂとアクティブマトリクス基板２０ａとの間において、非表示領域３００と表示領域２００との境界部分には、液晶層４０を封止するシール材５０が形成されている。このように、表示パネル２の表示領域の内側に非表示領域が形成されていれば、図１２Ｂ及び図１２Ｃのいずれの構成であってもよい。
　図１２Ａに戻り、説明を続ける。アクティブマトリクス基板２２０ａにおいて、非表示領域３００が形成された列Ｓ３と、非表示領域３００が形成されていない列Ｓ１、Ｓ２、Ｓ４に、各列の幅と略同じ長さのゲート線１３Ｇ群が形成されている。すなわち、各ゲート線１３Ｇは、アクティブマトリクス基板２２０ａにおけるゲート線１３Ｇの延伸方向（Ｘ軸方向）の幅の最大長ｌｍａｘより短い長さに形成されている。ゲート線１３Ｇ群は、各列においてＹ軸方向に一定の間隔で略平行に配列されている。列Ｓ１とＳ２とＳ４は、ＧＬ（１）～ＧＬ（ｎ＋ａ）のゲート線１３Ｇが配列されている。列Ｓ３において、非表示領域３００を挟む、端子部１２ｇ側の領域Ｓ３２には、ＧＬ（１）～ＧＬ（ｋ）のゲート線１３Ｇが配列され、額縁領域３０１側の領域Ｓ３１には、ＧＬ（ｎ）～ＧＬ（ｎ＋ａ）のゲート線１３Ｇが配列されている。なお、図１２Ａの例では、列Ｓ１～Ｓ４におけるゲート線は、隣接する列との境界近傍で分断されているが、領域Ｓ３１におけるゲート線以外のゲート線は分断されていなくてもよい。
　また、便宜上、図示を省略しているが、アクティブマトリクス基板２２０ａの各列には、第１実施形態と同様に、Ｙ軸に平行なソース線１５Ｓ群が形成され、ソースドライバ３側の額縁領域には端子部１２ｓが形成されている。また、ゲート線１３Ｇの間には、配線１５Ｌ１（図３、５Ａ～５Ｃ等参照）によって各々接続されたゲートドライバ１１が形成されている。
　なお、列Ｓ３において、領域Ｓ３１に配置されたゲートドライバ１１は、領域Ｓ３２に配置されたゲートドライバ１１と接続されず、額縁領域３０１に引き回された配線１５Ｌ１を介して、列Ｓ２におけるＧＬ（ｎ）のゲート線１３Ｇに接続されたゲートドライバ１１と接続されている。領域Ｓ３１に配列されたゲートドライバ１１は、列Ｓ２と額縁領域３０１に形成された配線１５Ｌ１を介してクロック信号や電源電圧信号等の制御信号が端子部１２ｇから供給される。そして、領域Ｓ３１のＧＬ（ｎ＋ａ）のゲート線１３Ｇに接続されたゲートドライバ１１は、列Ｓ２におけるＧＬ（ｎ＋ａ）のゲート線１３Ｇに接続されたゲートドライバ１１からセット信号（Ｓ）を受ける。つまり、領域Ｓ３１におけるゲート線１３Ｇの走査方向は他の領域の走査方向とは逆方向となる。
　また、列Ｓ３における領域Ｓ３１には、列Ｓ２及びＳ４に形成され、額縁領域３０１まで引き回されたソース線１５Ｓが形成されている。そのため、領域Ｓ３１に形成されているソース線１５Ｓと領域Ｓ３２のソース線１５Ｓとは接続されていない。従って、領域Ｓ３２には、ソースドライバ３側からゲート線１３Ｇの走査方向に沿ってデータ信号が供給されるが、領域Ｓ３１には、列Ｓ２、Ｓ４のソース線１５Ｓを介して額縁領域３０１側からデータ信号が供給される。つまり、領域Ｓ３１は、ゲート線１３Ｇの走査方向が他の領域の走査方向とは逆方向となるため、ＧＬ（ｎ＋ａ）からＧＬ（ｎ）の順にデータが書き込まれる。そのため、ソースドライバ３は、領域Ｓ３１におけるＧＬ（ｎ）からＧＬ（ｎ＋ａ）の各行に書き込むべきデータを、領域Ｓ３１におけるＧＬ（ｎ＋ａ）からＧＬ（ｎ）のゲート線１３Ｇの各駆動タイミングで、ＧＬ（ｎ＋ａ）からＧＬ（ｎ）の順に書き込むように並び替えたデータ信号を送出する。
　図１３は、図１２のアクティブマトリクス基板２２０ａの駆動タイミングを例示した図である。列Ｓ１の各ゲートドライバ１１は、制御信号に応じて、ＧＬ（１）～ＧＬ（ｎ＋ａ）行のゲート線１３Ｇを順次走査する。列Ｓ３における領域Ｓ３２の各ゲートドライバ１１は、制御信号に応じて、ＧＬ（１）～ＧＬ（ｋ）行のゲート線１３Ｇを順次走査する。列Ｓ２の各ゲートドライバ１１は、制御信号に応じて、ＧＬ（１）～ＧＬ（ｎ＋ａ）行のゲート線１３Ｇを順次走査する。そして、列Ｓ３における領域Ｓ３１の各ゲートドライバ１１は、列Ｓ２におけるＧＬ（ｎ＋ａ）行のゲート線１３Ｇを走査するゲートドライバ１１からのセット信号（Ｓ）を受け、額縁領域３０１に形成された配線１５Ｌ１を介して供給される制御信号に応じて、ＧＬ（ｎ＋ａ）～ＧＬ（ｎ）行のゲート線１３Ｇを順次走査する。
　これにより、図１３に示すように、領域Ｓ３２におけるＧＬ（１）～ＧＬ（ｋ）のゲート線１３Ｇの走査は、走査開始ｔ０からｔ１のタイミングで終了し、列Ｓ１、Ｓ２、Ｓ４におけるＧＬ（１）～ＧＬ（ｎ＋ａ）のゲート線１３Ｇの走査は、ｔ２（＞ｔ１）のタイミングで終了する。そして、領域Ｓ３１におけるＧＬ（ｎ＋ａ）～ＧＬ（ｎ）のゲート線１３Ｇの走査は、列Ｓ２の走査が終了するｔ２から開始され、ｔ３（＞ｔ２）のタイミングで終了する。
　ソースドライバ３は、領域Ｓ３２に形成されているソース線１５Ｓに対し、ＧＬ（１）～ＧＬ（ｋ）の走査期間ｔ０～ｔ１まで、映像信号に応じた領域Ｓ３２のデータ信号Ｓ３２＿Ｄを出力し、ｔ１以降は、信号の振幅が最小となるデータ信号を出力する。また、列Ｓ１に形成されているソース線１５Ｓに対しては、ＧＬ（１）～ＧＬ（ｎ＋ａ）の走査期間ｔ０～ｔ２まで、映像信号に応じた列Ｓ１のデータ信号Ｓ１＿Ｄを出力し、ｔ２以降は、信号の振幅が最小となるデータ信号を出力する。信号の振幅が最小となるデータ信号としては、例えば、アクティブマトリクス基板２２０ａがノーマリブラックの表示モードであれば、黒を示すデータ信号を出力するようにしてもよい。そして、列Ｓ２及びＳ４に形成されているソース線１５Ｓに対しては、ＧＬ（１）～ＧＬ（ｎ＋ａ）の走査期間ｔ０～ｔ２まで、映像信号に応じた列Ｓ２、Ｓ４のデータ信号Ｓ２＿Ｄ、Ｓ４＿Ｄを出力し、ｔ２以降は、映像信号に応じた領域Ｓ３１のデータ信号Ｓ３１＿Ｄを出力する。
　上述した第３実施形態のように、表示領域内に非表示領域が形成されている場合であっても、非表示領域が形成されている列の表示領域（Ｓ３１，Ｓ３２）に対してゲート線１３Ｇとソース線１５Ｓとを形成し、他の列の表示領域と同様に駆動させることができる。そのため、ゲートドライバ１１の配置や、ソース線１５Ｓ及びゲート線１３Ｇの引き回しによる制約を受けることなく表示パネル２を設計することができる。
＜第４実施形態＞
　上述した第３実施形態では、非表示領域３００が形成されていない列のソース線１５Ｓを額縁領域３０１まで引き回し、非表示領域３００が形成された列に折り返すことで、非表示領域３００が形成された列のソースドライバ３と反対側の領域Ｓ３１にソース線１５Ｓを形成する例であった。本実施形態では、非表示領域３００が形成されていない列のソース線１５Ｓを額縁領域３０１まで引き回すことなく、非表示領域３００が形成されている列にソース線１５Ｓを形成する例を説明する。図１４は、本実施形態におけるアクティブマトリクス基板の概略構成を示す上面図である。図１４において、第１実施形態及び第３実施形態と同様の構成には、第１実施形態及び第３実施形態と同じ符号を付している。以下、第３実施形態と異なる構成について説明する。
　図１４に示すように、本実施形態におけるアクティブマトリクス基板３２０ａは、第３実施形態と同様、表示領域２００内に非表示領域３００が形成されている。アクティブマトリクス基板３２０ａにおける列Ｓ１、Ｓ４は、列の幅と略同じ長さのゲート線１３Ｇ群が形成され、列Ｓ１、Ｓ４における各ゲート線１３Ｇの間にはゲートドライバ１１が形成されている。また、この例では、列Ｓ２において、非表示領域３００が形成されているＧＬ(ｋ＋１)～ＧＬ（ｎ）までの各行は、列Ｓ２の幅と略同じ長さのゲート線１３Ｇが形成されている。そして、列Ｓ２、Ｓ３において、非表示領域３００が形成されている行以外の部分は、列Ｓ２及び列Ｓ３にわたってゲート線１３Ｇが形成されている。列Ｓ２及び列Ｓ３における各ゲート線１３Ｇの間には、列Ｓ２においてゲートドライバ１１が形成されている。従って、この例では、非表示領域３００が形成されている列Ｓ３の領域Ｓ３１，Ｓ３２には、ゲートドライバ１１は形成されていない。なお、図１４の例では、列Ｓ１とＳ２との境界近傍、列Ｓ３とＳ４との境界近傍、及び非表示領域３００が形成されている部分においてゲート線１３Ｇが分断されているが、非表示領域３００が形成されている部分以外は分断されていなくてもよい。
　また、図１４に示すように、列Ｓ３には、領域Ｓ３２における端子部１２ｇ側の端部から領域Ｓ３１における額縁領域３０１側の端部近傍まで、非表示領域３００の外周に沿うように迂回する迂回配線１５ＳＬ，１３ｎ（図１５参照）を介して接続されたソース線１５Ｓが形成されている。以下、領域Ｓ３２におけるソース線１５Ｓの接続について具体的に説明する。
　図１５は、非表示領域３００のＸ軸方向の長さが６画素分（ＲＧＢ×２）に相当する長さであり、非表示領域３００のＹ軸方向の長さが３画素分に相当する長さである場合の例を示している。なお、図１５では、便宜上、ゲートドライバ１１の記載を省略しているが、ゲート線１３Ｇの間にはゲートドライバ１１が形成されている。
　図１５に示すように、列Ｓ３の領域Ｓ３２と領域Ｓ３１に形成されているソース線１５Ｓは、列Ｓ２、Ｓ４の画素領域まで形成された迂回配線１３ｎと、その画素領域に形成された迂回配線１５ＳＬを介して接続されている。迂回配線１５ＳＬが形成される画素領域は、ゲートドライバ１１のスイッチング素子が形成されていない画素領域である。ここで、図１５における画素領域２５０を拡大した模式図を図１６に示す。
　図１６に示すように、画素領域２５０は、ゲートドライバ１１が形成されていない画素領域である。画素領域２５０には、画素領域２５０を構成するソース線１５Ｓの間に、ソース配線層１５からなる迂回配線１５ＳＬがソース線１５Ｓと略平行に形成されている。そして、コンタクト部ＣＨ２を介して迂回配線１５ＳＬと接続される迂回配線１３ｎが、ゲート線１３Ｇと略平行に形成されている。迂回配線１３ｎは、ゲート配線層１３からなり、コンタクト部ＣＨ２は、第１実施形態の図７Ｄと同様に形成されている。迂回配線１３ｎは、図１５に示す列Ｓ３の画素領域２５１に形成されているソース線１５Ｓまで形成されており、画素領域２５１のソース線１５Ｓとコンタクト部ＣＨ２（図示略）を介して接続されている。迂回配線１５ＳＬ、１３ｎは、ゲートドライバ１１のスイッチング素子が形成されている画素領域の開口率と略同じ開口率となるように、クロック信号や電源電圧信号の配線１５Ｌ１と同様の位置及び大きさに形成されている。
　このように、ゲートドライバ１１が形成されていない画素領域に迂回配線１５ＳＬ、１３ｎを形成することにより、非表示領域３００が形成された列にソース線１５Ｓを引き回し、ソースドライバ３からのデータ信号を供給することができる。また、第４実施形態では、非表示領域３００が形成されている列にはゲートドライバ１１が形成されないので、第３実施形態のように、非表示領域３００が形成されている列の領域Ｓ３１，３２のゲートドライバ１１に制御信号を供給する配線１５Ｌ１を額縁領域３０１に折り返して引き回す必要がなく、第３実施形態と比べて狭額縁化を図ることができる。また、ゲートドライバ１１が形成されている画素領域の開口率と略同じ開口率となるように、迂回配線１５ＳＬ、１３ｎが形成されるため、輝度むら等を抑制することができる。
＜第５実施形態＞
　本実施形態では、表示領域の一部の領域を第１の駆動周波数で駆動し、他の領域を第１の駆動周波数より低い第２の駆動周波数で駆動させる例について説明する。以下、前述した実施形態と同様の構成については同じ符号を用い、前述した実施形態と異なる構成について説明を行う。
　表示パネル２の液晶層は、対向基板２０ｂとアクティブマトリクス基板２０ａの間に、樹脂からなるシール材を用いて封入される。液晶層をシール材によって封入する際、シール材近傍の液晶層に、シール材の不純物が混入する場合がある。その結果、液晶層のシール材近傍の部分は、他の部分と比べて実効電圧が低くなることがある。低消費電力化を図るため、表示パネル２の表示を６０Ｈｚで駆動させず、１Ｈｚで駆動させるようとすると、シール材近傍の部分の表示速度が遅くなる現象が生じる。
　本実施形態では、表示領域２００の外周の一部を他の領域の駆動周波数（例えば、１Ｈｚ）より高い駆動周波数（例えば、６０Ｈｚ）で駆動させる例について説明する。図１７は、本実施形態におけるアクティブマトリクス基板４２０ａの概略構成を示す上面図である。アクティブマトリクス基板４２０ａにおいて、矩形領域５０１、５０２は、シール材が形成されている額縁領域（以下、シール材領域５０１、５０２と称する。）を示している。シール材領域５０１、５０２と表示領域２００との境界から予め定められた幅の領域Ｓ１，Ｓ２（以下、シール材近傍領域と称する）には、その幅の長さを有するゲート線１３Ｇ群が形成されている。また、表示領域２００において、シール材近傍領域Ｓ１、Ｓ２を除いた領域Ｓ３には、領域Ｓ３の幅を有するゲート線１３Ｇ群が形成されている。そして、シール材近傍領域Ｓ１，Ｓ２と領域Ｓ３における各ゲート線１３Ｇの間には、１つのゲート線１３Ｇを駆動する少なくとも１つのゲートドライバ１１が形成されている。
　図１７の例では、簡略化して記載されているが、領域ごとのゲートドライバ１１は、配線１５Ｌ１（図３、５Ａ～５Ｃ等参照）を介して接続され、配線１５Ｌ１によって端子部１２ｇからの制御信号が各ゲートドライバ１１に供給される。また、図１７の例では図示を省略しているが、表示領域２００には、ゲート線１３Ｇと交差するようにソース線１５Ｓ群と、ソースドライバ３側の額縁領域に端子部１２ｓが形成されている。
　例えば、６０Ｈｚ相当の動画を表示する場合、領域Ｓ３を１Ｈｚで駆動し、シール材近傍領域Ｓ１、Ｓ２を６０Ｈｚで駆動するとき、表示制御回路４は、シール材近傍領域Ｓ１，Ｓ２のゲートドライバ１１に対しては、シール材近傍領域Ｓ１，Ｓ２の各ゲート線１３Ｇを６０Ｈｚで駆動させる制御信号を端子部１２ｇを介して入力する。領域Ｓ３のゲートドライバ１１に対しては、領域Ｓ３のゲート線１３Ｇを１Ｈｚで駆動させる制御信号を端子部１２ｇを介して入力する。ソースドライバ３は、シール材近傍領域Ｓ１，Ｓ２と領域Ｓ３のソース線１５Ｓ（図示略）に対し、外部から入力される映像信号のフレーム毎に、そのフレームにおける各領域に表示すべき動画データを示すデータ信号を供給する。この場合、領域Ｓ３におけるゲート線１３Ｇは１Ｈｚで駆動されるが、シール材近傍領域Ｓ１、Ｓ２におけるゲート線１３Ｇは６０Ｈｚで駆動されるため、シール材近傍領域Ｓ１、Ｓ２の表示速度が領域Ｓ３より遅くなる現象を抑制することができる。
　また、例えば、１Ｈｚ相当の画像や静止画を表示する場合には、上記と同様、表示制御回路４は、シール材近傍領域Ｓ１，Ｓ２のゲートドライバ１１に対しては、シール材近傍領域Ｓ１，Ｓ２のゲート線１３Ｇを６０Ｈｚで駆動させる制御信号を、端子部１２ｇを介して入力する。領域Ｓ３のゲートドライバ１１に対しては、領域Ｓ３のゲート線１３Ｇを１Ｈｚで駆動させる制御信号を端子部１２ｇを介して入力する。
　この場合、ソースドライバ３は、ソース線１５Ｓ（図示略）毎のバッファ回路（図示略）を有する。ソースドライバ３は、外部から入力される１Ｈｚ相当の画像データのうち、シール材近傍領域Ｓ１，Ｓ２のソース線１５Ｓに対して送出すべき画像データをバッファ回路（図示略）に保持しておく。そして、シール材近傍領域Ｓ１，Ｓ２のソース線１５Ｓ（図示略）に対しては、バッファ回路（図示略）に保持されている画像データを読出し、１／６０秒毎にその画像データを示すデータ信号を供給する。これにより、シール材近傍領域Ｓ１，Ｓ２には、同じ画像が６０回書き込まれる。一方、領域Ｓ３のソース線１５Ｓ（図示略）に対しては、１秒毎に、領域Ｓ３のソース線１５Ｓに対して送出すべき画像データを供給する。この場合、ソースドライバ３は、１Ｈｚ相当の駆動周波数でデータ信号を送出し、領域Ｓ３におけるゲートドライバ１１は、ゲート線１３Ｇを１Ｈｚ相当の駆動周波数で駆動することができる。そのため、上記した６０Ｈｚ相当の動画を表示する場合と比べ、領域Ｓ３の表示制御にかかる消費電力を低減させることができる。
　なお、上述した第５実施形態では、シール材近傍領域として、表示領域２００においてＹ軸に平行な２辺近傍の領域を例に挙げて説明したが、表示領域２００においてＸ軸に平行な２辺近傍の領域であってもよいし、表示領域２００の４辺近傍の領域であってもよい。
＜第６実施形態＞
　上述した第５実施形態の図１７では、領域Ｓ１～Ｓ３のゲート線１３Ｇは、領域の幅と略同じ長さとなるように形成されている例を説明した。図１７の例では、１Ｈｚ相当で駆動される領域Ｓ１、Ｓ２と、６０Ｈｚ相当で駆動される領域Ｓ３との境界が直線状であるため、その境界部分が人の目に感知されやすい。そのため、本実施形態では、駆動周波数が異なる領域の境界が非直線状となるようにゲート線１３Ｇを形成する例を説明する。
　図１８は、本実施形態におけるアクティブマトリクス基板４２１ａの概略構成を示す上面図である。図１８において、第５実施形態と同様の構成については同じ符号を付している。第５実施形態と同様、シール材近傍領域Ｓ１、Ｓ２におけるソース線１５Ｓ（図示略）は、６０Ｈｚ相当の駆動周波数でデータ信号が供給され、領域Ｓ３におけるソース線１５Ｓ（図示略）は、１Ｈｚ相当の駆動周波数でデータ信号が供給される。
　図１８に示すように、領域Ｓ３におけるゲート線群１３Ｇ＿３は、領域Ｓ３を含み、シール材近傍領域Ｓ１、Ｓ２の一部に重なるように形成されている。シール材近傍領域Ｓ１、Ｓ２におけるゲート線群１３Ｇ＿１、１３Ｇ＿２は、シール材領域５０１、５０２の境界からゲート線群１３Ｇ＿３の端部の間に形成されている。
　ゲート線群１３Ｇ＿１，１３Ｇ＿２と、ゲート線群１３Ｇ＿３との境界が非直線状となるように、ゲート線群１３Ｇ＿１、１３Ｇ＿２、１３Ｇ＿３の各ゲート線１３Ｇの長さは決められている。つまり、駆動周波数が低い領域（以下、第１領域）と、その領域より駆動周波数が高い隣接領域（以下、第２領域）のゲート線群の境界が非直線状となるように、第１領域に形成されるゲート線が、第２領域の一部まで形成されている。
　ゲート線群１３Ｇ＿１、１３Ｇ＿２に接続されているゲートドライバ１１に対しては、ゲート線群１３Ｇ＿１、１３Ｇ＿２を６０Ｈｚ相当の駆動周波数で駆動させる制御信号が、端子部１２ｇを介して表示制御回路４から供給される。また、ゲート線群１３Ｇ＿３に接続されているゲートドライバ１１に対しては、ゲート線群１３Ｇ＿３を１Ｈｚ相当の駆動周波数で駆動させる制御信号が、端子部１２ｇを介して表示制御回路４から供給される。
　これにより、領域Ｓ３においてゲート線群１３Ｇ＿３が形成された部分の画素領域は、１Ｈｚ相当の駆動周波数でゲート線１３Ｇが駆動され、１Ｈｚ相当の駆動周波数でデータ信号が送出されるため、１／６０回だけデータが書き込まれる。領域Ｓ１においてゲート線群１３Ｇ＿３が形成された部分の画素領域は、６０Ｈｚ相当の駆動周波数でデータ信号が送出されるが、１Ｈｚ相当の駆動周波数でゲート線１３Ｇが駆動されるため、１／６０回しかデータの書き込みはなされず、５９／６０回はデータの書き込みがなされない。
　なお、上記とは逆に、ゲート線群１３Ｇ＿１，１３Ｇ＿２と、ゲート線群１３Ｇ＿３との境界が非直線状となるように、ゲート線群１３Ｇ＿１、１３Ｇ＿２が、領域Ｓ３の一部まで形成されている場合、領域Ｓ３においてゲート線群１３Ｇ＿１、１３Ｇ＿２が形成された部分の画素領域は、１Ｈｚ相当の駆動周波数でデータ信号が送出されるにも関わらず、６０Ｈｚ相当の駆動周波数でゲート線１３Ｇが駆動される。その結果、データ信号が送出されていない期間に、共通電極の電圧等が意に反して書き込まれることが生じうる。そのため、第２領域を駆動するためのゲート線が、第１領域の一部にまで形成されないように構成すればよい。
＜第７実施形態＞
　上述した第６実施形態では、表示領域における列に応じて異なる駆動周波数で駆動させる例について説明した。本実施形態では、表示領域における列及び行に応じて異なる駆動周波数で駆動させる例について説明する。
　図１９は、本実施形態におけるアクティブマトリクス基板の概略構成を示す上面図である。図１９の例では、アクティブマトリクス基板５２０ａの表示領域２００をＸ軸方向に沿って４分割し、分割した各領域の幅に相当するＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇ群が領域毎に形成されている。以下、これら各領域を構成する列を、Ｓ１、Ｓ２、Ｓ３、Ｓ４と称する。この例では、各列におけるゲート線１３Ｇは、アクティブマトリクス基板５２０ａのＸ軸方向の幅（最大長ｌｍａｘ）より短い長さを有する。
　また、図１９の例では簡略化して記載されているが、各列におけるゲート線１３Ｇとゲート線１３Ｇの間には、少なくとも１つのゲートドライバ１１’が形成されており、各列におけるゲートドライバ１１’は、第１実施形態と同様、配線１５Ｌ１（図３，５Ａ～５Ｃ等参照）によって接続されている。各列におけるゲートドライバ１１’は、表示制御回路４からの制御信号を、配線１５Ｌ１を介して受け取る。各列におけるゲート線１３Ｇ群は、各列のゲートドライバ１１’によって、一定の駆動周波数でＧＬ（１）からＧＬ（ｎ）の順に走査される。
　また、図１９の例では、図示を省略しているが、表示領域２００には、ゲート線１３Ｇ群と交差するように、Ｙ軸方向に平行なソース線１５Ｓ群が形成され、ソースドライバ３側の額縁領域には、ソースドライバ３からのデータ信号をソース線１５Ｓに供給する端子部１２ｓが形成されている。ソースドライバ３は、各ソース線１５Ｓ（図示略）に対するデータ信号を一定の駆動周波数で入力する。
　次に、本実施形態におけるゲートドライバ１１’の構成について説明する。図２０は、ゲートドライバ１１’の等価回路の一例を示す図である。この例において、ゲートドライバ１１’は、ＧＬ（ｎ－１）とＧＬ（ｎ）のゲート線１３Ｇの間に形成されている。ゲートドライバ１１’は、ＧＬ（ｎ－１）のゲート線１３Ｇを走査するゲートドライバ１１’（前段のゲートドライバ）からセット信号（Ｓ）を受け取り、制御信号に応じてＧＬ（ｎ）のゲート線１３Ｇを駆動し、ＧＬ（ｎ＋１）のゲート線１３Ｇを駆動するゲートドライバ１１’（次段のゲートドライバ）にセット信号（Ｓ）を出力する。
　図２０に示すように、ゲートドライバ１１’は、ＴＦＴで構成されたＴＦＴ－Ａ～ＴＦＴ－Ｍのスイッチング素子と、キャパシタＣｂｓｔと、端子１１１～１２４と、ローレベルの電源電圧信号（ＶＳＳ）が入力される端子群とを有する。つまり、ゲートドライバ１１’は、図９に示す第１実施形態のゲートドライバ１１のスイッチング素子に加え、ＴＦＴ－Ｋ、ＴＦＴ－Ｌ、ＴＦＴ－Ｍと、端子１２１～１２４を備える。
　端子１２１は、表示制御回路４から出力される行選択信号（ＥＮ）を受け取る。行選択信号（ＥＮ）は、ＶＤＤ（Ｈレベル）又はＶＳＳ（Ｌレベル）を示す電源電圧信号である。端子１２２は、表示制御回路４から出力されるリセット信号（ＣＬＲ）を受け取る。端子１２３は、次段のゲートドライバ１１’の端子１２４から、ＴＦＴ－Ｍのオンオフを切り替える信号（Ｒ）を受け取る。
　図２０において、ＴＦＴ－Ｋは、ゲート端子がｎｅｔＡに接続され、ドレイン端子は、端子１２１に接続されている。また、ＴＦＴ－Ｋのソース端子は、ＴＦＴ－Ｌ及びＴＨＴ－Ｍのドレイン端子と、端子１２０とに接続されている。端子１２０は、ＧＬ（ｎ）のゲート線１３Ｇと接続されている。
　ＴＦＴ－Ｌは、ゲート端子が端子１２２と接続され、ドレイン端子はＴＦＴ－Ｋ、ＴＦＴ－Ｍのソース端子と、端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。ＴＦＴ－Ｍは、ゲート端子が端子１２３と接続され、ドレイン端子はＴＦＴ－Ｋ、ＴＦＴ－Ｌのソース端子と端子１２０と接続され、ソース端子は電源電圧端子ＶＳＳに接続されている。
　この例において、キャパシタＣｂｓｔの一方の電極と、ＴＦＴ－Ｅ、ＴＦＴ－Ｄのドレイン端子と、ＴＦＴ－Ｆのソース端子とが接続されている配線をｎｅｔＣと称する。
　行選択信号（ＥＮ）は、ＧＬ（ｎ）のゲート線１３Ｇの駆動のオン／オフを制御する信号である。例えば、ＧＬ（ｎ）のゲート線１３Ｇの走査時に、ＶＤＤ（Ｈレベル）を示す行選択信号（ＥＮ）がゲートドライバ１１’に入力されると、ＧＬ（ｎ）のゲート線１３Ｇは、クロック信号（ＣＫＡ、ＣＫＢ）に応じて、ＬレベルからＨレベルに遷移し駆動する。ＧＬ（ｎ）のゲート線１３Ｇの走査時に、ＶＳＳ（Ｌレベル）を示す行選択信号（ＥＮ）がゲートドライバ１１’に入力されると、ＧＬ（ｎ）のゲート線１３ＧはＬレベルを維持する。以下、ゲートドライバ１１’の具体的な動作について説明する。
　図２１Ａは、ＶＤＤ（Ｈレベル）を示す行選択信号（ＥＮ）がゲートドライバ１１’に入力された場合のゲート線１３Ｇの走査を示すタイミングチャートである。図２１Ａにおいて、ｔ３からｔ４の期間がＧＬ（ｎ）のゲート線１３Ｇが選択されている期間である。表示制御回路４から供給される、一水平走査期間毎に位相が反転するクロック信号（ＣＫＡ）とクロック信号（ＣＫＢ）とが端子１１６～１１９を介してゲートドライバ１１’に入力される。また、図２１Ａでは図示を省略しているが、一垂直走査期間毎に一定期間Ｈレベルとなるリセット信号（ＣＬＲ）が表示制御回路４から端子１１３～１１５、１２２を介してゲートドライバ１１’に入力される。リセット信号（ＣＬＲ）が入力されると、ｎｅｔＡ、ｎｅｔＢ、ｎｅｔＣ及びゲート線１３ＧはＬレベルに遷移する。
　図２１Ａの時刻ｔ０からｔ１において、Ｌレベルのクロック信号（ＣＫＡ）が端子１１６、１１７に入力され、Ｈレベルのクロック信号（ＣＫＢ）が端子１１８、１１９に入力される。これにより、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるため、ｎｅｔＢはＨレベルに充電される。また、ＴＦＴ－ＣとＴＦＴ－Ｄがオン状態となり、ＴＦＴ－Ｆがオフ状態となるためｎｅｔＡはＬレベルの電源電圧（ＶＳＳ）に充電され、端子１２０からＬレベルの電位が出力される。
　次に、時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－Ｇがオフ状態となり、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢはＬレベルに充電される。そして、ＴＦＴ－ＣとＴＦＴ－Ｄがオフ状態となるためｎｅｔＡ、ｎｅｔＣの電位はＬレベルに維持される。ＴＦＴ－ＬとＴＦＴ－Ｍがオフ状態であるため、端子１２０はＬレベルの電位を維持する。
　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ｎｅｔＣ（ｎ－１）を介してセット信号（Ｓ）が端子１１１、１１２に入力される。これにより、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電される。また、ＴＦＴ－Ｊがオン状態となり、ＴＦＴ－Ｇがオン状態、ＴＦＴ－Ｈがオフ状態となるため、ｎｅｔＢはＬレベルに維持される。また、ＴＦＴ－ＣとＴＦＴ－Ｆはオフ状態となるため、ｎｅｔＡの電位は下がらずに維持される。そして、ＴＦＴ－ＬとＴＦＴ－Ｍがオフ状態であるため、端子１２０からＧＬ（ｎ）のゲート線１３ＧにｎｅｔＡのＨレベルの電位が出力される。この間、ＴＦＴ－Ｄはオン状態となっているため、ｎｅｔＣのＬレベルの電位が、次段のゲートドライバ１１’の端子１１１、１１２と前段のゲートドライバ１１’の端子１２３に端子１２４から出力される。
　時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ－Ｆがオン状態となり、ＴＦＴ－Ｄがオフ状態となる。ｎｅｔＡと端子１２４の間にはキャパシタＣｂｓｔが設けられているため、ＴＦＴ－Ｆの端子１１６の電位の上昇に伴って、ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電され、ｎｅｔＣもＨレベルに充電される。この間、ＴＦＴ－ＧとＴＦＴ－Ｊがオフ状態、ＴＦＴ－Ｈがオン状態となるため、ｎｅｔＢの電位はＬレベルで維持される。ＴＦＴ－Ｃはオフ状態であるため、ｎｅｔＡの電位は下がらない。その結果、ＴＦＴ－ＬとＴＦＴ－Ｍがオフ状態であるため、クロック信号（ＣＫＡ）のＨレベルの電位がＧＬ（ｎ）のゲート線１３Ｇに端子１２０から出力される。また、ｎｅｔＣのＨレベルの電位が、次段のゲートドライバ１１’のセット信号（Ｓ）として、端子１２４から次段のゲートドライバ１１’の端子１１１、１１２に入力される。また、ｎｅｔＣのＨレベルの電位は、前段のゲートドライバ１１’の信号（Ｒ）として、端子１２４から前段のゲートドライバ１１’の端子１２３に出力される。これにより、前段のゲートドライバ１１’のＴＦＴ－Ｍがオン状態となり、ＧＬ（ｎ－１）のゲート線１３Ｇの電位がＨレベルからＬレベルに遷移する。ＧＬ（ｎ）のゲート線１３Ｇは、Ｈレベルに充電されて選択された状態となる。
　時刻ｔ４において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ－Ｇがオン状態となり、ＴＦＴ－Ｈがオフ状態となるため、ｎｅｔＢはＨレベルに充電される。これにより、ＴＦＴ－Ｃはオン状態となり、ｎｅｔＡの電位は、ＨレベルからＬレベルに遷移する。また、ＴＦＴ－Ｄがオン状態、ＴＦＴ－Ｆがオフ状態となるため、ｎｅｔＣの電位はＨレベルからＬレベルに遷移する。端子１２３には、ｎｅｔＣ（ｎ＋１）のＨレベルの電位（ＶＤＤ）が与えられ、ＴＦＴ－Ｍがオン状態となる。これにより、ＧＬ（ｎ）のゲート線１３Ｇに、端子１２０からＬレベルの電位が出力され、ＧＬ（ｎ）のゲート線１３ＧはＬレベルに充電される。また、ｎｅｔＣのＬレベルの電位は、次段のゲートドライバ１１’と前段のゲートドライバ１１’に端子１２４から出力される。
　図２１Ｂは、ＶＳＳ（Ｌレベル）を示す行選択信号（ＥＮ）がゲートドライバ１１’に入力された場合のゲート線１３Ｇの走査を示すタイミングチャートである。図２１Ｂにおいて、時刻ｔ２までは図２１Ａと同様であるため説明を省略する。
　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ｎｅｔＣ（ｎ－１）を介してセット信号（Ｓ）が端子１１１、１１２に入力される。これにより、ＴＦＴ－Ｂがオン状態となり、ｎｅｔＡがＨレベルに充電されるが、端子１２１にはＬレベルの行選択信号（ＥＮ）が入力されているため、端子１２０からは、ｎｅｔＡのＬレベルの電位がＧＬ（ｎ）のゲート線１３Ｇに出力される。
　また、時刻ｔ３において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルになると、ＴＦＴ－Ｆがオン状態となり、ＴＦＴ－Ｄがオフ状態となる。ｎｅｔＡはクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電され、ｎｅｔＣもＨレベルに充電されるが、端子１２１にはＬレベルの行選択信号（ＥＮ）が入力されている。そのため、端子１２０からは、Ｌレベルの電位がＧＬ（ｎ）のゲート線１３Ｇに出力される。また、ｎｅｔＣのＨレベルの電位は、次段のゲートドライバ１１’のセット信号（Ｓ）として端子１２４から出力され、前段のゲートドライバ１１’の信号（Ｒ）として端子１２４から出力される。従って、ＶＳＳ（Ｌレベル）の行選択信号（ＥＮ）を入力することにより、ＧＬ（ｎ）のゲート線１３Ｇは、Ｌレベルの電位が維持されるため駆動されない。
　このように、本実施形態におけるゲートドライバ１１’のＴＦＴ－Ｋ、ＴＦＴ－Ｌ、ＴＦＴ－Ｍからなる回路部分は、表示制御回路４から供給される行選択信号（ＥＮ）に応じてＧＬ（ｎ）のゲート線１３Ｇを選択又は非選択の状態に切り替える信号を出力し、ゲートドライバ１１’における他の回路部分は、表示制御回路４からのスタートパルス又は前段のゲートドライバ１１’からのセット信号（Ｓ）と、表示制御回路４からのクロック信号とに基づいて次段のゲートドライバ１１’にセット信号を出力する。
　次に、表示領域２００内におけるゲートドライバ１１’の配置例について説明する。図２２Ａ、図２２Ｂは、ＧＬ（ｎ－１）～ＧＬ（ｎ＋１）のゲート線１３Ｇの間にゲートドライバ１１’を配置する場合の全体レイアウトを示す図である。便宜上、図２２Ａと２２Ｂとに分けて記載しているが、実際は、図２２Ａの列２００ｘと、図２２Ｂの列２００ｘの部分において連続している。
　図２２Ａ及び図２２Ｂにおいて、ソース線１５Ｓとゲート線１３Ｇとで構成される各画素領域には、画素電極１７が形成されている。各ゲート線１３Ｇの間には、１つのゲートドライバ１１’を構成する素子群が形成されている。なお、図２２Ａ及び図２２Ｂでは、便宜上、ドライバ１１’におけるスイッチング素子の”ＴＦＴ－”の文字は省略して記載しているが、図２２Ａ及び図２２Ｂに示すＡ～Ｍは、図２０に示したゲートドライバ１１’のＴＦＴ－Ａ～ＴＦＴ－Ｍを示している。ＧＬ（ｎ－１）とＧＬ（ｎ）のゲート線１３Ｇの間に形成されているゲートドライバ１１’は、ＧＬ（ｎ－１）のゲート線１３Ｇを駆動する前段のゲートドライバ１１’からセット信号（Ｓ）を受け取り、制御信号（ＣＫＡ、ＣＫＢ、ＥＮ、ＣＬＲ、ＶＳＳ）に応じて、ＧＬ（ｎ）のゲート線を駆動し、ＧＬ（ｎ＋１）のゲート線１３Ｇを駆動する次段のゲートドライバ１１’にセット信号（Ｓ）を出力する。
　図２０に示したゲートドライバ１１’の各素子は、各々異なる画素領域に分散して配置されている。各行のゲートドライバ１１’は、スイッチング素子（ＴＦＴ－Ｄ、ＴＦＴ－Ｆ、ＴＦＴ－Ｇ、ＴＦＴ－Ｈ）に入力されるクロック信号（ＣＫＡ、ＣＫＢ）が、前段及び次段のこれらスイッチング素子に入力されるクロック信号（ＣＫＡ、ＣＫＢ）と逆位相となるように配置されている。なお、図２２Ａ及び図２２Ｂにおいて、ゲートドライバ１１’の各素子は、配置される画素領域における画素電極１７と重ならない位置に記載しているが、第１実施形態（図７Ａ～７Ｄ参照）で説明したように、画素電極１７と各素子との間にはシールド層１６が設けられているため、画素電極１７と重なって各素子を配置しても画素電極１７との干渉は防止される。
　クロック信号（ＣＫＡ，ＣＫＢ）、リセット信号（ＣＬＲ）、行選択信号（ＥＮ）、電源電圧信号（ＶＳＳ）のいずれかの信号を受け取る素子が配置される画素領域には、これら信号を供給するための配線１５Ｌ１が形成されている。配線１５Ｌ１は、ソース線１５Ｓと略平行となるように、ＧＬ（ｎ－１）～ＧＬ（ｎ＋１）においてゲートドライバ１１’が形成されている画素領域にわたって形成されている。
　また、図９に示したゲートドライバ１１と同様、ゲートドライバ１１’におけるｎｅｔＡ、ｎｅｔＢ、ｎｅｔＣの配線は、ゲート配線層１３からなる配線１３Ｎによって形成されている。配線１３Ｎは、ゲート線１３Ｇと略平行となるように、ｎｅｔＡ、ｎｅｔＢ、ｎｅｔＣに接続される素子が配置される画素領域にわたって形成されている。
　次に、図１９に示す表示領域２００に動画（６０Ｈｚ相当）を表示する場合について説明する。図２３Ａは、表示領域２００における列Ｓ１～Ｓ４の各領域に書き込むべき各フレームのデータを例示した図である。列Ｓ１の領域には、Ｖ１０１、Ｖ１０２・・・Ｖ１６０のデータがＦ１～Ｆ６０のフレーム毎に書き込まれる。列Ｓ２の領域には、Ｖ２０１、Ｖ２０２・・・Ｖ２６０のデータがＦ１～Ｆ６０のフレーム毎に書き込まれる。列Ｓ３の領域には、Ｖ３０１、Ｖ３０２・・・Ｖ３６０のデータがＦ１～Ｆ６０のフレーム毎に書き込まれる。列Ｓ４の領域には、Ｖ４０１、Ｖ４０２・・・Ｖ４６０のデータがＦ１～Ｆ６０のフレーム毎に書き込まれる。
　図２３Ｂは、表示領域２００を６０Ｈｚの駆動周波数で駆動する場合の駆動タイミングを示す図である。列Ｓ１～Ｓ４の各領域に６０Ｈｚ相当の動画を表示する場合、各列の各ゲートドライバ１１’の端子１２１には、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇを走査する間、ＶＤＤ（Ｈレベル）を示す行選択信号（ＥＮ）が表示制御回路４から入力される。また、各列のゲート線１３Ｇを６０Ｈｚの駆動周波数で駆動するように、クロック信号（ＣＫＡ、ＣＫＢ）が各ゲートドライバ１１’に供給される。これにより、列Ｓ１～Ｓ４における各ゲートドライバ１１’は、クロック信号（ＣＫＡ、ＣＫＢ）に応じて、各列におけるゲート線１３Ｇを駆動周波数６０Ｈｚで走査し、図２３Ｂに示すように、ＧＬ（１）～ＧＬ（ｎ）の順にゲート線１３Ｇが駆動される。
　また、各列の領域に形成されているソース線１５Ｓ（図２２参照）に対し、図２３Ａに示した各フレームのデータ信号が６０Ｈｚの駆動周波数でソースドライバ３から入力される。これにより、図２３Ｂに示すように、１～６０フレームの各フレームにおいて、各列のＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇが順次駆動されるタイミングで、各列のソース線１５Ｓ（図２２参照）に出力された各フレームのデータ信号のデータが画素領域に書き込まれる。
　次に、図１９に示す表示領域２００に静止画を表示する場合のデータの書き込みについて説明する。図２４Ａは、表示領域２００における列Ｓ１～Ｓ４の各領域に書き込むべきフレームのデータを例示した図である。本実施形態では、静止画データを書き込む場合、１フレーム目だけ各列の領域にデータを書き込み、２～６０フレームはデータの書き込みを行わないように制御する。そのため、列Ｓ１～Ｓ４の各領域の１フレーム目の走査が終了するまで、ソースドライバ３は、フレームＦ１のＶ１０１、Ｖ２０１、Ｖ３０１、Ｖ４０１の各データのデータ信号を出力し、２～６０フレームの間は、例えば、共通電極の電位に相当するデータ信号を出力する。
　図２４Ｂは、１フレーム目の駆動タイミングを示す図である。図２４Ｂに示すように、１フレーム目では、各列におけるゲートドライバ１１’に対し、ＶＤＤ（Ｈレベル）を示す行選択信号（ＥＮ）が表示制御回路４から入力される。また、各列のゲート線１３Ｇを６０Ｈｚの駆動周波数で駆動するように、各ゲートドライバ１１’にクロック信号（ＣＫＡ、ＣＫＢ）が供給される。また、各列の領域に形成されているソース線１５Ｓ（図２２参照）に対し、図２４Ａに示した１フレーム目のデータ信号が６０Ｈｚの駆動周波数でソースドライバ３から入力される。これにより、図２４Ｂに示すように、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇが順次駆動されるタイミングで、各列におけるソース線１５Ｓ（図２２Ａ、２２Ｂ参照）に出力された１フレーム目のデータ信号のデータが画素領域に書き込まれる。
　２フレーム目から６０フレーム目までは、表示制御回路４は、ＶＳＳ（Ｌレベル）を示す行選択信号（ＥＮ）を各列におけるゲートドライバ１１’に出力し、ソースドライバ３は、共通電極の電位を示すデータ信号をソース線１５Ｓ（図２２Ａ、２２Ｂ参照）に出力する。これにより、図２４Ｃに示すように、各列におけるＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇは駆動されず、各列におけるソース線１５Ｓ（図２２Ａ、２２Ｂ参照）に出力されたデータ信号のデータは書き込まれない。このように、静止画を表示する場合には、１フレーム目だけゲート線１３Ｇを駆動させ、２～６０フレームの間はゲート線１３Ｇの駆動を停止させることにより、省電力化を図ることができる。なお、２～６０フレーム目までの間、ゲート線１３Ｇの駆動を停止させるため、表示制御回路４において、２～６０フレーム目までの間は、クロック信号（ＣＫＡ，ＣＫＢ）の供給を停止させるようにしてもよい。このように構成することにより、より消費電力を低減させることができる。
　次に、アクティブマトリクス基板５２０ａにおいて、図２５に示す表示領域２００における領域Ｐに６０Ｈｚ相当の動画を表示し、他の領域には静止画を表示させる場合について説明する。図２５の例において、領域Ｐは、列Ｓ２、Ｓ３の領域におけるＧＬ（ｋ）～ＧＬ（ｌ）のゲート線１３Ｇ群を含む。
　図２６は、表示領域２００における列Ｓ１～Ｓ４の各領域に書き込むべき各フレームのデータを例示した図である。列Ｓ１及びＳ４の領域は静止画を表示するため、図２６に示すように、１フレーム目だけ列Ｓ１、Ｓ４の領域にデータを書き込み、２～６０フレームはデータの書き込みを行わないように制御する。
　ソースドライバ３は、列Ｓ１、Ｓ２の各領域のゲート線１３Ｇの１フレーム目の走査が終了するまで、列Ｓ１、Ｓ２におけるソース線１５Ｓ（図２２Ａ、２２Ｂ参照）に対し、フレームＦ１のＶ１０１、Ｖ４０１の各データのデータ信号を出力する。
　列Ｓ２、Ｓ４において領域Ｐは動画を表示し、領域Ｐ以外の領域には静止画を表示するため、ソースドライバ３は、列Ｓ２、Ｓ３のゲート線１３Ｇの１フレーム目の走査が終了するまで、列Ｓ２、Ｓ３におけるソース線１５Ｓ（図２２Ａ、２２Ｂ参照）に対し、列Ｓ２、Ｓ３の各領域に表示すべきＶ２０１、Ｖ３０１を示すデータ信号を出力する。
　表示制御回路４は、１フレーム目は、ＶＤＤ（Ｈレベル）を示す行選択信号（ＥＮ）を列Ｓ１～Ｓ４におけるゲートドライバ１１’に入力し、６０Ｈｚの駆動周波数でゲート線１３Ｇを駆動するようにクロック信号（ＣＫＡ、ＣＫＢ）を供給する。これにより、図２３Ｂで示したように、各列におけるゲート線１３Ｇが順次駆動されるタイミングで、１フレーム目の各列に対するデータ（Ｖ１０１～Ｖ４０１）が表示領域２００に書き込まれる。
　２フレーム目以降は、列Ｓ１、Ｓ４におけるソース線１５Ｓ（図２２Ａ、２２Ｂ参照）に対し、ソースドライバ３は、共通電極の電位に相当するデータ信号を出力する。また、列Ｓ２、Ｓ３におけるソース線１５Ｓ（図２２Ａ、２２Ｂ参照）に対し、ソースドライバ３は、列Ｓ２、Ｓ３の領域Ｐの部分に表示すべき各フレームのデータＶ２０２～Ｖ２６０、Ｖ３０２～Ｖ３６０を示すデータ信号を出力する。
　表示制御回路４は、２フレーム目以降は、列Ｓ１、Ｓ４におけるゲートドライバ１１’に対しては、ＶＳＳ（Ｌレベル）を示す行選択信号（ＥＮ）を供給する。また、列Ｓ２、Ｓ３におけるゲートドライバ１１’に対しては、ＧＬ（１）～ＧＬ（ｋ－１）のゲート線１３Ｇの走査期間は、ＶＳＳ（Ｌレベル）を示す行選択信号（ＥＮ）を供給し、ＧＬ（ｋ）～ＧＬ（ｌ）のゲート線１３Ｇの走査期間は、ＶＤＤ（Ｈレベル）を示す行選択信号（ＥＮ）を供給する。そして、ＧＬ（ｌ＋１）～ＧＬ（ｎ）のゲート線１３Ｇの走査期間は、ＶＳＳ（Ｌレベル）を示す行選択信号（ＥＮ）を供給する。
　これにより、２～６０フレーム目においては、列Ｓ２及び列Ｓ３の領域は、図２７Ａに示すように、フレーム毎に、ＧＬ（ｋ）～ＧＬ（ｌ）のゲート線１３Ｇの走査期間だけ行選択信号（ＥＮ）がＨレベルとなり、ＧＬ（ｋ）～ＧＬ（ｌ）のゲート線１３Ｇが順次駆動されるタイミングで、領域Ｐにデータが書き込まれる。一方、列Ｓ１及び列Ｓ４の領域は、２～６０フレーム目においては、図２７Ｂに示すように、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇが走査される間、行選択信号（ＥＮ）がＬレベルとなるため、列Ｓ１及び列Ｓ４におけるゲート線１３Ｇは駆動されず、データの書き込みがなされない。
＜第８実施形態＞
　上述した第３実施形態及び第４実施形態では、額縁領域において端子部１２ｇが設けられた辺に端子部１２ｓを設け、端子部１２ｓを介してソース線１５Ｓにデータ信号を供給する例を説明した。本実施形態では、第３実施形態及び第４実施形態と同様、表示領域内に非表示領域を有する場合において、端子部１２ｓが設けられた辺に対向する辺にもデータ信号を供給する端子部を設け、両方の端子部からデータ信号をソース線１５Ｓに供給する例を説明する。
　図２８Ａは、本実施形態におけるアクティブマトリクス基板と、アクティブマトリクス基板に接続された各部とを模式的に表した概略構成図である。図２８Ａに例示するように、アクティブマトリクス基板６２０ａは、第３実施形態と同様、複数のゲート線１３Ｇと複数のソース線１５Ｓとが形成されている。この例では、表示領域２００に、ゲートドライバ群１１Ａ、１１Ｂ、１１Ｃが設けられている。ゲートドライバ群の各々は、ゲート線１３Ｇごとに設けられたゲートドライバ１１を含む。ゲートドライバ群における各ゲートドライバ１１は上述した配線１５Ｌ１を介して接続されている。
　アクティブマトリクス基板６２０ａは、データ信号を供給する端子部１２ｓａ、１２ｓｂを有する。端子部１２ｓａ、１２ｓｂは、額縁領域において、ゲート線１３Ｇの延伸方向（ｘ軸方向）に略平行な２つの辺に設けられている。アクティブマトリクス基板６２０ａの外側において、端子部１２ｓａが設けられた辺にソースドライバ３ａが設けられている。端子部１２ｓａは、ソースドライバ３ａと接続されている。また、アクティブマトリクス基板６２０ａの外側において、端子部１２ｓｂが設けられた辺にはソースドライバ３ｂが設けられている。端子部１２ｓｂは、ソースドライバ３ｂと接続されている。ソースドライバ３ａとソースドライバ３ｂは、同じデータ信号を同時に端子部１２ｓａ、１２ｓｂに各々出力する。
　なお、図２８Ａに示す例では、端子部１２ｇの図示を省略しているが、端子部１２ｇは、端子部１２ｓａが設けられている額縁領域に設けられている。また、この例において、電源５（図１４等参照）の図示を省略しているが、第３実施形態と同様、端子部１２ｇが設けられた辺に電源５が設けられている。アクティブマトリクス基板６２０ａ、表示制御回路４、及びソースドライバ３ａ，３ｂは、電源５から電源電圧信号が供給される。
　アクティブマトリクス基板６２０ａは、ゲートドライバ群１１Ａと１１Ｂの間に非表示領域３００ａ、３００ｂと、ゲートドライバ群１１Ｂと１１Ｃの間に非表示領域３００ｃとを有する。非表示領域３００ａ、３００ｂ、３００ｃで交差するゲート線１３Ｇ及びソース線１５Ｓは、非表示領域３００ａ、３００ｂ、３００ｃにおいて分断されている。
　非表示領域３００ａ，３００ｂ，３００ｃが配置されていない部分のソース線１５Ｓは、端子部１２ｓａから端子部１２ｓｂまで延伸され、端子部１２ｓａと端子部１２ｓｂに接続される。従って、非表示領域３００ａ，３００ｂ，３００ｃが配置されていない部分のソース線１５Ｓは、ソースドライバ３ａから出力されるデータ信号が端子部１２ｓａを介して供給されるとともに、ソースドライバ３ｂから出力されるデータ信号が端子部１２ｓｂを介して供給される。
　非表示領域３００ａ，３００ｂ，３００ｃにおいて分断されたソース線１５Ｓのうち、端子部１２ｓａ側のソース線１５Ｓは端子部１２ｓａと接続され、ソースドライバ３ａからデータ信号が供給される。また、端子部１２ｓｂ側のソース線１５Ｓは、端子部１２ｓｂと接続され、ソースドライバ３ｂからデータ信号が供給される。
　ここで、図２８Ａにおける非表示領域３００ａ、３００ｂが配置されている部分を拡大した模式図を図２８Ｂに示す。図２８Ｂに例示するように、アクティブマトリクス基板６２０ａにおいて、非表示領域３００ａのｘ軸方向の幅Ｒ１、非表示領域３００ｂのｘ軸方向の幅Ｒ２に配置されているソース線１５Ｓは、非表示領域３００ａ，３００ｂの境界近傍で途切れている。非表示領域３００ａにおいて分断されたソース線１５Ｓのうち、端子部１２ｓａ側に配置されているソース線１５Ｓは、端子部１２ｓａを介してデータ信号が供給され、端子部１２ｓｂ側に配置されているソース線１５Ｓは、端子部１２ｓｂを介してデータ信号が供給される。
　また、非表示領域３００ａ、３００ｂが配置されている行のゲート線１３Ｇ（ＧＬ（ｋ－３）～ＧＬ（ｋ－１）、ＧＬ（ｋ－１０）～ＧＬ（ｋ－５））は、非表示領域３００ａ、３００ｂの境界近傍で分断されている。この例では、非表示領域３００ａにおいて分断された左側（ｘ軸負方向側）のＧＬ（ｋ－３）～ＧＬ（ｋ－１）のゲート線１３Ｇは、ゲートドライバ群１１ＡにおけるＧＬ（ｋ－３）～ＧＬ（ｋ－１）を駆動するゲートドライバ１１によって駆動される。一方、非表示領域３００ａにおいて分断された右側（ｘ軸正方向側）のＧＬ（ｋ－３）～ＧＬ（ｋ－１）のゲート線１３Ｇは、ゲートドライバ群１１ＢにおけるＧＬ（ｋ－３）～ＧＬ（ｋ－１）を駆動するゲートドライバ１１によって駆動される。
　また、非表示領域３００ｂにおいて分断された左側（ｘ軸負方向側）のＧＬ（ｋ－１０）～ＧＬ（ｋ－５）のゲート線１３Ｇは、ゲートドライバ群１１ＡにおけるＧＬ（ｋ－１０）～ＧＬ（ｋ－５）を駆動するゲートドライバ１１によって駆動される。一方、非表示領域３００ｂにおいて分断された右側（ｘ軸正方向側）のＧＬ（ｋ－１０）～ＧＬ（ｋ－５）のゲート線１３Ｇは、ゲートドライバ群１１ＢにおけるＧＬ（ｋ－１０）～ＧＬ（ｋ－５）を駆動するゲートドライバ１１によって駆動される。
　図２８Ａ、Ｂに例示したように、一のゲート線１３Ｇに複数のゲートドライバ１１を設け、複数のゲートドライバの間に複数の非表示領域を設ける場合には、各々の非表示領域において交差するゲート線１３Ｇ及びソース線１５Ｓが互いに異なるように非表示領域を配置すればよい。このように配置することにより、非表示領域において分断された左側のゲート線１３Ｇを、非表示領域の左側に配置されているゲートドライバ１１によって駆動し、非表示領域において分断された右側のゲート線１３Ｇを、非表示領域の右側に配置されているゲートドライバ１１によって駆動することができる。また、非表示領域において分断されたソース線１５Ｓのうち端子部１２ｓａ側のソース線１５Ｓには、ソースドライバ３ａからデータ信号を供給し、端子部１２ｓｂ側のソース線１５Ｓには、ソースドライバ３ｂからデータ信号を供給することができる。そのため、非表示領域が配置されている部分に他の列のソース線１５Ｓを引き回したり、非表示領域において分断されたソース線１５Ｓに迂回配線を設ける必要がなく、ソース線１５Ｓの寄生容量を低減することができる。
　＜第８実施形態の応用例１＞
　上述した第８実施形態では、非表示領域が配置されていない部分のソース線１５Ｓは、端子部１２ｓａ及び端子部１２ｓｂを介してソースドライバ３ａ，３ｂからのデータ信号が供給される例を説明したが、非表示領域が配置されていない部分のソース線１５Ｓは、ソースドライバ３ａ，３ｂのいずれか一方からデータ信号が供給されるように構成してもよい。この場合、他方のソースドライバは、非表示領域が配置されていない部分のソース線１５Ｓに対するデータ信号の出力を停止する。また、非表示領域が配置されていない部分のソース線１５Ｓは、端子部１２ｓａ又は端子部１２ｓｂのいずれか一方に接続し、他方と接続しないように構成してもよい。
　＜第８実施形態の応用例２＞
　上述した第８実施形態の例では、アクティブマトリクス基板６２０ａは、略長方形の形状を有し、表示領域内に非表示領域を有する例を説明したが、例えば、図２９に例示するように、台形状を有し、表示領域２００内に非表示領域を有するアクティブマトリクス基板６２１ａであってもよい。
　図２９の例では、端子部１２ｓｂは、アクティブマトリクス基板６２１ａの略平行な２つの辺のうち、短辺側の額縁領域に配置され、端子部１２ｓａは、長辺側の額縁領域に配置されている。端子部１２ｓｂは、アクティブマトリクス基板６２１ａにおいて、短辺の長さと略同じ幅を有する領域Ｒ３０に形成されているソース線１５Ｓと接続されている。端子部１２ｓａは、アクティブマトリクス基板６２１ａにおいて、領域Ｒ３０を除く領域Ｒ３１及びＲ３２に形成されているソース線１５Ｓと接続されている。なお、図２９において図示を省略しているが、端子部１２ｓａが配置される額縁領域には端子部１２ｇが設けられている。
　また、図２９の例において図示を省略しているが、上述した図２８Ａと同様、端子部１２ｓａは、アクティブマトリクス基板６２１ａの外側であって、端子部１２ｓａが配置された辺に設けられたソースドライバ３ａと接続されている。また、端子部１２ｓｂは、アクティブマトリクス基板６２１ａの外側であって、端子部１２ｓｂが配置された辺に設けられたソースドライバ３ｂと接続されている。端子部１２ｓａは、ソースドライバ３ａから出力されるデータ信号を、領域Ｒ３１及びＲ３２に形成されているソース線１５Ｓに供給し、端子部１２ｓｂは、ソースドライバ３ｂから出力されるデータ信号を領域Ｒ３０に形成されているソース線１５Ｓに供給する。
　図２９に例示するように、アクティブマトリクス基板６２１ａが略長方形の形状ではないため、領域Ｒ３１及びＲ３２におけるソース線１５Ｓは、領域Ｒ３０における非表示領域が配置されていない部分のソース線１５Ｓよりも短くなっているが、一方の端子部１２ｓａに接続されることにより、これらソース線１５Ｓに対してもデータ信号を供給することができる。
　＜第９実施形態＞
　上述した第１実施形態のアクティブマトリクス基板２０ａの外形は、図２に示すように、左右の上端部分が円弧状を有し、円弧状の部分を除く他の部分の幅が略同等となっている。このアクティブマトリクス基板２０ａに形成されている表示領域も外形と同様の形状を有する。以下、このようなアクティブマトリクス基板２０ａの製造方法の一例について説明する。
　（第１の製造方法）
　まず、略長方形状の基板２０上に、図７Ａ～７Ｄに示すように、ゲート配線層１３、ゲート絶縁膜２１、半導体層１４、ソース配線層１５、保護層２２、保護層２３、シールド層１６、層間絶縁層２４、画素電極１７の各層を順次形成して、略長方形の表示領域を有するアクティブマトリクス基板（第１のアクティブマトリクス基板）を形成する。つまり。第１のアクティブマトリクス基板には、略同じ長さを有し、一定間隔に配列された複数のゲート線１３Ｇと、略同じ長さを有し、ゲート線１３Ｇと交差するように一定間隔に配列された複数のソース線１５Ｓが形成されるとともに、表示に必要な各層が形成されている。
　次に、第１のアクティブマトリクス基板にレジストを塗布し、上記形状に対応する所定のマスクパターンを用いてドライエッチングする。ドライエッチングした際、除去されなかった層に対してはウェットエッチングを用いて不要部分を除去してもよい。これにより、基板２０に形成された各層は、図２に示すアクティブマトリクス基板２０ａの外形と同様の形状にエッチングされる。つまり、一部のゲート線１３Ｇがゲート線１３Ｇの延伸方向における表示領域の最大長より短くなるように、第１のアクティブマトリクス基板に形成された各層の一部が除去される。そして、第１のアクティブマトリクス基板上の全ての層がエッチングされた後、基板２０を所定形状に加工する。基板２０にレジストを塗布し、上記所定のマスクパターンを用いて基板２０をフッ酸、あるいはフッ化水素アンモニウム及び／又はリン酸アンモニウム塩を含有するエッチング液によりエッチングする。これにより、基板２０が所定形状にエッチングされ、図２に例示するアクティブマトリクス基板２０ａ（第２のアクティブマトリクス基板）が形成される。なお、基板２０の切断は、フッ酸等によるエッチングの方法に限らず、ダイヤモンドカッターを用いて切断してもよいし、グラインダーを用いて切断をしてもよい。
　また、第１のアクティブマトリクス基板の生成後、第１のアクティブマトリクス基板、第１のアクティブマトリクス基板に対向基板を貼り合わせたもの、又は第１のアクティブマトリクス基板と対向基板との間に液晶層が封入された表示パネルに対し、所定形状となるようにダイヤモンドカッター又はグラインダー等を用いた切断を行うようにしてもよい。あるいは、レジストを塗布し、上記所定のマスクパターンを用いてフッ酸、又はフッ化水素アンモニウム及び／又はリン酸アンモニウム塩を含有するエッチング液によりエッチングしてもよい。
　上記第１の製造方法は、略長方形の基板２０上に全ての層を形成して略長方形の表示領域を有する第１のアクティブマトリクス基板を生成した後、少なくとも一部のゲート線１３Ｇが、ゲート線１３Ｇの延伸方向における表示領域の幅の最大長よりも短くなるように、第１のアクティブマトリクス基板の一部を除去し、第２のアクティブマトリクス基板を生成する。以下に説明する第２の製造方法では、基板２０上に各層を形成するごとに、当該層の一部を除去することにより、第２のアクティブマトリクス基板を生成する。以下、第２の製造方法について説明する。
　（第２の製造方法）
　まず、略長方形の基板２０にゲート配線層１３を形成する。図３０Ａは、基板２０上にゲート配線層１３が形成された状態を模式的に表した上面図である。ゲート配線層１３の形成により、図３０Ａに示すように、略平行に一定の間隔で、略同じ長さの複数のゲート線１３Ｇが形成される。ゲート配線層１３の形成後、ゲート配線層１３の上にレジストを塗布し、所定のマスクパターンを用いてゲート配線層１３をエッチングする。これにより、図３０Ｂに示すように、図３０Ａにおいて、所定のマスクパターンに対応する形状Ｐより外側に形成されているゲート線１３Ｇの部分が除去される。その結果、円弧状の部分のゲート線１３Ｇは、他のゲート線１３Ｇより短くなる。
　続いて、図７Ａ～７Ｄに示すように、ゲート配線層１３の上層に、ゲート絶縁膜２１を形成した後、ゲート絶縁膜２１の上にレジストを塗布し、所定のマスクパターンを用いてゲート絶縁膜２１をエッチングする。これにより、所定のマスクパターンに対応する形状Ｐより外側に形成されているゲート絶縁膜２１が除去される（図示略）。
　続いて、図７Ａ～７Ｄに示すように、ゲート絶縁膜２１の上層に、半導体層１４を形成した後、半導体層１４上にレジストを塗布し、所定のマスクパターンを用いて半導体層１４をエッチングする。これにより、所定のマスクパターンに対応する形状Ｐより外側に形成されている半導体層１４が除去される（図示略）。
　次に、半導体層１４の上層に、ソース配線層１５を形成する。これにより、図３０Ｃに示すように、ゲート線１３Ｇと交差するように一定の間隔で略同じ長さのソース線１５Ｓが形成される。ソース配線層１５の形成後、ソース配線層１５の上にレジストを塗布し、所定のマスクパターンを用いてソース配線層１５をエッチングする。これにより、図３０Ｄに示すように、図３０Ｃにおいて、所定のマスクパターンに対応する形状Ｐより外側に形成されているソース配線層１５が除去される。
　ソース配線層１５をエッチング後、図７Ａ～図７Ｄに示すように、保護層２２、保護層２３、シールド層１６、層間絶縁層２４、画素電極１７、コンタクトホールＨ１，Ｈ２を順次形成する（図示略）。各層が形成されるごとにレジストを塗布し、所定のマスクパターンでエッチングする。これにより、基板２０上の各層は、図２に示すアクティブマトリクス基板２０ａの外形と同様の形状にエッチングされる。そして、第１の製造方法と同様、基板２０にレジストを塗布し、所定のマスクパターンで基板２０をエッチングすることにより、最終的に第２のアクティブマトリクス基板を生成する。
　＜第９実施形態の応用例＞
　上述した第９実施形態では、ディスプレイのサイズ（画素数）ごとに上述した製造方法を用いてアクティブマトリクス基板を生成しなければならい。そのため、複数のサイズのディスプレイに対応するアクティブマトリクス基板を製造する場合には、ディスプレイのサイズに応じて複数の製造ラインが必要となる。本応用例では、ある画素数（第１の画素数）のディスプレイに対応する第１のアクティブマトリクス基板を切断し、第１の画素数より小さい第２の画素数のディスプレイに対応する複数の第２のアクティブマトリクス基板を生成する例について説明する。
　（応用例１）
　図３１Ａは、本応用例における第１のアクティブマトリクス基板の一例を示す模式図である。図３１Ａにおいてソース線１５Ｓの図示は省略しているが、第１のアクティブマトリクス基板の一例であるアクティブマトリクス基板７２０ａには、ゲート線１３Ｇと交差するように複数のソース線１５Ｓが形成されている。
　アクティブマトリクス基板７２０ａは、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇを有する。また、アクティブマトリクス基板７２０ａは、ゲートドライバ群１１α、１１βを有する。ゲートドライバ群１１αは、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇごとに設けられたゲートドライバ１１を含む。また、ゲートドライバ群１１βは、ＧＬ（ｋ＋１）～ＧＬ（ｎ）のゲート線１３Ｇごとに設けられたゲートドライバ１１を含む。ゲートドライバ群１１α及び１１βにおける各ゲートドライバ１１は、上述した第１実施形態と同様、配線１５Ｌ１によって接続されている。
　ＧＬ（１）のゲート線１３Ｇを駆動するゲートドライバ群１１αのゲートドライバ１１に、配線１５Ｌ１を介してスタートパルス信号が入力されると、ゲートドライバ群１１αの各ゲートドライバ１１によってＧＬ（１）から順にゲート線１３Ｇが駆動される。ＧＬ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ群１１βのゲートドライバ１１に、配線１５Ｌ１を介してスタートパルス信号が入力されると、ゲートドライバ群１１βの各ゲートドライバ１１によってＧＬ（ｎ）から順にゲート線１３Ｇが駆動される。
　アクティブマトリクス基板７２０ａから第２の画素数に対応するアクティブマトリクス基板を生成する場合、ゲートドライバ群１１βが形成された部分と、ゲートドライバ群１１βが形成されていない部分との間をゲート線１３Ｇに沿って切断する。この例では、例えば、アクティブマトリクス基板７２０ａを、ＧＬ（ｋ）とＧＬ（ｋ＋１）のゲート線１３Ｇの間の切断線Ｈを基準とする位置で切断する。アクティブマトリクス基板７２０ａが切断されると、図３１Ｂに示すように、２つのアクティブマトリクス基板７２１ａ、７２２ａが生成される。上述した第９実施形態の第１の製造方法と同様、所定のマスクパターンを用いてアクティブマトリクス基板７２１ａ，７２２ａをエッチングすることにより、図２に例示するアクティブマトリクス基板２０ａの外形と同様の形状を有するアクティブマトリクス基板７２１ａ，７２２ａ(図３１Ｃ、３１Ｄ参照)（第２のアクティブマトリクス基板）が生成される。
　アクティブマトリクス基板７２１ａをディスプレイに用いる場合には、図３１Ｃに示すように、額縁領域においてＧＬ（ｎ）のゲート線１３Ｇが配置されている辺に端子部１２ｇを設け、ゲートドライバ群１１βと端子部１２ｇとを接続する。表示制御回路４から出力されるスタートパルス信号は、端子部１２ｇを介して、ゲートドライバ群１１βのＧＬ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１に供給される。また、表示制御回路４から出力される制御信号（クロック信号等）は、端子部１２ｇを介してゲートドライバ群１１βに供給される。これにより、ＧＬ（ｎ）からＧＬ（ｋ＋１）の順にゲート線１３Ｇが順次駆動される。このとき、アクティブマトリクス基板７２１ａにおけるゲートドライバ群１１αに制御信号は供給されず駆動しない。
　一方、アクティブマトリクス基板７２２ａをディスプレイに用いる場合には、図３１Ｄに示すように、アクティブマトリクス基板７２２ａにおいて、額縁領域におけるＧＬ（１）のゲート線１３Ｇが配置されている辺に端子部１２ｇを設け、ゲートドライバ群１１αと端子部１２ｇとを接続する。表示制御回路４から出力されるスタートパルス信号は、端子部１２ｇを介して、ゲートドライバ群１１αのＧＬ（１）のゲート線１３Ｇを駆動するゲートドライバ１１に供給される。また、表示制御回路４から出力される制御信号（クロック信号等）は、端子部１２ｇを介してゲートドライバ群１１αに供給される。これにより、ＧＬ（１）からＧＬ（ｋ）の順にゲート線１３Ｇが順次駆動される。
　なお、図３１Ａに示すアクティブマトリクス基板７２０ａをディスプレイに用いる場合には、図３１Ｅに示すように、額縁領域においてＧＬ（１）のゲート線１３Ｇが配置されている辺に端子部１２ｇを設け、ゲートドライバ群１１αと端子部１２ｇとを接続する。表示制御回路４からのスタートパルス信号は、端子部１２ｇを介してＧＬ（１）のゲート線１３Ｇを駆動するゲートドライバ１１に供給される。そして、表示制御回路４からの制御信号（クロック信号等）に応じて、ＧＬ（１）からＧＬ（ｎ）の順にゲート線１３Ｇが駆動される。この場合、ゲートドライバ群１１βには制御信号が供給されず駆動しない。
　（応用例２）
　上述した応用例１では、アクティブマトリクス基板７２０ａを、ゲート線１３Ｇの延伸方向と略平行に切断する例を説明したが、ゲート線１３Ｇの延伸方向と略直交する方向に切断して複数の第２のアクティブマトリクス基板を生成してもよい。
　この場合には、例えば、図３２に例示するように、アクティブマトリクス基板７２０ａにおいて、ゲート線１３Ｇの延伸方向と略直交する切断線Ｈで区分けされる左右の各領域に、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇごとに設けられたゲートドライバ１１を含むゲートドライバ群１１αとゲートドライバ群１１γとを形成してもよい。また、例えば、アクティブマトリクス基板７２０ａにおいて、切断線Ｈで区分けされる左右の各領域に、奇数行のゲート線１３Ｇごとに設けられたゲートドライバ１１を含むゲートドライバ群と、偶数行のゲート線１３Ｇごとに設けられたゲートドライバ１１を含むゲートドライバ群の組を複数設けてもよい（図示略）。要するに、第１のアクティブマトリクス基板において、ゲート線ごとに複数のゲートドライバ１１を形成し、当該複数のゲートドライバの間をソース線１５Ｓに沿って切断することにより複数の第２のアクティブマトリクス基板を生成すればよい。
　（応用例３）
　上述した応用例１、２では、アクティブマトリクス基板７２０ａを上下又は左右に切断して２つのアクティブマトリクス基板を生成する例を説明したが、第１のアクティブマトリクス基板を上下左右に切断して４つの第２のアクティブマトリクス基板を生成してもよい。
　図３３Ａは、本応用例に係る第１のアクティブマトリクス基板の概略構成を模式的に表した上面図である。図３３Ａにおいて、ソース線１５Ｓの図示は省略している。図３３Ａにおいて、一点鎖線Ｈ１，Ｈ２は切断する基準となる位置を示しており、以下、切断線Ｈ１、Ｈ２と称する。
　図３３Ａにおいて、第１のアクティブマトリクス基板の一例であるアクティブマトリクス基板８２０ａは、ゲート線１３Ｇの延伸方向と略直交する切断線Ｈ１で区分けされる左右の各領域に、ゲートドライバ群１１αＬ，１１βＬと、ゲートドライバ群１１αＲ，１１βＲとが形成されている。ゲートドライバ群１１αＬ，１１αＲは、ＧＬ（１）～ＧＬ（ｎ）のゲート線１３Ｇごとに設けられたゲートドライバ１１を含む。ゲートドライバ群１１βＬ，１１βＲは、ＧＬ（ｎ）～ＧＬ（ｋ＋１）のゲート線ごとに設けられたゲートドライバ１１を含む。つまり、アクティブマトリクス基板８２０ａには、ゲート線１３Ｇごとに設けられたゲートドライバ（第１のゲート線駆動回路）と、互いに隣接する一部のゲート線１３Ｇごとに設けられたゲートドライバ（第２のゲート線駆動回路）の組（１１αＬと１１βＬ，１１αＲと１１βＲ）が複数形成されている。
　ＧＬ（１）のゲート線１３Ｇを駆動するゲートドライバ１１に、配線１５Ｌ１を介してスタートパルス信号が入力されると、ゲートドライバ群１１αＬ，１１αＬの各ゲートドライバ１１は、ＧＬ（１）から順にゲート線１３Ｇを駆動する。ＧＬ（ｎ）のゲート線１３Ｇを駆動するゲートドライバ１１に、配線１５Ｌ１を介してスタートパルス信号が入力されると、ゲートドライバ群１１βＬ，１１βＲの各ゲートドライバ１１は、ＧＬ（ｎ）から順にゲート線１３Ｇを駆動する。
　切断線Ｈ１、Ｈ２の位置を基準として、アクティブマトリクス基板８２０ａを切断することにより、図３３Ｂに示すように、アクティブマトリクス基板８２１ａ、８２２ａ、８２３ａ、８２４ａが生成される。つまり、アクティブマトリクス基板８２０ａにおいて、第１のゲート線駆動回路及び第２のゲート線駆動回路の組の間をソース線１５Ｓ（図示略）に沿って切断することにより、第２のアクティブマトリクス基板の一例である４つのアクティブマトリクス基板８２１ａ、８２２ａ、８２３ａ、８２４ａが生成される。アクティブマトリクス基板８２０ａの切断により、ＧＬ（ｋ）とＧＬ（ｋ＋１）の間の画素領域が失われ、アクティブマトリクス基板８２１ａ、８２２ａには、ＧＬ（ｋ＋２）～ＧＬ（ｎ）のゲート線１３Ｇが配置され、アクティブマトリクス基板８２１ａ、８２２ａには、ＧＬ（１）～ＧＬ（ｋ）のゲート線１３Ｇが配置されている。
　アクティブマトリクス基板８２１ａには、ゲートドライバ群１１βＬと、ゲートドライバ群１１αＬの一部が設けられている。アクティブマトリクス基板８２２ａには、ゲートドライバ群１１βＲと、ゲートドライバ群１１αＲの一部が設けられている。アクティブマトリクス基板８２１ａ、８２２ａをディスプレイに用いる場合には、上述した図３１Ｃに示したアクティブマトリクス基板７２１ａと同様、アクティブマトリクス基板８２１ａ、８２２ａにおいて、ゲートドライバ群１１βＬ、１１βＲと各々接続する端子部１２ｇを設ける。そして、ゲートドライバ群１１βＬ、１１βＲによってＧＬ（ｎ）～ＧＬ（ｋ＋２）の順にゲート線１３Ｇを順次駆動させるように構成する。
　一方、アクティブマトリクス基板８２３ａには、ゲートドライバ群１１αＬの一部が設けられ、アクティブマトリクス基板８２４ａには、ゲートドライバ群１１αＲの一部が設けられている。アクティブマトリクス基板８２３ａ、８２４ａにおけるゲートドライバ群１１αＬ、１１αＲの各々は、ＧＬ（１）～ＧＬ（ｋ）のゲート線１３Ｇに対して設けられたゲートドライバ１１を含む。アクティブマトリクス基板８２３ａ、８２４ａをディスプレイに用いる場合には、上述した図３１Ｄに示したアクティブマトリクス基板７２２ａと同様、アクティブマトリクス基板８２３ａとアクティブマトリクス基板８２４ａにおいて、ゲートドライバ群１１αＬ、１１αＲの各々と接続する端子部１２ｇを設ける。そして、ゲートドライバ群１１αＬ、１１αＲによってＧＬ（１）～ＧＬ（ｋ）の順にゲート線１３Ｇを駆動させるように構成する。
　上述した応用例１～３に示したように、１つのアクティブマトリクス基板（第１のアクティブマトリクス基板）を切断することにより、第１のアクティブマトリクス基板よりもサイズの小さい複数のアクティブマトリクス基板（第２のアクティブマトリクス基板）を生成することができる。そのため、ディスプレイのサイズ（画素数）ごとにアクティブマトリクス基板を製造する場合と比べ、製造ラインが効率化され、製造コストを低減することができる。
　なお、第１のアクティブマトリクス基板の切断により、切断部分の画素が失われる。そのため、切断部分によって失われる画素数分を考慮して第１のアクティブマトリクス基板を設計することが好ましい。例えば、図３３Ａに例示したアクティブマトリクス基板８２０ａが、画素数「８Ｋ４Ｋ」（７６８０×４３２０）のディスプレイに対応する場合、アクティブマトリクス基板８２０ａの画素数を、（８Ｋ＋１００画素）×（４Ｋ＋５０画素）等のように、画素数「８Ｋ４Ｋ」（７６８０×４３２０）よりも増やしておく。このアクティブマトリクス基板８２０ａを、画素数「８Ｋ４Ｋ」（７６８０×４３２０）のディスプレイに利用する場合には、余分な画素（１００×５０）の部分は黒色の画像を表示すればよい。また、図３３Ｂに示すように、このアクティブマトリクス基板８２０ａを切断し、画素数「４Ｋ２Ｋ」（４０９６×２１６０）のディスプレイに対応する４つのアクティブマトリクス基板８２１ａ～８２４ａを生成する場合には、余分な画素（１００×５０画素）を利用して切断すればよい。
　（応用例４）
　第１のアクティブマトリクス基板には、ソースドライバ３からのデータ信号をソース線１５Ｓに供給する端子部１２ｓの配線パターンが形成される。上述した応用例２のように第１のアクティブマトリクス基板をソース線１５Ｓに沿って切断すると、端子部１２ｓの配線パターンも切断され、切断後のアクティブマトリクス基板においてデータ信号を供給することができない画素が生じる場合がある。本応用例では、切断後のアクティブマトリクス基板において、データ信号が供給されない画素が生じないように第１のアクティブマトリクス基板を生成する例について説明する。
　図３４Ａは、本応用例に係る第１のアクティブマトリクス基板の一部を例示した模式図である。第１のアクティブマトリクス基板の一例であるアクティブマトリクス基板９２０ａの額縁領域には、ソースドライバ（図示略）からデータ信号が供給される端子部１２ｓ＿１、１２ｓ＿３，１２ｓ＿４，１２ｓ＿６～１２ｓ＿８と、複数の端子部を含む端子群１２ｓ＿２，１２ｓ＿５が形成されている。以下、端子部を区別しないときは端子部１２ｓと称する。この例において、１つの端子部１２ｓは、例えば、３６０本のソース線１５Ｓと接続される。端子群１２ｓ＿２，１２ｓ＿５は、１４個の端子部１２ｓを含む。
　アクティブマトリクス基板９２０ａには、端子部１２ｓに接続されたソース線１５Ｓが形成され、ソース線１５Ｓと交差するように複数のゲート線１３Ｇが形成されている。ゲート線１３Ｇは、一点鎖線Ｈ１０、Ｈ１１、Ｈ１２、Ｈ１３で示す各位置で分断されている。この例では、例えば、分断された各列には１０８０本のゲート線１３Ｇが各々配置されている。
　アクティブマトリクス基板９２０ａは、分断されたゲート線１３Ｇごとに、１又は複数のゲートドライバ１１が設けられている。端子部１２ｓ＿１，端子群１２ｓ＿２，端子部１２ｓ＿３に接続されたソース線１５Ｓと交差するゲート線１３Ｇには、ゲートドライバ群１１ａ、１１ｂが接続されている。また、端子部１２ｓ＿４に接続されたソース線１５Ｓと交差するゲート線１３Ｇには、ゲートドライバ群１１ｃが接続されている。端子群１２ｓ＿５，端子部１２ｓ＿６に接続されたソース線１５Ｓと交差するゲート線１３Ｇには、ゲートドライバ群１１ｄ、１１ｅが接続されている。端子部１２ｓ＿７に接続されたソース線１５Ｓと交差するゲート線１３Ｇには、ゲートドライバ群１１ｆが接続されている。端子部１２ｓ＿８に接続されたソース線１５Ｓと交差するゲート線１３Ｇには、ゲートドライバ群１１ｇが接続されている。ゲートドライバ群における各ゲートドライバ１１は配線１５Ｌ１を介して接続されている。なお、図３４Ａにおいて図示を省略しているが、端子部１２ｓが設けられている額縁領域には、ゲートドライバ群にクロック信号を含む制御信号を供給する端子部１２ｇ（図２等参照）が設けられる。
　アクティブマトリクス基板９２０ａから第１の画素数（例えば３８４０×１０８０）のディスプレイ用のアクティブマトリクス基板を生成する場合には、図３４ＡにおけるＨ１３とＨ１０の間の画素領域の位置でアクティブマトリクス基板９２０ａを切断する。これにより、Ｈ１３とＨ１０の間の画素領域、つまり、ゲートドライバ群１１ｆによって駆動される画素領域が切断され、３２個の端子部１２ｓ（１２ｓ＿１～１２ｓ＿６）とゲートドライバ群１１ａ～１１ｅによって駆動されるアクティブマトリクス基板が生成される。
　また、アクティブマトリクス基板９２０ａから、第１の画素数より小さい第２の画素数（例えば１９２０×１０８０）のディスプレイ用のアクティブマトリクス基板を二つ生成する場合には、図３４ＡにおけるＨ１１とＨ１２の間の画素領域の位置でアクティブマトリクス基板９２０ａを切断するとともに、Ｈ１０の右側の画素領域の位置でアクティブマトリクス基板９２０ａを切断する。これにより、ゲートドライバ群１１ｃによって駆動される画素領域と、ゲートドライバ群１１ｇによって駆動される画素領域が切断され、図３４Ｂに示すように、１６個の端子部１２ｓ（１２ｓ＿１～１２ｓ＿３）とゲートドライバ群１１ａ，１１ｂによって駆動される第２の画素数のアクティブマトリクス基板９２１ａと、１６個の端子部１２ｓ（１２ｓ＿５～１２ｓ＿７）とゲートドライバ群１１ｄ～１１ｆによって駆動される第２の画素数のアクティブマトリクス基板９２２ａとが生成される。
　そして、上述した第１の製造方法と同様、所定のマスクパターンを用い、切断後のアクティブマトリクス基板の一部を、ドライエッチング等を用いて除去することにより、少なくとも一部のゲート線１３Ｇが、ゲート線１３Ｇの延伸方向における表示領域の幅の最大長より短い第２のアクティブマトリクス基板が生成される。なお、切断後のアクティブマトリクス基板に対向基板を貼り合せた後、又は、切断後のアクティブマトリクス基板と対向基板との間に液晶を注入した後に、上述した第１の製造方法と同様、所定形状となるように切断して第２のアクティブマトリクス基板を生成してもよい。
　このように、アクティブマトリクス基板９２０ａにおいて、第１の画素数及び第２の画素数に各々対応する位置でゲート線１３Ｇが分断されるように、領域ごとにゲート線１３Ｇを形成し、各領域のゲート線１３Ｇごとにゲートドライバ１１を設けることにより、切断後のアクティブマトリクス基板における各ゲート線１３Ｇを駆動することができる。また、領域ごとに、ゲート線１３Ｇと交差するソース線１５Ｓに対してデータ信号を供給する端子部１２ｓを設けることにより、切断後のアクティブマトリクス基板における全てのソース線１５Ｓにデータ信号を供給することができ、画像を表示できない画素をなくすことができる。また、切断後における画素の数、位置をＨ１１～Ｈ１３で示されるようなゲート線の分断位置により確定することができる。
　上記の例では、１つの端子部１２ｓと接続されるソース線１５Ｓの数が同じである場合について説明した。１つの端子部１２ｓの出力数が同じであることにより、各端子部１２ｓに対して同一のソースドライバを使うことができるので、製造コストの低減、設計の効率化、表示の均一化を図ることができる。しかしながら、切断により不要となる画素領域を最小限に抑えるため、端子部１２ｓ＿４、及び端子部１２ｓ＿７の端子数を少なくすることも可能である。この場合、端子部１２ｓ＿４及び端子部１２ｓ＿７と、他の端子部とで出力数が異なるソースドライバを用意すればよい。
＜変形例＞
　以上、本発明の実施の形態を説明したが、上述した実施の形態は本発明を実施するための例示に過ぎない。よって、本発明は上述した実施の形態に限定されることなく、その趣旨を逸脱しない範囲内で上述した実施の形態を適宜変形して実施することが可能である。以下、本発明の変形例について説明する。
（１）上述した第２実施形態では、アクティブマトリクス基板２０ａにおいて、ゲート線１３Ｇの延伸方向（Ｘ軸方向）に平行な１辺が凹凸形状に形成されている例であったが、例えば、図３５Ａに示すように、アクティブマトリクス基板１２１ａにおいて、ソース線１５Ｓの延伸方向（Ｙ軸方向）に平行な２辺が凹凸形状に形成されていてもよい。図３５Ａに示すように、アクティブマトリクス基板１２１ａのＹ軸に平行な２辺の一部が内側に窪んで形成された部分を、以下、非表示領域３１０Ａ、３１０Ｂと称する。
　アクティブマトリクス基板１２１ａの表示領域２００において、非表示領域３１０Ａ、３１０ＢのＸ軸方向の幅と略同じ長さのゲート線１３Ｇが、非表示領域３１０Ａ、３１０Ｂが位置する列Ｓ１、Ｓ４に形成されている。また、表示領域２００において、列Ｓ１と列Ｓ４の間の領域を分割した列Ｓ２、Ｓ３には、各列の幅と略同じ長さのゲート線１３Ｇが形成されている。つまり、各ゲート線１３の長さは、アクティブマトリクス基板１２１ａにおけるＸ軸方向の幅の最大長ｌｍａｘより短い。
　各列におけるゲート線１３Ｇとゲート線１３Ｇの間には、第１実施形態と同様、少なくとも１つのゲートドライバ１１が形成されている。各列におけるゲートドライバ１１は、配線１５Ｌ１（図３、５Ａ～５Ｃ等参照）を介して接続されている。列Ｓ１、Ｓ４の額縁領域３０１側の領域Ｓ３１ａ、３１ｂにおけるゲートドライバ１１は、第３実施形態と同様、列Ｓ２、Ｓ３におけるゲートドライバ１１を接続する配線１５Ｌ１が額縁領域３０１まで引き回され、領域Ｓ３１ａ、３１ｂに折り返されることにより列Ｓ２、Ｓ３におけるゲートドライバ１１と接続されている。また、非表示領域３１０Ａ、３１０Ｂが形成された列Ｓ１、Ｓ４における領域Ｓ３１ａ、Ｓ３１ｂのソース線１５Ｓは、第３実施形態と同様、列Ｓ２、Ｓ３におけるソース線１５Ｓが額縁領域３０１まで引き回され、領域Ｓ３１ａ、Ｓ３１ｂに折り返されることにより形成されている。
　領域Ｓ３１ａ、Ｓ３１ｂに配列されたゲートドライバ１１は、列Ｓ３、Ｓ２から額縁領域３０１に引き回された配線１５Ｌ１を介してクロック信号や電源電圧信号等の制御信号が端子部１２ｇから供給される。そして、領域Ｓ３１ａ、Ｓ３１ｂのＧ（ｎ＋ａ）のゲート線１３Ｇに接続されたゲートドライバ１１は、列Ｓ３、Ｓ２におけるＧ（ｎ＋ａ）のゲート線１３Ｇに接続されたゲートドライバ１１からセット信号（Ｓ）を受ける。また、領域Ｓ３１ａ、Ｓ３１ｂのソース線１５Ｓは、額縁領域３０１まで引き回された列Ｓ３、Ｓ２のソース線１５Ｓからデータ信号を受ける。
　なお、図３５Ａに示した構成に替えて、図３５Ｂに示すように構成してもよい。図３５Ｂの例では、列Ｓ２及び列Ｓ３において、非表示領域Ｓ３１０Ａ、３１０Ｂが形成されている行（ＧＬ（ｋ）～ＧＬ（ｎ））のゲート線１３Ｇは、列Ｓ２及び列Ｓ３の幅と略同じ長さに形成されている。そして、非表示領域３００が形成されている行以外の部分は、列Ｓ１及び列Ｓ２、列Ｓ３及び列Ｓ４のそれぞれにわたってゲート線１３Ｇが形成されている。列Ｓ１及び列Ｓ２における各ゲート線１３Ｇの間には、列Ｓ２においてゲートドライバ１１が形成されている。列Ｓ３及び列Ｓ４における各ゲート線１３Ｇの間には、列Ｓ３においてゲートドライバ１１が形成されている。従って、この例では、非表示領域３１０Ａ、３１０Ｂが形成されている列Ｓ１の領域Ｓ３１ｂ，Ｓ３２ｂと、列Ｓ４の領域Ｓ３１ａ，Ｓ３２ａには、ゲートドライバ１１は形成されない。
　この場合には、図３５Ｂに示すように、列Ｓ１における領域Ｓ３２ｂ、Ｓ３１ｂのソース線１５Ｓを、第４実施形態と同様、列Ｓ２の画素領域に形成された迂回配線１５ＳＬ、１３ｎ（図１５、１６参照）を介して接続するようにしてもよい。また、列Ｓ４における領域Ｓ３２ａ、Ｓ３１ａのソース線１５Ｓを、列Ｓ３の画素領域に形成された迂回配線１５ＳＬ、１３ｎ（図１５、１６参照）を介して接続するようにしてもよい。迂回配線１５ＳＬ、１３ｎ（図１５、１６参照）は、列Ｓ２、Ｓ３の画素領域のうち、ゲートドライバ１１のスイッチング素子が形成されていない画素領域に形成されている。また、迂回配線１５ＳＬ、１３ｎ（図１５、１６参照）は、スイッチング素子が形成されている画素領域の開口率と略同じとなるように形成されている。
　（２）上述した第３実施形態では、表示領域２００内に１つの非表示領域３００が形成されている例であったが、図３６Ａに示すように、アクティブマトリクス基板２２１ａの表示領域２００内に、複数の非表示領域３００ａ、３００ｂが形成されていてもよい。図３６Ａの例では、アクティブマトリクス基板２２１ａにおいて、非表示領域３００ａ、３００ｂが形成されている列Ｓ２、Ｓ４には、非表示領域３００ａ、３００ｂのＸ軸方向の幅と略同じ長さのゲート線１３Ｇが形成されている。非表示領域３００ａ、３００ｂが形成されていない列Ｓ１、Ｓ３、Ｓ５には、略同じ長さのゲート線１３Ｇが形成されている。各ゲート線１３Ｇの長さは、少なくとも１つのゲートドライバ１１を形成可能な長さである。
　図３６Ａでは、一部のソース線１５Ｓしか記載されていないが、各列のゲート線１３Ｇと交差するようにソース線１５Ｓが形成されている。また、図３６Ａでは図示を省略しているが、ソースドライバ３からのデータ信号を各ソース線１５Ｓに供給する端子部１２ｓは、端子部１２ｇが形成されている額縁領域に配置されている。列Ｓ２、Ｓ４における額縁領域３０１側の領域Ｓ３１ａ、Ｓ３１ｂのソース線１５Ｓは、第３実施形態と同様、列Ｓ１、Ｓ３のいずれかのソース線１５Ｓが額縁領域３０１まで引き回され、領域Ｓ３１ａ、３１ｂに折り返されることにより形成されている。また、領域Ｓ３１ａ、３１ｂにおけるゲートドライバ１１は、第３実施形態と同様、列Ｓ３、Ｓ１におけるゲートドライバ１１を接続する配線１５Ｌ１が額縁領域３０１まで引き回され、領域Ｓ３１ａ、３１ｂに折り返されることにより列Ｓ３、Ｓ１におけるゲートドライバ１１と接続されている。
　なお、図３６Ａに示した構成に替えて図３６Ｂに示すように構成してもよい。図３６Ｂの例では、列Ｓ３には、列Ｓ３の幅と略同じ長さのゲート線１３Ｇが形成されている。列Ｓ１、Ｓ５において、非表示領域Ｓ３００ａ、３００ｂが形成されている行（ＧＬ（ｋ）～ＧＬ（ｎ））のゲート線１３Ｇは、列Ｓ１及び列Ｓ５の幅と略同じ長さに形成されている。そして、列Ｓ３を除き、非表示領域３００が形成されている行以外の部分は、列Ｓ１及び列Ｓ２、列Ｓ４及び列Ｓ５のそれぞれにわたってゲート線１３Ｇが形成されている。列Ｓ１及び列Ｓ２における各ゲート線１３Ｇの間には、列Ｓ１においてゲートドライバ１１が形成されている。列Ｓ４及び列Ｓ５における各ゲート線１３Ｇの間には、列Ｓ５においてゲートドライバ１１が形成されている。従って、この例では、非表示領域３００ａ、３００ｂが形成されている列Ｓ２の領域Ｓ３１ｂ，Ｓ３２ｂと、列Ｓ４の領域Ｓ３１ａ，Ｓ３２ａには、ゲートドライバ１１は形成されない。
　この場合には、図３６Ｂに示すように、第４実施形態と同様、非表示領域３００ａを挟む領域Ｓ３１ａとＳ３２ａにおけるソース線１５Ｓを、列Ｓ３の画素領域に形成された迂回配線１５ＳＬ、１３ｂ（図１５、１６参照）を介して接続するようにしてもよい。また、非表示領域３００ｂを挟む領域Ｓ３１ｂと３２ｂにおけるソース線１５Ｓを列Ｓ１の画素領域に形成された迂回配線１５ＳＬ、１３ｂ（図１５、１６参照）を介して接続するようにしてもよい。
　（３）上述した第１実施形態において、ゲートドライバ１１に替えて、第７実施形態におけるゲートドライバ１１’を用いるように構成してもよい。ゲートドライバ１１’を用いることにより、表示領域２００におけるゲート線１３Ｇ群を行毎に駆動させることができる。
　（４）上述した第７実施形態において、静止画を表示させる場合、１フレーム目だけ任意のゲート線を駆動させ、２から６０フレームにおいては、その任意のゲート線の駆動を停止させる例を説明したが、以下のようにしてもよい。例えば、１から２フレーム目まで任意のゲート線を駆動させ、３から６０フレームの間は、その任意のゲート線の駆動を停止させるようにしてもよい。要するに、駆動周波数に応じて、少なくとも一部のフレームにおいて、任意のゲート線の駆動を停止させるように構成すればよい。
　（５）上述した第１から第９実施形態では、ゲートドライバ１１、１１’を構成するスイッチング素子の半導体層１４は、酸化物半導体で構成されている例について説明したが、半導体層１４としては、ポリシリコンやアモルファスシリコン等で構成してもよい。
　（６）上述した第１から第９実施形態では、アクティブマトリクス基板２０ａの基板２０上にはゲート線１３Ｇ、ソース線１５Ｓ、ゲートドライバ１１、ゲートドライバ１１に対する制御信号等が入力される端子部１２ｇ、ソース線１５Ｓに対するデータ信号等が入力される端子部１２ｓが形成される例について説明したが、これら以外にソースドライバ３及び表示制御回路４が形成されていてもよい。
　（７）上述した第１から第９実施形態では、表示パネル２が液晶パネルの例を説明したが、有機ＥＬ（Electro-Luminescence）等を用いたアクティブマトリクス基板を駆動する表示方式のパネルであってもよい。
　（８）上述した第１から第７実施形態及び変形例におけるアクティブマトリクス基板及び表示パネルは、スマートフォンのディスプレイ、車両のスピードメータ、パチンコ台やゲーム機等のディスプレイに利用されうる。
　（９）上述した第９実施形態、第９実施形態の応用例１～４において、少なくとも一部のゲート線１３Ｇが、ゲート線１３Ｇの延伸方向における表示領域の幅の最大長より短くなるように、アクティブマトリクス基板の一部を除去する例を説明したが、略矩形状のディスプレイに用いられるアクティブマトリクス基板を生成する場合には、アクティブマトリクス基板の一部を除去する工程を行わないようにする。つまり、例えば、図３１Ａに示す第１のアクティブマトリクス基板７２０ａを切断線Ｈで示される位置を基準に切断することにより得られるアクティブマトリクス基板（図３１Ｂの７２１ａ、７２２ａ）をディスプレイに用いてもよいし、図３２に示す第１のアクティブマトリクス基板７２０ａを切断線Ｈで示される位置を基準に切断して得られるアクティブマトリクス基板をディスプレイに用いてもよい。また、図３３Ａに示す第１のアクティブマトリクス基板８２０ａを線Ｈ１，Ｈ２で示される位置を基準に切断することにより得られるアクティブマトリクス基板（図３３Ｂの８２１ａ～８２４ａ）をディスプレイに用いてもよい。また、図３４Ａに示すアクティブマトリクス基板９２０ａを線Ｈ１３で示される位置を基準に切断して得られるアクティブマトリクス基板、又は線Ｈ１１、Ｈ１２、Ｈ１０で示される位置を基準に切断することにより得られるアクティブマトリクス基板（図３４Ｂの９２１ａ，９２２ａ）をディスプレイに用いてもよい。
　本発明は、液晶や有機ＥＬ等を用いた表示パネルを備えるディスプレイに利用され得る。

Claims (18)

  1. 　複数のゲート線を含むゲート線群と、複数のソース線を含むソース線群とが行列状に配置され、前記ゲート線と前記ソース線とに接続された画素電極が配置された表示領域を有し、
    　前記表示領域の外側にある額縁領域の一辺に設けられ、前記ソース線群にデータ信号を供給する第１端子部と、
    　前記第１端子部と同じ辺に設けられ、制御信号を供給する第２端子部と、
    　前記ゲート線毎に前記表示領域内に形成され、前記制御信号に応じて、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部と、を備え、
    　前記ゲート線群のうち、少なくとも一部のゲート線群は、前記表示領域において前記ゲート線が延伸する第１方向の幅の最大長より短い、アクティブマトリクス基板。
  2. 　前記表示領域内に非表示領域を有し、
    　前記ソース線群のうち一部のソース線は、前記非表示領域が配置されている列の前記第１端子部側の第１表示領域において前記第１端子部から延伸し、その延伸する第２方向の端部は、前記第１表示領域における前記非表示領域側の端部近傍に位置し、
    　他の列に配置されているソース線群の一部は、前記第１端子部から延伸し、前記非表示領域に対して前記第１表示領域とは反対側の第２表示領域まで延設されている、請求項１に記載のアクティブマトリクス基板。
  3. 　前記表示領域内に非表示領域を有し、
    　前記非表示領域が配置されている列の表示領域のうち、前記非表示領域に対し前記第１端子部側の第１表示領域に配置されている前記ソース線は、前記第１端子部から延伸し、その延伸する第２方向の端部が、前記第１表示領域における前記非表示領域側の端部近傍に位置し、
    　前記非表示領域に対し前記第１表示領域とは反対側の第２表示領域に配置されている前記ソース線は、前記第２表示領域における前記非表示領域側の端部近傍から延伸し、前記第２方向の端部が、前記非表示領域に対し前記第１端子部とは反対側の前記第２表示領域の端部近傍に位置し、
    　前記第１表示領域に配置されている前記ソース線と、前記第２表示領域に配置されている前記ソース線とは、前記非表示領域の外周に沿うように前記第１表示領域から前記第２表示領域まで形成された迂回配線によって接続されている、請求項１に記載のアクティブマトリクス基板。
  4. 　前記ソース線と略平行となるように前記第２端子部から延伸し、前記ゲート線駆動部と接続された配線群を備え、
    　同じ行の前記画素電極と接続された前記ゲート線の少なくとも一部は、不連続な部分ゲート線で構成され、
    　前記部分ゲート線は、互いに異なる前記ゲート線駆動部が接続されており、
    　前記配線群のうち一部の配線は、前記第１表示領域において前記第２端子部から延伸し、その延伸方向の端部は、前記第１表示領域における前記非表示領域側の端部近傍に位置し、
    　他の列に配置されている配線群のうちの一部は、前記第２端子部から延伸し、前記第２表示領域まで延設されている、請求項２に記載のアクティブマトリクス基板。
  5. 　前記迂回配線は、前記ゲート線駆動部が形成されていない画素領域に配設されている、請求項３に記載のアクティブマトリクス基板。
  6. 　前記表示領域の外周部の少なくとも一部に配置された前記ゲート線駆動部は、他のゲート線駆動部の駆動周波数より高い駆動周波数で前記選択信号を出力する、請求項１から５のいずれか一項に記載のアクティブマトリクス基板。
  7. 　前記表示領域を前記第１方向又は前記第２方向に沿って分割してなる複数の分割領域において、前記分割領域ごとに前記ゲート線群が形成され、
    　前記複数の分割領域のうちの一部の分割領域に配置されている前記ゲート線駆動部は、前記制御信号に応じて第１の駆動周波数で前記選択信号を出力し、他の分割領域に配置されている前記ゲート線駆動部は、前記制御信号に応じて前記第１の駆動周波数より低い第２の駆動周波数で前記選択信号を出力し、
    　前記一部の分割領域における前記ソース線には、前記第１の駆動周波数で前記データ信号が供給され、前記他の分割領域における前記ソース線には、前記第２の駆動周波数で前記データ信号が供給される、請求項２から５のいずれか一項に記載のアクティブマトリクス基板。
  8. 　前記一部の分割領域における前記ゲート線群と、前記他の分割領域における前記ゲート線群との境界が非直線状となるように、前記他の分割領域における前記ゲート線群が、前記一部の分割領域まで形成されている、請求項７に記載のアクティブマトリクス基板。
  9. 　前記ゲート線駆動部は、前記制御信号に応じて、少なくとも一部のフレームにおいて前記ゲート線を非選択の状態にする前記選択信号を出力する、請求項１から８のいずれか一項に記載のアクティブマトリクス基板。
  10. 　前記ソース線群のうち、少なくとも一部のソース線群は、他のソース線群よりも短く、
    　前記一部のゲート線群は、前記他のソース線群が配置された領域において、前記一部のソース線群が配置された列と交差しない行に配置されており、
    　前記第１端子部は、前記一部のゲート線群が選択状態に切り替えられる期間において、前記一部のソース線群に対し、振幅が最小となるデータ信号を供給する、請求項１に記載のアクティブマトリクス基板。
  11. 　前記ゲート線ごとに複数の前記ゲート線駆動部が設けられ、
    　前記表示領域において、前記複数のゲート線駆動部の間に非表示領域を有し、
    　前記額縁領域において、前記第１端子部が設けられた辺に対向する一辺に設けられ、前記データ信号が供給される第３端子部をさらに備え、
    　前記ソース線群のうち前記非表示領域において分断された前記ソース線は、前記第１端子部と反対側から前記第３端子部を介して前記データ信号が供給される、請求項１に記載のアクティブマトリクス基板。
  12. 　前記表示領域において前記非表示領域を複数有し、
    　前記非表示領域の各々は、当該非表示領域において交差する前記ゲート線と前記ソース線とが互いに異なる、請求項１１に記載のアクティブマトリクス基板。
  13. 　略同じ長さを有し、一定間隔に配置された複数のゲート線を生成する工程と、
    　略同じ長さを有し、前記ゲート線と交差するように一定間隔に配置された複数のソース線を生成する工程と、
    　前記ゲート線と前記ソース線とが配置された表示領域に設けられ、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部を生成する工程と、を含む第１のアクティブマトリクス基板を形成する形成工程と、
    　前記第１のアクティブマトリクス基板における前記複数のゲート線のうち、少なくとも一部のゲート線が、前記ゲート線が延伸する方向における前記表示領域の幅の最大長より短くなるように、前記第１のアクティブマトリクス基板の一部を除去して第２のアクティブマトリクス基板を生成する除去工程と、
    　を含むアクティブマトリクス基板の製造方法。
  14. 　前記ゲート線駆動部を生成する工程は、
    　前記ゲート線ごとに設けられ、前記ゲート線に前記選択信号を出力する第１のゲート線駆動回路を生成する工程と、
    　前記ゲート線群のうち、互いに隣接する一部のゲート線ごとに設けられ、前記ゲート線に前記選択信号を出力する第２のゲート線駆動回路を生成する工程とを含み、
    　前記第１のアクティブマトリクス基板において前記第２のゲート線駆動回路が形成されている部分と、前記第２のゲート線駆動回路が形成されていない部分との間を前記ゲート線に沿って切断する切断工程をさらに含み、
    　前記除去工程は、前記切断工程の後に行う、請求項１３に記載のアクティブマトリクス基板の製造方法。
  15. 　前記ゲート線駆動部を生成する工程は、前記第１のゲート線駆動回路及び前記第２の駆動回路の組を複数生成する工程を含み、
    　前記複数の組の間を前記ソース線に沿って切断する工程をさらに含み、
    　前記除去工程は、前記切断工程及び前記切断する工程の後に行う、請求項１４に記載のアクティブマトリクス基板の製造方法。
  16. 　前記ゲート線駆動部を生成する工程は、前記ゲート線ごとに複数の前記ゲート線駆動部を生成し、
    　前記複数のゲート線駆動部の間を前記ソース線に沿って切断する切断工程をさらに含み、
    　前記除去工程は、前記切断工程の後に行う、請求項１３に記載のアクティブマトリクス基板の製造方法。
  17. 　領域ごとに、略同じ長さを有し、一定間隔に配置された複数のゲート線を生成する工程と、
    　前記領域ごとに、略同じ長さを有し、前記ゲート線と交差するように一定間隔に配置された複数のソース線を生成する工程と、
    　前記領域ごとに、当該領域における前記ソース線にデータ信号を供給する端子部を生成する工程と、
    　前記領域において前記ゲート線と前記ソース線とが配置された表示領域に設けられ、前記ゲート線を選択又は非選択の状態に切り替える選択信号を出力するゲート線駆動部を生成する工程と、を含む第１のアクティブマトリクス基板を形成する形成工程と、
    　前記形成工程により形成された第１のアクティブマトリクス基板においていずれかの前記領域と前記領域の間を前記ソース線に沿って切断する切断工程と、
    　前記切断工程による切断によって得られるアクティブマトリクス基板において、少なくとも一部のゲート線が、前記ゲート線が延伸する方向における前記表示領域の幅の最大長より短くなるように、前記アクティブマトリクス基板の一部を除去して第２のアクティブマトリクス基板を生成する除去工程と、
    　を含むアクティブマトリクス基板の製造方法。
  18. 　請求項１から１２のいずれか一項に記載のアクティブマトリクス基板と、
    　カラーフィルタと共通電極とを備える対向基板と、
    　前記アクティブマトリクス基板と、前記対向基板との間に挟持された液晶層と、
    　を備える表示パネル。
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Cited By (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015033838A1 (ja) * 2013-09-04 2015-03-12 シャープ株式会社 アクティブマトリクス基板、表示パネル及びそれを備えた表示装置
WO2015190488A1 (ja) * 2014-06-13 2015-12-17 シャープ株式会社 シフトレジスタ回路、及びそれを備えた表示装置
CN105527739A (zh) * 2014-10-16 2016-04-27 乐金显示有限公司 用于具有窄边框的显示装置的面板阵列
WO2016080498A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 アクティブマトリクス基板及び表示パネル
CN105761670A (zh) * 2014-12-31 2016-07-13 三星显示有限公司 非四边形显示器及其驱动方法
WO2016140281A1 (ja) * 2015-03-02 2016-09-09 シャープ株式会社 アクティブマトリクス基板、及びそれを備えた表示装置
WO2016143659A1 (ja) * 2015-03-10 2016-09-15 シャープ株式会社 表示装置
WO2016190229A1 (ja) * 2015-05-28 2016-12-01 シャープ株式会社 表示パネルの生産管理システム及び表示パネルの生産管理方法
KR20170012683A (ko) * 2015-07-22 2017-02-03 삼성디스플레이 주식회사 표시 장치
WO2017038661A1 (ja) * 2015-09-04 2017-03-09 シャープ株式会社 液晶パネルの製造方法
KR20170046841A (ko) * 2015-10-21 2017-05-04 삼성디스플레이 주식회사 액정 표시 장치
JP2017113451A (ja) * 2015-12-25 2017-06-29 株式会社ユニバーサルエンターテインメント 遊技機
US20170255074A1 (en) * 2014-11-21 2017-09-07 Sharp Kabushiki Kaisha Active matrix substrate and display panel
WO2017170099A1 (ja) * 2016-03-30 2017-10-05 シャープ株式会社 液晶パネルの製造方法
CN107274846A (zh) * 2016-04-08 2017-10-20 株式会社日本显示器 显示装置
WO2018030207A1 (ja) * 2016-08-08 2018-02-15 シャープ株式会社 表示装置
WO2018033817A1 (ja) * 2016-08-17 2018-02-22 株式会社半導体エネルギー研究所 表示装置および電子機器
WO2018051943A1 (ja) * 2016-09-13 2018-03-22 シャープ株式会社 表示装置
KR20180042351A (ko) * 2015-09-28 2018-04-25 애플 인크. 연장된 활성 영역을 갖는 전자 디바이스 디스플레이
WO2018190206A1 (ja) * 2017-04-11 2018-10-18 シャープ株式会社 表示装置
KR20190009386A (ko) 2016-09-16 2019-01-28 도판 인사츠 가부시키가이샤 표시 장치 및 표시 장치 기판
KR20190025496A (ko) * 2017-09-01 2019-03-11 애플 인크. 디스플레이들을 위한 데이터 신호 조정
JP2019061202A (ja) * 2017-09-28 2019-04-18 株式会社ジャパンディスプレイ 表示装置
JP2019070744A (ja) * 2017-10-10 2019-05-09 三菱電機株式会社 液晶表示装置
US10347208B2 (en) 2016-07-04 2019-07-09 Samsung Dispiay Co., Ltd. Display device
WO2019198163A1 (ja) * 2018-04-10 2019-10-17 シャープ株式会社 表示デバイス
WO2020040246A1 (ja) * 2018-08-23 2020-02-27 株式会社ジャパンディスプレイ 表示装置
JP2020060697A (ja) * 2018-10-10 2020-04-16 シナプティクス インコーポレイテッド 表示ドライバ、プログラム、記憶媒体及び表示画像データの生成方法
JP2020112770A (ja) * 2019-01-15 2020-07-27 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
JP2020536261A (ja) * 2017-12-07 2020-12-10 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 表示パネル、表示装置及び表示パネルを製造する方法
JP2021021945A (ja) * 2019-07-29 2021-02-18 エルジー ディスプレイ カンパニー リミテッド 貫通ホールを有する表示装置
CN113419368A (zh) * 2019-03-20 2021-09-21 厦门天马微电子有限公司 一种阵列基板及显示装置
JP2022171731A (ja) * 2018-08-21 2022-11-11 アップル インコーポレイテッド 開口部に適応するデータ線を有するディスプレイ
US11852938B2 (en) 2018-08-21 2023-12-26 Apple Inc. Displays with data lines that accommodate openings
WO2024045988A1 (zh) * 2022-09-01 2024-03-07 京东方科技集团股份有限公司 显示基板、显示面板及显示装置
JP7476265B2 (ja) 2018-08-21 2024-04-30 アップル インコーポレイテッド 開口部に適応するデータ線を有するディスプレイ

Families Citing this family (58)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9953605B2 (en) * 2014-06-06 2018-04-24 Sharp Kabushiki Kaisha Active matrix substrate and display panel
US10332458B2 (en) * 2014-09-05 2019-06-25 Sharp Kabushiki Kaisha Display device
KR102266064B1 (ko) * 2014-10-15 2021-06-18 삼성디스플레이 주식회사 표시 패널 구동 방법, 이 방법을 수행하는 표시 패널 구동 장치 및 이 표시패널 구동 장치를 포함하는 표시 장치
CN105513521B (zh) * 2016-01-25 2018-04-13 京东方科技集团股份有限公司 异形显示屏图像阵列的分区显示系统及方法
US10490122B2 (en) 2016-02-29 2019-11-26 Samsung Display Co., Ltd. Display device
KR20170119270A (ko) 2016-04-15 2017-10-26 삼성디스플레이 주식회사 표시 장치
US10354578B2 (en) 2016-04-15 2019-07-16 Samsung Display Co., Ltd. Display device
KR102526724B1 (ko) * 2016-05-19 2023-05-02 삼성디스플레이 주식회사 표시 장치
KR102605283B1 (ko) 2016-06-30 2023-11-27 삼성디스플레이 주식회사 표시 장치
US10586495B2 (en) * 2016-07-22 2020-03-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device
JP6805604B2 (ja) * 2016-07-26 2020-12-23 セイコーエプソン株式会社 電気光学装置および電子機器
CN107807480B (zh) * 2016-09-08 2021-04-20 株式会社日本显示器 显示装置
US10409102B2 (en) * 2016-09-08 2019-09-10 Japan Display Inc. Display device
KR102613863B1 (ko) 2016-09-22 2023-12-18 삼성디스플레이 주식회사 표시 장치
KR102611958B1 (ko) 2016-09-23 2023-12-12 삼성디스플레이 주식회사 표시 장치
KR102559096B1 (ko) 2016-11-29 2023-07-26 삼성디스플레이 주식회사 표시 장치
KR20180061568A (ko) 2016-11-29 2018-06-08 삼성디스플레이 주식회사 표시 장치
US10608017B2 (en) * 2017-01-31 2020-03-31 Semiconductor Energy Laboratory Co., Ltd. Display device, display module, and electronic device
KR20180096875A (ko) 2017-02-21 2018-08-30 삼성디스플레이 주식회사 표시 장치
KR102309599B1 (ko) * 2017-04-11 2021-10-08 삼성디스플레이 주식회사 유기전계발광 표시장치
TWI662326B (zh) * 2018-01-15 2019-06-11 友達光電股份有限公司 顯示面板
TWI657699B (zh) * 2017-05-12 2019-04-21 友達光電股份有限公司 顯示面板
US10424602B2 (en) * 2017-05-12 2019-09-24 Au Optronics Corporation Display panel
KR102417989B1 (ko) 2017-05-23 2022-07-07 삼성디스플레이 주식회사 표시 장치
WO2019009184A1 (ja) * 2017-07-05 2019-01-10 シャープ株式会社 アクティブマトリックス基板、表示装置、およびアクティブマトリックス基板の製造方法
CN107247379B (zh) * 2017-07-31 2023-08-25 Oppo广东移动通信有限公司 阵列基板、显示面板和电子设备
CN107340661A (zh) * 2017-08-18 2017-11-10 广东欧珀移动通信有限公司 阵列基板、显示面板和电子设备
CN107845663B (zh) * 2017-10-27 2020-12-08 武汉天马微电子有限公司 一种显示面板及显示装置
US10769991B2 (en) * 2017-11-02 2020-09-08 Samsung Display Co., Ltd. Display device
KR102473211B1 (ko) * 2017-11-03 2022-12-05 삼성디스플레이 주식회사 표시 장치
WO2019123647A1 (ja) * 2017-12-22 2019-06-27 堺ディスプレイプロダクト株式会社 表示装置および表示装置の製造方法
KR102328177B1 (ko) * 2017-12-22 2021-11-19 삼성디스플레이 주식회사 표시 장치
US20190206894A1 (en) * 2017-12-28 2019-07-04 a.u. Vista Inc. Display systems with non-display areas
KR102573291B1 (ko) * 2017-12-29 2023-08-30 엘지디스플레이 주식회사 발광 표시 장치
CN110190087B (zh) * 2018-02-22 2021-08-24 群创光电股份有限公司 显示设备
JP2019159249A (ja) * 2018-03-16 2019-09-19 シャープ株式会社 表示装置、液晶表示装置、および有機ｅｌ表示装置
JP2019160174A (ja) * 2018-03-16 2019-09-19 シャープ株式会社 液晶表示パネル
US10692415B2 (en) * 2018-04-24 2020-06-23 Wuhan China Star Optoelectronics Technology Co., Ltd. Gate driving circuit of irregular screen panel and driving method
TWI677864B (zh) 2018-06-28 2019-11-21 友達光電股份有限公司 顯示裝置
CN108877624B (zh) * 2018-06-29 2021-05-25 武汉天马微电子有限公司 异形显示面板和显示装置
WO2020004663A1 (ja) 2018-06-29 2020-01-02 京セラ株式会社 表示装置
KR20200009176A (ko) 2018-07-17 2020-01-30 삼성디스플레이 주식회사 디스플레이 장치
KR102516058B1 (ko) 2018-08-17 2023-03-31 삼성디스플레이 주식회사 표시 패널
CN109545090B (zh) * 2018-12-29 2021-07-16 联想(北京)有限公司 显示屏及电子设备
CN109584776B (zh) * 2019-01-21 2021-12-24 武汉天马微电子有限公司 显示面板及显示装置
TWI694424B (zh) * 2019-03-29 2020-05-21 友達光電股份有限公司 顯示裝置及其製造方法
KR20210000799A (ko) 2019-06-25 2021-01-06 삼성디스플레이 주식회사 표시 장치 및 그 제조방법
KR20210050050A (ko) * 2019-10-25 2021-05-07 삼성디스플레이 주식회사 화소 및 이를 포함하는 표시 장치
CN112863414A (zh) * 2019-11-26 2021-05-28 上海和辉光电有限公司 显示面板及其驱动方法
TWI726564B (zh) 2019-12-31 2021-05-01 財團法人工業技術研究院 具備閘極驅動器的畫素陣列及矩陣式感測器陣列
CN111429828A (zh) 2020-04-13 2020-07-17 深圳市华星光电半导体显示技术有限公司 一种显示面板和显示装置
US20220199735A1 (en) * 2020-06-18 2022-06-23 Boe Technology Group Co., Ltd. Display Panel and Manufacturing Method Thereof, and Display Device
EP4033479A4 (en) * 2020-06-18 2023-02-22 BOE Technology Group Co., Ltd. DISPLAY PANEL AND METHOD OF MANUFACTURE THEREOF, AND DISPLAY DEVICE
CN111613145B (zh) * 2020-06-22 2022-07-08 京东方科技集团股份有限公司 异形显示面板和显示装置
KR20220040578A (ko) * 2020-09-23 2022-03-31 삼성디스플레이 주식회사 칩 온 필름 패키지 및 이를 포함하는 표시 장치
KR20220096889A (ko) * 2020-12-31 2022-07-07 엘지디스플레이 주식회사 표시 장치와 이를 이용한 멀티 스크린 표시 장치
KR20220126329A (ko) * 2021-03-08 2022-09-16 삼성디스플레이 주식회사 표시 장치
JP2022149664A (ja) * 2021-03-25 2022-10-07 凸版印刷株式会社 表示装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10197851A (ja) * 1997-01-07 1998-07-31 Toshiba Corp 液晶表示装置
JP2006154022A (ja) * 2004-11-26 2006-06-15 Seiko Epson Corp 電気光学装置、電気光学装置の検査方法及び電子機器
JP2006293045A (ja) * 2005-04-12 2006-10-26 Sanyo Epson Imaging Devices Corp 液晶パネルの製造方法および該製造方法により製造された液晶パネル
JP2008046598A (ja) * 2006-07-20 2008-02-28 Seiko Epson Corp 表示装置、表示装置の駆動方法及び電子機器
JP2008224802A (ja) * 2007-03-09 2008-09-25 Sharp Corp 表示装置及びその製造方法
JP2008292995A (ja) * 2007-04-27 2008-12-04 Nec Lcd Technologies Ltd 非矩形表示装置
JP2009047902A (ja) * 2007-08-20 2009-03-05 Hitachi Displays Ltd 表示装置
JP2009134246A (ja) * 2007-11-09 2009-06-18 Epson Imaging Devices Corp 電気光学装置
JP2012518200A (ja) * 2009-02-16 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー シリアル制御を用いるチップレットディスプレイデバイス
JP2012518199A (ja) * 2009-02-13 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー ディスプレイデバイス内のチップレット間のピクセルの分割

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW345654B (en) * 1995-02-15 1998-11-21 Handotai Energy Kenkyusho Kk Active matrix display device
JPH1091125A (ja) * 1996-09-17 1998-04-10 Toshiba Corp 表示装置の駆動方法
KR100370095B1 (ko) * 2001-01-05 2003-02-05 엘지전자 주식회사 표시 소자의 액티브 매트릭스 방식의 구동 회로
JP3880416B2 (ja) * 2002-02-13 2007-02-14 シャープ株式会社 アクティブマトリクス基板
GB0212566D0 (en) * 2002-05-31 2002-07-10 Koninkl Philips Electronics Nv Display device
TWI267058B (en) * 2004-10-08 2006-11-21 Ind Tech Res Inst Non-rectangular display device
JP2007139912A (ja) * 2005-11-15 2007-06-07 Sharp Corp 駆動素子実装表示装置
CN101110189A (zh) * 2006-07-20 2008-01-23 精工爱普生株式会社 显示装置、其驱动方法及电子设备
US8023087B2 (en) * 2006-08-23 2011-09-20 Hitachi Displays, Ltd. Display device having particular pixels and signal wiring internal circuits
JP5299730B2 (ja) * 2006-10-13 2013-09-25 Ｎｌｔテクノロジー株式会社 表示装置
JP4518199B2 (ja) * 2007-10-23 2010-08-04 エプソンイメージングデバイス株式会社 電気光学装置
US9626900B2 (en) 2007-10-23 2017-04-18 Japan Display Inc. Electro-optical device
JP2012103335A (ja) 2010-11-08 2012-05-31 Hitachi Displays Ltd 表示装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10197851A (ja) * 1997-01-07 1998-07-31 Toshiba Corp 液晶表示装置
JP2006154022A (ja) * 2004-11-26 2006-06-15 Seiko Epson Corp 電気光学装置、電気光学装置の検査方法及び電子機器
JP2006293045A (ja) * 2005-04-12 2006-10-26 Sanyo Epson Imaging Devices Corp 液晶パネルの製造方法および該製造方法により製造された液晶パネル
JP2008046598A (ja) * 2006-07-20 2008-02-28 Seiko Epson Corp 表示装置、表示装置の駆動方法及び電子機器
JP2008224802A (ja) * 2007-03-09 2008-09-25 Sharp Corp 表示装置及びその製造方法
JP2008292995A (ja) * 2007-04-27 2008-12-04 Nec Lcd Technologies Ltd 非矩形表示装置
JP2009047902A (ja) * 2007-08-20 2009-03-05 Hitachi Displays Ltd 表示装置
JP2009134246A (ja) * 2007-11-09 2009-06-18 Epson Imaging Devices Corp 電気光学装置
JP2012518199A (ja) * 2009-02-13 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー ディスプレイデバイス内のチップレット間のピクセルの分割
JP2012518200A (ja) * 2009-02-16 2012-08-09 グローバル・オーエルイーディー・テクノロジー・リミテッド・ライアビリティ・カンパニー シリアル制御を用いるチップレットディスプレイデバイス

Cited By (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015033838A1 (ja) * 2013-09-04 2015-03-12 シャープ株式会社 アクティブマトリクス基板、表示パネル及びそれを備えた表示装置
WO2015190488A1 (ja) * 2014-06-13 2015-12-17 シャープ株式会社 シフトレジスタ回路、及びそれを備えた表示装置
CN105527739A (zh) * 2014-10-16 2016-04-27 乐金显示有限公司 用于具有窄边框的显示装置的面板阵列
CN105527739B (zh) * 2014-10-16 2018-12-04 乐金显示有限公司 用于具有窄边框的显示装置的面板阵列
US10627688B2 (en) * 2014-11-21 2020-04-21 Sharp Kabushiki Kaisha Active matrix substrate and display panel
CN107003581A (zh) * 2014-11-21 2017-08-01 夏普株式会社 有源矩阵基板及显示面板
US10634968B2 (en) 2014-11-21 2020-04-28 Sharp Kabushiki Kaisha Active matrix substrate and display panel
US10191344B2 (en) 2014-11-21 2019-01-29 Sharp Kabushiki Kaisha Active matrix substrate and display panel
WO2016080498A1 (ja) * 2014-11-21 2016-05-26 シャープ株式会社 アクティブマトリクス基板及び表示パネル
US20170255074A1 (en) * 2014-11-21 2017-09-07 Sharp Kabushiki Kaisha Active matrix substrate and display panel
JPWO2016080498A1 (ja) * 2014-11-21 2017-09-07 シャープ株式会社 アクティブマトリクス基板及び表示パネル
EP3040969A3 (en) * 2014-12-31 2016-07-27 Samsung Display Co., Ltd. Non-quadrangular display and driving method thereof
CN105761670A (zh) * 2014-12-31 2016-07-13 三星显示有限公司 非四边形显示器及其驱动方法
US9875721B2 (en) 2014-12-31 2018-01-23 Samsung Display Co., Ltd. Non-quadrangular display and driving method thereof
CN107408363A (zh) * 2015-03-02 2017-11-28 夏普株式会社 有源矩阵基板和具备该有源矩阵基板的显示装置
WO2016140281A1 (ja) * 2015-03-02 2016-09-09 シャープ株式会社 アクティブマトリクス基板、及びそれを備えた表示装置
JPWO2016143659A1 (ja) * 2015-03-10 2017-04-27 シャープ株式会社 表示装置
WO2016143659A1 (ja) * 2015-03-10 2016-09-15 シャープ株式会社 表示装置
US10036909B2 (en) 2015-03-10 2018-07-31 Sharp Kabushiki Kaisha Display device
WO2016190229A1 (ja) * 2015-05-28 2016-12-01 シャープ株式会社 表示パネルの生産管理システム及び表示パネルの生産管理方法
US10032839B2 (en) 2015-07-22 2018-07-24 Samsung Display Co., Ltd. Display device
EP3166101A3 (en) * 2015-07-22 2017-08-02 Samsung Display Co., Ltd. Display device
KR20170012683A (ko) * 2015-07-22 2017-02-03 삼성디스플레이 주식회사 표시 장치
KR102552583B1 (ko) * 2015-07-22 2023-07-06 삼성디스플레이 주식회사 표시 장치
WO2017038661A1 (ja) * 2015-09-04 2017-03-09 シャープ株式会社 液晶パネルの製造方法
JP2018536183A (ja) * 2015-09-28 2018-12-06 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． 拡張アクティブエリアを有する電子デバイスディスプレイ
US11521579B2 (en) 2015-09-28 2022-12-06 Apple Inc. Electronic device display with extended active area
KR20180042351A (ko) * 2015-09-28 2018-04-25 애플 인크. 연장된 활성 영역을 갖는 전자 디바이스 디스플레이
KR102206428B1 (ko) * 2015-09-28 2021-01-21 애플 인크. 연장된 활성 영역을 갖는 전자 디바이스 디스플레이
KR102546135B1 (ko) 2015-09-28 2023-06-20 애플 인크. 연장된 활성 영역을 갖는 전자 디바이스 디스플레이
US11823645B2 (en) 2015-09-28 2023-11-21 Apple Inc. Electronic device display with extended active area
US10607573B2 (en) 2015-09-28 2020-03-31 Apple Inc. Electronic device display with extended active area
US11521577B2 (en) 2015-09-28 2022-12-06 Apple Inc. Electronic device display with extended active area
KR20220084420A (ko) * 2015-09-28 2022-06-21 애플 인크. 연장된 활성 영역을 갖는 전자 디바이스 디스플레이
CN108139772A (zh) * 2015-09-28 2018-06-08 苹果公司 具有延伸有效区域的电子设备显示器
KR102401213B1 (ko) * 2015-10-21 2022-05-24 삼성디스플레이 주식회사 액정 표시 장치
KR20170046841A (ko) * 2015-10-21 2017-05-04 삼성디스플레이 주식회사 액정 표시 장치
JP2017113451A (ja) * 2015-12-25 2017-06-29 株式会社ユニバーサルエンターテインメント 遊技機
WO2017170099A1 (ja) * 2016-03-30 2017-10-05 シャープ株式会社 液晶パネルの製造方法
CN107274846A (zh) * 2016-04-08 2017-10-20 株式会社日本显示器 显示装置
US10347208B2 (en) 2016-07-04 2019-07-09 Samsung Dispiay Co., Ltd. Display device
WO2018030207A1 (ja) * 2016-08-08 2018-02-15 シャープ株式会社 表示装置
JPWO2018033817A1 (ja) * 2016-08-17 2019-08-15 株式会社半導体エネルギー研究所 表示装置および電子機器
US10642110B2 (en) 2016-08-17 2020-05-05 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
KR20190035799A (ko) * 2016-08-17 2019-04-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
WO2018033817A1 (ja) * 2016-08-17 2018-02-22 株式会社半導体エネルギー研究所 表示装置および電子機器
JP2021185411A (ja) * 2016-08-17 2021-12-09 株式会社半導体エネルギー研究所 表示装置
KR102433524B1 (ko) 2016-08-17 2022-08-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치 및 전자 기기
US11086175B2 (en) 2016-08-17 2021-08-10 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic appliance
WO2018051943A1 (ja) * 2016-09-13 2018-03-22 シャープ株式会社 表示装置
KR20190009386A (ko) 2016-09-16 2019-01-28 도판 인사츠 가부시키가이샤 표시 장치 및 표시 장치 기판
WO2018190206A1 (ja) * 2017-04-11 2018-10-18 シャープ株式会社 表示装置
KR20190025496A (ko) * 2017-09-01 2019-03-11 애플 인크. 디스플레이들을 위한 데이터 신호 조정
US11120747B2 (en) 2017-09-01 2021-09-14 Apple Inc. Data signal adjustment for displays
US10607549B2 (en) 2017-09-01 2020-03-31 Apple Inc. Data signal adjustment for displays
JP2019045851A (ja) * 2017-09-01 2019-03-22 アップル インコーポレイテッドＡｐｐｌｅ Ｉｎｃ． ディスプレイ用データ信号調整
KR102083734B1 (ko) 2017-09-01 2020-03-02 애플 인크. 디스플레이들을 위한 데이터 신호 조정
JP2019061202A (ja) * 2017-09-28 2019-04-18 株式会社ジャパンディスプレイ 表示装置
US11171162B2 (en) 2017-09-28 2021-11-09 Japan Display Inc. Display device having scan lines of different lengths
JP2019070744A (ja) * 2017-10-10 2019-05-09 三菱電機株式会社 液晶表示装置
JP2020536261A (ja) * 2017-12-07 2020-12-10 京東方科技集團股▲ふん▼有限公司Ｂｏｅ Ｔｅｃｈｎｏｌｏｇｙ Ｇｒｏｕｐ Ｃｏ．，Ｌｔｄ． 表示パネル、表示装置及び表示パネルを製造する方法
JP7070916B2 (ja) 2017-12-07 2022-05-18 京東方科技集團股▲ふん▼有限公司 表示パネル、表示装置及び表示パネルを製造する方法
WO2019198163A1 (ja) * 2018-04-10 2019-10-17 シャープ株式会社 表示デバイス
US11227553B2 (en) 2018-04-10 2022-01-18 Sharp Kabushiki Kaisha Display device
JP2022171731A (ja) * 2018-08-21 2022-11-11 アップル インコーポレイテッド 開口部に適応するデータ線を有するディスプレイ
US11852938B2 (en) 2018-08-21 2023-12-26 Apple Inc. Displays with data lines that accommodate openings
JP7476265B2 (ja) 2018-08-21 2024-04-30 アップル インコーポレイテッド 開口部に適応するデータ線を有するディスプレイ
US11815773B2 (en) 2018-08-23 2023-11-14 Japan Display Inc. Display device
JP7132032B2 (ja) 2018-08-23 2022-09-06 株式会社ジャパンディスプレイ 表示装置
JP2020030337A (ja) * 2018-08-23 2020-02-27 株式会社ジャパンディスプレイ 表示装置
WO2020040246A1 (ja) * 2018-08-23 2020-02-27 株式会社ジャパンディスプレイ 表示装置
CN111028751A (zh) * 2018-10-10 2020-04-17 辛纳普蒂克斯公司 用于驱动显示面板的设备和方法
JP7178859B2 (ja) 2018-10-10 2022-11-28 シナプティクス インコーポレイテッド 表示ドライバ、プログラム、記憶媒体及び表示画像データの生成方法
JP2020060697A (ja) * 2018-10-10 2020-04-16 シナプティクス インコーポレイテッド 表示ドライバ、プログラム、記憶媒体及び表示画像データの生成方法
JP7281943B2 (ja) 2019-01-15 2023-05-26 三星ディスプレイ株式會社 表示装置
JP2020112770A (ja) * 2019-01-15 2020-07-27 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 表示装置
CN113419368A (zh) * 2019-03-20 2021-09-21 厦门天马微电子有限公司 一种阵列基板及显示装置
CN113419368B (zh) * 2019-03-20 2022-05-10 厦门天马微电子有限公司 一种阵列基板及显示装置
JP2021021945A (ja) * 2019-07-29 2021-02-18 エルジー ディスプレイ カンパニー リミテッド 貫通ホールを有する表示装置
JP7001769B2 (ja) 2019-07-29 2022-01-20 エルジー ディスプレイ カンパニー リミテッド 貫通ホールを有する表示装置
US11250803B2 (en) 2019-07-29 2022-02-15 Lg Display Co., Ltd. Display device with through hole
WO2024045988A1 (zh) * 2022-09-01 2024-03-07 京东方科技集团股份有限公司 显示基板、显示面板及显示装置

Also Published As

Publication number Publication date
JP6230074B2 (ja) 2017-11-15
JPWO2014142183A1 (ja) 2017-02-16
CN105164743B (zh) 2018-05-25
US20160019856A1 (en) 2016-01-21
CN105164743A (zh) 2015-12-16
US9685131B2 (en) 2017-06-20

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