KR102401213B1

KR102401213B1 - 액정 표시 장치

Info

Publication number: KR102401213B1
Application number: KR1020150146619A
Authority: KR
Inventors: 오화열; 김성만; 송민철; 임성수; 황태형
Original assignee: 삼성디스플레이 주식회사
Priority date: 2015-10-21
Filing date: 2015-10-21
Publication date: 2022-05-24
Also published as: US20170115542A1; US10133138B2; KR20170046841A

Abstract

액정 표시 장치가 제공된다. 액정 표시 장치는 서로 대향하여 배치되는 제1 기판 및 제2 기판, 상기 제1 기판 상에 배치되는 화소, 상기 제1 기판 상에 제1 방향으로 연장되는 제1 게이트 라인, 상기 제1 게이트 라인 상에 배치되는 제1 절연막, 상기 절연막 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 제2 게이트 라인 및 제3 게이트 라인, 상기 제1 기판 및 상기 제2 기판 사이에 배치되고 액정 분자를 포함하는 액정층을 포함하되, 상기 화소는 중첩되는 상기 액정 분자들의 평균 배열 방향이 서로 상이한 제1 도메인 및 제2 도메인을 포함하고, 상기 제2 게이트 라인은 상기 화소의 경계를 따라 배치되고, 상기 제3 게이트 라인은 상기 제1 및 제2 도메인이 인접하는 경계와 중첩되도록 배치되고, 상기 제1 게이트 라인은 상기 제1 절연막을 관통하여 형성되는 게이트 컨택홀을 통하여 상기 제2 및 제3 게이트 라인 중 어느 하나와 전기적으로 연결된다.

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 액정 표시 장치에 관한 것이다.

최근, 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED)와 같은 평판 표시 장치가 활발히 개발 중이다.

액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.

액정 표시 장치는 실제 화상을 표시하는 복수의 화소 및 이들 화소를 구동하기 위한 구성 요소들이 배치되는 어레이 기판, 및 어레이 기판에 광을 공급하는 백라이트 유닛을 포함한다. 여기서, 화소를 구동하기 위한 구성 요소들이란, 예를 들어 게이트 구동부, 데이터 구동부 등을 의미한다.

한편, 게이트 구동부 및 데이터 구동부 등은 어레이 기판 상에 배치되면서도 실제 화상을 표시되지 않는 영역에 배치된다. 이들 게이트 구동부 및 데이터 구동부 등은 어레이 기판 상에 실제 화상을 표시하는 영역의 외측에 배치될 수 있는데, 완성된 액정 표시 장치에서는 게이트 구동부 및 데이터 구동부 등이 사용자에게 시인되지 않도록 가려지며, 이들 영역은 베젤을 형성한다.

그러나, 베젤의 두께가 증가할수록 액정 표시 장치에서 실제 화상을 표시하는 영역이 줄어들어 사용자의 몰입감을 저하시킬 수 있다. 또한, 게이트 구동부 및 데이터 구동부 등은 일반적으로 액정 표시 장치의 두 개 이상의 모서리에 걸쳐서 배치되므로, 베젤을 아무리 얇게 하더라도 액정 표시 장치의 두 개 이상의 변에 대하여는 베젤의 두께를 얇게 제작하는 데에 한계가 존재한다.

또한, 이들 게이트 구동부 및 데이터 구동부 등이 실장되는 영역의 확보를 위하여, 액정 표시 장치의 전체적인 외형 설계에 제약이 따를 수 있다.

따라서, 게이트 구동부 및 데이터 구동부 등을 액정 표시 장치의 하나의 모서리에 집중시켜 배치할 수 있는 설계 구조가 요구되며, 나아가 전체적인 외형 설계에 제약 없는 구조를 갖는 액정 표시 장치의 설계가 요구된다.

본 발명이 해결하고자 하는 과제는 게이트 구동부 및 데이터 구동부 등을 하나의 모서리에 집중시켜 배치할 수 있는 설계 구조를 갖는 액정 표시 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 과제는 전체적인 외형 설계에 제약이 없는 구조를 갖는 액정 표시 장치를 제공하는 것이다.

본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 서로 대향하여 배치되는 제1 기판 및 제2 기판, 상기 제1 기판 상에 배치되는 화소, 상기 제1 기판 상에 제1 방향으로 연장되는 제1 게이트 라인, 상기 제1 게이트 라인 상에 배치되는 제1 절연막, 상기 절연막 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 제2 게이트 라인 및 제3 게이트 라인, 상기 제1 기판 및 상기 제2 기판 사이에 배치되고 액정 분자를 포함하는 액정층을 포함하되, 상기 화소는 중첩되는 상기 액정 분자들의 평균 배열 방향이 서로 상이한 제1 도메인 및 제2 도메인을 포함하고, 상기 제2 게이트 라인은 상기 화소의 경계를 따라 배치되고, 상기 제3 게이트 라인은 상기 제1 및 제2 도메인이 인접하는 경계와 중첩되도록 배치되고, 상기 제1 게이트 라인은 상기 제1 절연막을 관통하여 형성되는 게이트 컨택홀을 통하여 상기 제2 및 제3 게이트 라인 중 어느 하나와 전기적으로 연결된다.

또한, 상기 데이터 라인, 상기 제2 게이트 라인 및 상기 제3 게이트 라인은 동일 층에 동일 물질로 형성될 수 있다.

또한, 상기 화소 전극은 상기 제1 방향과 유사한 방향을 따라 연장되는 가지 전극, 상기 가지 전극끼리 연결하는 연결 전극을 더 포함하되, 상기 제1 도메인 배치되는 상기 가지 전극이 상기 제1 방향과 형성하는 사이각은, 상기 제2 도메인이 배치되는 상기 가지 전극이 상기 제1 방향과 형성하는 사이각이 서로 다를 수 있다.

또한, 상기 제1 기판은 상기 화소가 배치되어 화상을 표시하는 표시 영역, 및 상기 표시 영역을 제외한 영역인 비표시 영역을 포함하되, 상기 표시 영역은 평행사변형의 모양을 갖는 제1 표시 영역과 상기 제1 표시 영역으로부터 상기 제2 방향으로 돌출되는 복수의 제2 표시 영역을 포함하고, 복수의 상기 제2 표시 영역은 비표시 영역에 의하여 서로 이격될 수 있다.

또한, 상기 제1 표시 영역에는 상기 제1 방향으로 연장되는 임의의 직선 상에 하나의 상기 제1 게이트 라인이 배치되고, 상기 제2 표시 영역에는 상기 제1 방향으로 연장되는 임의의 직선 상에 복수의 상기 제1 게이트 라인이 배치될 수 있다.

또한, 상기 제2 표시 영역에 상기 제1 방향으로 연장되는 임의의 직선 상에 배치되는 복수의 상기 제1 게이트 라인은 서로 전기적으로 절연될 수 있다.

또한, 상기 제2 표시 영역에 상기 제1 방향으로 연장되는 임의의 직선 상에 배치되는 복수의 상기 제1 게이트 라인은 서로 상이한 상기 제2 게이트 라인 또는 상기 제3 게이트 라인과 각각 연결될 수 있다.

또한, 상기 데이터 라인, 상기 제2 게이트 라인 및 상기 제3 게이트 라인과 동일 층에 상기 제2 방향으로 연장되는 공통 라인, 상기 데이터 라인, 상기 제2 게이트 라인, 상기 제3 게이트 라인 및 상기 공통 라인 상에 배치되는 제2 절연막, 상기 제2 절연막 상에 배치되는 공통 전극, 상기 공통 전극 상에 상기 각각의 화소마다 배치되는 화소 전극을 더 포함하되, 상기 공통 라인은 상기 제2 절연막을 관통하여 형성되는 공통 컨택홀을 통하여 상기 공통 전극과 연결될 수 있다.

또한, 상기 공통 컨택홀은 상기 제1 게이트 라인과 중첩하도록 배치될 수 있다.

또한, 상기 제2 게이트 라인 및 상기 제3 게이트 라인과 연결되어 게이트 신호를 제공하는 게이트 드라이버, 및 상기 데이터 라인과 연결되어 데이터 신호를 제공하는 데이터 드라이버를 더 포함하되, 상기 제1 기판은 상기 화소가 배치되어 화상을 표시하는 표시 영역, 및 상기 표시 영역을 제외한 영역인 비표시 영역을 포함하고, 상기 게이트 라이버와 상기 데이터 드라이버는 상기 표시 영역의 상기 제2 방향 외측에 위치하는 상기 비표시 영역에 배치될 수 있다.

또한, 각각의 상기 제2 게이트 라인 또는 상기 제3 게이트 라인과 중첩되는 상기 제1 게이트 라인의 수는 모두 동일할 수 있다.

상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는 화소가 배치되는 표시 영역 및 상기 표시 영역을 제외한 영역인 비표시 영역을 포함하는 제1 기판, 상기 표시 영역 상에 제1 방향으로 연장되는 제1 게이트 라인, 상기 게이트 라인 상에 배치되는 제1 절연막, 상기 제1 절연막 상에 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 제2 게이트 라인 및 제3 게이트 라인을 포함하되, 상기 제1 게이트 라인은 상기 제1 절연막을 관통하여 형성되는 게이트 컨택홀을 통하여 상기 제2 및 제3 게이트 라인 중 어느 하나와 전기적으로 연결되고, 상기 표시 영역은 평행사변형 모양을 갖는 제1 표시 영역과 상기 제1 표시 영역으로부터 상기 제2 방향으로 돌출되는 복수의 제2 표시 영역을 포함하고, 복수의 상기 제2 표시 영역은 비표시 영역에 의하여 서로 이격된다.

또한, 상기 제2 게이트 라인 및 상기 제3 게이트 라인과 연결되어 게이트 신호를 제공하는 게이트 드라이버, 및 상기 데이터 라인과 연결되어 데이터 신호를 제공하는 데이터 드라이버를 더 포함하되, 상기 게이트 드라이버와 상기 데이터 드라이버는 상기 표시 영역의 상기 제2 방향 외측에 위치하는 상기 비표시 영역에 배치될 수 있다.

또한, 상기 제1 기판에 대향하여 배치되는 제2 기판, 및 상기 제1 기판과 상기 제2 기판 사이에 배치되고 액정 분자를 포함하는 액정층을 더 포함하되, 상기 화소는 중첩되는 상기 액정 분자들의 평균 배열 방향이 서로 상이한 제1 도메인 및 제2 도메인을 포함하고, 상기 제2 게이트 라인은 상기 화소의 경계를 따라 배치되고, 상기 제3 게이트 라인은 상기 제1 및 제2 도메인이 인접하는 경계와 중첩되도록 배치될 수 있다.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

본 발명의 실시예들에 의하면 적어도 다음과 같은 효과가 있다.

게이트 구동부 및 데이터 구동부 등을 하나의 모서리에 집중시켜 배치할 수 있는 설계 구조를 갖는 액정 표시 장치를 제공할 수 있다.

나아가, 전체적인 외형 설계에 제약이 없는 구조를 갖는 액정 표시 장치를 제공할 수 있다.

본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 분해 사시도이다.
도 2는 도 1의 X영역을 확대하여 도시한 확대 평면도이다.
도 3은 도 2에 도시된 일부 화소들 및 이에 연결되는 게이트 라인 및 데이터 라인의 배치 관계를 도시한 배치도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 몇몇 화소(PX)들을 나타낸 레이아웃도이다.
도 5는 도 4의 Ⅰ-Ⅰ'로 도시된 선을 따라 자른 단면도이다.
도 6은 도 4의 Ⅱ-Ⅱ'로 도시된 선을 따라 자른 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 패널의 몇몇 화소들에 대하여 도 4의 Ⅱ-Ⅱ'로 도시된 선에 대응되는 선을 따라 자른 단면도이다.
도 8은 본 발명의 다른 실시예에 따른 표시 패널의 몇몇 화소들에 대한 레이아웃도이다.
도 9는 본 발명의 다른 실시예에 의한 표시 패널의 몇몇 화소들에 대한 레이아웃도이다.
도 10은 도 9의 Ⅲ-Ⅲ'로 도시된 선을 따라 자른 단면도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 패널의 개략도이다.
도 12는 도 11의 D 영역을 확대하여 도시한 레이아웃도이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.

이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.

도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 분해 사시도이다.

도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 표시 패널(10), 데이터 구동부(200), 게이트 구동부(100)를 포함한다.

표시 패널(10)은 복수의 화소(PX)들이 형성되는 어레이 기판(AS), 어레이 기판(AS)과 마주보며 대향하여 배치되는 대향 기판(OAS), 어레이 기판(AS)과 대향 기판(OAS) 사이에 개재되는 액정층(LCL)을 포함한다.

어레이 기판(AS)은 화소(PX)들에 각각 대응되는 복수의 화소 전극(미도시)들 및 대응되는 상기 화소 전극(미도시)들에 연결되는 복수의 트랜지스터(미도시)를 포함할 수 있다. 상기 트랜지스터(미도시)는 대응하는 게이트 라인(GL)을 통해 제공받은 게이트 신호에 응답하여 대응하는 데이터 라인(DL)을 통해 데이터 신호를 제공받을 수 있다. 제공받은 상기 데이터 신호는 대응하는 각각의 상기 트랜지스터(TR)(미도시)에 대응하는 상기 화소 전극(미도시)에 제공될 수 있다.

대향 기판(OAS)은 어레이 기판(AS)과 마주보며 대향하여 배치되며, 어레이 기판(AS)의 상부로 가해지는 충격을 흡수하여 완화할 수 있으며, 어레이 기판(AS) 상에 배치되는 구성 요소들을 보호할 수 있다. 대향 기판(OAS)은 어레이 기판(AS)의 대부분의 영역을 오버랩하도록 형성되나 어레이 기판(AS)의 일부 영역을 오버랩하며 어레이 기판(AS)보다 작은 면적을 갖도록 형성될 수도 있고, 반대로 어레이 기판(AS)의 모든 영역을 오버랩하며 어레이 기판(AS)보다 큰 면적을 갖도록 형성될 수도 있다.

데이터 구동부(200)는 구동 회로 기판(300)에 실장된 타이밍 컨트롤러(미도시)로부터 영상 신호 및 데이터 제어 신호를 제공받을 수 있다. 데이터 구동부(200)는 상기 데이터 제어 신호에 응답하여 상기 영상 신호에 대응하는 아날로그 데이터 전압을 생성할 수 있다. 상기 아날로그 데이터 전압은 상기 데이터 신호일 수 있다. 데이터 구동부(200)는 데이터 라인(DL)을 통하여 상기 데이터 신호를 화소(PX)로 제공할 수 있다.

게이트 구동부(100)는 상기 타이밍 컨트롤러(미도시)로부터 제공되는 게이트 제어 신호에 응답하여 상기 게이트 신호를 생성할 수 있다. 상기 게이트 신호는 게이트 라인(GL)을 통하여 행 단위로 그리고 순차적으로 복수의 화소(PX)에 제공될 수 있다. 도시하지는 않았으나, 상기 게이트 제어 신호는 제1 연성회로기판(120_~120_k)을 경유하여 게이트 구동부(100)에 제공될 수 있다. 게이트 구동부(100)는 복수의 게이트 구동칩(110_1~110_k)을 포함할 수 있다. 게이트 구동칩(110_1~110_k)은 대응하는 제1 연성회로기판(120_1~120_k) 상에 실장되어 비표시 영역(NDA)의 게이트 패드(GP)에 이방성 도전 필름에 의하여 연결될 수 있다. 여기서, 비표시 영역(NDA)이란 어레이 기판(AS) 상의 표시 영역(DA)이 아닌 영역을 의미하며, 표시 영역(DA)이란 화소(PX)가 매트릭스 형태로 배치되어 실제 화상을 표시하는 영역을 의미할 수 있다.

데이터 구동부(200)는 복수의 데이터 구동칩(210_1~210_l)을 포함할 수 있다. 데이터 구동칩(210_1~210_l)은 대응하는 제2 연성회로기판(220_1~220_l) 상에 실장되어 구동회로기판과 비표시 영역(NDA)의 데이터 패드(DP)에 연결될 수 있다. 도시하지는 않았으나, 데이터 구동칩이 실장된 연성회로기판은 각각 대응되는 데이터 패드(DP)에 이방성 도전 필름에 의하여 연결될 수 있다.

본 실시예에서는 게이트 구동칩(110_1~110_k) 및 데이터 구동칩(210_1~210_l)은 제1 연성회로기판(120_~120_k) 및 제2 연성회로기판(220_~220_l) 상에 실장되는 테이프 캐리어 패키지(TCP: Tape Carrier Package) 방식을 예로 들었으나, 이에 제한되지 아니하고, 비표시 영역(NDA)에 칩 온 글래스(COG: Chip On Glass) 방식으로 실장될 수도 있다. 또한, 게이트 구동부(100)는 어레이 기판(AS) 상의 비표시 영역(NDA)에 일체로 형성되는 아모퍼스 실리콘 게이트(ASG: Amorphous Silicon Gate) 방식으로 형성될 수도 있다.

한편, 본 실시예에서 어레이 기판(AS)은 4개의 모서리를 갖는 직사각형 모양을 가지며, 게이트 구동부(100) 및 데이터 구동부(200)는 어레이 기판(AS)의 4개의 모서리 중 하나의 모서리를 따라서만 배치될 수 있다. 이러한 경우, 나머지 3개의 모서리에는 게이트 구동부(100) 및 데이터 구동부(200)가 배치되지 않을 수 있다. 따라서, 게이트 구동부(100) 및 데이터 구동부(200)가 배치되지 않는 3개의 모서리에서는, 표시 영역(DA)의 외측변으로부터 어레이 기판(AS)의 외측변까지의 거리를 짧게 할 수 있어, 얇은 두께의 베젤을 갖도록 할 수 있다.

다음으로, 게이트 구동부(100) 및 데이터 구동부(200)가 배치되는 구조에 관하여 설명하기로 한다.

도 2는 도 1의 X영역을 확대하여 도시한 확대 평면도이며, 도 3은 도 2에 도시된 일부 화소들 및 이에 연결되는 게이트 라인 및 데이터 라인의 배치 관계를 도시한 배치도이다.

도 2는 도 1의 X영역(X)에서 제1 연성회로기판(120_1~120_k) 및 제2 연성회로기판(220_1~220_l)을 제외한 구조를 도시하며, 도 3에서는 제1 방향(D1)으로 4개의 화소(PX), 제2 방향(D2)으로 6개의 화소(PX), 총 24개의 화소(PX)를 도시한다.

도 2 및 도 3을 참조하면, 어레이 기판(AS) 상에는 화소(PX), 게이트 라인(GL), 데이터 라인(DL), 게이트 패드(GP) 및 데이터 패드(DP)가 배치된다.

화소(PX)는 표시 영역(DA)에 배치되며, 화소 전극(PE)과 해당하는 화소 전극(PE)에 연결되는 트랜지스터(TR)를 포함한다. 화소 전극(PE)은 트랜지스터(TR)를 통하여 제공받은 상기 데이터 신호에 따라 전계를 형성하며, 상기 전계에 의하여 해당 화소 전극(PE)과 중첩되도록 배치되는 액정층(LCL)의 액정 분자(LC)들의 배열이 제어됨으로써 화상을 표시할 수 있다. 화소(PX)는 트랜지스터(TR)를 통하여 하나의 데이터 라인(DL)과 하나의 게이트 라인(GL)과 연결될 수 있다.

게이트 라인(GL)은 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)을 포함한다. 제1 게이트 라인(GL1)은 표시 영역(DA)에만 배치될 수 있으며, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 배치될 수 있다.

제1 게이트 라인(GL1)은 제1 방향(D1)을 따라 연장된다. 여기서, 제1 방향(D1)이란 어레이 기판(AS)의 일변에 평행하도록 연장되는 방향에 해당하며, 도 2에 도시된 바와 같이 좌측에서 우측을 향하여 연장되는 임의의 직선이 가리키는 방향으로 정의될 수 있다. 다만, 이에 제한되지는 아니하고, 어레이 기판(AS)의 일변에 반드시 평행할 필요는 없다. 즉, 제1 방향(D1)은 어레이 기판(AS) 상에서 특정 방향으로 연장되는 일직선이 가리키는 방향일 수 있다. 본 실시예에서는 제1 게이트 라인(GL1)은 좌측에서 우측 방향, 즉 수평한 방향으로 연장된 것을 예시하였다.

제1 게이트 라인(GL1)은 제1 게이트 라인(GL1)과 인접하도록 배치되는 트랜지스터(TR)와 연결될 수 있다. 따라서, 제1 게이트 라인(GL1)으로 제공된 상기 게이트 신호는 제1 게이트 라인(GL1)을 통하여 제1 게이트 라인(GL1)과 연결되는 화소(PX)로 제공될 수 있다.

제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 표시 영역(DA)에서는 일정한 방향으로 연장된다. 즉, 표시 영역(DA)에 배치되는 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 제2 방향(D2)을 따라 연장된다. 여기서, 제2 방향(D2)이란 제1 방향(D1)과 교차하는 방향을 의미하며, 제1 방향(D1)을 따라 연장되는 임의의 직선과 소정의 사이각을 형성하는 임의의 직선이 연장되는 방향일 수 있다. 본 실시예에서는, 제1 방향(D1)을 따라 연장되는 임의의 직선과 제2 방향(D2)을 따라 연장되는 임의의 직선은 서로 직교하는 것으로 도시하였으며, 90도의 사이각을 가질 수 있다. 즉, 본 실시예에서 제2 방향(D2)은 상측에서 하측으로 연장되는 임의의 직선이 가리키는 방향일 수 있다.

제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 제1 게이트 라인(GL1)과 연결될 수 있다. 구체적으로, 하나의 제2 게이트 라인(GL2) 또는 하나의 제3 게이트 라인(GL3)은 각각 하나의 제1 게이트 라인(GL1)과 연결될 수 있다. 따라서, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)으로 게이트 신호가 제공되면 각각의 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 이를 제1 게이트 라인(GL1)으로 제공할 수 있다.

여기서, 제2 게이트 라인(GL2)과 제3 게이트 라인(GL3)은 위치에 따라 구별된다. 즉, 제2 게이트 라인(GL2)과 제3 게이트 라인(GL3)은 상기 게이트 신호를 제1 게이트 라인(GL1)로 제공한다는 점에서 그 역할은 동일할 수 있으나, 제2 게이트 라인(GL2)은 제1 방향(D1)으로 인접하는 화소(PX)들의 경계를 따라 배치되고, 제3 게이트 라인(GL3)은 화소(PX)와 중첩되도록 배치된다는 점에서 차이점이 있다.

나아가, 제3 게이트 라인(GL3)은 화소(PX)가 형성하는 복수 개의 도메인이 서로 인접하는 경계와 중첩되도록 배치된다. 이에 대한 더욱 구체적인 설명은 후술하기로 한다.

한편, 비표시 영역(NDA)에 배치되는 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 게이트 패드(GP)와 연결된다. 즉, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 표시 영역(DA)에서는 제2 방향(D2)을 따라 연장되는 반면, 비표시 영역(NDA)에서는 게이트 패드(GP)와 연결되기에 최적의 방향을 따라 연장될 수 있다. 전술한 바와 같이, 게이트 패드(GP)는 게이트 구동 칩(110_1~110_k)이 배치되는 제1 연성회로기판(120_1~120_k)과 연결될 수 있다. 따라서, 게이트 구동 칩(110_1~110_k)으로부터 제공되는 상기 게이트 신호는 제1 연성회로기판(120_1~120_k)을 통하여 게이트 패드(GP)로 제공되고, 게이트 패드(GP)를 통하여 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)으로 제공되며, 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)을 통하여 제1 게이트 라인(GL1)으로 제공되고, 제1 게이트 라인(GL1)을 통하여 트랜지스터(TR)로 제공될 수 있다. 표시 영역(DA)에 배치되는 트랜지스터(TR)의 온/오프 여부는 상기 게이트 신호에 의하여 제어될 수 있다.

데이터 라인(DL)은 표시 영역(DA)과 비표시 영역(NDA)에 걸쳐 배치된다. 데이터 라인(DL)은 표시 영역(DA)에서는 제2 방향(D2)을 따라 연장될 수 있다. 즉, 표시 영역(DA)에 배치되는 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)과 평행하도록 배치될 수 있다.

한편, 비표시 영역(NDA)의 데이터 라인(DL)은 데이터 패드(DP)와 연결된다. 즉, 데이터 라인(DL)은 표시 영역(DA)에서는 제2 방향(D2)을 따라 연장되는 반면, 비표시 영역(NDA)에서는 데이터 패드(DP)와 연결되기에 최적의 방향을 따라 연장될 수 있다. 전술한 바와 같이, 데이터 패드(DP)는 데이터 구동 칩(210_1~210_l)이 배치되는 제2 연성회로기판(220_1~220_l)과 연결될 수 있다. 따라서, 데이터 구동 칩(210_1~210_l)으로부터 제공되는 상기 데이터 신호는 제2 연성회로기판(210_1~210_l)을 통하여 데이터 패드(DP)로 제공되고, 데이터 패드(DP)를 통하여 데이터 라인(DL)으로 제공되며, 데이터 라인(DL)을 통하여 트랜지스터(TR)로 제공될 수 있다. 트랜지스터(TR)로 제공된 데이터 신호는 트랜지스터(TR)의 온/오프 여부에 대응하여 화소 전극(PE)에 제공될 수 있으며, 화소 전극(PE)은 상기 데이터 신호에 대응하는 전계를 형성할 수 있다.

한편, 제1 게이트 라인(GL1)은 데이터 라인(DL)과 중첩되도록 배치될 수 있으나, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 및 데이터 라인(DL)은 서로 중첩되지 않도록 배치된다. 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 및 데이터 라인(DL)은 모두 동일한 층에 동일한 물질로 형성될 수 있기 때문이다. 이에 대한 구체적인 내용은 후술하기로 한다.

한편, 게이트 패드(GP)는 복수 개 단위로 제1 연성회로기판(120_1~120_k)과 연결될 수 있다. 또한, 데이터 패드(DP)는 복수 개 단위로 제2 연성회로기판(220_1~220_l)과 연결될 수 있다. 본 실시예에서는, 예시적으로 7개의 게이트 패드(GP_1~GP_7)가 하나의 상기 제1 연성회로기판과 연결되는 것으로 가정하기로 하며, 4개의 데이터 패드(DP1~DP4)가 하나의 상기 제2 연성회로기판과 연결되는 것으로 가정하기로 한다. 상기 제1 연성회로기판과 상기 제2 연성회로기판은 도 1에 도시된 바와 같이 서로 중첩되지 않도록 배치되므로, 7개의 게이트 패드(GP1~GP7) 및 4개의 데이터 패드(DP1~DP4) 또한 서로 일정 거리만큼 떨어지도록 배치될 수 있다.

한편, 총 7개의 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3) 사이에 4개의 데이터 라인(DL)이 배치될 수 있다. 이는 화소(PX)와의 연결을 위하여 7개의 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3)이 연속으로 인접하여 배치될 수 없기 ?문이다. 따라서, 도 2에 도시된 바와 같이 비표시 영역(NDA)에서의 데이터 라인(DL)이 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)에 비하여 더 길게 형성될 수 있으며, 게이트 패드(GP)와 데이터 패드(DP)를 서로 일정 거리만큼 떨어지도록 할 수 있다. 다만, 비표시 영역(NDA)에서의 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)과 데이터 라인(DL)의 배치는 이에 한정되지 아니하고, 상기 제1 연성회로기판 및 상기 제2 연성회로기판과 연결될 수 있는 배치라면 어떠한 배치도 허용될 수 있다.

한편, 도 3에서는 제1 방향(D1)으로 4개의 화소(PX), 제2 방향(D2)으로 6개의 화소(PX)가 매트릭스 형태로 배치된 형태를 도시한다. 즉, 각각의 화소(PX)들은 6개의 행과 4개의 열에 걸쳐 배치된다. 이 경우, 화소(PX)와 연결되는 데이터 라인(DL)은 화소(PX)의 열의 개수인 4개가 요구될 수 있고, 화소(PX)와 연결되는 제1 게이트 라인(GL1)은 화소(PX)의 행의 개수인 6개가 요구될 수 있다. 여기서, 제1 방향(D1)은 상측으로부터 하측으로 연장되는 방향인 행 방향에 대응될 수 있으며, 제2 방향(D2)은 좌측으로부터 우측으로 연장되는 방향인 열 방향에 대응될 수 있다.

각각의 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 제1 게이트 라인(GL1)과 일대일 대응되므로, 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3) 또한 총 6개가 요구될 수 있다. 따라서, 6개의 행과 4개의 열에 걸쳐 배치되는 24개의 화소(PX)의 구동을 위하여 4개의 데이터 라인(DL)과 6개의 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)이 요구되므로, 제2 방향(D2)을 따라 연장되는 라인의 수는 총 10개가 요구될 수 있다.

여기서, 10개의 라인 중 일부는 2개씩 화소(PX) 사이에 배치되므로, 일부는 1개씩 화소(PX) 사이에 배치되며, 나머지 일부는 각각의 화소(PX)와 중첩되도록 배치될 수 있다.

구체적으로, 좌측으로부터 우측으로 배치되는 10개의 라인의 배치에 관하여 설명하면, 첫번째 제2 게이트 라인(GL2_1)은 1열에 배치되는 화소(PX11~PX61)의 좌측에 배치될 수 있다. 두번째 제3 게이트 라인(GL3_2)은 1열에 배치되는 화소(PX11~PX61)와 중첩되도록 배치될 수 있다. 첫번째 및 두번째 데이터 라인(DL1, DL2)은 1열에 배치되는 화소(PX11~PX61)와 2열에 배치되는 화소(PX12~PX62)의 사이에 배치될 수 있다. 세번째 제3 게이트 라인(GL3_3)은 2열에 배치되는 화소(PX12~PX62)와 중첩되도록 배치될 수 있다. 네번째 제2 게이트 라인(GL2_4)은 2열에 배치되는 화소(PX12~PX62)와 3열에 배치되는 화소(PX13~PX63)의 사이에 배치될 수 있다. 세번째 데이터 라인(DL_3)과 네번째 데이터 라인(DL_4)은 3열에 배치되는 화소(PX13~PX63)와 4열에 배치되는 화소(PX14~PX64) 사이에 배치될 수 있다. 여섯번째 제3 게이트 라인(GL26)은 네번째 열에 배치되는 화소(PX14~PX64)와 중첩되도록 배치될 수 있다.

본 실시예에서는 4개 열에 배치되는 화소(PX11~PX64)에 대하여 모두 설명하였지만, 2개 열의 화소(PX)가 최소 단위로 반복될 수 있다. 즉, 제2 방향(D2)으로 배치되는 라인은 2개의 열의 화소(PX)를 기준으로, 1열 화소(PX)의 좌측에 첫번째 제2 게이트 라인(GL2_1)이 배치되고, 1열 화소(PX)와 중첩되도록 두번째 제3 게이트 라인(GL3_2)이 배치되고, 1열 화소(PX)와 2열 화소(PX) 사이에 첫번째 및 두번째 데이터 라인(DL_1, DL_2)이 배치되고, 2열 화소(PX)와 중첩되도록 세번째 제3 게이트 라인(GL3_3)이 배치될 수 있다. 따라서, 제2 방향(D2)으로 배치되는 라인은 2개 열의 화소(PX) 단위로 반복되는 규칙을 가질 수 있으며, 제2 방향(D2)으로 배치되는 데이터 라인(DL) 및 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)의 수의 합의 최대 개수는 화소(PX)가 배치되는 열의 수의 2.5배일 수 있다.

이러한 배치 구조를 통하여, 화소(PX)들이 배치되는 열에 비하여 제2 방향(D2)을 따라 연장되는 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)과 데이터 라인(DL)의 수가 많음에도 불구하고 충분히 배치될 수 있다.

이하에서는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 데이터 라인(DL) 및 화소(PX)들의 실제 구조에 대하여 구체적으로 설명하기로 한다.

도 4는 본 발명의 일 실시예에 따른 표시 패널의 몇몇 화소(PX)들을 나타낸 레이아웃도이고, 도 5는 도 4의 Ⅰ-Ⅰ'로 도시된 선을 따라 자른 단면도이며, 도 6은 도 4의 Ⅱ-Ⅱ'로 도시된 선을 따라 자른 단면도이다.

도 4 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시 패널(10)은 어레이 기판(AS), 대향 기판(OAS) 및 액정층(LCL)을 포함한다.

어레이 기판(AS)은 액정층(LCL)의 액정 분자(LC)들을 제어하기 위한 트랜지스터(TR)들이 형성된 기판이며, 대향 기판(OAS)은 어레이 기판(AS)에 대향하여 배치되는 기판이다.

이하, 어레이 기판(AS)에 대하여 설명하기로 한다.

어레이 기판(AS)은 제1 베이스 기판(SUB1)을 포함한다. 제1 베이스 기판(SUB1)은 투명 절연 기판일 수 있다. 예를 들면, 제1 베이스 기판(SUB1)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어 질 수 있다. 또한, 제1 베이스 기판(SUB1)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 제1 베이스 기판(SUB1)은 평탄한 평탄면일 수 있지만, 특정 방향으로 커브드될 수도 있다. 제1 베이스 기판(SUB1)은 평면도상 4개의 변을 갖는 직사각형 형상일 수 있지만, 그 외의 다각형 구조, 원형 구조를 갖거나, 변의 일부가 곡선인 다각형 구조를 가질 수도 있다.

제1 베이스 기판(SUB1)은 가요성 기판일 수도 있다. 즉, 제1 베이스 기판(SUB1)은 롤링, 폴딩, 벤딩 등으로 형태 변형이 가능한 기판일 수 있다.

제1 베이스 기판(SUB1) 상에는 제1 게이트 라인(GL1), 게이트 전극(GE)이 배치된다. 상술한 바와 같이 제1 게이트 라인(GL1)은 제1 방향(D1)으로 연장될 수 있다.

게이트 전극(GE)은 제1 게이트 라인(GL1)으로부터 돌출되는 모양으로 형성될 수 있으며, 트랜지스터(TR)를 형성하는 하나의 구성 요소일 수 있다.

제1 게이트 라인(GL1) 및 게이트 전극(GE)은 단일층 구조이거나, 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층 구조일 수 있다. 이 중 한 도전막은 제1 게이트 라인(GL1) 및 게이트 전극(GE)의 신호 지연이나 전압 강하를 방지할 수 있도록 저저항의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 예로는, 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며 제1 게이트 라인(GL1) 및 게이트 전극(GE)은 다양한 여러 가지 금속과 도전체로 형성될 수 있다.

제1 게이트 라인(GL1) 및 게이트 전극(GE) 상에는 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 게이트 절연막(GI)의 하부에 배치되는 제1 게이트 라인(GL1) 및 게이트 전극(GE) 등의 구성 요소와, 게이트 절연막(GI)의 상부에 배치되는 다른 구성 요소들을 서로 절연시킬 수 있다. 즉, 게이트 절연막(GI)은 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연막(GI)은 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물, 또는 고유전율 물질 등으로 이루어질 수 있다. 게이트 절연막(GI)은 단일 구조로 형성될 수 있으며, 또는 물리적 성질이 다른 두 개의 절연층을 포함하는 다층 구조를 가질 수도 있다.

게이트 절연막(GI) 상에는 반도체층(SM)이 배치된다. 반도체층(SM)은 게이트 전극(GE)과 적어도 일부가 중첩되도록 배치될 수 있다. 반도체층(SM)은 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.

도면에는 미도시하였으나, 반도체층(SM) 상에는 저항성 접촉 부재가 더 배치될 수도 있다. 상기 저항성 접촉 부재는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등으로 형성되거나 실리사이드(silicide)로 형성될 수 있다. 상기 저항성 접촉 부재(미도시)는 쌍을 이루어 반도체층(SM) 상에 배치될 수 있다. 다만, 반도체층(SM)이 산화물 반도체인 경우, 상기 저항성 접촉 부재(미도시)는 생략될 수 있다.

반도체층(SM) 및 게이트 절연막(GI) 상에는 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)이 배치된다.

상술한 바와 같이, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 제2 방향(D2)으로 연장된다. 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 제1 게이트 라인(GL1)과 교차하도록 배치되며, 하나의 제2 게이트 라인(GL2) 또는 하나의 제3 게이트 라인(GL3)은 하나의 제1 게이트 라인(GL1)과 일대일 대응되어 서로 연결될 수 있다. 여기서, 제1 게이트 라인(GL1)은 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)과 게이트 컨택홀(GCNT)을 통하여 연결될 수 있다. 게이트 컨택홀(GCNT)은 게이트 절연막(GI)을 관통하는 모양으로 형성될 수 있다.

따라서, 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)으로 제공된 게이트 신호는 게이트 컨택홀(GCNT)을 통하여 제1 게이트 라인(GL1)으로 제공될 수 있다.

데이터 라인(DL)은 제2 방향(D2)으로 연장된다. 데이터 라인(DL)은 게이트 절연막(GI)에 의하여 제1 게이트 라인(GL1)과 절연될 수 있다. 또한, 데이터 라인(DL)은 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3)과 교차하지 않도록 배치될 수 있다. 데이터 라인(DL)과 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 서로 동일한 층에 동일한 물질로 형성될 수 있다.

데이터 라인(DL)은 외부로부터 입력되는 데이터 신호를 소스 전극(SE)으로 제공할 수 있다. 여기서, 상기 데이터 신호는 외부로부터 제공되는 변화하는 전압값을 갖는 신호일 수 있으며, 상기 데이터 신호에 대응하여 각각의 화소(PX)의 계조가 제어될 수 있다.

소스 전극(SE)은 데이터 라인(DL)으로부터 분지되어 돌출되는 모양으로 형성될 수 있다. 또한, 소스 전극(SE)은 데이터 라인(DL)으로부터 상기 데이터 신호를 전달받을 수 있다.

드레인 전극(DE)은 소스 전극(SE)으로부터 이격되어 형성될 수 있다. 도시된 바와 같이 소스 전극(SE)은 드레인 전극(DE)을 'U'자 모양으로 감싸는 형태로 형성될 수 있다. 다만, 소스 전극(SE)과 드레인 전극(DE)의 모양은 이에 제한되지 아니하고, 소스 전극(SE)의 일 모서리와, 드레인 전극(DE)의 일 모서리가 일정 거리만큼 이격되어 서로 평행한 형태를 이루며 배치될 수도 있다.

여기서, 드레인 전극(DE)과 소스 전극(SE)이 서로 이격되어 형성되는 드레인 전극(DE)과 소스 전극(SE) 사이의 영역에는 반도체층(SM)이 배치될 수 있다. 즉, 소스 전극(SE)과 데이터 라인(DL)은 부분적으로 반도체층(SM)과 중첩되거나 반도체층(SM)에 접하되, 반도체층(SM)을 사이에 두고 상호 대향 배치될 수 있다. 다만, 본 실시예에서와 같이 반도체층(SM)이 소스 전극(SE)과 드레인 전극(DE) 사이 영역뿐만 아니라, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 및 데이터 라인(DL)과 중첩되도록 배치될 수도 있다. 이는 많은 비용이 소요되는 마스크 공정을 최소화하기 위함이다.

제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 데이터 라인(DL), 소스 전극(SE) 및 드레인 전극(DE)은 알루미늄, 구리, 은 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금으로 형성될 수 있으며, 내화성 금속(refractory metal)등의 하부막(미도시)과 그 위에 형성된 저저항 상부막(미도시)으로 이루어진 다층 구조를 가질 수도 있다.

게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)은 게이트 전극(GE)과 소스 전극(SE) 사이에 배치되는 반도체층(SM)과 함께 하나의 트랜지스터(TR)를 형성한다. 트랜지스터(TR)는 박막 트랜지스터(TR)(thin film transistor) 일 수 있다.

트랜지스터(TR)는 게이트 전극(GE)에 제공되는 상기 게이트 신호의 전압에 따라 소스 전극(SE) 및 드레인 전극(DE)을 전기적으로 연결할 수 있다. 구체적으로, 게이트 전극(GE)에 제공되는 상기 게이트 신호의 전압이 트랜지스터(TR)를 오프시키는 전압에 해당하는 경우, 소스 전극(SE) 및 드레인 전극(DE)은 전기적으로 연결되지 않는다. 반면, 게이트 전극(GE)에 제공되는 상기 게이트 신호의 전압이 막막 트랜지스터(TR)를 온 시키는 전압에 해당하는 경우, 소스 전극(SE) 및 드레인 전극(DE)은 반도체층(SM)에 형성되는 채널을 통하여 전기적으로 연결된다.

상기 채널은 반도체층(SM) 중 소스 전극(SE)과 드레인 전극(DE) 사이의 영역을 중심으로 형성될 수 있다. 즉, 트랜지스터(TR)가 온 상태일 경우, 소스 전극(SE)과 드레인 전극(DE) 사이 영역에 배치되는 반도체층(SM)을 중심으로 상기 채널이 형성되며, 상기 채널을 따라서 전압이 전달되고 전류가 흐를 수 있다.

결과적으로, 데이터 라인(DL)에 제공되는 상기 데이터 신호를 드레인 전극(DE)과 연결되는 반도체층(SM)이 아닌 다른 구성 요소로 제공할 수 있으며, 상기 데이터 신호의 전달 여부는 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)에 제공되는 상기 게이트 신호에 의하여 제어될 수 있다.

제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE) 및 반도체층(SM) 상에는 패시베이션막(PA)이 배치된다. 패시베이션막(PA)은 무기절연물질로 이루어질 수 있으며, 아래에 배치되는 데이터 라인(DL) 및 트랜지스터(TR)를 커버하여 보호할 수 있다.

패시베이션막(PA) 상에는 평탄화막(IL)이 배치된다. 평탄화막(IL)은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 데이터 라인(DL) 및 트랜지스터(TR)로 인하여 단차가 발생한 패시베이션막(PA)의 상부를 평탄화할 수 있다. 평탄화막(IL)은 유기물로 이루어질 수 있다. 예를 들어, 평탄화막(IL)은 감광성 유기 조성물로 이루어질 수 있다. 다만, 평탄화막(IL)은 생략될 수도 있다.

평탄화막(IL) 및 패시베이션막(PA)에는 트랜지스터(TR)의 일부, 보다 구체적으로 드레인 전극(DE)의 일부를 드러내는 화소(PX) 컨택홀이 형성될 수 있다. 화소(PX) 컨택홀은 보호막 및 패시베이션막(PA)을 수직으로 관통하는 모양으로 형성될 수 있다. 따라서, 컨택홀은 드레인 전극(DE)의 일부를 드러냄과 동시에, 드레인 전극(DE)의 일부와 중첩하여 형성될 수 있다. 또한, 화소(PX) 컨택홀은 각각의 화소(PX)마다 형성될 수 있다.

평탄화막(IL) 상에는 공통 전극(CE)이 배치된다. 공통 전극(CE)은 화소(PX) 컨택홀이 형성되는 영역과 화소(PX) 컨택홀이 형성되는 영역의 인근 영역을 제외한 나머지 영역에서 면 형태로 형성될 수 있다. 공통 전극(CE)은 ITO, IZO, ITZO, AZO 등의 투명 도전성 물질로 이루어질 수 있다. 공통 전극(CE)에는 공통 전압이 인가되어 후술할 화소 전극(PE)과 함께 액정층(LCL)에 전계를 형성할 수 있다.

공통 전극(CE) 상에는 화소 절연막(PI)이 배치된다. 화소 절연막(PI)은 무기절연물질로 이루어질 수 있다. 화소 절연막(PI)은 하부에 배치되는 공통 전극(CE) 및 상부에 배치되는 화소 전극(PE)을 절연시키는 역할을 할 수 있다. 이에 따라, 공통 전극(CE)과 화소 전극(PE)에 인가되는 전압 차에 의한 전계가 형성될 수 있다.

화소 절연막(PI) 상에는 화소 전극(PE)이 배치된다. 화소 전극(PE)은 일부분이 컨택홀을 통해 드레인 전극(DE)과 물리적으로 연결되어 드레인 전극(DE)으로부터 데이터 신호를 제공받을 수 있다. 화소 전극(PE)은 ITO, IZO, ITZO, AZO 등의 투명 도전성 물질로 이루어질 수 있다. 또한, 화소 전극(PE)은 화소(PX)간의 구분 없이 하나의 면으로 형성되는 공통 전극(CE)과는 달리, 각각의 화소(PX) 단위로 구분되어 형성될 수 있다.

화소 전극(PE)은 복수의 가지 전극(BR) 및 가지 전극(BR)을 연결하는 연결 전극(CNE)을 포함한다. 복수의 가지 전극(BR)은 제1 방향(D1)과 유사한 방향으로 연장된다. 여기서, 제1 방향(D1)과 유사한 방향이란 가지 전극(BR)의 일측 끝단과 타측 끝단을 연결한 임의의 직선이 가리키는 방향이 제1 방향(D1)인 것을 의미한다.

복수의 가지 전극(BR)은 서로 간격을 두고 이격되어 평행하게 배치된다. 복수의 가지 전극(BR) 사이에는 투명 도전성 물질이 배치되지 않는 개구부인 슬릿(SL)이 형성된다. 따라서, 가지 전극(BR), 슬릿(SL) 및 이들의 하부에 배치되는 공통 전극(CE)이 상호 작용하여 특정한 방향성을 가진 전계를 형성할 수 있고, 상기 전계에 의하여 액정층(LCL)의 액정 분자(LC)들이 제어될 수 있다.

연결 전극(CNE)은 제2 방향(D2) 또는 제2 방향(D2)과 유사한 방향을 따라 연장될 수 있으며, 각각의 가지 전극(BR)들을 전기적 및 물리적으로 연결한다. 따라서, 복수의 가지 전극(BR) 및 복수의 연결 전극(CNE) 중 어느 하나에 전압이 제공되는 경우, 해당 화소(PX) 내의 모든 가지 전극(BR) 및 연결 전극(CNE)으로 전압이 전달될 수 있다.

한편, 화소 전극(PE)은 2개의 도메인, 즉 제1 도메인(DM1) 및 제2 도메인(DM2)을 포함할 수 있다. 여기서, 도메인이란 액정층(LCL)에 전계가 가해졌을 경우, 평균 배열 방향이 유사한 액정 분자(LC)들이 배치되는 영역을 의미한다. 평균 배열 방향이 유사한 액정 분자(LC)들이란, 액정층(LCL)에 전계가 가해졌을 경우 각각의 액정 분자(LC)들의 배열 방향의 차이가 45도 이내인 것을 의미한다. 제1 도메인(DM1) 및 제2 도메인(DM2)은 화소 전극(PE)의 가지 전극(BR) 및 슬릿(SL)의 영역별 기울기 차이로부터 형성될 수 있다. 즉, 제1 도메인(DM1)에 배치되는 가지 전극(BR) 및 슬릿(SL)이 제1 방향(D1)으로 연장되는 임의의 직선과 형성하는 사이각의 평균은, 제2 도메인(DM2)에 배치되는 가지 전극(BR) 및 슬릿(SL)이 제1 방향(D1)으로 연장되는 임의의 직선과 형성하는 사이각의 평균과 서로 상이할 수 있다. 이들 사이각의 차이는 30도 이상일 수 있다.

도 4에 도시된 실시예에서는, 화소 전극(PE)의 좌측이 제1 도메인(DM1)을 갖고, 화소 전극(PE)의 우측이 제2 도메인(DM2)을 갖는 것을 예시한다. 또한, 도시된 바와 같이, 제1 도메인(DM1)과 제2 도메인(DM2)이 인접하는 경계에서는 가지 전극(BR)과 슬릿(SL)의 기울기가 급격하게 변화할 수 있다. 이로 인하여, 제1 도메인(DM1)과 제2 도메인(DM2)이 인접하는 경계에서는 액정 분자(LC)들이 제1 도메인(DM1) 및 제2 도메인(DM2)에 배치되는 가지 전극(BR) 및 슬릿(SL)의 영향을 모두 받아, 암부로 시인되는 현상인 텍스쳐가 발생할 수 있다.

한편, 제3 게이트 라인(GL3)은 제1 도메인(DM1) 및 제2 도메인(DM2)이 인접하는 경계와 중첩되도록 배치될 수 있다. 제1 도메인(DM1) 및 제2 도메인(DM2)이 인접하는 경계는 제2 방향(D2)을 따라 형성되고, 제3 게이트 라인(GL3) 또한 제2 방향(D2)을 따라 연장되어 일치할 수 있다. 결과적으로, 제3 게이트 라인(GL3)은 불투명한 금속이므로, 빛을 투과시키지 못하고, 제1 도메인(DM) 및 제2 도메인(DM)이 인접하는 경계 또한 텍스쳐가 발생하여 빛을 투과시키지 못하므로, 이 둘을 중첩시켜 배치한다면 액정 표시 장치의 투과율의 감소를 최소화하면서도, 제3 게이트 라인(GL3)을 배치할 수 있다.

이하, 대향 기판(OAS)에 대해 설명한다.

대향 기판(OAS)은 제2 베이스 기판(SUB2), 차광 부재(BM), 컬러 필터층(CFL) 및 오버코트층(OC)을 포함한다.

제2 베이스 기판(SUB2)은 제1 베이스 기판(SUB1)에 대향하여 배치된다. 제2 베이스 기판(SUB2)은 외부로부터의 충격을 견뎌낼 수 있는 내구성을 가질 수 있다. 제2 베이스 기판(SUB2)은 투명 절연 기판일 수 있다. 예를 들면, 제2 베이스 기판(SUB2)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어 질 수 있다. 또한, 제2 베이스 기판(SUB2)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 제2 베이스 기판(SUB2)은 평탄한 평판형일 수 있지만, 특정 방향으로 커브드될 수도 있다. 제2 베이스 기판(SUB2)은 가요성을 가질 수도 있다. 즉, 제2 베이스 기판(SUB2)은 롤링, 폴딩, 벤딩 등으로 형태 변형이 가능한 기판일 수 있다.

제2 베이스 기판(SUB2) 상(도면상으로, 하부)에는 차광 부재(BM)가 배치된다. 차광 부재(BM)는 각각의 화소(PX)들의 트랜지스터(TR), 데이터 라인(DL), 제1 게이트 라인(GL1)과 오버랩되도록 배치될 수 있다. 차광 부재(BM)는 각각의 화소(PX)들의 트랜지스터(TR), 제1 게이트 라인(GL1), 데이터 라인(DL) 및 기타 구성 요소들에 의한 빛의 반사에 의하여 사용자에게 시인되는 현상을 방지할 수 있으며, 액정 분자(LC)들의 오배열로 인한 빛샘을 차단할 수도 있다.

차광 부재(BM) 상(도면상으로, 하부)에는 컬러 필터층(CFL)이 배치된다. 컬러 필터층(CFL)은 각각 패터닝된 복수의 컬러 필터를 포함한다. 상기 컬러 필터는 제1 베이스 기판(SUB1)의 외측으로부터 입사되는 광의 특정 파장 대역 성분을 투과시키고, 이외의 파장 대역 성분은 차단시켜 제2 베이스 기판(SUB2)의 외측으로 출사되는 광이 특정 색을 띄도록 할 수 있다.

예를 들어, 적색으로 시인되도록 하는 상기 컬러 필터인 적색 컬러 필터는 약 580nm 내지 780nm 파장대의 광을 투과시키고, 나머지 파장대의 광을 흡수(및/또는 반사)한다. 또한, 녹색으로 시인되도록 하는 상기 컬러 필터인 녹색 컬러 필터는 약 450nm 내지 650nm 파장대의 광을 투과시키고 나머지 파장대의 광을 흡수한다. 또한, 청색으로 시인되도록 하는 상기 컬러 필터인 청색 컬러 필터는 약 380nm 내지 560nm 파장대의 광을 투과시키고 나머지 파장대의 광을 흡수할 수 있다. 상기 적색 컬러 필터는 적색을 나타내는 안료 또는 감광성 유기물로 형성될 수 있으며, 상기 녹색 컬러 필터는 녹색을 나타내는 안료 또는 감광성 유기물로 형성될 수 있고, 상기 청색 컬러 필터는 청색을 나타내는 안료 또는 감광성 유기물로 형성될 수 있다.

한편, 본 실시예에서는 컬러 필터층(CFL)이 대향 기판(OAS)에 인접하여 배치되는 것을 예시하였으나, 이에 제한되지 않고 어레이 기판(AS)에 인접하도록 배치될 수도 있다. 이 경우, 컬러 필터층(CFL)은 패시베이션막(PA) 상에 배치될 수 있다.

차광 부재(BM) 및 컬러 필터층(CFL) 상(도면상으로, 하부)에는 오버코트층(OC)이 배치된다. 오버코트층(OC)은 차광 부재(BM) 및 컬러 필터층(CFL)을 보호하면서, 이들 구성 요소로 인하여 발생한 단차를 평탄화하는 역할을 수행할 수 있다. 다만, 차광 부재(BM)와 컬러 필터층(CFL)의 모양 및 구성 물질에 따라 오버코트층(OC)은 생략될 수도 있다.

이하, 액정층(LCL)에 대해 설명한다.

액정층(LCL)은 유전율 이방성을 가지는 복수의 액정 분자(LC)를 포함한다. 액정 분자(LC)는 어레이 기판(AS)과 대향 기판(OAS) 사이에서 양 기판에 수평한 방향으로 배열된 수평 배향형 액정 분자(LC)일 수 있다. 어레이 기판(AS)과 대향 기판(OAS) 사이에 전계가 형성되면 액정 분자(LC)가 어레이 기판(AS)과 대향 기판(OAS) 사이에서 특정 방향으로 회전함으로써 액정층(LCL)을 투과하는 광의 편광 상태를 변화시킬 수 있다. 각각의 화소(PX)는 액정층(LCL)에서 일어나는 광의 편광 상태의 변화에 따라, 광을 투과시키거나 차단시킬 수 있다.

한편, 액정층(LCL)은 액정 분자(LC)들을 프리틸트 시키기 위해 상부 배향막(RM2)과 하부 배향막(RM1)을 더 포함할 수 있다. 상부 배향막(RM2)은 오버코트층(OC)의 하부에 형성될 수 있고, 하부 배향막(RM1)은 화소 전극(PE)의 상부에 형성될 수 있다. 상부 배향막(RM2) 및 하부 배향막(RM1)은 액정 분자(LC)에 전계가 가해지지 않는 상태에서, 액정 분자(LC)들이 하부 배향막(RM1)이 형성되는 평면상의 특정 방향을 향하도록 배열시킬 수 있으며, 하부 배향막(RM1)이 형성되는 평면으로부터 수직한 방향을 향하여 0.5° 내지 3°의 각도를 형성하는 방향을 가리키도록 액정 분자(LC)들을 배열시킬 수 있다. 다만, 상부 및 하부 배향막(RM1) 중 어느 하나는 생략될 수도 있으며, 둘 모두가 생략될 수도 있다. 나아가, 배향막에 의한 프리틸트가 아닌 액정 분자(LC)의 물성 자체에 기인하여 프리틸트가 형성되도록 할 수도 있다.

상술한 어레이 기판(AS), 대향 기판(OAS), 액정층(LCL)의 상호작용으로 인하여 액정 표시 장치가 특정 화상을 표시할 수 있다. 또한, 상술한 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)의 구조 및 이들의 배치로 인하여, 액정 표시 장치의 투과율 감소를 최소화하면서도 얇은 베젤을 갖는 액정 표시 장치를 구현할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 표시 패널의 몇몇 화소들에 대하여 도 4의 Ⅱ-Ⅱ'로 도시된 선에 대응되는 선을 따라 자른 단면도이다.

이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대하여는 동일한 참조 번호로서 지칭하며, 중복된 구성 요소에 대한 참조 번호나 설명은 생략하거나 간략화하기로 한다.

도 7에 도시된 실시예는 도 6에 도시된 실시예와 비교하여 게이트 컨택홀(GCNT)의 구조에 있어서 차이점을 갖는다.

도 6에 도시된 실시예의 경우, 게이트 컨택홀(GCNT)의 내부로 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)이 직접 형성되어 있는 반면, 본 실시예의 경우 게이트 컨택홀(GCNT)의 내부에는 제1 게이트 라인(GL1), 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)이 아닌 별도의 금속 물질인 브릿지 라인(BL)이 형성된다. 따라서, 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 중 어느 하나는 브릿지 라인(BL)을 통하여 연결될 수 있다. 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)을 게이트 컨택홀(GCNT) 내부에 직접 형성하지 않고 브릿지 라인(BL)을 통하여 제1 게이트 라인(GL1)과 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)을 연결시킬 경우, 게이트 컨택홀(GCNT) 부근에서의 단선 등의 불량을 최소화할 수 있으며, 내구성을 향상시킬 수 있고, 저항도 감소시킬 수 있다.

도 8은 본 발명의 다른 실시예에 따른 표시 패널의 몇몇 화소들에 대한 레이아웃도이다.

도 8에 도시된 실시예는 도 4에 도시된 실시예와 비교하여 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)의 배치에 있어서 차이점을 갖는다.

도 4에 도시된 실시예의 경우, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 각각 대응되는 제1 게이트 라인(GL1)과 연결되는 지점까지만 연장된다. 즉, 도 4에 도시된 실시예에서는 첫번째 제2 게이트 라인(GL2_1)은 첫번째 제1 게이트 라인(GL1_1)과 연결되는 지점까지만 연장되고, 두번째 제1 게이트 라인(GL1_1)과 중첩되지 않는다. 마찬가지로, 두번째 제3 게이트 라인(GL3_2)은 두번째 제1 게이트 라인(GL1_2)과 연결되는 지점까지만 연장되고, 세번째 제1 게이트 라인(GL1_3)과 중첩되지 않는다.

반면, 본 실시예의 경우, 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 대응되는 제1 게이트 라인(GL1)과 연결되는 지점을 넘어서도 연장된다. 결과적으로, 모든 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)은 게이트 컨택홀(GCNT)이 배치되는 영역을 제외하고 서로 동일한 모양으로 형성될 수 있다. 또한, 각각의 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)과 중첩되는 제1 게이트 라인(GL1)의 수는 서로 동일할 수 있다.

즉, 첫번째 제2 게이트 라인(GL2_1)은 첫번째 제1 게이트 라인(GL1_1)과 연결되는 제1 게이트 컨택홀(GCNT_1)을 지나서 두번째 제1 게이트 라인(GL1_2) 및 세번째 제1 게이트 라인(GL1_3)과 모두 중첩되도록 연장될 수 있다. 마찬가지로, 두번째 제3 게이트 라인(GL3_2)은 두번째 제1 게이트 라인(GL1_2)과 연결되는 제2 게이트 컨택홀(GCNT_2)을 지나서 세번째 제1 게이트 라인(GL1_3)과 중첩되도록 연장될 수 있다.

이에 따라, 각각의 화소(PX)별로 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)의 구조에 의한 투과율의 편차 없이, 표시 패널(10)의 모든 화소(PX)에서 균일한 투과율을 확보할 수 있다.

도 9는 본 발명의 다른 실시예에 의한 표시 패널의 몇몇 화소들에 대한 레이아웃도이고, 도 10은 도 9의 Ⅲ-Ⅲ'로 도시된 선을 따라 자른 단면도이다.

도 9에 도시된 실시예는 도 4에 도시된 실시예와 비교하여 공통 전극(CE)이 추가적으로 도시되고, 제3 게이트 라인(GL3)이 배치되는 위치에 공통 라인(CL)이 배치된다.

도 9를 참조하면, 기존의 제3 게이트 라인(GL3)이 형성되는 위치에 공통 라인(CL)이 배치될 수 있다. 공통 라인(CL)은 제2 방향(D2)을 따라 연장되며, 데이터 라인(DL)과 동일 층에 동일 물질로 형성될 수 있다.

다만, 공통 라인(CL)은 제1 게이트 라인(GL1)과 연결되지 않고, 공통 전극(CE)과 연결될 수 있다. 공통 라인(CL)과 공통 전극(CE)의 연결은 공통 컨택홀(CCNT)을 통하여 연결될 수 있다. 공통 컨택홀(CCNT)은 공통 라인(CL)이 제1 게이트 라인(GL1)과 교차하는 지점에 형성될 수 있다. 또한, 하나의 공통 라인(CL)에 복수 개의 공통 컨택홀(CCNT)이 형성될 수 있다. 공통 컨택홀(CCNT)은 패시베이션막(PA) 및 평탄화막(IL)을 관통하도록 형성될 수 있다.

다만, 본 도면에서는 제3 게이트 라인(GL3)은 도시되지 않았으나, 공통 라인(CL)과 제3 게이트 라인(GL3)은 하나의 표시 패널(10)에 각각 형성될 수도 있다. 즉, 전술한 바와 같이, 표시 패널(10)에 배치되는 화소(PX)들의 열의 수에 따라 제2 방향(D2)으로 연장되는 라인인 제2 게이트 라인(GL2), 제3 게이트 라인(GL3), 데이터 라인(DL) 및 공통 라인(CL)의 최대 허용 개수가 정해지는데, 화소(PX)들의 행의 수에 따라 필요한 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 및 데이터 라인(DL)의 개수는 상기 최대 허용 개수보다 작을 수 있다. 따라서, 최대 허용 개수에서 화소(PX)들의 행의 수에 따라 필요한 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 및 데이터 라인(DL)의 수를 제외한 수가 배치 가능한 공통 라인(CL)의 개수일 수 있다.

공통 라인(CL)은 공통 전극(CE)의 저항을 최소화하는 역할을 수행할 수 있다. 공통 전극(CE)은 표시 패널(10)의 전면에 걸쳐 형성되므로, 빛을 투과시키는 특성이 요구된다. 이에 따라, 불투명한 금속 물질을 사용할 수 없으므로, 불투명한 금속 물질에 비하여 저항이 높은 물질이 사용될 수 있다. 공통 라인은 이러한 공통 전극(CE)의 저항을 최소화하는 역할을 수행할 수 있다.

도 11은 본 발명의 다른 실시예에 따른 표시 패널의 개략도이고, 도 12는 도 11의 D 영역을 확대하여 도시한 레이아웃도이다.

설명의 편의를 위하여, 도 11에서는 데이터 라인(DL)의 도시를 생략하였다.

도 11 및 도 12를 참조하면, 본 발명의 다른 실시예에 따른 표시 패널(10)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역(DA) 및 비표시 영역(NDA)에 대한 정의는 상술한 바와 같다. 다만, 본 실시예에 따른 표시 패널(10)에서의 표시 영역(DA)은 서로 구분되는 복수의 영역을 포함할 수 있다. 즉, 표시 영역(DA)은 제1 표시 영역(DA1) 및 제2 표시 영역(DA2)을 포함할 수 있다.

제1 표시 영역(DA1)은 평행사변형의 모양을 갖도록 배치될 수 있고, 제2 표시 영역(DA2)은 제1 표시 영역(DA1)으로부터 제2 방향(D2)의 일측으로 돌출되는 모양을 갖도록 배치될 수 있다. 또한, 제2 표시 영역(DA2)은 복수 개 형성될 수 있다.

이 때, 복수 개의 제2 표시 영역(DA2) 사이에는 비표시 영역(NDA)이 배치될 수 있으며, 복수 개의 제2 표시 영역(DA2)은 비표시 영역(NDA)에 의하여 서로 이격될 수 있다.

따라서, 본 실시예의 경우, 표시 영역(DA)은 A영역(A), B영역(B) 및 C영역(C)으로 나뉘어질 수 있으며, A영역(A)은 제1 표시 영역(DA1)에 해당하고, B영역(B) 및 C영역(C)은 제2 표시 영역(DA2)에 해당한다.

제1 표시 영역(DA1)과 제2 표시 영역(DA2)은 제1 게이트 라인(GL1)의 배치에 있어서 차이점을 갖는다. 즉, 제1 표시 영역(DA1)에는 제1 방향(D1)으로 연장되는 임의의 직선 상에 하나의 제1 게이트 라인(GL1)이 배치되는 반면, 제2 표시 영역(DA2)에는 제1 방향(D1)으로 연장되는 임의의 직선 상에 복수 개의 제1 게이트 라인(GL1)이 배치된다.

제1 표시 영역(DA1)은 하나의 제1 게이트 라인(GL1)으로 동일한 행에 배치되는 모든 화소(PX)들에 상기 게이트 신호를 제공할 수 있다. 반면, 제2 표시 영역(DA2)은 하나의 제1 게이트 라인(GL1)으로 동일한 행에 배치되는 모든 화소(PX)들에 상기 게이트 신호를 제공할 수는 없으며, 하나의 행의 화소(PX)에 2개 이상의 제1 게이트 라인(GL1)이 요구될 수 있다.

구체적으로, 본 실시예에서는 A영역(A)에는 10개 행의 화소(PX)가 배치되고, B영역(B) 및 C영역(C)에는 각각 6개 행의 화소(PX)가 배치되는 것을 예시한다. 여기서, A영역(A)은 하나의 제1 게이트 라인(GL1)이 하나의 행의 화소(PX)들과 모두 연결될 수 있으므로, 10개의 게이트 라인이 요구된다. 반면, B영역(B)과 C영역(C) 사이는 단절되어 있으므로 B영역(B)과 C영역(C)의 동일 행에 화소(PX)가 배치된다 하더라도, 이들 사이는 단절되어 있으므로, 2개의 제1 게이트 라인(GL1)이 요구된다. 즉, B영역(B)의 화소(PX)들의 구동을 위해서는 C영역(C)의 화소(PX)들과 무관하게 6개의 제1 게이트 라인(GL1)이 요구된다. 마찬가지로, C영역(C)의 화소(PX)들의 구동을 위해서는 B영역(B)의 화소(PX)들과 무관하게 6개의 제1 게이트 라인(GL1)이 요구된다.

결과적으로, 본 실시예에서는 표시 영역(DA)에 배치되는 화소(PX)들은 총 16행에 걸쳐 배치되나, 이들 화소(PX)의 구동을 위하여 22개의 제1 게이트 라인(GL1)이 요구된다. 즉, 화소(PX)들의 행의 수에 비하여 더 많은 수의 제1 게이트 라인(GL1)이 요구된다. 또한, 제1 게이트 라인(GL1)은 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3) 중 어느 하나와 일대일 대응되므로, 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3) 또한 도합 22개가 요구된다.

그럼에도 불구하고, 전술한 바와 같이 2개 열의 화소(PX)를 기준으로 첫번째 열의 화소(PX)의 좌측에 1개의 제2 게이트 라인(GL2) 을 배치하고, 첫번째 열의 화소(PX)와 중첩하도록 1개의 제3 게이트 라인(GL3) 을 배치하며, 첫번째 열 및 두번째 열의 화소(PX) 사이에 2개의 데이터 라인(DL)을 배치하고, 두번째 열의 화소(PX)와 중첩하도록 1개의 제3 게이트 라인(GL3)을 배치한다면, 화소(PX) 열의 수의 2.5배만큼의 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 및 데이터 라인(DL)의 배치가 허용될 수 있다. 따라서, 제2 표시 영역(DA2)으로 인하여 요구되는 제1 게이트 라인(GL1)의 수가 늘어나고, 이에 따라 요구되는 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)의 수 또한 늘어난다 하더라도, 표시 패널(10)의 일측 모서리에만 게이트 구동부(100) 및 데이터 구동부(200)가 배치되도록 하면서도 충분히 설계가 가능할 수 있다.

예를들어, 표시 패널(10)이 1920*720의 해상도를 갖는다고 가정하자. 이 경우, 해상도의 기준이 되는 단위 화소(PX)는 하나의 적색 화소(PX), 하나의 녹색 화소(PX), 하나의 청색 화소(PX)를 모두 포함하는 3개의 화소(PX)일 수 있다. 이들 3개의 화소(PX)는 제2 방향(D2)을 따라 연속하여 배치될수 있으므로, 결과적으로 1920*720의 해상도를 갖는 1920행 및 2160열에 걸쳐 매트릭스 형태로 배치되는 화소(PX)를 포함할 수 있다. 따라서, 표시 패널(10)의 구동을 위하여서는 1920개의 데이터 라인(DL)과 2160개의 제1 게이트 라인(GL1)이 요구된다. 나아가, 표시 패널(10)은 제1 표시 영역(DA1)에서 1920*500의 해상도를 가지며, 제2 표시 영역(DA2)에서 1920*220의 해상도를 가질 경우, 제1 표시 영역(DA1)에는 1920행 및 1500열에 걸쳐 화소(PX)가 배치되며, 제2 표시 영역(DA2)에는 1920행 및 660열에 걸쳐 화소(PX)가 배치된다.

이 때, 도 11에 도시된 것과 같은 제1 표시 영역(DA1)과 제2 표시 영역(DA2)의 배치가 적용된다면, 제1 표시 영역(DA1)과 제2 표시 영역(DA2)은 제2 방향(D2)을 따라 연장되는 데이터 라인(DL)을 공유할 수 있으므로 데이터 라인(DL)의 배치에는 문제가 없다.

그러나, 게이트 라인(GL)의 경우 제2 표시 영역(DA2)에서는 660열에 걸쳐 배치되는 화소(PX)들의 구동을 위하여 1320개의 제1 게이트 라인(GL1)이 요구되며 제2 게이트 라인(GL2)과 제3 게이트 라인(GL3) 또한 도합 1320개 요구된다. 결과적으로, 표시 영역(DA)에 배치되는 1920행 및 2160열에 걸쳐 배치되는 화소(PX)들의 구동을 위하여, 1920개의 데이터 라인(DL), 2820개의 제1 게이트 라인(GL1), 2820개의 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)이 요구된다.

그럼에도 불구하고, 제2 방향(D2)을 따라 배치되는 데이터 라인(DL) 및 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)의 합의 최대 허용 개수는 1920개의 화소(PX) 열의 2.5배인 4800개이므로, 여기서 데이터 라인(DL)의 수인 1920을 빼면 최대 2880개의 제2 게이트 라인(GL2) 또는 제3 게이트 라인(GL3)이 허용될 수 있다.

따라서, 본 실시예의 경우 2880보다 적은 수의 2820개의 제2 게이트 라인(GL2), 제3 게이트 라인(GL3) 및 제1 게이트 라인(GL1)이 요구되므로, 구현 가능할 수 있다.

한편, 제1 게이트 라인(GL1) 및 제2 게이트 라인(GL2), 제3 게이트 라인(GL3)을 이용하여 표시 패널(10)의 일 모서리에 게이트 구동부(100) 및 데이터 구동부(200)가 동시에 실장되도록 할 경우, 상기 게이트 신호 및 상기 데이터 신호가 모두 표시 패널(10)의 일측 모서리로부터 제공될 수 있어, 도 11에 도시된 것과 같이 표시 패널(10) 및 표시 영역(DA)의 외형 설계에 제약을 최소화할 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

GL1: 제1 게이트 라인
GL2: 제2 게이트 라인
GL3: 제3 게이트 라인
DL: 데이터 라인
AS: 어레이 기판
OAS: 대향 기판
LCL: 액정층
10: 표시 패널
D1: 제1 방향
D2: 제2 방향
DA: 표시 영역
NDA: 비표시 영역

Claims

제1 화소 전극;
상기 제1 화소 전극에 전기적으로 연결된 제1 트랜지스터;
상기 제1 트랜지스터의 게이트 전극에 전기적으로 연결된 제1 게이트 라인;
상기 제1 게이트 라인과 평행하지 않도록 연장된 제2 게이트 라인; 및
상기 제1 화소 전극과 중첩하고 상기 제1 게이트 라인과 평행하지 않도록 연장된 제3 게이트 라인; 을 포함하고,
상기 제2 게이트 라인은 상기 제1 게이트 라인에 직접 연결되고,
상기 제1 화소 전극의 일부는 평면상에서 상기 제2 게이트 라인과 제3 게이트 라인 사이에 위치하는 표시 장치.
제1 항에 있어서,
상기 제3 게이트 라인은 평면상에서 상기 제1 게이트 라인과 교차하는 표시 장치.
제1 항에 있어서,
상기 제1 게이트 라인과 상기 제2 게이트 라인 사이 및 상기 제1 게이트 라인과 상기 제3 게이트 라인 사이에 위치하는 절연막; 및
상기 제1 트랜지스터의 소스 전극과 전기적으로 연결된 데이터 라인; 을 더 포함하고,
상기 절연막은 제1면 및 상기 제1면의 반대면인 제2면을 포함하고,
상기 절연막의 상기 제1면은 상기 제2 게이트 라인 및 상기 제3 게이트 라인과 직접 접촉하고,
상기 절연막의 상기 제2면은 상기 제1 게이트 라인과 직접 접촉하고,
상기 데이터 라인은 상기 절연막의 상기 제1면과 직접 접촉하는 표시 장치.
제3 항에 있어서,
상기 데이터 라인, 상기 제2 게이트 라인 및 상기 제3 게이트 라인은 동일한 도전 물질로 이루어진 표시 장치.
제1 항에 있어서,
상기 제1 화소 전극은 제1부분 및 제2부분을 포함하고,
상기 제1 화소 전극의 상기 제1부분은 평면상에서 상기 제2 게이트 라인과 상기 제3 게이트 라인 사이에 위치하고,
상기 제3 게이트 라인은 평면상에서 상기 제1 화소 전극의 상기 제1부분과 상기 제1 화소 전극의 상기 제2부분 사이에 위치하고,
상기 제1 화소 전극의 상기 제1부분은 상기 제1 화소 전극의 상기 제2부분에 대하여 둔각을 이루도록 연장된 표시 장치.
제5 항에 있어서,
상기 제1 화소 전극의 상기 제1부분과 상기 제1 화소 전극의 상기 제2부분은 평면상에서 상기 제3 게이트 라인을 기준으로 서로 대칭인 표시 장치.
제1 항에 있어서,
제2 화소 전극;
상기 제2 화소 전극과 전기적으로 연결된 제2 트랜지스터;
상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결된 제4 게이트 라인;
상기 제4 게이트 라인과 평행하지 않도록 연장된 제5 게이트 라인;
상기 제2 화소 전극과 중첩하고 상기 제4 게이트 라인과 평행하지 않도록 연장된 제6 게이트 라인을 포함하고,
상기 제5 게이트 라인 또는 상기 제6 게이트 라인은 상기 제4 게이트 라인과 전기적으로 연결되고,
상기 제2 화소 전극의 일부는 평면 상에서 상기 제5 게이트 라인과 상기 제6 게이트 라인 사이에 위치하는 표시 장치.
제7 항에 있어서,
평면상에서 상기 제1 화소 전극과 상기 제2 화소 전극 사이에는 비표시 영역이 위치하고,
상기 제1 게이트 라인의 연장방향을 따라 측정한 상기 비표시 영역의 폭은,
상기 제1 게이트 라인의 연장방향을 따라 측정한 상기 제1 화소 전극의 폭 및 상기 제1 게이트 라인의 연장방향을 따라 측정한 상기 제2 화소 전극의 폭보다 넓은 표시 장치.
제8 항에 있어서,
상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하는 기판; 을 더 포함하고,
상기 기판은 두개의 에지를 포함하고,
상기 기판의 상기 두개의 에지는 평면상에서 상기 제1 화소 전극과 상기 제2 화소 전극 사이에 위치하는 표시 장치.
제9 항에 있어서,
상기 기판의 상기 두개의 에지는 평면상에서 곡선 형상을 갖는 표시 장치.
제9 항에 있어서,
상기 기판의 상기 두개의 에지 중 어느 하나는 상기 기판의 상기 두개의 에지 중 다른 하나와 평면상에서 예각을 이루도록 연장된 표시 장치.
제8 항에 있어서,
상기 제1 게이트 라인은 상기 제4 게이트 라인과 정렬되고,
상기 비표시 영역은 평면상에서 상기 제1 게이트 라인과 상기 제4 게이트 라인 사이에 위치하는 표시 장치.
제1 항에 있어서,
상기 제3 게이트 라인과 중첩하는 제2 화소 전극;
상기 제2 화소 전극과 전기적으로 연결된 제2 트랜지스터;
상기 제2 트랜지스터의 게이트 전극과 전기적으로 연결되고 상기 제3 게이트 라인과 절연된 제4 게이트 라인; 을 더 포함하고,
상기 제4 게이트 라인은 상기 제1 게이트 라인과 평행한 방향으로 연장되되 상기 제1 게이트 라인보다 더 길게 연장된 표시 장치.
제1 항에 있어서,
상기 제2 게이트 라인 또는 상기 제3 게이트 라인을 경유하여 상기 제1 게이트 라인과 전기적으로 연결된 게이트 구동칩; 을 더 포함하고,
상기 제1 화소 전극은 상기 제1 게이트 라인과 상기 게이트 구동칩 사이에 위치하는 표시 장치.
제14 항에 있어서,
표시 영역 및 비표시 영역을 포함하는 기판; 을 더 포함하고,
상기 표시 영역은 상기 제1 화소 전극과 중첩하고,
상기 표시 영역과 상기 비표시 영역의 경계는 상기 제1 게이트 라인과 평행하도록 연장되고,
상기 표시 영역과 상기 비표시 영역의 경계는 상기 제1 화소 전극과 상기 게이트 구동칩 사이에 위치하는 표시 장치.
제15 항에 있어서,
상기 제1 트랜지스터의 소스 전극과 전기적으로 연결된 데이터 라인; 및
상기 데이터 라인과 전기적으로 연결된 데이터 구동칩, 을 더 포함하고,
상기 제1 화소 전극은 상기 제1 게이트 라인과 상기 데이터 구동칩 사이에 위치하고,
상기 표시 영역과 상기 비표시 영역의 경계는 상기 제1 화소 전극과 상기 데이터 구동칩 사이에 더 위치하는 표시 장치.
제14 항에 있어서,
상기 제1 트랜지스터의 소스 전극과 전기적으로 연결된 데이터 라인; 및
상기 데이터 라인과 전기적으로 연결되고 상기 제1 게이트 라인의 연장방향을 따라 상기 게이트 구동칩과 정렬된 데이터 구동칩; 을 더 포함하는 표시 장치.
제1 항에 있어서,
제2 화소 전극;
상기 제2 화소 전극 및 상기 제1 게이트 라인과 전기적으로 연결된 제2 트랜지스터;
상기 제2 화소 전극과 중첩하는 공통 라인; 및
상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하고 컨택홀을 통해 상기 공통 라인과 직접 접촉하는 공통 전극; 을 더 포함하고,
상기 컨택홀은 평면상에서 상기 제1 게이트 라인과 상기 공통 라인이 교차하는 부분에 위치하는 표시 장치.
제1 항에 있어서,
제2 화소 전극;
상기 제2 화소 전극 및 상기 제1 게이트 라인과 전기적으로 연결된 제2 트랜지스터;
상기 제2 화소 전극과 중첩하는 공통 라인;
상기 제1 화소 전극 및 상기 제2 화소 전극과 중첩하고 컨택홀을 통해 상기 공통 라인과 직접 접촉하는 공통 전극; 및
상기 제1 게이트 라인과 상기 제2 게이트 라인 사이 및 상기 제1 게이트 라인과 상기 공통 라인 사이에 위치하는 절연막; 을 더 포함하고,
상기 절연막은 제1면 및 상기 제1면의 반대면인 제2면을 포함하고,
상기 절연막의 상기 제1면은 상기 제2 게이트 라인, 상기 제3 게이트 라인 및 상기 공통 라인과 직접 접촉하고,
상기 절연막의 상기 제2면은 상기 제1 게이트 라인과 직접 접촉하는 표시 장치.
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