KR102459575B1 - 표시 장치 - Google Patents

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Abstract

액정 표시 장치가 제공된다. 액정 표시 장치는 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결되는 트랜지스터 및 상기 트랜지스터와 화소 전극을 연결하는 컨택홀이 배치되는 제1 영역과, 상기 화소 전극이 배치되는 제2 영역을 포함하는 화소를 포함하되, 상기 제1 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제1 폭의 길이는 상기 제1 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제2 폭의 길이보다 길고, 상기 제2 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제3 폭의 길이는 상기 제2 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제4 폭의 길이보다 길다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근, 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED)와 같은 평판 표시 장치가 활발히 개발 중이다.
액정 표시 장치는 두 표시판의 사이에 들어 있는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다. 유기 발광 표시 장치는 특정 유기물 또는 고분자들의 전계 발광을 이용하여 문자 또는 영상을 표시한다.
또한, 최근에는 휘어진 곡면 표시 장치가 개발되고 있는데, 곡면 표시 장치는 곡면의 표시 영역을 제공하여 사용자에게 입체감, 몰입감이 향상된 영상을 제공할 수 있다.
한편, 표시장치에는 색을 표시하는 영역을 제외한 나머지 영역을 가리는 차광 부재가 형성될 수 있다. 그러나, 차광 부재를 형성할 시 그 배치에 있어 일부 오차가 발생하거나, 특히 곡면 표시 장치의 경우 곡면으로 제작하는 과정에서 발생하는 차광 부재의 배치 오차 등에 투과율이 감소될 수 있다.
본 발명이 해결하고자 하는 과제는 투과율의 감소를 최소화할 수 있는 표시 장치를 제공하는 것이다.
나아가, 본 발명이 해결하고자 하는 다른 과제는 투과율을 향상시킬 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 액정 표시 장치는 제1 방향으로 연장되는 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결되는 트랜지스터 및 상기 트랜지스터와 화소 전극을 연결하는 컨택홀이 배치되는 제1 영역과, 상기 화소 전극이 배치되는 제2 영역을 포함하는 화소를 포함하되, 상기 제1 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제1 폭의 길이는 상기 제1 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제2 폭의 길이보다 길고, 상기 제2 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제3 폭의 길이는 상기 제2 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제4 폭의 길이보다 길다.
또한, 상기 게이트 라인 및 상기 제1 영역과 오버랩되도록 배치되는 차광 부재를 더 포함할 수 있다.
또한, 상기 화소 전극은 서로 다른 전압이 제공되는 제1 부화소 전극 및 제2 부화소 전극을 더 포함하고, 상기 트랜지스터는 상기 제1 부화소 전극과 연결되는 제1 트랜지스터와, 상기 제2 부화소 전극과 연결되는 제2 트랜지스터를 포함하고, 상기 컨택홀은 상기 제1 부화소 전극과 상기 제1 트랜지스터를 연결하는 제1 컨택홀과, 상기 제2 부화소 전극과 상기 제2 트랜지스터를 연결하는 제2 컨택홀을 포함할 수 있다.
또한, 상기 제1 영역에는 상기 제1 및 제2 트랜지스터와 상기 제1 및 제2 컨택홀이 배치되고, 상기 제2 영역에는 상기 제1 및 제2 부화소 전극이 배치될 수 있다.
또한, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 영역 내에서 상기 제1 방향으로 서로 인접하여 배치될 수 있다.
또한, 상기 제1 및 제2 트랜지스터는 모두 상기 게이트 라인과 인접하도록 배치될 수 있다.
또한, 상기 제2 방향으로 인접하는 각각의 상기 화소는 서로 다른 파장 영역대의 광을 투과시킬 수 있다.
또한, 상기 제1 방향으로 인접하는 각각의 상기 화소는 서로 동일한 파장 영역대의 광을 투과시킬 수 있다.
또한, 상기 제1 방향으로 인접하는 두 개의 상기 화소에 배치되는 상기 화소 전극 사이의 영역에는 상기 차광 부재가 배치되지 않을 수 있다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 액정 표시 장치는 일 평면상에서 좌측에서 우측을 향하는 제1 방향 및 상기 일 평면상에서 상기 제1 방향과 교차하는 제2 방향을 따라 인접하여 배치되는 매트릭스 배열의 복수의 화소가 배치되는 표시 영역, 상기 표시 영역 상에 상기 제1 방향으로 연장되는 복수의 게이트 라인, 상기 표시 영역 상에 상기 제2 방향으로 연장되는 복수의 데이터 라인, 및 상기 표시 영역 상에 각각의 상기 화소의 일부 영역 및 복수의 상기 게이트 라인과 오버랩되도록 배치되는 차광 부재를 포함하되, 상기 표시 영역은 중심으로부터 좌측에 배치되는 제1 서브 표시 영역 및 중심으로부터 우측에 배치되는 제2 서브 표시 영역을 포함하고, 각각의 상기 화소는 상기 게이트 라인 및 상기 데이터 라인과 연결되는 트랜지스터 및 상기 트랜지스터와 화소 전극을 연결하는 컨택홀이 배치되는 영역인 제1 영역과, 상기 화소 전극이 배치되는 제2 영역을 포함하며, 상기 제1 서브 표시 영역의 상기 화소의 일부 영역과 오버랩되도록 배치되는 상기 차광 부재는 상기 제2 영역과 동일한 모양으로 형성되되 상기 제2 영역으로부터 우측으로 치우치도록 배치되고, 상기 제2 서브 표시 영역의 상기 화소의 일부 영역과 오버랩되도록 배치되는 상기 차광 부재는 상기 제2 영역과 동일한 모양으로 형성되되 상기 제2 영역으로부터 좌측으로 치우치도록 배치된다.
또한, 상기 제1 서브 표시 영역 및 상기 제2 서브 표시 영역의 경계 상에 배치되는 상기 화소의 일부 영역과 오버랩되도록 배치되는 상기 차광 부재는 상기 제2 영역과 오버랩되도록 배치될 수 있다.
또한, 상기 제1 서브 표시 영역의 중심의 상기 화소에 배치되는 상기 차광 부재가 상기 제2 영역으로부터 우측으로 치우쳐진 정도는 상기 제1 서브 표시 영역의 중심으로부터 좌측 또는 우측의 상기 화소에 배치되는 상기 차광 부재가 상기 제2 영역으로부터 우측으로 치우쳐진 정도보다 클 수 있다.
또한, 상기 제2 서브 표시 영역의 중심의 상기 화소에 배치되는 상기 차광 부재가 상기 제2 영역으로부터 좌측으로 치우쳐진 정도는 상기 제2 서브 표시 영역의 중심으로부터 좌측 또는 우측의 상기 화소에 배치되는 상기 차광 부재가 상기 제2 영역으로부터 좌측으로 치우쳐진 정도보다 클 수 있다.
또한, 상기 제1 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제1 폭의 길이는 상기 제1 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제2 폭의 길이보다 길고, 상기 제2 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제3 폭의 길이는 상기 제2 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제4 폭의 길이보다 길 수 있다.
또한, 상기 화소 전극은 서로 다른 전압이 제공되는 제1 부화소 전극 및 제2 부화소 전극을 더 포함하고, 상기 트랜지스터는 상기 제1 부화소 전극과 연결되는 제1 트랜지스터와, 상기 제2 부화소 전극과 연결되는 제2 트랜지스터를 포함하고, 상기 컨택홀은 상기 제1 부화소 전극과 상기 제1 트랜지스터를 연결하는 제1 컨택홀과, 상기 제2 부화소 전극과 상기 제2 트랜지스터를 연결하는 제2 컨택홀을 포함하고, 상기 제1 영역에는 상기 제1 및 제2 트랜지스터와 상기 제1 및 제2 컨택홀이 배치되고, 상기 제2 영역에는 상기 제1 및 제2 부화소 전극이 배치될 수 있다.
또한, 상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 영역 내에서 상기 제1 방향으로 인접하여 배치될 수 있다.
또한, 상기 제1 및 제2 트랜지스터는 모두 상기 게이트 라인과 인접하도록 배치될 수 있다.
또한, 상기 제2 방향으로 인접하는 각각의 상기 화소는 서로 다른 파장 영역대의 광을 투과시킬 수 있다.
또한, 상기 제1 방향으로 인접하는 각각의 상기 화소는 서로 동일한 파장 영역대의 광을 투과시킬 수 있다.
또한, 상기 제1 방향으로 인접하는 두 개의 상기 화소에 배치되는 상기 화소 전극 사이의 영역에는 상기 차광 부재가 배치되지 않을 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 의하면,
투과율의 감소를 최소화할 수 있는 표시 장치를 제공할 수 있다.
나아가, 투과율을 향상시킬 수 있는 표시 장치를 제공할 수 있다.
본 발명의 실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 일 화소의 레이아웃도이다.
도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 패널의 일 화소에 차광 부재가 추가로 도시된 레이아웃도이다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 사시도이다.
도 6은 도 5에 도시된 표시 패널의 측면도이다.
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치의 표시 패널을 도시한 개략도이다.
도 8은 도 7의 F영역을 확대하여 도시한 레이아웃도이다.
도 9는 도 7의 G영역을 확대하여 도시한 레이아웃도이다.
도 10은 도 7의 H영역을 확대하여 도시한 레이아웃도이다.
도 11은 본 발명의 다른 실시예에 따른 표시 패널의 일 화소의 레이아웃도이다.
도 12 내지 도 14는 도 11에 도시된 실시예에 따른 표시 패널의 각각 서로 다른 일 화소에 차광 부재가 추가로 도시된 레이아웃도들이다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 패널의 일 화소의 레이아웃도이다.
도 16 내지 도 18은 도 15에 도시된 실시예에 따른 표시 패널의 각각 서로 다른 일 화소에 차광 부재가 추가로 도시된 레이아웃도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예들에 대해 설명한다.
도 1은 본 발명의 일 실시예에 따른 액정 표시 장치의 블록도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 액정 표시 장치는 게이트 구동부(110), 데이터 구동부(120), 신호 제어부(130) 및 표시 패널(140)을 포함한다.
신호 제어부(130)는 외부로부터 각종 신호들을 제공받아 게이트 구동부(110) 및 데이터 구동부(120)를 제어한다. 구체적으로, 신호 제어부(130)는 외부로부터 제1 영상 데이터(DATA1) 및 이의 표시를 제어하는 입력 제어 신호(CONT1)를 입력받을 수 있고, 게이트 구동부 제어 신호(CONT3), 데이터 구동부 제어 신호(CONT2), 제2 영상 데이터(DATA2) 등을 출력할 수 있다.
제1 영상 데이터(DATA1)는 화소(PX)들 각각의 휘도 정보를 포함할 수 있다. 상기 휘도 정보는 정해진 수효, 예를 들어 1024(=210), 256(=28) 또는 64(=26)개의 계조(gray)를 가질 수 있으며, 이에 한정되지 아니하고 다른 값을 가질 수도 있다. 입력되는 제1 영상 데이터(DATA1)는 프레임 단위로 구분될 수 있다.
신호 제어부(130)에 전달되는 입력 제어 신호(CONT1)는 예컨대, 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(Mclk), 데이터 인에이블 신호(DE) 등을 포함할 수 있다. 다만, 이에 한정되지 아니하고 다른 종류의 신호가 추가적으로 입력될 수도 있다.
게이트 구동부 제어 신호(CONT3)는 게이트 구동부(110)의 동작을 제어하는 신호일 수 있으며, 신호 제어부(130)에서 생성될 수 있다. 게이트 구동부 제어 신호(CONT3)는 스캔 개시 신호, 클록 신호 등을 포함할 수 있으며, 이에 한정되지 아니하고 다른 신호를 더 포함할 수도 있다. 게이트 구동부(110)는 게이트 구동부 제어 신호(CONT3)에 따라 표시 화소(PX)를 활성화시킬 수 있는 게이트 신호를 생성하여 대응하는 게이트 라인(G1~Gn)에 제공할 수 있다.
데이터 구동부 제어 신호(CONT2)는 데이터 구동부(120)의 동작을 제어하는 신호일 수 있으며, 신호 제어부(130)에서 생성될 수 있다. 데이터 구동부(120)는 데이터 구동부 제어 신호(CONT2)에 따라 데이터 신호를 생성하여 대응하는 데이터 배선에 전달할 수 있다.
표시 패널(140)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역에는 화소(PX)가 배치될 수 있으며, 비표시 영역(NDA)에는 화소(PX)의 구동에 필요한 구성 요소들이 배치될 수 있다.
여기서, 화소(PX)의 구동에 필요한 구성 요소들에는 신호 제어부(130), 데이터 구동부(120) 및 게이트 구동부(110)이 해당될 수 있다.
화소(PX)는 실제로 사용자에게 시인되는 화상을 표시함에 있어 화상을 각각 개별적인 계조의 제어가 가능한 최소 단위이다. 화소(PX)는 표시 영역(DA) 매트릭스 형태로 배열될 수 있다.
한편, 표시 패널(140)에는 데이터 라인(D1~Dn)과 게이트 라인(G1~Gn)이 배치될 수 있다. 데이터 라인(D1~Dm)은 게이트 구동부(110)로부터 게이트 신호를 제공받아 이를 대응하는 화소(PX)로 제공할 수 있다. 데이터 라인(D1~Dm)은 데이터 구동부(120)로부터 상기 데이터 신호를 제공받아 이를 대응하는 화소(PX)로 제공할 수 있다.
각각의 화소는 하나의 데이터 라인(D1~Dn)및 하나의 게이트 라인(G1~Gn)과 연결될 수 있으며, 해당 화소(PX)는 해당 데이터 라인(D1~Dn)으로부터 제공되는 상기 데이터 신호와 해당 게이트 라인(G1~Gn)으로부터 제공되는 상기 게이트 신호에 의하여 제어될 수 있다. 다만, 하나의 데이터 라인(D1~Dn)은 복수 개의 화소(PX)와 연결될 수 있으며, 하나의 게이트 라인(G1~Gm)은 복수 개의 화소(PX)와 연결될 수 있다.
한편, 각각의 화소(PX)는 색 표시를 구현하기 위해서 기본색 중 하나의 색상을 고유하게 표시할 수 있다. 상기 기본색의 예로는 적색, 녹색 및 청색을 들 수 있다. 본 명세서에서는 적색을 표시하는 화소를 적색 화소, 녹색을 표시하는 화소를 녹색 화소, 청색을 표시하는 화소를 청색 화소, 흰색을 표시하는 화소를 흰색 화소라 지칭하기로 한다.
연속하여 배치되는 상기 적색 화소, 상기 녹색 화소, 상기 청색 화소가 각각 하나씩 모여 하나의 상위 화소(UPX)를 형성할 수 있다. 상위 화소(UPX)는 3개의 화소(PX)가 모여 형성될 수 있으며, 각각의 화소(PX)는 적색, 녹색, 청색 중 어느 하나만을 표시 가능하나, 하나의 상위 화소(UPX)는 임의의 색을 표시할 수 있다. 여기서, 임의의 색이란 상기 적색 화소에서 표시되는 적색, 상기 녹색 화소에서 표시되는 녹색, 상기 청색 화소되는 청색을 조합하여 표시할 수 있는 다양한 모든 색을 의미한다.
한편, 하나의 상위 화소(UPX)의 동작 제어를 위하여 하나의 데이터 라인(D1~Dm)과 3개의 게이트 라인(G1~Gn)이 요구되는 경우와, 하나의 상위 화소(UPX)의 동작 제어를 위하여 하나의 게이트 라인(G1~Gn)과 3개의 데이터 라인(D1~Dm)이 요구되는 경우를 고려할 수 있다.
다만, 전자의 경우는 후자의 경우에 비하여 액정 표시 장치의 제조비용이 낮을 수 있다. 구체적으로, 액정 표시 장치에 요구되는 데이터 라인(D1~Dm)의 개수가 많을수록 데이터 구동부(120)의 제조 비용이 증가하고, 액정 표시 장치에 요구되는 게이트 라인(G1~Gn)의 개수가 많을수록 게이트 구동부(110)의 제조 비용이 증가할 수 있다. 그러나, 일반적으로 게이트 라인(G1~Gn)의 개수 증가에 따른 게이트 구동부(110)의 제조 비용 상승폭은, 데이터 라인(D1~Dm)의 개수 증가에 의한 데이터 구동부(120)의 제조 비용 상승폭이 더 작을 수 있다.
따라서, 본 실시예에서는 하나의 상위 화소(UPX)는 하나의 데이터 라인(D1~Dm)및 3개의 게이트 라인(G1~Gn)과 연결될 수 있다. 다만, 이러한 연결 구조를 위하여 상위 화소(UPX)에 포함되는 각각의 화소(PX)의 폭이 특정 방향으로 길게 형성될 수 있다. 이에 대한 더욱 구체적인 설명은 후술하기로 한다.
도 2는 본 발명의 일 실시예에 따른 표시 패널의 일 화소의 레이아웃도이고, 도 3은 도 2의 Ⅰ-Ⅰ'선을 따라 자른 단면도이며, 도 4는 본 발명의 일 실시예에 따른 표시 패널의 일 화소에 차광 부재가 추가로 도시된 레이아웃도이다.도 2 내지 도 4을 참조하면, 본 실시예에 따른 표시 패널(140)은, 어레이 기판(AS), 대향 기판(OAS), 및 액정층(LCL)을 포함한다.
어레이 기판(AS)은 액정층(LCL)의 액정 분자들을 구동하기 위한 트랜지스터(TR)가 형성되며, 대향 기판(OAS)은 어레이 기판(AS)에 대향하여 배치되는 기판이다.
이하, 어레이 기판(AS)에 대하여 설명하기로 한다.
어레이 기판(AS)은 제1 베이스 기판(SUB1)을 포함한다.제1 베이스 기판(SUB1)은 투명 절연 기판일 수 있다. 예를 들면, 제1 베이스 기판(SUB1)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어 질 수 있다. 또한, 제1 베이스 기판(SUB1)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다.
몇몇 실시예에서 제1 베이스 기판(SUB1)은 가요성을 가질 수도 있다. 즉, 제1 베이스 기판(SUB1)은 롤링, 폴딩, 벤딩 등으로 형태 변형이 가능한 기판일 수 있으며, 이를 이용하여 곡면 표시 장치를 제조할 수도 있다.
제1 베이스 기판(SUB1) 상에는 게이트 라인(GL), 제1 게이트 전극(GE_a), 제2 게이트 전극(GE_b), 제3 게이트 전극(GE_c)이 배치될 수 있다. 게이트 라인(GL)은 게이트 신호를 전달하며 제1 방향으로 연장될 수 있다.
여기서, 제1 방향(dr1)이란 제1 베이스 기판(SUB1)의 일변에 평행하도록 연장되는 방향에 해당하며, 도 1에 도시된 바와 같이 좌측에서 우측을 향하여 연장되는 임의의 직선이 가리키는 방향으로 정의될 수 있다. 다만, 이에 제한되지는 아니하고, 제1 베이스 기판(SUB1)의 일변에 반드시 평행할 필요는 없으며, 제1 베이스 기판(SUB1) 상에서 특정 방향으로 연장되는 임의의 직선이 가리키는 방향일 수도 있다.
상기 게이트 신호는 외부로부터 제공되는 변화하는 전압값을 갖는 신호일 수 있으며, 상기 게이트 신호의 전압값에 대응하여 후술할 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c)의 온/오프 여부가 제어될 수 있다.
제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c)은 게이트 라인(GL)으로부터 돌출되는 모양으로 형성될 수 있으며, 후술할 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c)를 형성하는 하나의 구성 요소일 수 있다. 하나의 게이트 라인(GL)에는 복수 개의 제1 게이트 전극(GE_a), 복수 개의 제2 게이트 전극(GE_b) 및 복수 개의 제3 게이트 전극(GE_c)이 형성될 수 있다. 제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c)의 배치에 대하여는 후술할 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c)에 대한 설명에서 구체적으로 기재하기로 한다.
게이트 라인(GL) 및 제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c)은 알루미늄(Al)이나 알루미늄 합금 등 알루미늄 계열 금속, 은(Ag)이나 은 합금 등 은 계열 금속, 구리(Cu)나 구리 합금 등 금 계열 금속, 몰리므덴(Mo)이나 몰리브덴 합금 등 몰리브덴 계열 금속, 크롬(Cr), 탄탈륨(Ta) 및 티타늄(Ti) 등을 포함할 수 있다. 게이트 라인(GL) 및 제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c)은 단일층 구조를 가질 수 있으며, 또는 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층 구조를 가질 수도 있다. 이 중 한 도전막은 게이트 라인(GL) 및 제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c)의 신호 지연이나 전압 강하를 줄일 수 있도록 저저항의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있다. 이와는 달리, 다른 도전막은 다른 물질, 특히 ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다. 이러한 조합의 예로는, 크롬 하부막과 알루미늄 상부막 및 알루미늄 하부막과 몰리브덴 상부막을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며 게이트 라인(GL) 및 제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c)은 다양한 여러 가지 금속과 도전체로 형성될 수 있다.
게이트 라인(GL) 및 제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c) 상에는 게이트 절연막(GI)이 배치된다. 게이트 절연막(GI)은 절연물질로 이루어질 수 있으며, 예시적으로 실리콘 질화물 또는 실리콘 산화물 등으로 이루어질 수 있다. 게이트 절연막(GI)은 단일층 구조로 이루어질 수 있으며, 또는 물리적 성질이 다른 두 개의 절연층을 포함하는 다층 구조를 가질 수도 있다.
게이트 절연막(GI) 상에는 제1 내지 제3 반도체층(AL_a, AL_b, AL_c)이 배치된다. 제1 반도체층(AL_a)은 제1 게이트 전극(GE_a)과 적어도 일부가 중첩될 수 있고, 제2 반도체층(AL_b)은 제2 게이트 전극(GE_b)과 적어도 일부가 중첩될 수 있으며, 제3 반도체층(AL_c)은 제3 게이트 전극(GE_c)과 적어도 일부가 중첩될 수 있다. 반도체층(AL_a, AL_b, AL_c)은 비정질 규소, 다결정 규소, 또는 산화물 반도체를 포함할 수 있다.
한편, 제1 내지 제3 반도체층(AL_a, AL_b, AL_c)은 각각 대응하는 제1 내지 제3 게이트 전극(GE_a, GE_b, GE_c)과 중첩될 뿐만 아니라, 공정 과정에 따라 후술할 데이터 라인(DL), 소스 전극(SE), 드레인 전극(DE)의 적어도 일부 또는 전부와 중첩되도록 배치될 수도 있다.
도면에는 미도시하였으나, 몇몇 실시예에서 제1 내지 제3 반도체층(AL_a, AL_b, AL_c) 위에는 저항성 접촉 부재가 더 배치될 수 있다. 상기 저항성 접촉 부재는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 실리콘 등으로 형성되거나 실리사이드(silicide)로 형성될 수 있다. 상기 저항성 접촉 부재는 쌍을 이루어 제1 내지 제3 반도체층(AL_a, AL_b, AL_c) 위에 배치될 수 있다. 몇몇 실시예에서, 제1 내지 제3 반도체층(AL_a, AL_b, AL_c)이 산화물 반도체인 경우, 상기 저항성 접촉 부재는 생략될 수 있다.
제1 내지 제3 반도체층(AL_a, AL_b, AL_c) 및 게이트 절연막(GI) 상에는 데이터 라인(DL), 제1 내지 제3 소스 전극(SE_a, SE_b, SE_c), 제1 내지 제3 드레인 전극(DE_a, DE_b, DE_c) 및 스토리지 라인(CSTL)이 배치된다.
데이터 라인(DL)은 제2 방향(dr2)으로 연장되어 게이트 라인(GL)과 교차할 수 있다.
여기서, 제2 방향(dr2)이란 제1 방향(dr1)에 수직으로 교차하는 방향일 수 있으며, 도 1에서 도시된 바와 같이 상측에서 하측을 향하여 연장되는 임의의 직선이 가리키는 방향일 수 있다. 다만, 이에 제한되지는 아니하고, 제2 방향(dr2)과 제1 방향(dr1)이 형성하는 사이각은 수직이 아닐 수도 있음을 물론이며, 이 경우 제2 방향(dr2)은 제1 방향(dr1)과 평행하지 않도록 연장되는 임의의 직선이 가리키는 방향일 수도 있다.
데이터 라인(DL)은 게이트 절연막(GI)에 의하여 게이트 라인(GL)과 절연될 수 있다.
데이터 라인(DL)은 외부로부터 입력되는 데이터 신호를 제1 및 제2 소스 전극(SE_a, SE_b)으로 제공할 수 있다. 여기서, 상기 데이터 신호는 외부로부터 제공되는 변화하는 전압값을 갖는 신호일 수 있으며, 상기 데이터 신호에 대응하여 각각의 화소(PX)의 계조가 제어될 수 있다.
제1 소스 전극(SE_a)은 데이터 라인(DL)에서 분지되어 적어도 일부가 제1 게이트 전극(GE_a)과 중첩될 수 있다. 또한, 제2 소스 전극(SE_b)은 데이터 라인(DL)에서 분지되어 적어도 일부가 제2 게이트 전극(GE_b)과 중첩될 수 있다.
스토리지 라인(CSTL)은 제2 방향(dr2)으로 연장되어 게이트 라인(GL)과 교차할 수 있다. 스토리지 라인(CSTL)은 데이터 라인(DL)과 동일 층에 동일 물질로 형성될 수 있고, 데이터 라인(DL)과 중첩되지 않도록 배치될 수 있다. 다만, 스토리지 라인(CSTL)은 후술할 제3 소스 전극(SE_c)과의 연결을 위하여 제1 방향(dr1)으로 연장되는 구간을 더 포함할 수도 있다.
스토리지 라인(CSTL)은 게이트 절연막(GI)에 의하여 게이트 라인(GL)과 절연될 수 있다.
스토리지 라인(CSTL)은 외부로부터 입력되는 스토리지 신호를 제3 소스 전극(SE_c)으로 제공할 수 있다. 여기서, 상기 스토리지 신호는 외부로부터 제공되는 일정한 전압값을 갖는 신호일 수 있으며, 상기 데이터 신호의 최대 전압값보다 작고, 최소 전압값보다는 큰 전압값을 갖는 신호일 수 있다.
제3 소스 전극(SE_c)은 스토리지 라인(CSTL)에서 분지되어 적어도 일부가 제3 게이트 전극(GE_c)과 중첩될 수 있다.
제1 드레인 전극(DE_a)은 제1 반도체층(AL_a)을 사이에 두고 제1 소스 전극(SE_a)으로부터 이격되어 배치될 수 있으며, 적어도 일부가 제1 게이트 전극(GE_a)과 중첩될 수 있다. 또한, 제2 드레인 전극(DE_b)은 제2 반도체층(AL_b)을 사이에 두고 제2 소스 전극(SE_b)으로부터 이격되어 배치될 수 있으며, 적어도 일부가 제2 게이트 전극(GE_b)과 중첩될 수 있다. 또한, 제3 드레인 전극(DE_c)은 제3 반도체층(AL_c)을 사이에 두고 제3 소스 전극(SE_c)으로부터 이격되어 배치될 수 있으며, 적어도 일부가 제3 게이트 전극(GE_c)과 중첩될 수 있다.이 경우, 도 1에 도시된 바와 같이, 제1 소스 전극(SE_a)은 제1 드레인 전극(DE_a)을 'U'자 모양으로 일정한 간격을 사이에 두고 감싸는 형태로 형성될 수 있다. 마찬가지로, 제2 소스 전극(SE_b)은 제2 드레인 전극(DE_b)을 'U'자 모양으로 일정한 간격을 사이에 두고 감싸는 형태로 형성될 수 있다. 다만, 제3 소스 전극(SE_c)은 제3 드레인 전극(DE_c)과 일정한 간격을 두고 평행하게 이격되어 배치될 수 있다.
한편, 상술한 제1 내지 제3 소스 전극(SE_a, SE_b, SE_c)과 제1 내지 제3 드레인 전극(DE_a, DE_b, DE_C)의 모양은 예시적인 것이며, 이에 제한되지 않는다. 즉, 제3 소스 전극(SE_c) 또한 제3 드레인 전극(DE_c)을 'U'자 모양으로 일정한 간격을 사이에 두고 감싸는 형태로 형성될 수도 있음은 물론이다.
한편, 제1 소스 전극(SE_a)과 제1 드레인 전극(DE_a)이 서로 이격되어 형성되는 제1 소스 전극(SE_a)과 제1 드레인 전극(DE_a) 사이의 영역에는 제1 반도체층(AL_a)이 배치될 수 있다. 즉, 제1 소스 전극(SE_a)과 제1 드레인 전극(DE_b)은 부분적으로 제1 반도체층(AL_a)과 중첩되거나 접하되, 제1 반도체층(AL_a)을 사이에 두고 상호 대향 배치될 수 있다.
마찬가지로, 제2 소스 전극(SE_b)과 제2 드레인 전극(DE_b)이 서로 이격되어 형성되는 제2 소스 전극(SE_b)과 제2 드레인 전극(DE_b) 사이의 영역에는 제2 반도체층(AL_b)이 배치될 수 있다. 즉, 제2 소스 전극(SE_b)과 제2 드레인 전극(DE_b)은 부분적으로 제2 반도체층(AL_b)과 중첩되거나 접하되, 제2 반도체층(AL_b)을 사이에 두고 상호 대향 배치될 수 있다.
또한, 제3 소스 전극(SE_c)과 제3 드레인 전극(DE_c)이 서로 이격되어 형성되는 제3 소스 전극(SE_c)과 제3 드레인 전극(DE_c) 사이의 영역에는 제3 반도체층(AL_c)이 배치될 수 있다. 즉, 제3 소스 전극(SE_c)과 제3 드레인 전극(DE_c)은 부분적으로 제3 반도체층(AL_c)과 중첩되거나 접하되, 제3 반도체층(AL_c)을 사이에 두고 상호 대향 배치될 수 있다.
한편, 데이터 라인(DL), 스토리지 라인(CSTL), 제1 내지 제3 소스 전극(SE_a, SE_b, SE_c), 제1 내지 제3 드레인 전극(DE_a, DE_b, DE_c)은 은 알루미늄, 구리, 은, 몰리브덴, 크롬, 티타늄, 탄탈륨 또는 이들의 합금으로 형성될 수 있다. 또한, 이들은 내화성 금속(refractory metal)등의 하부막(미도시)과 그 위에 형성된 저저항 상부막(미도시)으로 이루어진 다층 구조를 가질 수도 있으나 이에 한정되는 것은 아니다.
한편, 제1 게이트 전극(GE_a), 제1 반도체층(AL_a), 제1 소스 전극(SE_a) 및 제1 드레인 전극(DE_a)은 제1 트랜지스터(TR_a)을 형성한다. 또한, 제2 게이트 전극(GE_b), 제2 반도체층(AL_b), 제2 소스 전극(SE_b) 및 제2 드레인 전극(DE_b)은 제2 트랜지스터(TR_b)을 형성한다. 또한, 제3 게이트 전극(GE_c), 제3 반도체층(AL_c), 제3 소스 전극(SE_c) 및 제3 드레인 전극(DE_c)은 제3 트랜지스터(TR_c)을 형성한다.
제1 트랜지스터(TR_a)는 제1 게이트 전극(GE_a)에 제공되는 상기 게이트 신호의 전압값에 대응하여 제1 소스 전극(SE_a)과 제1 드레인 전극(DE_a)을 전기적으로 연결할 수 있다. 구체적으로, 제1 게이트 전극(GE_a)에 제공되는 상기 게이트 신호의 전압값이 제1 트랜지스터(TR_a)를 오프시키는 전압값에 해당하는 경우, 제1 소스 전극(SE_a) 및 제1 드레인 전극(DE_a)은 전기적으로 절연될 수 있다. 반면, 제1 게이트 전극(GE_a)에 제공되는 상기 게이트 신호의 전압값이 제1 트랜지스터(TR_a)를 온 시키는 전압에 해당하는 경우, 제1 소스 전극(SE_a) 및 제1 드레인 전극(DE_a) 사이에 배치되는 제1 반도체층(AL_a)에 형성되는 채널을 통하여 전기적으로 연결된다.
상기 채널은 제1 반도체층(AL_a) 중 제1 소스 전극(SE_a)과 제1 드레인 전극(DE_a) 사이의 영역에 형성될 수 있다. 즉, 제1 트랜지스터(TR_a)가 온 상태일 경우, 제1 소스 전극(SE_a)과 제1 드레인 전극(DE_a), 사이에 영역에 배치되는 제1 반도체층(AL_a)을 중심으로 상기 채널이 형성되며, 상기 채널을 따라서 전압이 전달되고 전류가 흐를 수 있다.
결과적으로, 데이터 라인(DL)에 제공되는 상기 데이터 신호는 제1 드레인 전극(DE_a)을 통하여 제1 드레인 전극(DE_a)과 연결되는 제1 부화소 전극(PE_h)으로 전달될 수 있으며, 상기 데이터 신호의 전달 여부는 게이트 라인(GL)에 제공되는 상기 게이트 신호에 의하여 제어될 수 있다. 제1 부화소 전극(PE_h)에 대한 구체적인 설명은 후술하기로 한다.
마찬가지로, 제2 트랜지스터(TR_b)는 제2 게이트 전극(GE_b)에 제공되는 상기 게이트 신호의 전압값에 대응하여 제2 소스 전극(SE_b)과 제2 드레인 전극(DE_b)을 전기적으로 연결할 수 있다. 이에 따라, 데이터 라인(DL)에 제공되는 상기 데이터 신호는 제2 드레인 전극(DE_b)을 통하여 제2 드레인 전극(DE_b)과 연결되는 제2 부화소 전극(PE_l)으로 전달될 수 있다. 제2 부화소 전극(PE_h)에 대한 구체적인 설명은 후술하기로 한다.
또한, 제3 트랜지스터(TR_c)는 제3 게이트 전극(GE_c)에 제공되는 상기 게이트 신호의 전압값에 대응하여 제3 소스 전극(SE_c)과 제3 드레인 전극(DE_c)을 전기적으로 연결할 수 있다. 이에 따라, 스토리지 라인(CSTL)에 제공되는 상기 스토리지 신호는 제3 드레인 전극(DE_c)을 통하여 제3 드레인 전극(DE_c)과 연결되는 제2 부화소 전극(PE_l)으로 전달될 수 있다.
여기서, 제1 드레인 전극(DE_a)으로부터 상기 데이터 신호만을 제공받는 제1 부화소 전극(PE_h)과는 달리, 제2 부화소 전극(PE_l)은 제2 드레인 전극(DE_b)으로부터 상기 데이터 신호를 제공받고, 제3 드레인 전극(DE_c)으로부터 상기 스토리지 신호를 제공받을 수 있다. 따라서, 제1 부화소 전극(PE_h)은 상기 데이터 신호에 대응하는 전압값이 제공되나, 제2 부화소 전극(PE_l)에는 상기 데이터 신호의 전압값과 상기 스토리지 신호의 전압값 사이의 일 전압값이 제공될 수 있다.
여기서, 상기 데이터 신호의 전압값과 상기 스토리지 신호의 전압값 사이의 일 전압값이라 함은, 상기 데이터 신호의 전압값이 상기 스토리지 신호의 전압값보다 큰 경우, 상기 데이터 신호의 전압값보다 작고 상기 스토리지 신호의 전압값보다 큰 전압값 중 어느 하나 전압값을 의미한다. 또한, 상기 데이터 신호의 전압값이 상기 스토리지 신호의 전압값보다 작은 경우, 상기 데이터 신호의 전압값보다 크고 상기 스토리지 신호의 전압값보다 작은 전압값 중 어느 하나의 전압값을 의미한다. 또한, 상기 데이터 신호의 전압값과 상기 스토리지 신호의 전압값 사이의 일 전압값은 제2 소스 전극(SE_b)과 제2 드레인 전극(DE_b)이 이격된 모양 및 제3 소스 전극(SE_c)과 제3 드레인 전극(DE_c)이 이격된 모양에 대응하여 결정될 수 있다.
한편, 이처럼 하나의 화소(PX) 내에 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c)가 포함되고, 이에 따라 제1 부화소 전극(PE_h) 및 제2 부화소 전극(PE_l)에 서로 다른 전압값이 최종적으로 인가되므로, 표시 장치의 시인성이 향상될 수 다.
게이트 절연막(GI) 및 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c) 상에는 패시베이션막(PA)이 배치될 수 있다. 패시베이션막(PA)은 유기절연물질 또는 무기절연물질로 이루어질 수 있으며, 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c)를 커버할 수 있다.
패시베이션막(PA) 상에는 평탄화막(IL)이 배치될 수 있다. 평탄화막(IL)은 패시베이션막(PA)의 상부를 평탄화하는 기능을 가질 수 있다. 평탄화막(IL)은 유기물로 이루어질 수 있다. 다만, 이에 제한되지 아니하고 평탄화막(IL)은 감광성 유기 조성물로 이루어질 수도 있고, 평탄화막(IL)의 하부에 별도의 감광성 유기 조성물이 추가로 형성될 수도 있다. 또한, 평탄화막(IL)은 감광성 유기 조성물에 색을 구현하기 위한 안료가 포함된 물질로 이루어질 수도 있으며, 다른 평탄화막(IL)의 하부에 색을 구현하기 위한 안료가 포함된 감광성 유기 조성물 층이 추가로 형성될 수도 있다. 예를 들어, 평탄화막(IL)은 감광성 유기 조성물에 적색, 녹색 또는 청색의 안료 중 어느 하나를 포함할 수도 있다. 즉, 절연막(IL)은 후술할 컬러 필터(CF)의 기능을 가질 수도 있다.
평탄화막(IL) 및 패시베이션막(PA)에는 박막 트랜지스터의 일부, 보다 구체적으로 제1 내지 제3 드레인 전극(DE_a, DE_b, DE_c)의 일부를 드러내는 제1 및 제2 컨택홀(CH_h, CH_l)이 형성될 수 있다.
구체적으로, 제1 컨택홀(CH_h)은 평탄화막(IL) 및 패시베이션막(PA)을 수직으로 관통하는 모양으로 형성될 수 있다. 제1 컨택홀(CH_h)은 제1 드레인 전극(DE_a)의 일부를 드러냄과 동시에, 제1 드레인 전극(DE_a)의 일부와 중첩하여 형성될 수 있다. 제1 드레인 전극(dE_a)의 일부와 평탄화막(IL) 상에 배치되는 후술할 제1 부화소 전극(PE_h)은 제1 컨택홀(CH_h) 내부에 형성되는 도전 물질을 통하여 물리적, 전기적으로 서로 연결될 수 있다. 여기서, 제1 컨택홀(CH_h) 내부에 형성되는 도전 물질은 후술할 제1 부화소 전극(PE_h)의 일부일 수 있다.
또한, 제2 컨택홀(CH_l) 또한 평탄화막(IL) 및 패시베이션막(PA)을 수직으로 관통하는 모양으로 형성될 수 있다. 제2 컨택홀(CH_l)은 제2 드레인 전극(DE_b) 및 제3 드레인 전극(DE_c)의 일부를 드러냄과 동시에, 제2 드레인 전극(DE_b) 및 제3 드레인 전극(DE_c)의 일부와 중첩하여 형성될 수 있다. 제2 드레인 전극(DE_b)의 일부, 제3 드레인 전극의 일부(DE_c)와 평탄화막(IL) 상에 배치되는 후술할 제2 부화소 전극(PE_l)은 제2 컨택홀(CH_l) 내부에 형성되는 도전 물질을 통하여 물리적, 전기적으로 서로 연결될 수 있다. 여기서, 제2 컨택홀(CH_l) 내부에 형성되는 도전 물질은 후술할 제2 부화소 전극(PE_l)의 일부일 수 있다.
평탄화막(IL) 상에는 제1 부화소 전극(PE_h) 및 제2 부화소 전극(PE_l)이 배치될 수 있다. 제1 부화소 전극(PE_h)은 제1 컨택홀(CH_h)을 통해 제1 드레인 전극(DE_a)과 물리적으로 연결되어 제1 드레인 전극(DE_a)으로부터 전압을 제공받을 수 있다. 또한, 제2 부화소 전극(PE_l)은 제2 컨택홀(CH_l)을 통해 제2 및 제3 드레인 전극(DE_b, DE_c)과 물리적으로 연결되어 제2 및 제3 드레인 전극(DE_b, DE_c)으로부터 전압을 제공받을 수 있다,
제1 부화소 전극(PE_H) 및 제2 부화소 전극(PE_L)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide), AZO(Al-doped Zinc Oxide) 등의 투명 도전성 물질로 이루어질 수 있다.
제1 및 제2 부화소 전극(PE_h, PE_l)은 '+'모양으로 형성되는 줄기 전극(ST) 및 줄기 전극(ST)으로부터 연장되는 복수의 가지 전극(BR)를 포함할 수 있다. 제1 및 제2 부화소전극(PE_h, PE_l)은, 각각 줄기 전극(ST)에 의해 복수의 도메인으로 구분될 수 있다. 예시적으로, 제1 부화소전극(PE_h)은, 도 1에 도시된 바와 같이 줄기(ST)에 의해 4개의 사분면으로 구분될 수 있으며, 각각의 사분면은 각각 1개의 도메인에 대응될 수 있다. 이 때, 각각의 도메인 별로 가지 전극(BR)이 연장되는 방향이 서로 상이할 수 있다. 한편, 또한, 가지 전극(BR)은 서로 간격을 두고 이격되어 평행하도록 배치될 수 있으며, 가지 전극(BR) 사이에는 투명 도전성 물질이 형성되지 않는 개구부인 슬릿(SL)이 형성될 수 있다. 동일한 도메인 내에서는 가지 전극(BR)이 서로 간격을 두고 이격되어 평행하도록 배치되므로, 슬릿(SL) 또한 서로 간격을 두고 이격되어 평행하도록 배치될 수 있다.
한편, 각각의 화소(PX)는 화소 영역(PXA)에 배치된다. 화소 영역(PXA)은 서로 다른 타이밍에 서로 다른 상기 데이터 신호에 의하여 제어되는 액정 분자가 배치되는 영역인 제2 영역(AR_2) 및 상기 액정 분자를 제어하기 위한 구성 요소들이 배치되는 영역인 제1 영역(AR_1)을 포함하는 영역으로 정의된다.
여기서, 상기 액정 분자를 제어하기 위한 구성 요소들이란, 화소(PX) 내에 배치되는 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c)를 의미할 수 있다.
즉, 화소 영역(PXA)은 제1 영역(AR_1) 및 제2 영역(AR_2)를 포함한다. 또한, 상기 액정 분자는 제1 부화소 전극(PE_h) 및 제2 부화소 전극(PE_l)에 의하여 형성되는 전계에 의하여 제어되므로, 제2 영역(AR_2)은 제1 및 제2 부화소 전극(PE_h, PE_l)이 배치되는 영역과 동일할 수 있다.
한편, 제2 영역(AR_2)의 제1 방향(dr1)으로 연장된 폭은 제2 방향(dr2)으로 연장된 폭보다 길게 형성된다. 여기서, 제2 영역(AR_2)의 제1 방향(dr1)으로 연장된 폭이란, 제2 영역(AR_2)이 배치되는 평면상에서 제1 방향(dr1)을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리가 최대값이 되는 경우의 두 점 사이의 거리를 의미하고, 제2 영역(AR_2)의 제2 방향(dr2)으로 연장된 폭이란, 제2 영역(AR_2)이 배치되는 평면상에서 제2 방향(dr2)을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리가 최대값이 되는 경우의 두 점 사이의 거리를 의미한다.
또한, 제2 영역(AR_2)의 제1 방향(dr1)으로 연장된 폭은 제2 방향(dr2)으로 연장된 폭보다 길게 형성됨과 동시에, 제1 방향(dr1)을 따라 연속하여 배치되는 화소(PX)들의 표시 색은 서로 동일하고, 제2 방향(dr2)을 따라 연속하여 배치되는 화소(PX)들의 표시 색은 서로 상이할 수 있다. 예를 들어, 제2 방향(dr2)으로 연속하여 배치되는 각각의 화소(PX)들은 상기 적색 화소, 상기 녹색 화소, 상기 청색 화소가 번갈아 반복되도록 배치될 수 있으며, 제1 방향(dr1)으로 연속하여 배치되는 각각의 화소(PX)들은 상기 적색 화소, 상기 녹색 화소, 상기 청색 화소 중 어느 하나가 연속하여 배치될 수 있다.
이 경우, 제2 방향(dr2)을 따라 연속하여 배치되는 3개의 화소(PX), 즉, 제2 방향(dr2)을 따라 연속하여 배치되는 상기 적색 화소, 상기 녹색 화소, 상기 청색 화소가 각각 1개씩 모여 하나의 상위 화소(UPX)를 형성할 수 있다.
다만, 이에 제한되지 아니하고 몇몇 실시예에서는 적색, 녹색, 청색 이외의 다른 색을 표시하는 화소가 추가로 배치될 수도 있으며, 아무 색을 표시하지 않는 백색 화소가 배치될 수도 있음은 물론이며, 이들이 모여 하나의 색을 표시하는 기본 단위가 될 수도 있다. 제2 영역(AR_2)의 제1 방향(dr1)으로 연장된 폭이 제2 방향(dr2)으로 연장된 폭보다 길게 형성될 경우, 제2 방향(dr2)으로 배치되는 화소들의 개수는 늘어나나, 그만큼 제1 방향(dr1)을 따라 배치되는 화소의 개수는 감소된다. 이에 따라, 제1 방향(dr1)으로 연장되는 게이트 라인(GL)의 수는 늘어나나, 그만큼 제2 방향(dr2)을 따라 연장되는 데이터 라인(DL)의 수가 감소한다. 결과적으로, 게이트 라인(GL)에 상기 게이트 신호를 제공하는 게이트 구동부(110)의 요구 용량은 상승하나, 그만큼 데이터 라인(DL)에 상기 데이터 신호를 제공하는 데이터 구동부(120)의 요구 용량이 감소하며, 이에 따라 액정 표시 장치의 제조 비용이 절감됨은 도 1을 참조하여 상술한 바와 같다. 한편, 제1 부화소 전극(PE_h) 및 제2 부화소 전극(PE_l) 상에는 제1 배향막(RM1)이 배치된다. 제1 배향막(RM1)은 후술할 액정층(LCL)에 배치되는 액정 분자들을 프리틸트 시킬 수 있다. 즉, 제1 배향막(RM1)은 액정층(LCL)에 전계가 가해지지 않은 상태에서 제1 배향막(RM1)이 형성되는 평면에 수직한 방향으로부터 일정한 방향으로 방향으로 0.5° 내지 3°의 각도를 형성하는 방향을 가리키도록 액정 분자들을 배열시킬 수 있다. 다만, 제1 배향막(RM1)은 생략될 수도 있다. 나아가, 제1 배향막(RM1)에 의한 프리틸트가 아닌 액정 분자의 물성 자체에 기인하여 프리틸트가 형성되도록 할 수도 있다.
이하, 대향 기판(OAS)에 대해 설명한다.
대향기판은 제2 베이스 기판(SUB2), 차광 부재(BM), 공통 전극(CE), 오버코트층(OC) 및 제2 배향막(RM2)을 포함할 수 있다.제2 베이스 기판(SUB2)은 제1 베이스 기판(SUB1)에 대향하여 배치된다. 제2 베이스 기판(SUB2)은 외부로부터의 충격을 견뎌낼 수 있는 내구성을 가질 수 있다. 제2 베이스 기판(SUB2)은 투명 절연 기판일 수 있다. 예를 들면, 제2 베이스 기판(SUB2)은 유리 기판, 석영 기판, 투명 수지 기판 등으로 이루어 질 수 있다. 또한, 제2 베이스 기판(SUB2)은 고내열성을 갖는 고분자 또는 플라스틱을 포함할 수도 있다. 제2 베이스 기판(SUB2)은 평탄한 평판형일 수 있지만, 특정 방향으로 커브드될 수도 있다. 몇몇 실시예에서 제2 베이스 기판(SUB2)은 가요성을 가질 수도 있다. 즉, 제2 베이스 기판(SUB2)은 롤링, 폴딩, 벤딩 등으로 형태 변형이 가능한 기판일 수 있다.
제2 베이스 기판(SUB2) 상(도면상으로, 하부)에는 차광 부재(BM)가 배치될 수 있다. 차광 부재(BM)는 도 4에 도시된 바와 같이 각각의 화소들의 제1 영역(AR_1) 및 게이트 라인(GL)과 중첩하여 배치될 수 있으며, 이에 따라 액정 분자들의 오배열로 인한 빛샘을 차단할 수 있다. 한편, 제1 영역(AR_1)의 제1 방향(dr1)으로 연장된 폭은 제2 방향(dr2)으로 연장된 폭보다 길게 형성된다. 여기서, 제1 영역(AR_1)의 제1 방향(dr1)으로 연장된 폭이란, 제1 영역(AR_1)이 배치되는 평면상에서 제1 방향(dr1)을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리가 최대값이 되는 경우의 두 점 사이의 거리를 의미하고, 제1 영역(AR_1)의 제2 방향(dr2)으로 연장된 폭이란, 제1 영역(AR_1)이 배치되는 평면상에서 제2 방향(dr2)을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리가 최대값이 되는 경우의 두 점 사이의 거리를 의미한다.
이 경우, 차광 부재(BM)을 형성함에 있어, 제1 방향(dr1)을 따라 의도한 배치보다 일부 오차가 발생한다 하더라도, 오차가 발생한 면적은 제1 방향(dr1)따라 오차가 발생한 길이에 제2 영역(AR_1)의 제2 방향(dr2)으로 연장된 폭의 길이를 곱한 면적만큼만 오차가 발생할 수 있다. 즉, 오차가 발생한 면적의 한 변의 길이가 제1 영역(AR_1)의 제1 방향(dr1)으로 연장된 폭이 아닌 제2 영역(AR_1)의 제2 방향(dr2)으로 연장된 폭에 해당하기 때문에, 오차가 발생하는 영역의 면적이 최소화될 수 있다.
제2 베이스 기판(SUB2) 및 차광 부재(BM) 상(도면상으로, 하부)에는 컬러 필터(CF)가 배치된다. 컬러 필터(CF)는 제1 베이스 기판(SUB1)의 외측로부터 입사하여 제2 베이스 기판(SUB2)의 외측으로 출사하는 광이 특정 색을 띄도록 할 수 있다.
컬러 필터(CF)는 색을 구현하기 위한 안료가 포함된 감광성 유기 조성물로 이루어질 수 있으며, 적색, 녹색 또는 청색의 안료 중 어느 하나를 포함할 수 있다.
차광 부재(BM) 및 컬러 필터(CF) 상(도면상으로, 하부)에는 오버코트층(OC)이 배치된다. 오버코트층(OC)은 차광 부재(BM) 및 컬러 필터(CF)로 인해 발생한 단차를 감소시킬 수 있다. 몇몇 실시예에서 오버코트층(OC)은 필요에 따라 생략될 수도 있다.
오버코트층(OC) 상(도면상으로, 하부)에는 공통 전극(CE)이 배치된다. 다만, 오버코트층(OC)이 생략되는 경우, 공통 전극(CE)은 차광 부재(BM) 및 컬러 필터(CF) 상에 배치될 수 있다. 공통 전극(CE)은 투명 도전성 물질로 이루어질 수 있으며, 제2 베이스 기판(SUB2)의 전면에 걸쳐 전체적으로 형성될 수도 있다. 공통 전극(CE)에는 공통 신호가 인가되어 제1 부화소 전극(PE_h), 제2 부화소 전극(PE_l)과 함께 전계를 형성할 수 있다.
공통 전극(CE) 상(도면상으로, 하부)에는 제2 배향막(RM2)이 배치된다. 제2 배향막(RM2)은 전술한 제1 배향막(RM1)과 유사한 기능을 할 수 있다. 즉, 제2 배향막(RM2)은 액정층(LCL)에 배치되는 액정 분자들을 프리틸트 시킬 수 있다.이하 액정층(LCL)에 대해 설명한다.
액정층(LCL)은 유전율 이방성을 가지는 복수의 액정 분자들을 포함할 수 있다. 상기 액정 분자들은 어레이 기판(AS)과 대향 기판(OAS) 사이에서 상기 두 기판에 수직한 방향으로 배열된 수직 배향형 액정 분자들일 수 있다. 어레이 기판(AS)과 대향 기판(OAS) 사이에 전계가 인가되면 상기 액정 분자들이 어레이 기판(AS)과 대향 기판(OAS) 사이에서 특정 방향으로 회전함으로써 광을 투과시키거나 차단할 수 있다. 상기 액정 분자들이 회전한다는 의미는, 상기 액정 분자들이 실제로 회전하는 것뿐만 아니라, 상기 전계에 의해 액정 분자들의 배향이 바뀐다는 의미를 포함할 수 있다.
도 5는 본 발명의 다른 실시예에 따른 표시 패널의 사시도이고, 도 6은 도 5에 도시된 표시 패널의 측면도이다.
표시 패널(140)은 어레이 기판(AS) 및 어레이 기판(AS)에 대향하는 대향 기판(OAS) 및 상기 어레이 기판(AS)과 대향 기판(OAS) 사이에 개재된 액정층(LCL)을 포함한다.
어레이 기판(AS) 및 대향 기판(OAS)은 특정 방향을 따라 휘어진 모양을 가질 수 있다. 구체적으로, 도 5 및 도 6에 도시된 바와 같이 제2 방향(dr2)으로 연장되는 임의의 직선을 축으로 일정한 곡률을 갖도록 제1 방향(dr1)을 따라 휘어진 형상을 가질 수 있다. 이에 따라 어레이 기판(AS) 및 대향 기판(OAS)은 도 6에 도시된 바와 같이 제1 방향(dr1)을 따라 자른 단면은 휘어진 곡면 형상을 가질 수 있다.
다만, 이에 제한되지 아니하고 어레이 기판(AS) 및 대향 기판(OAS)은 제1 방향(dr1)으로 연장되는 임의의 직선을 축으로 일정한 곡률을 갖도록 제2 방향(dr2)을 따라 휘어진 형상을 가질 수도 있음은 물론이다.
한편, 곡면 형상을 갖는 표시 장치의 경우, 처음 최초 제조된 상태에서는 평면 형상을 갖도록 제조된 후, 곡면으로 휘게 하는 과정을 거칠 수 있다.
다만, 대향 기판(OAS)과 어레이 기판(AS)이 곡면 형상을 갖도록 휘게 하는 공정에서, 앞서 살펴본 바와 같이 대향 기판(OAS)과 어레이 기판(AS) 사이에는 액정층(LCL)이 배치되므로, 양 기판 사이의 거리차에 의하여 대향 기판(OAS)과 어레이 기판(AS)에 포함되는 구성 요소들의 배치가 평면 형상을 가질 때와 차이가 발생할 수 있다.
예를 들어, 대향 기판(OAS)에 포함되는 차광 부재(BM)의 경우, 어레이 기판(AS)에 포함되는 게이트 라인(GL) 및 제1 내지 제3 트랜지스터(TR_a, TR_b, TR_c)를 형성하는 구성 요소들과 중첩되도록, 즉 게이트 라인(GL) 및 각각의 화소(PX)의 제2 영역(AR_2)과 중첩되도록 배치되어야 하는데, 어레이 기판(AS) 및 대향 기판(OAS)이 휘어짐에 따라 차광 부재(BM)가 게이트 라인(GL) 및 제2 영역(AR_2)뿐만 아니라, 제1 영역(AR_1)과도 중첩되도록 배치되는 오정렬이 발생하여 투과율을 감소시킬 수 있다.
이러한 현상은 곡면 형상의 표시 장치의 측면에서 보았을 때, 도 6의 B 영역 및 D 영역에서 가장 두드러지게 나타날 수 있다. 어레이 기판(AS)과 대향 기판(OAS) 사이에 액정층(LCL)을 주입하고, 주입된 액정층(LCL)의 액정 분자가 누출되지 않도록 대향 기판(OAS)과 어레이 기판(AS)의 가장자리를 따라 실링 부재(미도시)에 의하여 접착되는데, B 영역 및 D 영역은 상기 실링 부재와의 거리가 A 영역 및 E 영역에 비하여 상대적으로 멀어 차광 부재(BM)의 오정렬이 더 크게 발생할 수 있고, C 영역은 표시 장치의 중심 영역인 바, 양측에서 대칭적으로 동일한 정도로 휘어지기 때문에 C 영역 보다는 B 영역 및 D 영역에서 차광 부재(BM)의 오정렬이 더 크게 발생할 수 있다.
예시적으로, 48인치의 크기를 갖는 표시 패널(140)의 곡률반지름이 3000mm인 경우, B 영역 및 D 영역에 배치되는 차광 부재(BM)는 제2 영역(AR_2)으로부터 좌측 또는 우측으로 26.7㎛만큼의 오정렬이 발생할 수 있다. 마찬가지로, 48인치의 크기를 갖는 표시 패널(140)의 곡률반지름이 4000mm인 경우 19.9㎛만큼의 차광 부재(BM)의 오정렬이 발생할 수 있으며, 48인치의 크기를 갖는 표시 패널(140)의 곡률반지름이 5000mm인 경우 15.8㎛만큼의 차광 부재(BM)의 오정렬이 발생할 수 있다. 즉, 곡률반지름이 작을수록 더 큰 차광 부재(BM)의 오정렬이 발생할 수 있다.
한편, 55인치의 크기를 갖는 표시 패널(140)의 곡률반지름이 3000mm인 경우 32㎛만큼의 차광 부재(BM)의 오정렬이 발생할 수 있으며, 65인치의 크기를 갖는 표시 패널(140)의 곡률반지름이 3000mm인 경우 38.9㎛만큼의 차광 부재(BM)의 오정렬이 발생할 수 있고, 105인치의 크기를 갖는 표시 패널(140)의 곡률반지름이 3000mm인 경우 72.2㎛만큼의 차광 부재(BM)의 오정렬이 발생할 수 있다. 즉, 표시 패널(140)의 크기가 클수록 더 큰 차광 부재(BM)의 오정렬이 발생할 수 있다.
한편, 차광 부재(BM)의 구조를 변경함으로써 상술한 차광 부재(BM)의 오정렬을 최소화할 수 있으며, 투과율을 향상시킬 수 있다. 이에 대한 더욱 구체적인 설명을 위하여 도 7 내지 도 10이 참조된다.
도 7은 본 발명의 다른 실시예에 따른 액정 표시 장치의 표시 패널을 도시한 개략도이고, 도 8은 도 7 F영역을 확대하여 도시한 레이아웃도이며, 도 9는 도 7의 G영역을 확대하여 도시한 레이아웃도이고, 도 10은 도 7의 H영역을 확대하여 도시한 레이아웃도이다.
여기서, F영역은 도 7에 도시된 표시 패널의 제1 서브 표시 영역(SDA1)의 중심에 배치되는 화소(PX) 및 그 인근에 배치되는 화소(PX)들이 배치되는 영역을 나타내며, G영역은 도 7에 도시된 표시 패널(140)의 제2 서브 표시 영역(SDA2)의 중심에 배치되는 화소(PX) 및 그 인근에 배치되는 화소(PX)들이 배치되는 영역을 나타내고, H영역은 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)의 경계에 배치되는 화소(PX) 및 그 인근에 배치되는 화소(PX)들이 배치되는 영역을 나타낸다.
이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대하여는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 7 내지 도 10에 도시된 액정 표시 장치는 도 5 및 도 6에 도시된 실시예와 같이 특정한 방향으로 휘어지기 이전 상태의 액정 표시 장치에 해당한다.
도 7 내지 도 10을 참조하면, 표시 패널(140)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 전술한 바와 같이, 표시 영역(DA)에는 화소(PX)가 배치될 수 있으며, 비표시 영역(NDA)에는 화소(PX)의 구동에 필요한 구성 요소들이 배치될 수 있다.
표시 영역(DA)은 제1 서브 표시 영역(SDA1)과 제2 서브 표시 영역(SDA1)을 포함한다.
제1 서브 표시 영역(SDA1)은 표시 영역(DA)을 제2 방향(dr2)을 따라 연장되는 직선을 따라 이등분하였을 경우의 좌반면에 대응되는 영역이며, 제2 서브 표시 영역(SDA2)은 표시 영역(DA)을 제2 방향(dr2)을 따라 연장되는 직선을 따라 이등분하였을 경우의 우반면에 대응되는 영역이다. 즉, 표시 영역(DA)은 중심으로부터 좌측에 배치되는 제1 서브 표시 영역(SDA1)과 중심으로부터 우측에 배치되는 제2 서브 표시 영역(SDA2)을 포함한다.
제1 서브 표시 영역(SDA1)에 배치되는 화소(PX)와 제2 서브 표시 영역(SDA2)에 배치되는 화소(PX)는 차광 부재(BM)의 배치가 서로 상이할 수 있다.
구체적으로, 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)에서 차광 부재(BM)는 게이트 라인(GL) 및 각각의 화소(PX)의 일부 영역과 오버랩되도록 배치된다. 여기서, 게이트 라인(GL)은 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)을 관통하며 제1 방향(dr1)으로 연장되므로, 차광 부재(BM)가 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)을 관통하여 제1 방향(dr1)으로 연장되도록 배치되는 영역은 게이트 라인(GL)과 오버랩되는 영역에 해당한다. 반면, 상술한 게이트 라인(GL)과 오버랩되는 차광 부재(BM)의 영역으로부터 제2 방향(dr2) 일측 또는 타측으로 돌출되는 모양으로 배치되는 차광 부재(BM)의 영역은 화소(PX)의 일부 영역과 오버랩되도록 배치되는 차광 부재(BM)의 영역에 해당한다.
여기서, 화소(PX)의 일부 영역과 오버랩되도록 배치되는 차광 부재(BM)의 영역은 각각의 화소(PX)의 제2 영역(AR_2)과 동일한 모양으로 형성되되, 제1 서브 표시 영역(SDA1)에서는 제2 영역(AR_2)으로부터 우측으로 치우치도록 배치되고, 제2 서브 표시 영역(SDA2)에서는 제2 영역(AR_1)으로부터 좌측으로 치우치도록 배치된다.
상술한 차광 부재(BM)의 배치에 의하여, 표시 패널(140)이 도 5 및 도 6에 도시된 실시예와 같이 휘어진다 하더라도, 차광 부재(BM)의 오정렬에 의한 투과율의 감소를 최소화할 수 있다. 구체적으로, 도 5 및 도 6에 도시된 실시예와 같이 본 실시예에 의한 표시 패널(140)을 제2 방향(dr2)으로 연장되는 임의의 직선을 축으로 일정한 곡률을 갖도록 제1 방향(dr1)을 따라 휘어지도록 할 경우, 제1 서브 표시 영역(SDA1)에 배치되는 차광 부재(BM)는 휘어지기 이전의 표시 패널(140)에 비하여 상대적으로 좌측으로 치우치도록 배치될 수 있고, 제2 서브 표시 영역(SDA2)에 배치되는 차광 부재(BM)은 휘어지기 이전의 표시 패널(140)에 비하여 상대적으로 우측으로 치우치도록 배치될 수 있다.
제1 서브 표시 영역(SDA1)에 배치되는 차광 부재는 제2 영역(AR_2)으로부터 우측으로 치우치도록 배치되고, 제2 서브 표시 영역(SDA2)에 배치되는 차광 부재(BM)은 제2 영역(AR_2)으로부터 좌측으로 치우치도록 배치되는 경우, 표시 패널(140)이 휘어짐에 따라 이동된 차광 부재(BM)가 제2 영역(AR_2)과 정확히 오버랩되도록 할 수 있어, 투과율을 향상시킬 수 있다.
다만, 도 10에 도시된 바와 같이 차광 부재(BM)의 오정렬이 발생하지 않는 제1 서브 영역(SDA1)과 제2 서브 영역(SDA2)의 경계에 배치되는 화소(PX)의 경우, 차광 부재(BM)와 제2 영역(AR_2)이 어긋나지 않도록 오버랩될 수 있다.
한편, 도 6에 대한 설명에서 전술한 바와 같이, 제1 서브 표시 영역(SDA1) 및 제2 서브 표시 영역(SDA2)의중심에 배치되는 화소일수록 차광 부재(BM)의 오정렬이 가장 크게 발생하고, 이들 화소로부터 멀리 배치되는 화소일수록 차광 부재(BM)의 오정렬이 가장 작게 발생할 수 있다.
따라서, 제1 서브 표시 영역(SDA1)의 중심에 배치되는 화소일수록 차광 부재(BM)가 제2 영역(AR_2)으로부터 우측으로 치우쳐진 정도가 가장 클 수 있고, 제1 서브 표시 영역(SDA2)의 중심으로부터 좌측 또는 우측에 배치되는 화소일수록, 즉 멀리 배치되는 화소일수록 차광 부재(BM)가 제2 영역(AR_2)으로부터 우측으로 치우쳐진 정도가 상대적으로 작게 배치할 수 있으며, 이 경우 투과율 향상 효과를 극대화시킬 수 있다.
마찬가지로, 제2 서브 표시 영역(SDA2)의 중심에 배치되는 화소일수록 차광 부재(BM)가 제2 영역(AR_2)으로부터 좌측으로 치우쳐진 정도가 가장 클 수 있고, 제1 서브 표시 영역(SDA2)의 중심으로부터 좌측 또는 우측에 배치되는 화소일수록, 즉 멀리 배치되는 화소일수록 차광 부재(BM)가 제2 영역(AR_2)으로부터 좌측으로 치우쳐진 정도가 상대적으로 작을 수 있으며, 이 경우 투과율 향상 효과를 극대화시킬 수 있다.
도 11은 본 발명의 다른 실시예에 따른 표시 패널의 일 화소의 레이아웃도이다.
이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대하여는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 11에 도시된 실시예에 따른 일 화소는 도 2에 도시된 실시예에 따른 일 화소와 비교하여 제2 부화소 전극(PE_l)의 배치 구조에서 차이점을 갖는다.
도 11에 도시된 실시예에 따르면, 도 2에 도시된 제2 부화소 전극(PE_l)과 달리, 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)을 포함할 수 있다. 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)은 전술한 제2 부화소 전극(PE_l)과 동일한 역할을 수행할 수 있으나, 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)은 물리적으로 서로 이격되어 배치될 수 있다.
구체적으로, 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)은 제1 부화소 전극(PE_h)을 사이에 두고 서로 이격되어 배치될 수 있다. 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)에는 서로 동일한 전압이 인가되고, 제1 부화소 전극(PE_h)에는 제2-a 부화소 전극(PE_la) 및 제2-b 부화소 전극(PE_lb)에 인가되는 전압과 상이한 전압이 인가될 수 있는데, 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)의 총 면적보다 작은 제1 부화소 전극(PE_h)을 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)의 사이에 배치함으로써, 균일한 표시 품질을 얻어낼 수 있다.
한편, 제2-a 부화소 전극(PE_la)과 제2-b 부화소 전극(PE_lb)은 모두 제2 드레인 전극(DE_b) 및 제3 드레인 전극(DE_c)과 연결될 수 있으며, 이는 도 2에 대한 실시예에 대한 설명에서 기재된 바와 동일하다.
한편, 본 실시예에 도시된 제1 영역(AR_1) 및 제2 영역(AR_2)은 도 2에 도시된 실시예의 제1 영역(AR_1) 및 제2 영역(AR_2)과 화소 영역(PXA) 내에서의 배치를 제외한 다른 설명이 그대로 적용될 수 있다. 다만, 제1 영역(AR_1) 및 제2 영역(AR_2)의 화소 영역(PXA) 내에서의 배치가 일부 상이할 수 있으며, 구체적으로, 본 실시예에서는 도 2에 도시된 실시예와는 달리 제2 영역(AR_2)이 인접하는 데이터 라인(DL)과 인접하도록 배치될 수 있다. 다만, 이에 제한되지 아니하고 제1 영역(AR_1) 및 제2 영역(AR_2)의 배치는 제1 부화소 전극(PE_h)의 면적과 제2-a 부화소 전극(PE_la) 및 제2-b 부화소 전극(PE_lb)의 면적비를 고려하여 자유롭게 결정될 수 있다. 예를 들면, 제2 영역(AR_2)은 제1 부화소 전극(PE_h)의 아래쪽에 배치될 수 있으며, 제2-a 부화소 전극(PE_la) 및 제2-b 부화소 전극(PE_lb)이 각각 차지하는 면적이 동일하도록 배치될 수도 있다.
도 12 내지 14는 도 11에 도시된 실시예에 따른 표시 패널의 각각 서로 다른 일 화소에 차광 부재가 추가로 도시된 레이아웃도이다.
이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대하여는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 12를 참조하면, 차광 부재(BM)는 제2 영역(AR_2) 및 게이트 라인(GL)과 중첩하도록 배치될 수 있다.
차광 부재(BM)는 제2 베이스 기판(SUB2)의 하부에 배치될 수 있으며, 상기 액정 분자의 오배열로 인한 빛샘을 차단할 수 있음은 전술한 바와 동일하다.
한편, 본 도면에서는 차광 부재(BM)가 제2 영역(AR_2)을 정확하게 오버랩하는 구조를 도시하나, 이에 제한되지 않고 차광 부재(BM)가 제2 영역(AR_2)과 어긋나도록 배치될 수도 있다.
도 13에 도시된 화소(PX)의 경우, 차광 부재(BM)는 게이트 라인(GL)과 중첩하도록 배치됨과 동시에, 제2 영역(AR_2)으로부터 우측으로 치우치도록 배치될 수 있다. 이와 같은 차광 부재(BM)의 배치 구조는 도 7의 제1 서브 표시 영역(SDA_1)에 대응되는 영역에 배치되는 화소(PX)의 차광 부재(BM)의 배치 구조일 수 있다.
마찬가지로, 도 14에 도시된 화소(PX)의 경우, 차광 부재(BM)는 게이트 라인(GL)과 중첩하도록 배치됨과 동시에, 제2 영역(AR_2)으로부터 좌측으로 치우치도록 배치될 수 있다. 이와 같은 차광 부재(BM)의 배치 구조는 도 7의 제2 서브 표시 영역(SDA_2)에 대응되는 영역에 배치되는 화소(PX)의 차광 부재(BM)의 배치 구조일 수 있다.
이러한 차광 부재(BM)의 배치 구조에 의하여, 표시 패널(140)이 곡률을 갖도록 휘게 할 경우 발생할 수 있는 차광 부재(BM)의 오정렬을 미리 보상하여, 표시 패널(140)이 휘었을 경우 발생할 수 있는 차광 부재(BM)의 오정렬에 의한 투과율의 감소를 최소화할 수 있으며, 이는 전술한 바와 동일하다.
도 15는 본 발명의 또 다른 실시예에 따른 표시 패널의 일 화소의 레이아웃도이다.
이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대하여는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 15에 도시된 실시예에 따른 일 화소는 도 2에 도시된 실시예에 따른 일 화소와 비교하여, 제1 부화소 전극(PE_h) 및 제2 부화소 전극(PE_l)의 구조에서 차이점을 갖는다.
도 15에 도시된 실시예에 따르면, 도 2에 도시된 제1 부화소 전극(PE_h) 및 제2 부화소 전극(PE_l)을 포함하는 대신, 하나의 단일 화소 전극(PE_u)만을 포함할 수 있다. 제1 영역(AR_1)을 둘로 나누어 액정층(LCL)에 서로 다른 세기를 갖는 전계를 형성하는 도 2에 도시된 실시예와는 달리, 본 실시예의 단일 화소 전극(PE_u)은 제1 영역(AR_1)에 배치되는 액정층(LCL) 전체에 걸쳐 동일한 세기를 갖는 전계를 형성할 수 있다.
또한, 제1 영역(AR_1) 전체에 걸쳐 하나의 동일한 전압을 제공받는 단일 화소 전극(PE_u)만 배치되므로, 하나의 스위칭 소자만으로 구동이 가능할 수 있다. 즉, 도 2에 도시된 실시예의 제1 트랜지스터(TR_a)만으로 구동이 가능할 수 있으며, 제2 트랜지스터(TR_b) 및 제3 트랜지스터(TR_c)는 생략될 수 있다. 또한, 제2 트랜지스터(TR_b) 및 제3 트랜지스터(TR_c)가 생략됨에 따라, 제2 컨택홀(CH_l) 및 스토리지 라인(CSTL)이 생략될 수 있다.
한편, 제2 영역(AR_2)에는 제1 트랜지스터(TR_a) 및 제1 컨택홀(CH_h)이 배치될 수 있으며, 제1 영역(AR_1)에는 단일 화소 전극(PE_u)이 배치될 수 있다.
본 실시예와 같은 단일 화소 전극(PE_u)을 포함하는 화소의 경우, 제2 영역(AR_2)이 화소 영역(PXA) 내에서 차지하는 비율이 상대적으로 감소할 수 있어, 액정 표시 장치의 투과율이 향상될 수 있다.
이외의 모든 구성 요소는 도 2에 도시된 실시예에 대한 설명에서 기재한 바와 동일한 내용이 적용될 수 있으며, 이는 생략하기로 한다.
도 16 내지 18은 도 15에 도시된 실시예에 따른 표시 패널의 각각 서로 다른 일 화소에 차광 부재가 추가로 도시된 레이아웃도이다.
이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대하여는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 16을 참조하면, 차광 부재(BM)는 제2 영역(AR_2) 및 게이트 라인(GL)과 중첩하도록 배치될 수 있다.
차광 부재(BM)는 제2 베이스 기판(SUB2)의 하부에 배치될 수 있으며, 상기 액정 분자들의 오배열로 인한 빛샘을 차단할 수 있음은 전술한 바와 동일하다.
한편, 본 도면에서는 차광 부재(BM)가 제2 영역(AR_2)을 정확하게 오버랩하는 구조를 도시하나, 이에 제한되지 않고 차광 부재(BM)가 제2 영역(AR_2)과 어긋나도록 배치될 수도 있다.
도 17에 도시된 화소(PX)의 경우, 차광 부재(BM)는 게이트 라인(GL)과 중첩하도록 배치됨과 동시에, 제2 영역(AR_2)으로부터 우측으로 치우치도록 배치될 수 있다. 이와 같은 차광 부재(BM)의 배치 구조는 도 7의 제1 서브 표시 영역(SDA1)에 대응되는 영역에 배치되는 화소(PX)의 차광 부재(BM)의 배치 구조일 수 있다.
마찬가지로, 도 18에 도시된 화소(PX)의 경우, 차광 부재(BM)는 게이트 라인(GL)과 중첩하도록 배치됨과 동시에, 제2 영역(AR_2)으로부터 좌측으로 치우치도록 배치될 수 있다. 이와 같은 차광 부재(BM)의 배치 구조는 도 7의 제2 서브 표시 영역(SDA2)에 대응되는 영역에 배치되는 화소(PX)의 차광 부재(BM)의 배치 구조일 수 있다.
이러한 차광 부재(BM)의 배치 구조에 의하여, 표시 패널(140)이 곡률을 갖도록 휘게 할 경우 발생할 수 있는 차광 부재(BM)의 오정렬을 미리 보상하여, 표시 패널(140)이 휘었을 경우 발생할 수 있는 차광 부재(BM)의 오정렬에 의한 투과율의 감소를 최소화할 수 있으며, 이는 전술한 바와 동일하다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
DA: 표시 영역
SDA1: 제1 서브 표시 영역
SDA2: 제2 서브 표시 영역
AR_1: 제1 영역
AR_2: 제2 영역
BM: 차광 부재
AS: 어레이 기판
OAS: 대향 기판
dr1: 제1 방향
dr2: 제2 방향

Claims (20)

  1. 제1 방향으로 연장되는 게이트 라인;
    상기 제1 방향과 교차하는 제2 방향으로 연장되는 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결되는 트랜지스터 및 상기 트랜지스터와 화소 전극을 연결하는 컨택홀이 배치되는 제1 영역과, 상기 화소 전극이 배치되는 제2 영역을 포함하는 화소를 포함하되,
    상기 화소 전극은 서로 다른 전압이 제공되는 제1 부화소 전극 및 제2 부화소 전극을 더 포함하고,
    상기 트랜지스터는 상기 제1 부화소 전극과 연결되는 제1 트랜지스터와, 상기 제2 부화소 전극과 연결되는 제2 트랜지스터를 포함하고,
    상기 데이터 라인은 상기 제1 부화소 전극과 상기 제2 부화소 전극 사이에 배치되고, 상기 데이터 라인을 따라 인가되는 데이터 신호가 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 각각 제1 부화소 전극과 상기 제2 부화소 전극에 전달되고,
    상기 제1 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제1 폭의 길이는 상기 제1 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제2 폭의 길이보다 길고,
    상기 제2 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제3 폭의 길이는 상기 제2 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제4 폭의 길이보다 긴 액정 표시 장치.
  2. 제1 항에 있어서,
    상기 게이트 라인 및 상기 제1 영역의 제1 트랜지스터 및 제2 트랜지스터와 오버랩되도록 배치되는 차광 부재를 더 포함하는 액정 표시 장치.
  3. 제1 항에 있어서,
    상기 컨택홀은 상기 제1 부화소 전극과 상기 제1 트랜지스터를 연결하는 제1 컨택홀과, 상기 제2 부화소 전극과 상기 제2 트랜지스터를 연결하는 제2 컨택홀을 포함하는 액정 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 영역에는 상기 제1 및 제2 트랜지스터와 상기 제1 및 제2 컨택홀이 배치되고,
    상기 제2 영역에는 상기 제1 및 제2 부화소 전극이 배치되는 액정 표시 장치.
  5. 제4 항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 영역 내에서 상기 제1 방향으로 서로 인접하여 배치되는 액정 표시 장치.
  6. 제4 항에 있어서,
    상기 제1 및 제2 트랜지스터는 모두 상기 게이트 라인과 인접하도록 배치되는 액정 표시 장치.
  7. 제1 항에 있어서,
    상기 제2 방향으로 인접하는 각각의 상기 화소는 서로 다른 파장 영역대의 광을 투과시키는 액정 표시 장치.
  8. 제7 항에 있어서,
    상기 제1 방향으로 인접하는 각각의 상기 화소는 서로 동일한 파장 영역대의 광을 투과시키는 액정 표시 장치.
  9. 제2 항에 있어서,
    상기 제1 방향으로 인접하는 두 개의 상기 화소에 배치되는 상기 화소 전극 사이의 영역에는 상기 차광 부재가 배치되지 않는 액정 표시 장치.
  10. 일 평면상에서 좌측에서 우측을 향하는 제1 방향 및 상기 일 평면상에서 상기 제1 방향과 교차하는 제2 방향을 따라 인접하여 배치되는 매트릭스 배열의 복수의 화소가 배치되는 표시 영역;
    상기 표시 영역 상에 상기 제1 방향으로 연장되는 복수의 게이트 라인;
    상기 표시 영역 상에 상기 제2 방향으로 연장되는 복수의 데이터 라인; 및
    상기 표시 영역 상에 각각의 상기 화소의 일부 영역 및 복수의 상기 게이트 라인과 오버랩되도록 배치되는 차광 부재를 포함하되,
    상기 표시 영역은 중심으로부터 좌측에 배치되는 제1 서브 표시 영역 및 중심으로부터 우측에 배치되는 제2 서브 표시 영역을 포함하고,
    각각의 상기 화소는 상기 게이트 라인 및 상기 데이터 라인과 연결되는 트랜지스터 및 상기 트랜지스터와 화소 전극을 연결하는 컨택홀이 배치되는 영역인 제1 영역과, 상기 화소 전극이 배치되는 제2 영역을 포함하며,
    상기 화소 전극은 서로 다른 전압이 제공되는 제1 부화소 전극 및 제2 부화소 전극을 더 포함하고,
    상기 트랜지스터는 상기 제1 부화소 전극과 연결되는 제1 트랜지스터와, 상기 제2 부화소 전극과 연결되는 제2 트랜지스터를 포함하고,
    상기 복수의 데이터 라인 중 하나의 데이터 라인은 상기 제1 부화소 전극과 상기 제2 부화소 전극 사이에 배치되고, 상기 데이터 라인을 따라 인가되는 데이터 신호가 상기 제1 트랜지스터 및 상기 제2 트랜지스터를 통해 각각 제1 부화소 전극과 상기 제2 부화소 전극에 전달되고,
    상기 제1 서브 표시 영역의 상기 화소의 일부 영역과 오버랩되도록 배치되는 상기 차광 부재는 상기 제1 영역과 동일한 모양으로 형성되되 상기 제1 영역으로부터 우측으로 치우치도록 배치되고,
    상기 제2 서브 표시 영역의 상기 화소의 일부 영역과 오버랩되도록 배치되는 상기 차광 부재는 상기 제1 영역과 동일한 모양으로 형성되되 상기 제1 영역으로부터 좌측으로 치우치도록 배치되는 액정 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 서브 표시 영역 및 상기 제2 서브 표시 영역의 경계 상에 배치되는 상기 화소의 일부 영역과 오버랩되도록 배치되는 상기 차광 부재는 상기 제1 영역과 오버랩되도록 배치되는 액정 표시 장치.
  12. 제10 항에 있어서,
    상기 제1 서브 표시 영역의 중심의 상기 화소에 배치되는 상기 차광 부재가 상기 제1 영역으로부터 우측으로 치우쳐진 정도는 상기 제1 서브 표시 영역의 중심으로부터 좌측 또는 우측의 상기 화소에 배치되는 상기 차광 부재가 상기 제1 영역으로부터 우측으로 치우쳐진 정도보다 큰 액정 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 서브 표시 영역의 중심의 상기 화소에 배치되는 상기 차광 부재가 상기 제1 영역으로부터 좌측으로 치우쳐진 정도는 상기 제2 서브 표시 영역의 중심으로부터 좌측 또는 우측의 상기 화소에 배치되는 상기 차광 부재가 상기 제1 영역으로부터 좌측으로 치우쳐진 정도보다 큰 액정 표시 장치.
  14. 제10 항에 있어서,
    상기 제1 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제1 폭의 길이는 상기 제1 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제2 폭의 길이보다 길고,
    상기 제2 영역 상에서 상기 제1 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제3 폭의 길이는 상기 제2 영역 상에서 상기 제2 방향을 따라 연장되는 임의의 직선 상의 두 점 사이의 거리의 최대값인 제4 폭의 길이보다 긴 액정 표시 장치.
  15. 제14 항에 있어서,
    상기 컨택홀은 상기 제1 부화소 전극과 상기 제1 트랜지스터를 연결하는 제1 컨택홀과, 상기 제2 부화소 전극과 상기 제2 트랜지스터를 연결하는 제2 컨택홀을 포함하고,
    상기 제1 영역에는 상기 제1 및 제2 트랜지스터와 상기 제1 및 제2 컨택홀이 배치되고,
    상기 제2 영역에는 상기 제1 및 제2 부화소 전극이 배치되는 액정 표시 장치.
  16. 제15 항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 상기 제1 영역 내에서 상기 제1 방향으로 인접하여 배치되는 액정 표시 장치.
  17. 제15 항에 있어서,
    상기 제1 및 제2 트랜지스터는 모두 상기 게이트 라인과 인접하도록 배치되는 액정 표시 장치.
  18. 제10 항에 있어서,
    상기 제2 방향으로 인접하는 각각의 상기 화소는 서로 다른 파장 영역대의 광을 투과시키는 액정 표시 장치.
  19. 제18 항에 있어서,
    상기 제1 방향으로 인접하는 각각의 상기 화소는 서로 동일한 파장 영역대의 광을 투과시키는 액정 표시 장치.
  20. 제10 항에 있어서,
    상기 제1 방향으로 인접하는 두 개의 상기 화소에 배치되는 상기 화소 전극 사이의 영역에는 상기 차광 부재가 배치되지 않는 액정 표시 장치.
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