WO2016080498A1 - アクティブマトリクス基板及び表示パネル - Google Patents

アクティブマトリクス基板及び表示パネル Download PDF

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gate
line
tft
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健史 野間
耕平 田中
隆之 西山
諒 米林
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シャープ株式会社
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Definitions

  • the present invention relates to an active matrix substrate and a display panel.
  • International Publication No. 2014/0669529 discloses a driver circuit that controls the potential of a wiring including a gate line in accordance with a control signal supplied from the outside of a display region including a pixel region.
  • the drive circuit includes a plurality of switching elements, and at least a part of the plurality of switching elements is formed in the pixel region. Accordingly, the potential rounding applied to the wiring such as the gate line on the active matrix substrate can be reduced, and the wiring can be driven at high speed. In addition, a narrow frame can be achieved.
  • the potential of the switching element of the driving circuit may change at the same time when the switching element for driving the pixel is switched on / off.
  • the signal input to the pixel may change due to the influence of the potential change of the switching element of the driving circuit.
  • a pixel affected by the switching element of the drive circuit has a luminance different from that of other pixels. As a result, display unevenness occurs. That is, the display quality is degraded.
  • the present application discloses a configuration that can suppress a decrease in display quality in a configuration in which a switching element of a gate line driving circuit is arranged in a pixel region of an active matrix substrate.
  • an active matrix substrate includes a plurality of gate lines extending in a first direction in a display region, a plurality of source lines extending in a second direction different from the first direction in the display region, and the display
  • the pixel switching element is provided for each pixel defined by the gate line and the source line, and is connected to the gate line and the source line.
  • the active matrix substrate is provided corresponding to each of the plurality of gate lines in the display region, and controls a plurality of gate line driving circuits for controlling the potentials of the gate lines, and the plurality of gate line drivings.
  • a control signal line for supplying a control signal from outside the display area to the circuit.
  • Each of the plurality of gate line driving circuits includes a plurality of driving switching elements that are turned on / off according to the control signal, and a capacitor connected to at least one of the plurality of driving switching elements. At least a part of the plurality of driving switching elements or the capacitors is located closer to other gate lines of the corresponding gate line than the gate line corresponding to the gate line driving circuit including the plurality of driving switching elements. Placed in.
  • the switching element of the gate line driving circuit is arranged in the pixel region of the active matrix substrate, it is possible to suppress a decrease in display quality.
  • FIG. 1 is a top view showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • FIG. 2 is a top view showing a schematic configuration of the active matrix substrate 20a.
  • FIG. 3 is a top view showing a schematic configuration of each part connected to the active matrix substrate 20a and the active matrix substrate 20a.
  • FIG. 4 is a diagram illustrating an example of an equivalent circuit of the gate driver 11.
  • FIG. 5 is a diagram showing a circuit configuration example when the gate driver 11 shown in FIG. 4 is arranged in the display area.
  • FIG. 6 is a diagram showing a circuit configuration example around the TFT-M5 of FIG.
  • FIG. 7 is a timing chart showing an example of a signal waveform when the gate driver 11 shown in FIGS. 4 and 5 operates.
  • FIG. 8 is a timing chart showing signals of gate lines and corresponding gate driver elements.
  • FIG. 9 is a diagram illustrating a circuit configuration example when the gate driver is arranged so that the gate line driven by the gate driver is closest.
  • FIG. 10 is a diagram showing a circuit configuration example around the TFT-M5 of FIG.
  • FIG. 11 is a diagram illustrating an example in which the pixel electrode holds a potential different from the original potential.
  • FIG. 12 is a diagram showing a modification of the arrangement of the TFT-M5 (n) of the gate driver 11 (n).
  • FIG. 13 is a diagram illustrating an example of an equivalent circuit of the gate driver 11 according to the second embodiment.
  • FIG. 14 is a diagram showing a circuit configuration example when the gate driver shown in FIG. 13 is arranged in the display area.
  • FIG. 14 is a diagram showing a circuit configuration example when the gate driver shown in FIG. 13 is arranged in the display area.
  • FIG. 15 is a timing chart showing an example of a signal waveform when the gate driver 11 shown in FIGS. 13 and 14 operates.
  • FIG. 16 is a timing chart showing the gate lines arranged as shown in FIG. 14 and the netA and netB signals of the corresponding gate drivers.
  • FIG. 17 is a diagram showing a circuit configuration example when the gate driver shown in FIG. 13 is arranged so that the gate line driven by the gate driver is closest.
  • FIG. 18 is a diagram illustrating an example of an equivalent circuit of the gate driver 11 according to the third embodiment.
  • FIG. 19 is a timing chart showing an example of a signal waveform when the gate driver 11 shown in FIG. 18 operates.
  • FIG. 20 is a diagram illustrating an example of arrangement of control wirings in the present embodiment.
  • FIG. 21 is a diagram showing a circuit configuration example when the gate driver shown in FIG. 18 is arranged in the display area AA.
  • an active matrix substrate includes a plurality of gate lines extending in a first direction in a display region, a plurality of source lines extending in a second direction different from the first direction in the display region, and the display
  • the pixel switching element is provided for each pixel defined by the gate line and the source line, and is connected to the gate line and the source line.
  • the active matrix substrate is provided corresponding to each of the plurality of gate lines in the display region, and controls a plurality of gate line driving circuits for controlling the potentials of the gate lines, and the plurality of gate line drivings.
  • a control signal line for supplying a control signal from outside the display area to the circuit.
  • Each of the plurality of gate line driving circuits includes a plurality of driving switching elements that are turned on / off according to the control signal, and a capacitor connected to at least one of the plurality of driving switching elements. At least a part of the plurality of driving switching elements or the capacitors is located closer to other gate lines of the corresponding gate line than the gate line corresponding to the gate line driving circuit including the plurality of driving switching elements. Placed in.
  • the potential of the gate line corresponding to the gate line driving circuit (the gate line to be controlled) is controlled by turning on / off the plurality of driving switching elements in the gate line driving circuit according to the control signal. Is done.
  • the pixel switching element connected to the gate line operates. Therefore, the ON / OFF timing of the pixel switching element is determined by the change in the potential of the driving switching element of the gate line driving circuit that controls the gate line to which the pixel switching element is connected or the capacitance connected to these driving switching elements.
  • the ON / OFF timing of the pixel switching element is determined by the change in the potential of the driving switching element of the gate line driving circuit that controls the gate line to which the pixel switching element is connected or the capacitance connected to these driving switching elements.
  • the driving switching element is disposed at a position closer to the pixel switching element having a lower possibility than the pixel switching element having a higher possibility of switching on / off at the same timing.
  • Each of the plurality of gate line driving circuits may include a storage wiring for storing a voltage to be applied to a gate line corresponding to the gate line driving circuit.
  • the capacitor may include a first capacitor connected between the storage wiring and the corresponding gate line.
  • the plurality of driving switching elements may include a first switching element connected between the storage wiring and the corresponding gate line. At least one of the storage wiring, the first capacitor, and the first switching element may be disposed at a position closer to the other gate line than the corresponding connected gate line.
  • the capacitor or the storage wiring can be arranged near the pixel switching element having a lower possibility than the pixel switching element having a high possibility of the potential changing at the same timing. Therefore, a signal input to the pixel is less affected by the potential change of the driving switching element of the gate line driving circuit.
  • the plurality of driving switching elements of the gate line driving circuit can be arranged in a pixel column arranged along other gate lines of the gate line corresponding to the gate line driving circuit.
  • at least one further pixel column can be arranged between the pixel column of the other gate line and the pixel column of the gate line corresponding to the gate line driving circuit.
  • at least one other pixel can be disposed between the plurality of driving switching elements of the gate line driving circuit and the pixel of the gate line to be controlled.
  • the driving switching element of the gate line driving circuit can be arranged near the pixel switching element having a lower possibility than the pixel switching element having a high possibility of the potential changing at the same timing.
  • the control signal includes a clock signal, and the clock signal can be a multi-phase clock having four or more phases.
  • the control signal line includes a clock signal line, and the clock signal line extends in the first direction in the display area and is at least one of the plurality of switching elements of the gate line driving circuit in the display area.
  • a first clock line connected to the first clock line, and a second clock line connected to the first clock line and extending in the second direction outside the display area.
  • a display panel including the active matrix substrate, a counter substrate facing the active matrix substrate, and a liquid crystal layer provided between the active matrix substrate and the counter substrate is also an embodiment of the present invention.
  • FIG. 1 is a top view showing a schematic configuration of the liquid crystal display device according to the present embodiment.
  • the liquid crystal display device 1 includes a display panel 2, a source driver 3, a display control circuit 4, and a power source 5.
  • the display panel 2 includes an active matrix substrate 20a, a counter substrate 20b, and a liquid crystal layer (not shown) sandwiched between these substrates.
  • polarizing plates are provided on the lower surface side of the active matrix substrate 20a and the upper surface side of the counter substrate 20b.
  • a black matrix, three color filters of red (R), green (G), and blue (B) and a common electrode (all not shown) are formed on the counter substrate 20b.
  • the display panel 2 has left and right upper ends formed in an arc shape on the paper surface. That is, the outer shape of the display panel 2 viewed from the direction perpendicular to the substrate is non-rectangular.
  • the active matrix substrate 20 a of the display panel 2 is electrically connected to the source driver 3.
  • the display control circuit 4 is electrically connected to the display panel 2, the source driver 3, and the power source 5.
  • the display control circuit 4 outputs control signals to the source driver 3 and a later-described gate driver (an example of a gate line driving circuit) formed on the active matrix substrate 20a.
  • the control signal includes a reset signal (CLR) for displaying an image on the display panel 2, a clock signal (CKA, CKB), a data signal, and the like.
  • the power supply 5 is electrically connected to the display panel 2, the source driver 3, and the display control circuit 4, and supplies a power supply voltage signal to each.
  • FIG. 2 is a top view showing a schematic configuration of the active matrix substrate 20a.
  • the left and right upper end portions of the active matrix substrate 20a are formed in an arc shape. That is, the outer shape of the active matrix substrate 20a viewed from the direction perpendicular to the substrate surface is non-rectangular.
  • a group of gate lines 13G is formed substantially in parallel at regular intervals from one end to the other end in the X-axis direction.
  • a part of the gate line group 13G_a formed in the arc-shaped portion is shorter than the maximum length of the gate line in the active matrix substrate 20a.
  • the maximum length of the gate line can be made substantially the same as the maximum length lmax of the width in the X-axis direction in the active matrix substrate 20a.
  • the gate line group 13G_b other than the gate line group 13G_a can be shorter than the maximum length lmax or can have substantially the same length.
  • a group of source lines 15S is formed so as to intersect with the group of gate lines 13G.
  • the gate line 13G group is formed to extend in the row direction (lateral direction) as an example of the first direction
  • the source line 15S group is formed to extend in the column direction (vertical direction) as an example of the second direction.
  • the gate line 13G group and the source line 15S group are arranged in a matrix.
  • a region surrounded by the gate line 13G and the source line 15S forms one pixel, and the entire pixel region becomes a display region of the display panel 2. That is, an area where an image is displayed by pixels is a display area.
  • Each pixel is provided with a pixel electrode connected to the gate line 13G and the source line 15S.
  • FIG. 3 is a top view showing a schematic configuration of each part connected to the active matrix substrate 20a and the active matrix substrate 20a, in which the source lines 15S are not shown.
  • the gate drivers 11 (1) to 11 (N) (hereinafter collectively referred to as the gate driver 11 unless otherwise distinguished). Is formed.
  • the gate driver 11 is an example of a gate line driving circuit that controls the voltage level (potential) of the gate line 13G in accordance with a control signal supplied from the outside of the display region.
  • Each of the plurality of gate drivers 11 (1) to 11 (N) is provided corresponding to each gate line GL (1) to GL (N).
  • each gate driver 11 controls the voltage level of the corresponding one gate line. That is, each gate driver 11 is provided corresponding to the gate line 13G to be controlled. Each gate driver 11 outputs a voltage signal to the corresponding gate line 13G. Therefore, the plurality of gate drivers 11 are connected to the plurality of gate lines 13G, respectively. Note that the gate driver 11 may be connected not only to the gate line 13G to be controlled but also to other gate lines to be controlled (detailed examples will be described later).
  • the gate driver 11 in the display area is arranged at a position closer to the other gate line than the corresponding gate line 13G, that is, the control line to be controlled.
  • the gate driver 11 (2) corresponding to the gate line GL (2) is disposed at a position closer to the gate line GL (1) than to the gate line GL (2). That is, the gate driver 11 (k) (not shown in FIG. 3) corresponding to the kth gate line GL (k) is closer to the gate line GL (k) than the gate line GL (k). It is arranged at a position close to GL (k ⁇ 1) (not shown).
  • the gate driver 11 (1) corresponding to the endmost gate line GL (1) is a gate line in which the corresponding gate line GL (1) is arranged closest. That is, the gate drivers 11 (1) to 11 (N) other than the gate driver 11 (1) or 11 (N) corresponding to one of the gate lines GL (1) and GL (N) at both ends of the plurality of gate lines 13G. Can be arranged at a position closer to another gate line than the corresponding gate line. In this case, the gate driver 11 (1) corresponding to the end gate line GL (1) may be arranged outside the display area.
  • gate drivers 11 are respectively connected to the gate lines 13G of GL (1), GL (2),..., GL (K), and GL (N ⁇ m)
  • Two gate drivers 11 are connected to the gate lines 13G of ⁇ GL (N).
  • a terminal area 12g is formed in a frame area on the side where the source driver 3 is provided.
  • the terminal portion 12g is connected to the control circuit 4 and the power source 5.
  • the terminal unit 12 g receives control signals output from the control circuit 4 and the power supply 5.
  • the control signal includes, for example, a clock signal (CKA, CKB), a reset signal, or a power supply voltage signal.
  • Control signals such as clock signals (CKA, CKB) and power supply voltage signals input to the terminal portion 12g are supplied to each gate driver 11 via the wiring 15L1.
  • the gate driver 11 outputs a selection signal indicating a selected or non-selected state to the connected gate line 13G according to the supplied control signal.
  • the gate driver 11 connected to the gate line 13G at each stage is connected to the gate line 13G at the previous stage.
  • the gate driver 11 at each stage can receive the selection signal from the previous gate line 13G as a set signal. That is, the gate driver 11 at each stage can output a selection signal to the connected gate line and can output a set signal to the gate line 13G at the next stage.
  • the operation of outputting a selection signal to one gate line 13G may be referred to as driving of the gate line 13G.
  • terminal portions 12s for connecting the source driver 3 and the source lines 15S are formed in the frame region on the side where the source driver 3 is provided.
  • the source driver 3 outputs a data signal to each source line 15S (see FIG. 2) in accordance with a control signal input from the display control circuit 4.
  • a plurality of corresponding gate drivers 11 are connected to the gate lines 13G of GL (1) to GL (N) in the display area.
  • a plurality of corresponding gate drivers 11 connected to the same gate line 13G are synchronized, and one gate line 13G is simultaneously driven by the plurality of corresponding gate drivers 11.
  • the plurality of gate drivers 11 corresponding to one gate line 13G have substantially equal intervals in the extending direction of the gate line 13G so that the load for driving the one gate line 13G is substantially equal. Is arranged.
  • FIG. 4 is a diagram showing an example of an equivalent circuit of one gate driver 11 that drives the gate line 13G of GL (n) (n is a natural number of 1, 2,..., N ⁇ 1, N).
  • the gate driver 11 includes TFT-M1 to M11 formed of thin film transistors (TFTs) as switching elements, a capacitor Cbst, and wirings netA and netB.
  • netA is an example of an accumulation wiring for accumulating a voltage applied to the gate line 13G.
  • the gate driver 11 includes an output unit U1 as a circuit block.
  • the output unit U1 controls conduction between the netA which is an example of the storage wiring and the gate line GL (n).
  • the output unit U1 includes a TFT-M5 (an example of a first switching element) connected between the netA and the gate line GL (n).
  • the output unit U1 includes a capacitor Cbst (an example of a first capacitor) connected between the gate line GL (n) and netA.
  • a voltage to be applied to the gate line GL (n) can be stored in the netA by the capacitor Cbst and the TFT-M5. Therefore, it can be said that the output unit U1 is a final buffer that charges a voltage signal applied to the gate line GL (n).
  • the output unit U1 can also be referred to as an output circuit including a switching element and a capacitor connected between the gate line GL (n) and netA.
  • the TFT-M5 has a gate connected to netA, a drain connected to a control signal line for supplying a clock signal CKA, and a source connected to a gate line GL (n).
  • One electrode of the capacitor Cbst is connected to GL (n) and the source of the TFT-M5, and the other electrode is connected to netA.
  • TFT-M1 is connected to netA.
  • TFT-M1 are elements of a circuit that constitutes a storage voltage supply section that changes the voltage of the storage wiring netA in accordance with a signal input from another gate line.
  • the TFT-M1 is connected between the netA and the previous gate line GL (n-1), and changes the voltage of the netA according to a signal input from the previous gate line GL (n-1).
  • the gate and drain of the TFT-M1 are connected to the previous gate line GL (n-1) (diode connection), and the source of the TFT-M1 is connected to netA.
  • the TFT-M1 can also be referred to as a charging circuit that stores a voltage for applying a voltage at a selected level (high level in this example) to the gate line GL (n) in the netA.
  • TFT-M2 to M4 are connected to netA.
  • the netB is connected to the gate of the TFT-M4.
  • TFT-M8 to M11 are connected to netB. It can be said that the circuit composed of these TFT-M2 to M4 and M8 to M11 is an accumulated voltage adjusting unit that sets the voltage of netA to a predetermined level in accordance with a control signal.
  • the TFTs M2 to M4 and M8 to M11 set the voltage of the storage wiring netA to a predetermined level according to the control signal or the signal of the other gate line GL (n + 1).
  • the TFT-M2 to M4 and M8 to M11 have the voltage of netA to return the voltage of the gate line GL (n) from the selected level to the unselected level at an appropriate timing.
  • the TFT-M4 is connected between netA and a control signal line that supplies a power supply voltage signal VSS at a predetermined level (low level).
  • the TFTs 8 to M11 generate signals for controlling on / off of the TFT-M4 based on the clock signals CKA and CKB and the set signal from the previous gate line GL (n ⁇ 1).
  • the TFT-M2 is connected between the control signal line for supplying the power supply voltage signal VSS and the netA, and supplies the power supply voltage signal VSS to the netA according to the reset signal CLR.
  • the TFT-M3 is connected between the control signal line for supplying the power supply voltage signal VSS and the netA, and supplies the power supply voltage signal VSS to the netA according to the signal of the gate line GL (n + 1) at the next stage.
  • the source of the TFT-M8 is connected to the netB, and the gate and the drain are connected to a control signal line for supplying the clock signal CKB (diode connection).
  • the TFT-M9 has a drain connected to the netB, a gate connected to the control signal line for the clock signal CKA, and a source connected to the control signal line for the power supply voltage signal VSS.
  • the drain of the TFT-M10 is connected to netB, the gate is connected to a control signal line for supplying a reset signal CLR, and the source is connected to a control signal line for the power supply voltage signal VSS.
  • the drain of the TFT-M11 is connected to netB, the gate is connected to GL (n-1) in the previous stage, and the source is connected to the control signal line of the power supply voltage signal VSS.
  • the TFT-M6 and M7 connected to the gate line GL (n) are elements of a circuit for setting the voltage of the gate line GL (n) to a predetermined level according to the control signal.
  • the TFT-M6 and M7 bring the voltage of the gate line GL (n) to the level of the non-selected state based on the control signal. Therefore, the TFT-M6 and M7 are provided between the gate line GL (n) and the control signal line of the power supply voltage signal VSS at a predetermined level (low level).
  • the drain of the TFT-M6 is connected to the gate line GL (n), the gate is connected to the control signal line of the reset signal CLR, and the source is connected to the control signal line of the power supply voltage signal VSS.
  • the drain of the TFT-M7 is connected to the gate line GL (n), the gate is connected to the control signal line of the clock signal CKB, and the source is connected to the control signal line of the power supply voltage signal VSS.
  • the phase of the clock signal CKA and the phase of the clock signal CKB are opposite to each other.
  • the phase of the clock signal of the gate driver 11 of the gate line of each stage and the phase of the clock signal of the gate driver 11 of the gate line of the adjacent stage are also opposite to each other. Therefore, for example, the gate driver 11 of the GL (n + 1) gate line has a configuration in which CKA and CKB are interchanged in the configuration illustrated in FIG.
  • the clock signal supplied to each of the TFT-M7, TFT-M5, TFT-M9, and TFT-M8 is an adjacent GL (n + 1) gate driver.
  • These TFTs are arranged so as to have an opposite phase to the clock signal supplied to each of these TFTs.
  • the reset signal CLR can be set to the H level for a certain period before starting the scanning of the gate line, for example. In this case, the reset signal CLR becomes H level every vertical period. When the reset signal CLR becomes H level, the netA and the gate line GL are reset to L level (the level of the power supply voltage signal VSS). In addition, GSP (gate start pulse gate start pulse) is input as the signal S to the first-stage gate line GL (1) at the beginning of one vertical period.
  • GSP gate start pulse gate start pulse
  • FIG. 5 is a diagram showing a circuit configuration example when the gate driver 11 shown in FIG. 4 is arranged in the display area.
  • each pixel is arranged at a position corresponding to each intersection of the source line 15S and the gate line GL.
  • Each pixel is provided with a TFT-MP which is an example of a pixel switching element.
  • the TFT-MP is connected to the source line 15S and the gate line GL.
  • the TFT-MP is also connected to the pixel electrode 21.
  • the TFT-MP is turned on (conductive state) at the timing when the gate line GL is selected. When the TFT-MP is on, a data signal from the source line 15S is supplied to the pixel electrode 21.
  • Pixels are arranged in the row direction along each gate line GL.
  • the pixel PR (n) in the nth row is arranged along the gate line GL (n) in the nth row.
  • All the TFT-MPs in one row of pixels are connected to the same single gate line GL. Therefore, a plurality of TFT-MPs arranged in the direction of the gate line GL are connected to one gate line GL.
  • the TFT-MP connected to one gate line GL (n) is connected to the connected gate line GL (n) rather than the adjacent gate lines GL (n + 1) and GL (n ⁇ 1). It is arranged at a close position.
  • the gate driver 11 for driving the n-th gate line GL (n) has an n + 1-th gate line GL (n + 1) rather than the n-th gate line GL (n). It is arranged at a position close to.
  • the plurality of TFT-M1 to M11 included in the gate driver of the gate line GL (n) are in a pixel column arranged along the other gate line GL (n + 2) that is not the gate line GL (n). Be placed.
  • another pixel column (n + 1th) Are arranged).
  • At least one other gate line GL (n + 1) is provided between one gate line GL (n) and the TFT-M1 to M11 of the gate driver that drives the gate line GL (n). ) Is arranged.
  • a pixel column of at least one other gate line is arranged between the gate driver and the gate line corresponding to the gate driver.
  • the gate drivers TFT-M1 to M11 corresponding to the gate line GL (n) but also the capacitor Cbst and the storage wirings netA and netB are connected to other gates than the gate line GL (n). It is arranged at a position close to the line GL (n + 1) or GL (n + 2). Accordingly, the gate line from which the drive signal is output from the gate driver can be separated from the TFT, capacitor, and wiring included in the gate driver by at least one pixel. This makes it possible to increase the distance between the TFT-MP connected to the gate line GL (n) and the corresponding gate driver TFT-M1 to M11 that are likely to have the same switching timing. As a result, it is possible to dispose the gate driver TFT, capacitor, and wiring whose potential changes at the same timing as the TFT-MP at positions so far as they do not affect the TFT-MP.
  • FIG. 6 is a diagram showing a circuit configuration example around the TFT-M5 in FIG.
  • the gate line GL has a large line width at the location where the source line 15S and the gate line GL intersect to form the gate electrode 25 of the pixel TFT-MP.
  • a semiconductor layer 23 is provided at a position overlapping the gate electrode 25 with an insulating film (not shown).
  • a source electrode formed integrally with the source line 15 ⁇ / b> S and a drain electrode 22 are disposed on a part of the semiconductor layer 23.
  • the drain electrode 22 is connected to the pixel electrode 21 through the contact hole 22a.
  • the pixel TFT-MP is provided so that the corner is located at the intersection of the source line 15S and the gate line GL.
  • the TFT-M5 (n-1) constituting the gate driver corresponding to the gate line GL (n-1) is disposed closer to the gate line GL (n) than the gate line GL (n-1). . That is, the gate line GL (n) adjacent to the gate line GL (n ⁇ 1) and the gate line GL (n) between the TFT-M5 (n ⁇ 1) and the gate line GL (n ⁇ 1).
  • a pixel TFT-MP (n) and a pixel electrode 21 (n) connected to are arranged.
  • the TFT-M5 (n-1) is provided so as to be opposed to each other on the gate electrode 28, the semiconductor layer 28 provided at a position overlapping the gate electrode 28 via an insulating film, and the semiconductor layer 28.
  • a source electrode 29 and a drain electrode 27 are provided.
  • the gate electrode 28 is formed in a portion where the line width of netA (n ⁇ 1) extending along the gate line GL (n) is increased at a position facing the gate line GL (n).
  • a wiring 24 connecting the source electrode 29 of the TFT-M5 (n-1) and the gate line GL (n-1) is a pixel electrode connected to the gate line GL (n) and the gate line GL (n). It extends to the gate line GL (n ⁇ 1) across 21 (n).
  • a clock signal line CK that supplies a clock signal is connected to the drain electrode 27 of the TFT-M5 (n ⁇ 1).
  • capacitive coupling may occur between the TFT-M5 (n-1) and the pixel TFT-MP (n).
  • FIG. 7 is a timing chart showing an example of a signal waveform when the gate driver 11 shown in FIGS. 4 and 5 operates.
  • a low level as a signal level is referred to as an L level
  • a high level is referred to as an H level.
  • the gate driver shown in FIGS. 4 and 5 is an example of a gate driver using a two-phase clock (CK).
  • FIG. 7 shows waveforms of two clock signals CKA and CKB having different phases.
  • the pulse width of the clock signals CKA and CKB is 1H.
  • the time when the GSP rises is t0, and the subsequent time every 1H is t1, t2,.
  • 1H can be a value obtained by dividing the vertical scanning period by the number of gate lines 13G.
  • the clock signals CKA and CKB are at L level, and netA (1), netB (1), and GL (1) are all at L level.
  • the clock signal (CKA) becomes L level and the clock signal (CKB) becomes H level
  • GSP is input to the gate and drain of the TFT-M1 of the first stage gate driver.
  • the TFT-M1 is turned on and the netA (1) is charged to the H level.
  • the TFT-M11 is turned on, the TFT-M8 is turned on, and the TFT-M9 is turned off, so that netB (1) is maintained at the L level. Since the TFT-M4 and the TFT-M5 are turned off, the potential of the netA (1) is maintained without being lowered.
  • the potential of the gate line GL (1) is at the L level.
  • the TFT-M5 is turned on and the TFT-M7 is turned off. Since the capacitor Cbst is provided between the netA (1) and the gate line GL (n), the netA (1) becomes the H level of the clock signal (CKA) as the drain potential of the TFT-M5 increases. It is charged to a potential higher than the level. During this time, the TFT-M8 and the TFT-M11 are turned off and the TFT-M9 is turned on, so that the potential of the netB (1) is maintained at the L level.
  • the potential of the netA (1) does not drop, and the H level potential of the clock signal (CKA) is output to the gate line GL (1).
  • the gate line GL (1) is selected, and the set signal S is output to the gate driver 11 of the next-stage gate line GL (2).
  • the netA (2) of the next-stage gate driver is precharged to a voltage level that is lowered from the H level by the threshold value of the TFT-M1.
  • the TFT-M5 in the next stage is turned on by a potential higher than the netA (2) H level, and the H level voltage of the clock signal (CKB) is output to the gate line GL (2).
  • the potential of the gate line GL (2) is changed from the H level to the L level and becomes a non-selected state, and the potential of the gate line GL (3) is changed from the L level to the H level and is selected.
  • the gate lines GL (1) to (N) are sequentially selected according to the cycle of the clock signal.
  • the liquid crystal display device 1 sequentially scans the gate lines 13G by the plurality of gate drivers 11 connected to the respective gate lines 13G, and supplies data signals to the respective source lines 15S by the source driver 3.
  • An image is displayed on the display panel 2.
  • a plurality of gate drivers 11 that drive one gate line 13G are formed between the gate lines 13G in the display region. Therefore, even when the length of the gate line 13G is determined according to the width of the outer shape of the display panel 2, each gate line 13G is sequentially selected by the set signal output from the gate driver 11 in the display area. Is done.
  • control signals such as a clock signal and a power supply voltage signal supplied to each gate driver 11 are input from the one side of the display panel 2 where the source driver 3 is provided. Therefore, the frame area on the other three sides where the source driver 3 is not provided can be narrowed, and the design of the outer shape of the display panel 2 is not limited by the arrangement of the gate driver 11, and the degree of design freedom is increased. Can be improved.
  • FIG. 8 is a timing chart showing the gate lines GL (n ⁇ 1) and GL (n) arranged as shown in FIG. 6 and the signals netA and netB of the corresponding gate drivers.
  • FIG. 8 shows an example when the gate driver operates in the timing chart shown in FIG.
  • the potential of the gate line GL (n ⁇ 1) changes from the L level to the H level
  • the pixel TFT-MP connected to the gate line GL (n ⁇ 1) is changed from the off state to the on state.
  • a signal voltage corresponding to the luminance desired to be displayed is applied to the pixel electrode 21 via the source line 15S.
  • the pixel TFT-MP changes from the on state to the off state. Even after the pixel TFT-MP is turned off, the voltage applied to the pixel electrode 21 is maintained.
  • the influence of the capacitive coupling in the pixel TR (n) in the nth row is hardly affected by the gate driver that drives the gate line GL (n) in the nth row, but the gate line in the n ⁇ 1th row.
  • the gate driver that drives GL (n ⁇ 1).
  • the gate driver that drives GL (n ⁇ 1) in the n ⁇ 1-th row.
  • the potential of netA (the node having the largest potential change among the nodes in the gate driver) of the gate driver for driving the gate driver does not change. For this reason, it is difficult for the influence of pull-in by the gate driver to remain in the pixel electrode.
  • FIG. 9 is a diagram showing a circuit configuration example when a gate driver is arranged so that the gate lines driven by the gate driver are closest to each other as a comparative example.
  • the arrangement region TR (n) of the TFT of the gate driver that drives the nth gate line GL (n) is arranged at a position closest to the gate line GL (n) than the other gate lines. Is done.
  • FIG. 10 is a diagram showing a circuit configuration example around the TFT-M5 of FIG. The gate driver TFT-M5 (n) is arranged so that the gate line GL (n) driven by the gate driver is closest.
  • the gate driver having the configuration shown in FIGS. 9 and 10 operates in the same manner as the timing charts shown in FIGS. 7 and 8, the pixel TFT-M5 (n) is switched to the M5 (n) timing from the ON state to the OFF state. At the same time, n) changes from the on state to the off state. In the configuration shown in FIG. 10, capacitive coupling occurs between the pixel TFT-MP (n) and the TFT-M5 (n).
  • the periphery of the pixel TFT-MP (n) and the pixel electrode 21 (n) is the timing at which the pixel TFT-MP (n) is turned off from on.
  • the potential of the gate driver elements the wiring netA, the capacitor Cbst, the control line of the clock signal (CK), etc.
  • the potential of the pixel electrode 21 (n) changes due to the influence of the capacitive coupling.
  • the pixel electrode 21 (n) holds a potential different from the original potential of the source line 15S.
  • FIG. 11 is a diagram illustrating an example in which the pixel electrode holds a potential different from the original potential. Therefore, the luminance of the pixel TR (n) changes as compared with a pixel in which the gate driver is not arranged nearby, and thus appears as display unevenness in the panel.
  • the gate driver netA (n) for driving the gate line GL (n) in the nth row and the pixel TR (n) in the nth row has a relatively large parasitic capacitance
  • the potential of netA (n) changes at the timing immediately before the pixel TFT-MP (n) in the n-th row turns off from on
  • the netA (n) Since the pixel TFT-MP (n) is turned off and retains electric charge in a state including the influence of pulling in, the pixel after the pixel TFT-MP (n) is turned off as compared with a pixel in which netA (n) is not arranged
  • the voltage values of the electrodes are different and are visually recognized as display unevenness.
  • the gate driver 11 (n) that drives a certain gate line GL (n) is different from the gate line GL (n) in another gate line GL (n + 1). Alternatively, it is arranged in the vicinity of GL (n ⁇ 1). That is, the gate line GL (n + 1) is driven by the gate line GL (n + 1) or near the pixel in the (n ⁇ 1) th row driven by the gate line GL (n ⁇ 1).
  • a gate driver 11 (n) is disposed for driving.
  • the timing at which the pixel TFT-MP (n) is turned from on to off is as follows. It is possible to prevent the potential change of the gate driver elements around the pixel TFT-MP (n) and the pixel electrode 21 (n). As a result, pull-in due to capacitive coupling does not occur, and the occurrence of display unevenness is suppressed.
  • the TFT-M5 of the output unit U1 (final buffer) is arranged near the other gate line GL (n + 1), and the other TFT-M1 to M4 and M6 to M7 are connected to the gate driver 11 (n).
  • a configuration in which the gate line GL (n) is disposed near the corresponding gate line GL (n) can be employed.
  • netA which is the storage wiring connected to the final buffer, can also be arranged near the gate lines other than the gate line GL (n).
  • the TFT-M5, the capacitor Cbst, and the wiring netA of the output unit U1 can be affected near the pixel electrode 21 (n) by arranging them near other gate lines other than the corresponding gate line GL (n).
  • a highly reliable element can be kept away from the pixel TFT-MP (n) of the pixel electrode 21 (n).
  • the capacitor Cbst is closer to the other gate line GL (n + 1) than the gate line GL (n) to be driven. Is arranged. At least one of the TFT or the capacitor of the gate driver 11 (n) is arranged closer to the other gate line GL (n + 1) than the gate line GL (n) driven by the gate driver 11 (n). be able to. For example, the above effect can be obtained even when only the capacitor Cbst is arranged closer to the other gate line GL (n + 1) than the gate line GL (n) to be driven. Further, the capacity arranged near the other gate lines is not limited to the capacity of the final buffer.
  • the capacitor formed by arranging the conductor connected to the TFT of the gate driver 11 (n) so as to face the other conductor can be arranged at a position close to the other gate line as described above.
  • another gate line G (n + 1) is provided between the TFT or capacitor of the gate driver 11 (n) and the gate line GL (n) corresponding to the gate driver 11 (n). Is placed.
  • another gate line may not be arranged between the TFT or capacitor of the gate driver 11 (n) and the corresponding gate line GL (n).
  • FIG. 12 is a diagram showing a modification of the arrangement of the TFT-M5 (n) of the gate driver 11 (n).
  • no other gate line is arranged between the TFT-M5 (n) and netA (n) and the corresponding gate line GL (n) driven by them.
  • a pixel electrode 21 (n) connected to the gate line GL (n) is disposed between the TFT-M5 (n) and netA (n) and the corresponding gate line GL (n).
  • a pixel TFT-MP (n) is disposed on the side of the pixel electrode 21 (n) facing the gate line GL (n).
  • the TFT-M5 (n) is disposed at a position facing the side of the pixel electrode 21 (n) opposite to the gate line GL (n).
  • the wiring 24 that connects the gate line GL (n) and the source electrode 29 of the TFT-M5 (n) is provided at a position overlapping the pixel electrode 21 (n) in plan view.
  • the clock signal line CK connected to the drain electrode 27 of the TFT-M5 (n) is formed to extend in the same direction as the source line 15S at a position overlapping the adjacent pixel electrode (n-1) in plan view.
  • capacitive coupling can occur between the TFT-M5 (n) and the pixel TFT-MP (n-1).
  • the potential change of the TFT-M5 (n) changes with respect to the potential of the pixel electrode 21 (n). Does not have a significant effect.
  • FIG. 13 is a diagram illustrating an example of an equivalent circuit of the gate driver 11 according to the second embodiment.
  • the gate driver shown in FIG. 13 has a configuration of a gate driver that operates with a four-phase clock (CK). Description of the same parts as those of the equivalent circuit shown in FIG. 4 is omitted.
  • the drain and gate of the TFT-M1 connected to netA are connected to the previous gate line GL (n ⁇ 1). Further, the gate line GL (n + 3) after the third stage is connected to the gate of the TFT-M3.
  • control wiring for the clock signal CKD is connected to the drain and the gate of the TFT-M8, and the control wiring for the clock signal CKC is connected to the gate of the TFT-M9. Further, the gate line GL (n ⁇ 2) is connected to the gate of the TFT-M11 two stages before.
  • FIG. 14 is a diagram showing a circuit configuration example when the gate driver shown in FIG. 13 is arranged in the display area.
  • the TFT-M1 to M11 and the capacitor Cbst of the gate driver 11 (n) that drives the nth gate line GL (n) are two stages after the gate line GL (n). It is arranged at a position close to the line GL (n + 2).
  • Two other gate lines GL (n + 1) and GL (n + 2) are arranged between the TFT-M1 to M11 and the capacitor Cbst and the corresponding gate line GL (n).
  • a part of netA and netB of the gate driver 11 (n) is arranged at a position along the gate line GL (n + 1).
  • the TFT arrangement region TR (n) of the gate driver 11 (n) is separated from the pixel PR (n) of the gate line GL (n) driven by the gate driver 11 (n) by two pixels. .
  • FIG. 15 is a timing chart showing an example of a signal waveform when the gate driver 11 shown in FIGS. 13 and 14 operates.
  • the pulse width of the clock signals CKA, CKB, CKC, and CKD is 2H.
  • CKA and CKB are in opposite phases, and CKC and CKD are also in opposite phases.
  • CKA and CKC are out of phase by a quarter wavelength.
  • CKB and CKD are also out of phase by a quarter wavelength.
  • FIG. 16 is a timing chart showing gate lines GL (n ⁇ 1) and GL (n) arranged as shown in FIG. 14 and gate driver netA and netB signals corresponding thereto.
  • FIG. 16 is an example when the gate driver operates in the timing chart shown in FIG.
  • the gate driver 11 (n) that drives GL (n) is disposed at a closer distance.
  • the gate driver 11 (n) for driving the gate line GL (n) in the n-th row hardly affects the pixels in GL (n).
  • the gate driver 11 (n-2) that drives the line GL (n-2) affects the pixels of GL (n).
  • netB (n ⁇ 1) changes at the timing when GL (n) changes from H level to L level. Therefore, when netB (n ⁇ 1) is near the gate line GL (n), the influence of netB may remain on the pixel of GL (n).
  • neither netA (n-2) nor netB (n-2) changes at the timing when GL (n) changes from H level to L level. Therefore, the pixel of GL (n) is not affected by both netA (n-2) and netB (n-2). In this way, the influence of capacitive coupling can be suppressed by using a multiphase clock having four or more phases.
  • two pixel columns are arranged between the arrangement region of the gate driver 11 (n) and the gate line GL (n) driven by the gate driver 11 (n). .
  • the pixel column in which the gate driver 11 (n) is disposed and the pixel column of the gate line GL (n) are separated by one pixel, but may be separated by two or more pixels.
  • the longer the distance is, the longer the distance for routing the wiring connecting the TFT-M5 and the like of the output unit U1 and the gate line. As the wiring becomes longer, the load on the gate line becomes larger. For this reason, it is desirable that the distance be a minimum distance that can reduce the influence of capacitive coupling.
  • FIG. 17 is a diagram showing a circuit configuration example when the gate driver shown in FIG. 13 is arranged as a comparative example so that the gate line driven by the gate driver is closest.
  • the TFT driver TFT arrangement region TR (n) for driving the nth gate line GL (n) is arranged at a position closest to the gate line GL (n) than the other gate lines. Is done.
  • a wiring for connecting the gate driver netA and the TFT-M1 to M4 is arranged in the pixel of the gate line GL (n).
  • the simultaneously changing potential of netA affects the pixel voltage of the gate line GL (n).
  • the final buffer TFT-M5 is arranged at a position facing the pixel TFT-MP (n) of the gate line GL (n). Therefore, at the timing when the pixel TFT-MP (n) of the gate line GL (n) changes, the potential of the TFT-M5 that changes at the same time affects the pixel voltage of the gate line GL (n). As a result, there is a high possibility that display unevenness is visually recognized.
  • FIG. 18 is a diagram illustrating an example of an equivalent circuit of the gate driver 11 according to the third embodiment.
  • the gate driver shown in FIG. 18 has a configuration of a gate driver that operates with an 8-phase clock (CK). Description of the same parts as those of the equivalent circuit shown in FIG. 4 is omitted.
  • the drain and gate of the TFT-M1 connected to netA are connected to the gate line GL (n-4) four stages before.
  • the gate line GL (n + 4) after the fourth stage is connected to the gate of the TFT-M3.
  • the gate line GL (n ⁇ 2) is connected to the gate of the TFT-M11 four stages before.
  • the gate driver 11 (n + 1) in the next stage of the gate driver 11 (n) shown in FIG. 18 is connected to the control wiring for the clock signals CKC and CKD instead of the control wiring for the clock signals CKA and CKB.
  • the clock signals CKC and CKD can be signals that are out of phase by one-eighth wavelength with respect to the clock signals CKA and CKB.
  • the gate driver 11 (n + 2) is connected with control wirings for the clock signals CKE and CKF having a two-eighth wavelength phase shift with respect to the clock signals CKA and CKB.
  • the gate driver 11 (n + 3) is connected with control wirings for the clock signals CKG and CKH whose phase is shifted by 3/8 wavelength with respect to the clock signals CKA and CKB.
  • the gate driver 11 (n + 5) may have a configuration in which the clock signal CKA and the clock signal CKB are interchanged with each other in the configuration illustrated in FIG.
  • the configurations of the gate drivers 11 (n + 6) to 11 (n + 8) are configured such that the two clock frequencies of the gate drivers 11 (n + 2) to 11 (n + 4) are interchanged with each other.
  • FIG. 19 is a timing chart showing an example of a signal waveform when the gate driver 11 shown in FIG. 18 operates.
  • the pulse width of the clock signals CKA, CKB, CKC, CKD, CKE, CKF, CKG, and CKH is 4H.
  • CKA and CKB are in opposite phases, and similarly, CKC and CKD, CKE and CKF, and CKG and CKH are also in opposite phases.
  • CKA and CKC are out of phase by an eighth wavelength.
  • CKB and CKD are also out of phase by an eighth wavelength.
  • the phases of CKC and CKE, CKD and CKF, CKE and CKG, and CKF and CKH are shifted by an eighth wavelength.
  • the gate line GL (1) also returns from the H level to the L level (non-selected state).
  • GL (6), GL (7),... are selected only for a period of 4H.
  • FIG. 20 is a diagram showing an example of the arrangement of control wiring in the present embodiment.
  • control wiring connected to the gate driver arranged in the display area AA is shown, and the other gate lines and source lines are omitted.
  • the display panel shown in FIG. 20 is rectangular, but may be non-rectangular as shown in FIG.
  • the control wiring includes, for example, a control wiring that transmits a clock signal CK, a gate start pulse GSP, a reset signal CLR, a power supply voltage signal VSS, and the like.
  • the control wiring (clock signal line) for the clock signal CK has a first clock signal line CK1 extending in the same direction (first direction) as the gate line inside the display area AA, and the display area AA. On the outside, it includes a second clock signal line CK2 extending in the same direction as the source line (an example of the second direction).
  • the first clock signal line CK1 and the second clock signal line are connected to each other in the frame area NA.
  • the first clock signal line CK1 is connected to at least one of the TFTs of the gate driver arranged in the display area AA.
  • the first and second clock signal lines CK1 and CK2 can be provided for each clock signal.
  • the first clock signal line CK1 is provided in a pixel row corresponding to a gate driver that operates with a target clock signal. Thereby, the clock signal can be configured not to cross all the gate lines. Therefore, the influence of the clock signal on the pixels of the gate line whose potential changes at the same timing as the clock signal can be suppressed.
  • FIG. 21 is a diagram showing a circuit configuration example when the gate driver shown in FIG. 18 is arranged in the display area AA.
  • the TFTs M1-M11 of the gate driver 11 (n) that drives the gate line GL (n) corresponding to the nth gate line GL (n)
  • the capacitors Cbst corresponding to the gate line GL (n)
  • netA, netB corresponding to the gate driver 11 (n)
  • the gate driver 11 (n) may be arranged to be disposed closer to other gate lines than the corresponding gate line GL (n).
  • the TFT-M1 to M11 and the capacitor Cbst of the gate driver 11 (a) are arranged along the gate line GL (n).
  • a part of netA and netB is arranged along another gate line GL (n + 1) of the gate line GL (n).
  • the first clock signal line CK1 of the clock signal CKA connected to the TFT-M9 and TFT-M5 and the first clock signal line CK1 of the clock signal CKB connected to the TFT-M7 and M8 are further gated.
  • the first clock signal line is disposed at a position closer to the gate line GL that is less frequently changed in potential at the same timing than the gate line that is changed frequently at the same timing as the potential change timing of the clock signal. Can do. Accordingly, the first clock signal line can be arranged at a position closer to a pixel having a low possibility than a pixel having a high possibility that the clock signal has an influence. For example, as in the present embodiment, by using an 8-phase clock, the proportion of gate lines with low frequency of potential change at the same timing as the clock signal increases. This increases the degree of freedom in designing the first clock signal line.
  • the present embodiment can also be applied to a gate driver using a multiphase clock or a single phase clock other than the 8-phase clock. Further, this embodiment can be combined with at least one of the first and second embodiments.
  • the active matrix substrate in the present embodiment includes a plurality of gate lines extending in the first direction in the display region, a plurality of source lines extending in the second direction different from the first direction in the display region, and the display region, A pixel switching element provided for each pixel defined by the gate line and the source line and connected to the gate line and the source line, and corresponding to each of the plurality of gate lines in the display region And a plurality of gate line driving circuits that respectively control the potentials of the gate lines, and a control signal line that supplies a control signal to the plurality of gate line driving circuits from outside the display region.
  • Each of the plurality of gate line driving circuits includes a plurality of driving switching elements that are switched on / off according to the control signal.
  • the control signal line includes a clock signal line.
  • the clock signal line extends in the first direction in the display area and is connected to at least one of the plurality of switching elements of the gate line driving circuit in the display area; A second clock line connected to the first clock line and extending in the second direction outside the display area.
  • the configuration of this embodiment makes it possible to configure the clock signal so that it does not cross the gate line whose potential changes at the same timing as the clock signal. Therefore, it is possible to suppress display quality deterioration.
  • Embodiments 1 to 3 The present invention is not limited to Embodiments 1 to 3 described above.
  • the gate drivers of Embodiments 1 and 2 can be mounted on a rectangular panel.
  • a part of the function of the gate driver 11 of the above embodiment can be implemented by an element outside the display area.
  • the present invention is also applied to a display panel that drives an active matrix substrate using an organic EL (Electro-Luminescence), a MEMS shutter, or the like. Can be applied.
  • organic EL Electro-Luminescence
  • MEMS shutter or the like.
  • the active matrix substrate and the display panel in the embodiment and the modification can be used for a display of a smartphone or a tablet terminal, a vehicle speedometer, a pachinko machine, a game machine, or the like.

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Abstract

　アクティブマトリクス基板は、ゲート線（１３Ｇ）と、ソース線と、画素スイッチング素子と、表示領域内において、ゲート線の電位をそれぞれ制御する複数のゲート線駆動回路（１１）と、複数のゲート線駆動回路（１１）へ制御信号を供給する制御信号線（１５Ｌ１）と、を備える。複数のゲート線駆動回路（１１）の各々は、駆動用スイッチング素子及び容量を含む。複 数の駆動用スイッチング素子又は容量の少なくとも一部は、ゲート線駆動回路（１１）に対応するゲート線（１３Ｇ）よりも、他のゲート線（１３Ｇ）に近い位置に配置される。

Description

アクティブマトリクス基板及び表示パネル
　本発明は、アクティブマトリクス基板及び表示パネルに関する。
　近年、表示パネルのアクティブマトリクス基板において、ゲートドライバを画素領域内に配置する技術が提案されている（例えば、国際公開第２０１４／０６９５２９号（下記特許文献１）参照）。国際公開第２０１４／０６９５２９号には、画素領域を含む表示領域の外側から供給される制御信号に応じて、ゲート線を含む配線の電位を制御する駆動回路が開示されている。この駆動回路は、複数のスイッチング素子を含み、これら複数のスイッチング素子の少なくとも一部が画素領域に形成されている。これにより、アクティブマトリクス基板上のゲート線等の配線に与えられる電位のなまりを低減し、配線を高速に駆動することができる。また、狭額縁化を図ることもできる。
国際公開第２０１４／０６９５２９号
　上記従来の構成では、画素領域において、駆動回路のスイッチング素子が設けられる画素と、設けられない画素が存在する。駆動回路のスイッチング素子が設けられている画素では、画素駆動用のスイッチング素子のオン／オフが切り替わるタイミングで、駆動回路のスイッチング素子の電位も同時に変化する場合が起こり得る。この場合、画素へ入力される信号が、駆動回路のスイッチング素子の電位変化の影響を受けて変化する虞がある。駆動回路のスイッチング素子による影響を受けた画素は、他の画素と比較して輝度が異なることになる。これにより、表示ムラが発生する。すなわち、表示品質が低下する。
　そこで、本願は、アクティブマトリクス基板の画素領域にゲート線駆動回路のスイッチング素子を配置した構成において、表示品質の低下を抑えることができる構成を開示する。
　本発明の一実施形態におけるアクティブマトリクス基板は、表示領域において第１方向に延びる複数のゲート線と、前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線と、前記表示領域において、前記ゲート線及び前記ソース線で規定される画素ごとに設けられ、前記ゲート線及び前記ソース線に接続される画素スイッチング素子とを備える。また、アクティブマトリクス基板は、前記表示領域内において、前記複数のゲート線の各々に対応して設けられ、前記ゲート線の電位をそれぞれ制御する複数のゲート線駆動回路と、前記複数のゲート線駆動回路へ前記表示領域の外側から制御信号を供給する制御信号線と、を備える。前記複数のゲート線駆動回路の各々は、前記制御信号に応じてオン／オフを切り替える複数の駆動用スイッチング素子及び前記複数の駆動用スイッチング素子の少なくとも１つに接続される容量を含む。前記複数の駆動用スイッチング素子又は前記容量の少なくとも一部は、前記複数の駆動用スイッチング素子を含むゲート線駆動回路に対応するゲート線よりも、当該対応するゲート線の他のゲート線に近い位置に配置される。
　本願開示によれば、アクティブマトリクス基板の画素領域にゲート線駆動回路のスイッチング素子を配置した構成において、表示品質の低下を抑えることができる。
図１は、本実施形態に係る液晶表示装置の概略構成を示した上面図である。 図２は、アクティブマトリクス基板２０ａの概略構成を示す上面図である。 図３は、アクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。 図４は、ゲートドライバ１１の等価回路の一例を示す図である。 図５は、図４に示すゲートドライバ１１を、表示領域に配置した場合の回路構成例を示す図である。 図６は、図５のＴＦＴ－Ｍ５の周辺の回路構成例を示す図である。 図７は、図４及び図５に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。 図８は、ゲート線及び対応するゲートドライバ素子の信号を示すタイミングチャートである。 図９は、ゲートドライバを、そのゲートドライバが駆動するゲート線が最も近くなるように配置した場合の回路構成例を示す図である。 図１０は、図９のＴＦＴ－Ｍ５の周辺の回路構成例を示す図である。 図１１は、画素電極が、本来と異なる電位を保持する場合の例を示す図である。 図１２は、ゲートドライバ１１（ｎ）のＴＦＴ－Ｍ５（ｎ）の配置の変形例を示す図である。 図１３は、実施形態２におけるゲートドライバ１１の等価回路の一例を示す図である。 図１４は、図１３に示すゲートドライバを、表示領域に配置した場合の回路構成例を示す図である。 図１５は、図１３及び図１４に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。 図１６は、図１４に示すように配置されたゲート線及び、対応するゲートドライバのｎｅｔＡ、ｎｅｔＢの信号を示すタイミングチャートである。 図１７は、図１３に示すゲートドライバを、そのゲートドライバが駆動するゲート線が最も近くなるように配置した場合の回路構成例を示す図である。 図１８は、実施形態３におけるゲートドライバ１１の等価回路の一例を示す図である。 図１９は、図１８に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。 図２０は、本実施形態における制御配線の配置例を示す図である。 図２１は、図１８に示すゲートドライバを、表示領域ＡＡに配置した場合の回路構成例を示す図である。
　本発明の一実施形態におけるアクティブマトリクス基板は、表示領域において第１方向に延びる複数のゲート線と、前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線と、前記表示領域において、前記ゲート線及び前記ソース線で規定される画素ごとに設けられ、前記ゲート線及び前記ソース線に接続される画素スイッチング素子とを備える。また、アクティブマトリクス基板は、前記表示領域内において、前記複数のゲート線の各々に対応して設けられ、前記ゲート線の電位をそれぞれ制御する複数のゲート線駆動回路と、前記複数のゲート線駆動回路へ前記表示領域の外側から制御信号を供給する制御信号線と、を備える。前記複数のゲート線駆動回路の各々は、前記制御信号に応じてオン／オフを切り替える複数の駆動用スイッチング素子及び前記複数の駆動用スイッチング素子の少なくとも１つに接続される容量を含む。前記複数の駆動用スイッチング素子又は前記容量の少なくとも一部は、前記複数の駆動用スイッチング素子を含むゲート線駆動回路に対応するゲート線よりも、当該対応するゲート線の他のゲート線に近い位置に配置される。
　上記構成では、ゲート線駆動回路における複数の駆動用スイッチング素子のオン／オフが、制御信号に応じて切り替わることにより、ゲート線駆動回路に対応するゲート線（制御対象のゲート線）の電位が制御される。そのゲート線の電位の変化に応じて、そのゲート線に接続された画素スイッチング素子が動作する。そのため、画素スイッチング素子のオン／オフのタイミングは、画素スイッチング素子が接続されるゲート線を制御するゲート線駆動回路の駆動用スイッチング素子またはこれら駆動用スイッチング素子に接続される容量の電位の変化と同じになる可能性が高い。上記構成では、ゲート線駆動回路の複数の駆動用スイッチング素子又は容量の少なくとも一部は、そのゲート線駆動回路の対応するゲート線よりも、他のゲート線に近い位置に配置される。そのため、駆動用スイッチング素子又は容量の少なくとも一部は、制御対象のゲート線に接続された画素スイッチング素子よりも、他のゲート線に接続された画素スイッチング素子に近い位置に配置される。すなわち、駆動用スイッチング素子は、同じタイミングでオン／オフが切り替わる可能性の高い画素スイッチング素子より、その可能性の低い画素スイッチング素子に近い位置に配置される。これにより、画素へ入力される信号は、ゲート線駆動回路の駆動用スイッチング素子による影響を受けにくくなる。その結果、画素の輝度は、ゲート線駆動回路によって変化しにくくなり、表示ムラも発生しにくくなる。ひいては、表示品質の低下が抑えられる。
　前記複数の駆動用スイッチング素子又は前記容量の前記少なくとも一部と、前記複数の駆動用スイッチング素子を含む前記ゲート線駆動回路に対応するゲート線との間に、前記他のゲート線を配置する構成も可能である。これにより、駆動用スイッチング素子の電位の変化が、制御対象のゲート線の画素へ与える影響を抑えることができる。
　前記複数のゲート線駆動回路の各々は、前記ゲート線駆動回路に対応するゲート線へ印加する電圧を蓄積するための蓄積配線を含んでもよい。この場合、前記容量は、前記蓄積配線と前記対応するゲート線との間に接続される第１容量を含むことができる。前記複数の駆動用スイッチング素子は、前記蓄積配線と前記対応するゲート線との間に接続される第１スイッチング素子とを含むことができる。前記蓄積配線、第１前記容量、及び前記第１スイッチング素子の少なくともいずれかは、前記対応する接続されるゲート線より、前記他のゲート線に近い位置に配置することができる。
　これにより、容量又は蓄積配線を、同じタイミングで電位が変化する可能性の高い画素スイッチング素子よりも、その可能性がより低い画素スイッチング素子の近くに配置することができる。そのため、画素へ入力される信号は、ゲート線駆動回路の駆動用スイッチング素子の電位変化による影響をより受けにくくなる。
　前記ゲート線駆動回路の前記複数の駆動用スイッチング素子は、前記ゲート線駆動回路に対応するゲート線の他のゲート線に沿って並ぶ画素列内に配置することができる。この場合、前記他のゲート線の画素列と、前記ゲート線駆動回路に対応するゲート線の画素列との間には、少なくとも１つのさらに他の画素列を配置することができる。これにより、ゲート線駆動回路の前記複数の駆動用スイッチング素子と制御対象のゲート線の画素との間に、少なくとも１つの他の画素を配置することができる。これにより、ゲート線駆動回路の駆動用スイッチング素子を、同じタイミングで電位が変化する可能性の高い画素スイッチング素子よりも、その可能性がより低い画素スイッチング素子の近くに配置することができる。
　前記制御信号は、クロック信号を含み、前記クロック信号は４相以上の多相クロックとすることができる。これにより、ゲート線駆動回路の駆動用スイッチング素子の電位変化のタイミングと、このゲート線駆動回路の制御対象のゲート線より近い位置に配置される他のゲート線の画素スイッチング素子の電位変化のタイミングとを、より重なりにくくすることができる。
　前記制御信号線は、クロック信号線を含み、前記クロック信号線は、前記表示領域内において、前記第１方向へ延びて前記表示領域内の前記ゲート線駆動回路の前記複数のスイッチング素子の少なくとも１つに接続される第１クロック線と、前記第１クロック線に接続され前記表示領域の外側において前記第２方向へ延びる第２クロック線とを含むことができる。これにより、表示領域において、クロック信号線と、クロック信号と同じタイミングでオン／オフが切り替わる画素スイッチング素子が接続されるゲート線とが、互いに交差しないように、クロック信号線を配置することが可能になる。そのため、画素へ入力される信号に対するクロック信号の影響を抑えることができる。その結果、画像品質の低下をより抑えることができる。
　前記アクティブマトリクス基板と、前記アクティブマトリクス基板に対向する対向基板と、前記アクティブマトリクス基板と前記対向基板との間に設けられる液晶層とを備える表示パネルも、本発明の実施形態の一つである。
　以下、図面を参照し、本発明の実施の形態を詳しく説明する。図中同一又は相当部分には同一符号を付してその説明は繰り返さない。なお、説明を分かりやすくするために、以下で参照する図面においては、構成が簡略化または模式化して示されたり、一部の構成部材が省略されたりしている。また、各図に示された構成部材間の寸法比は、必ずしも実際の寸法比を示すものではない。
　＜実施形態１＞
　（液晶表示装置の構成）
　図１は、本実施形態に係る液晶表示装置の概略構成を示した上面図である。液晶表示装置１は、表示パネル２、ソースドライバ３、表示制御回路４、及び電源５を有する。表示パネル２は、アクティブマトリクス基板２０ａと、対向基板２０ｂと、これら基板に挟持された液晶層（図示略）とを有する。図１において図示を省略しているが、アクティブマトリクス基板２０ａの下面側と対向基板２０ｂの上面側には、偏光板が設けられている。対向基板２０ｂには、ブラックマトリクスと、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の３色のカラーフィルタと、共通電極（いずれも図示略）が形成されている。
　図１に示すように、表示パネル２は、紙面において左右の上端部分が円弧状に形成されている。すなわち、表示パネル２の基板に垂直な方向から見た外形は、非矩形である。表示パネル２のアクティブマトリクス基板２０ａは、ソースドライバ３と電気的に接続されている。表示制御回路４は、表示パネル２、ソースドライバ３、及び電源５と電気的に接続されている。表示制御回路４は、ソースドライバ３と、アクティブマトリクス基板２０ａに形成されている後述のゲートドライバ（ゲート線駆動回路の一例）とに制御信号を出力する。制御信号には、表示パネル２に画像を表示するためのリセット信号（ＣＬＲ）、クロック信号（ＣＫＡ，ＣＫＢ）、データ信号等が含まれる。電源５は、表示パネル２、ソースドライバ３、及び表示制御回路４と電気的に接続されており、各々に電源電圧信号を供給する。
　（アクティブマトリクス基板の構成）
　図２は、アクティブマトリクス基板２０ａの概略構成を示す上面図である。図２に示すように、アクティブマトリクス基板２０ａにおける左右の上端部分は円弧状に形成されている。すなわち、アクティブマトリクス基板２０ａの基板面に垂直な方向から見た外形は、非矩形である。アクティブマトリクス基板２０ａにおいて、Ｘ軸方向の一端から他端までゲート線１３Ｇ群が一定の間隔で略平行に形成されている。ゲート線１３Ｇ群のうち、円弧状の部分に形成された一部のゲート線群１３Ｇ＿ａは、アクティブマトリクス基板２０ａにおけるゲート線の最大長より短い。また、ゲート線の最大長は、アクティブマトリクス基板２０ａにおけるＸ軸方向の幅の最大長ｌｍａｘと略同じにすることができる。例えば、ゲート線群１３Ｇ＿ａ以外のゲート線群１３Ｇ＿ｂは、最大長ｌｍａｘより短いか、又は、略同じ長さにすることができる。
　また、図２に示すように、ゲート線１３Ｇ群と交差するようにソース線１５Ｓ群が形成されている。ゲート線１３Ｇ群は、第１方向の一例である行方向（横方向）に延びて形成され、ソース線１５Ｓ群は、第２方向の一例である列方向（縦方向）に延びて形成される。これにより、ゲート線１３Ｇ群とソース線１５Ｓ群は行列状に配置される。ゲート線１３Ｇとソース線１５Ｓとで囲まれる領域が１つの画素を形成し、全画素領域が表示パネル２の表示領域となる。すなわち、画素により画像が表示される領域が表示領域となる。各画素には、ゲート線１３Ｇとソース線１５Ｓとに接続された画素電極が設けられる。
　図３は、ソース線１５Ｓの図示を省略したアクティブマトリクス基板２０ａと、アクティブマトリクス基板２０ａと接続されている各部の概略構成を示す上面図である。図３の例に示すように、ゲート線１３Ｇの間、つまり、表示領域内には、ゲートドライバ１１（１）～１１（Ｎ）（以下、特に区別しない場合は、ゲートドライバ１１と総称する）が形成されている。ゲートドライバ１１は、表示領域の外側から供給される制御信号に応じて、ゲート線１３Ｇの電圧レベル（電位）を制御するゲート線駆動回路の一例である。複数のゲートドライバ１１（１）～１１（Ｎ）の各々が、各ゲート線ＧＬ（１）～ＧＬ（Ｎ）に対応して設けられる。
　以下では、１本のゲート線１３Ｇの電圧レベルを制御するために設けられた回路を、１つのゲートドライバ１１（すなわち１つのゲート線駆動回路）であるとして説明する。各ゲートドライバ１１は、対応する１本のゲート線の電圧レベルを制御する。すなわち、各ゲートドライバ１１は、制御対象のゲート線１３Ｇに対応して設けられる。各ゲートドライバ１１は、対応するゲート線１３Ｇに対して、電圧信号を出力する。そのため、複数のゲート線１３Ｇに、複数のゲートドライバ１１が、それぞれ、接続される構成となる。なお、ゲートドライバ１１は、制御対象のゲート線１３Ｇのみならず、制御対象のゲート線の他のゲート線にも接続されてもよい（詳細例は後述）。
　図３に示す例では、表示領域におけるゲートドライバ１１は、対応するゲート線１３Ｇ、すなわち制御対象の制御線よりも、他のゲート線に近い位置に配置される。例えば、ゲート線ＧＬ（２）に対応するゲートドライバ１１（２）は、ゲート線ＧＬ（２）よりもゲート線ＧＬ（１）に近い位置に配置される。すなわち、ｋ番目のゲート線ＧＬ（ｋ）に対応するゲートドライバ１１（ｋ）（図３では図示省略）は、ゲート線ＧＬ（ｋ）よりも、このゲート線ＧＬ（ｋ）に隣接するゲート線ＧＬ（ｋ－１）（図示省略）に近い位置に配置される。
　なお、一番端のゲート線ＧＬ（１）に対応するゲートドライバ１１（１）は、対応するゲート線ＧＬ（１）が、最も近くに配置されるゲート線となっている。すなわち、複数のゲート線１３Ｇの両端のゲート線ＧＬ（１）、ＧＬ（Ｎ）の一方に対応するゲートドライバ１１（１）又は１１（Ｎ）以外のゲートドライバ１１（１）～１１（Ｎ）は、対応するゲート線よりも他のゲート線に近い位置に配置する構成とすることができる。この場合、端のゲート線ＧＬ（１）に対応するゲートドライバ１１（１）は、表示領域外に配置されてもよい。
　また、図３に示す例では、ＧＬ（１）、ＧＬ（２）、…、ＧＬ（Ｋ）のゲート線１３Ｇには、４つのゲートドライバ１１がそれぞれ接続されており、ＧＬ（Ｎ－ｍ）～ＧＬ（Ｎ）のゲート線１３Ｇには、２つのゲートドライバ１１がそれぞれ接続されている。
　アクティブマトリクス基板２０ａの表示領域のうち、ソースドライバ３が設けられている辺の側の額縁領域には、端子部１２ｇが形成されている。端子部１２ｇは、制御回路４及び電源５と接続されている。端子部１２ｇは、制御回路４及び電源５から出力される制御信号を受け取る。制御信号には、例えば、クロック信号（ＣＫＡ、ＣＫＢ）、リセット信号又は電源電圧信号等が含まれる。端子部１２ｇに入力されたクロック信号（ＣＫＡ、ＣＫＢ）及び電源電圧信号等の制御信号は、配線１５Ｌ１を介して各ゲートドライバ１１に供給される。ゲートドライバ１１は、供給される制御信号に応じて、接続されているゲート線１３Ｇに対し、選択又は非選択の状態を示す選択信号を出力する。
　また、各段のゲート線１３Ｇに接続されたゲートドライバ１１は、前段のゲート線１３Ｇに接続されている。これにより、各段のゲートドライバ１１は、前段のゲート線１３Ｇからの選択信号をセット信号として受け取ることができる。すなわち、各段のゲートドライバ１１は、接続されたゲート線に選択信号を出力するとともに、次段のゲート線１３Ｇにセット信号を出力することができる。以下の説明では、一のゲート線１３Ｇに選択信号を出力する動作を、ゲート線１３Ｇの駆動と呼ぶことがある。
　また、アクティブマトリクス基板２０ａにおいて、ソースドライバ３が設けられている辺の側の額縁領域には、ソースドライバ３と各ソース線１５Ｓとを接続する端子部１２ｓが、形成されている。ソースドライバ３は、表示制御回路４から入力される制御信号に応じて、各ソース線１５Ｓ（図２参照）にデータ信号を出力する。
　図３に示すように、本実施形態では、表示領域内において、ＧＬ（１）～ＧＬ（Ｎ）の各ゲート線１３Ｇに対し、複数の対応するゲートドライバ１１が接続されている。同一のゲート線１３Ｇに接続されている複数の対応するゲートドライバ１１は同期しており、１本のゲート線１３Ｇがこれら複数の対応するゲートドライバ１１により同時に駆動される。本実施形態では、１本のゲート線１３Ｇに対応する複数のゲートドライバ１１の各々が１本のゲート線１３Ｇを駆動する負荷が略均等となるように、ゲート線１３Ｇの延びる方向において略等間隔に配置されている。
　（ゲートドライバ１１の構成）
　ここで、本実施形態におけるゲートドライバ１１の構成について説明する。図４は、ＧＬ（ｎ）（ｎは、１、２、…、Ｎ－１、Ｎの自然数）のゲート線１３Ｇを駆動する１つのゲートドライバ１１の等価回路の一例を示す図である。図４に示すように、ゲートドライバ１１は、スイッチング素子として薄膜トランジスタ（ＴＦＴ：Thin Film Transistor）で構成されたＴＦＴ－Ｍ１～Ｍ１１と、容量Ｃｂｓｔと、配線ｎｅｔＡ，ｎｅｔＢとを有する。ここで、ｎｅｔＡは、ゲート線１３Ｇへ印加する電圧を蓄積するための蓄積配線の一例である。ゲートドライバ１１は、回路ブロックとして、出力部Ｕ１を含む。
　出力部Ｕ１は、蓄積配線の一例であるｎｅｔＡとゲート線ＧＬ（ｎ）との間の導通を制御する。出力部Ｕ１は、ｎｅｔＡとゲート線ＧＬ（ｎ）との間に接続されるＴＦＴ－Ｍ５（第１スイッチング素子の一例）を含む。また、本例では、出力部Ｕ１は、ゲート線ＧＬ（ｎ）とｎｅｔＡとの間に接続される容量Ｃｂｓｔ（第１容量の一例）を含む。容量Ｃｂｓｔ及びＴＦＴ－Ｍ５により、ゲート線ＧＬ（ｎ）に印加するべき電圧をｎｅｔＡに蓄積することができる。そのため、出力部Ｕ１は、ゲート線ＧＬ（ｎ）へ印加する電圧信号を充電する最終バッファということもできる。また、出力部Ｕ１は、ゲート線ＧＬ（ｎ）とｎｅｔＡとの間に接続されたスイッチング素子及びキャパシタを含む出力回路ということもできる。図４に示す例では、ＴＦＴ－Ｍ５のゲートは、ｎｅｔＡに、ドレインは、クロック信号ＣＫＡを供給する制御信号線に、ソースは、ゲート線ＧＬ（ｎ）に接続される。また、容量Ｃｂｓｔの一方の電極は、ＧＬ（ｎ）及びＴＦＴ－Ｍ５のソースに、他方の電極は、ｎｅｔＡに接続される。この構成により、ブートストラップ回路を形成することができる。
　ｎｅｔＡには、ＴＦＴ－Ｍ１が接続される。これらのＴＦＴ－Ｍ１は、蓄積配線であるｎｅｔＡの電圧を他のゲート線から入力される信号に応じて変化させる蓄積電圧供給部を構成する回路の要素である。ＴＦＴ－Ｍ１は、ｎｅｔＡと、前段のゲート線ＧＬ（ｎ－１）との間に接続され、前段のゲート線ＧＬ（ｎ－１）から入力される信号に応じてｎｅｔＡの電圧を変化させる。本例では、ＴＦＴ－Ｍ１のゲートとドレインは、前段のゲート線ＧＬ（ｎ－１）と接続され（ダイオード接続）、ＴＦＴ－Ｍ１のソースはｎｅｔＡに接続されている。これにより、前段のゲート線ＧＬ（ｎ－１）の選択信号を受けたタイミングで、ｎｅｔＡに、ゲート線ＧＬ（ｎ）へ印加するための電圧を充電することができる。このように、ＴＦＴ－Ｍ１は、ゲート線ＧＬ（ｎ）に選択状態のレベル（本例ではハイレベル）の電圧を印加するための電圧を、ｎｅｔＡへ蓄積する充電回路ということもできる。
　ｎｅｔＡには、さらに、ＴＦＴ－Ｍ２～Ｍ４が接続される。ＴＦＴ－Ｍ４のゲートにはｎｅｔＢが接続される。ｎｅｔＢには、ＴＦＴ－Ｍ８～Ｍ１１が接続される。これらＴＦＴ－Ｍ２～Ｍ４、Ｍ８～Ｍ１１で構成される回路は、制御信号に応じてｎｅｔＡの電圧を所定レベルにする蓄積電圧調整部であると言える。ＴＦＴ－Ｍ２～Ｍ４、Ｍ８～Ｍ１１は、制御信号又は他のゲート線ＧＬ（ｎ＋１）の信号に応じて蓄積配線ｎｅｔＡの電圧を所定レベルにする。
　図４に示す例では、ＴＦＴ－Ｍ２～Ｍ４、Ｍ８～Ｍ１１は、ゲート線ＧＬ（ｎ）の電圧を、選択状態のレベルから非選択状態のレベルへ適切なタイミングで戻すために、ｎｅｔＡの電圧を制御する回路である。そのため、ＴＦＴ－Ｍ４は、ｎｅｔＡと所定レベル（ローレベル）の電源電圧信号ＶＳＳを供給する制御信号線との間に接続される。ＴＦＴ－８～Ｍ１１は、クロック信号ＣＫＡ，ＣＫＢ及び前段のゲート線ＧＬ（ｎ－１）からのセット信号に基づいて、ＴＦＴ－Ｍ４のオン／オフを制御する信号を生成する。ＴＦＴ－Ｍ２は、電源電圧信号ＶＳＳを供給する制御信号線とｎｅｔＡとの間に接続され、リセット信号ＣＬＲに従って、ｎｅｔＡへ電源電圧信号ＶＳＳを供給する。ＴＦＴ－Ｍ３は、電源電圧信号ＶＳＳを供給する制御信号線とｎｅｔＡとの間に接続され、次段のゲート線ＧＬ（ｎ＋１）の信号に従って、ｎｅｔＡへ電源電圧信号ＶＳＳを供給する。
　具体的には、ＴＦＴ－Ｍ８のソースはｎｅｔＢに接続され、ゲートとドレインは、クロック信号ＣＫＢを供給する制御信号線に接続される（ダイオード接続）。ＴＦＴ－Ｍ９は、ドレインが、ｎｅｔＢに接続され、ゲートがクロック信号ＣＫＡの制御信号線に、ソースが、電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ｍ１０のドレインは、ｎｅｔＢに接続され、ゲートは、リセット信号ＣＬＲを供給する制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ｍ１１のドレインは、ｎｅｔＢに接続され、ゲートは、前段のＧＬ（ｎ－１）に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。
　ゲート線ＧＬ（ｎ）に接続されたＴＦＴ－Ｍ６、Ｍ７は、制御信号に応じてゲート線ＧＬ（ｎ）の電圧を所定レベルにする回路の要素である。本例では、ＴＦＴ－Ｍ６、Ｍ７は、制御信号に基づいて、ゲート線ＧＬ（ｎ）の電圧を、非選択状態のレベルにする。そのため、ＴＦＴ－Ｍ６、Ｍ７は、ゲート線ＧＬ（ｎ）と、所定レベル（ローレベル）の電源電圧信号ＶＳＳの制御信号線との間に設けられる。
　ＴＦＴ－Ｍ６のドレインは、ゲート線ＧＬ（ｎ）に、ゲートは、リセット信号ＣＬＲの制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。ＴＦＴ－Ｍ７のドレインは、ゲート線ＧＬ（ｎ）に、ゲートは、クロック信号ＣＫＢの制御信号線に、ソースは、電源電圧信号ＶＳＳの制御信号線に接続される。
　本実施形態では、クロック信号ＣＫＡの位相とクロック信号ＣＫＢの位相は、互いに逆になっている。そして、各段のゲート線のゲートドライバ１１のクロック信号の位相と、隣の段のゲート線のゲートドライバ１１のクロック信号の位相も、互いに逆になっている。そのため、例えば、ＧＬ（ｎ＋１）のゲート線のゲートドライバ１１は、図４に示す構成において、ＣＫＡ、とＣＫＢを入れ替えた構成となる。具体的には、ＧＬ（ｎ）のゲートドライバのうち、ＴＦＴ－Ｍ７、ＴＦＴ－Ｍ５、ＴＦＴ－Ｍ９、及びＴＦＴ－Ｍ８のそれぞれに供給されるクロック信号は、隣接するＧＬ（ｎ＋１）のゲートドライバのこれらＴＦＴのそれぞれに供給されるクロック信号と逆位相となるように配置される。
　リセット信号ＣＬＲは、例えば、ゲート線の走査開始前に一定期間、Ｈレベルとすることができる。この場合、１垂直期間ごとに、リセット信号ＣＬＲがＨレベルになる。リセット信号ＣＬＲがＨレベルになることにより、ｎｅｔＡ及びゲート線ＧＬをＬレベル（電源電圧信号ＶＳＳのレベル）にリセットする。また、１垂直期間の初め、１段目のゲート線ＧＬ（１）に対しては、信号Ｓとして、ＧＳＰ（ゲートスタートパルスgate start pulse）が入力される。
　（表示領域における配置例）
　図５は、図４に示すゲートドライバ１１を、表示領域に配置した場合の回路構成例を示す図である。表示領域においては、ソース線１５Ｓとゲート線ＧＬとの各交点に対応する位置に各画素が配置される。各画素には、画素スイッチング素子の一例であるＴＦＴ－ＭＰが設けられる。ＴＦＴ－ＭＰは、ソース線１５Ｓ及びゲート線ＧＬに接続される。また、ＴＦＴ－ＭＰは、画素電極２１にも接続される。ＴＦＴ－ＭＰは、ゲート線ＧＬが選択されたタイミングでオン状態（導通状態）になる。ＴＦＴ－ＭＰがオン状態のときに、ソース線１５Ｓからのデータ信号が画素電極２１へ供給される。
　各ゲート線ＧＬに沿って行方向に画素が並んで配置される。例えば、ｎ行目の画素ＰＲ（ｎ）は、ｎ行目のゲート線ＧＬ（ｎ）に沿って配置される。１行の画素のＴＦＴ－ＭＰは、全て同じ１本のゲート線ＧＬに接続される。そのため、１本のゲート線ＧＬには、ゲート線ＧＬの方向に並ぶ複数のＴＦＴ－ＭＰが接続される。この例では、１本のゲート線ＧＬ（ｎ）に接続されるＴＦＴ－ＭＰは、隣のゲート線ＧＬ（ｎ＋１）、ＧＬ（ｎ－１）よりも、接続されるゲート線ＧＬ（ｎ）に近い位置に配置される。
　図５に示す例では、ｎ行目のゲート線ＧＬ（ｎ）を駆動するためのゲートドライバ１１は、ｎ行目のゲート線ＧＬ（ｎ）よりも、ｎ＋１行目のゲート線ＧＬ（ｎ＋１）に近い位置に配置される。具体的には、ゲート線ＧＬ（ｎ）のゲートドライバに含まれる複数のＴＦＴ－Ｍ１～Ｍ１１は、ゲート線ＧＬ（ｎ）ではない他のゲート線ＧＬ（ｎ＋２）に沿って並ぶ画素列内に配置される。この他のゲート線ＧＬ（ｎ＋２）の画素列と、複数のＴＦＴ－Ｍ１～Ｍ１１のゲートドライバが駆動するゲート線ＧＬ（ｎ）の画素列との間には、さらに他の画素列（ｎ＋１番目の画素列）が配置される。このように、1本のゲート線ＧＬ（ｎ）と、そのゲート線ＧＬ（ｎ）を駆動するゲートドライバのＴＦＴ－Ｍ１～Ｍ１１との間には、少なくとも１本の他のゲート線ＧＬ（ｎ＋１）が配置される。これにより、ゲートドライバとそのゲートドライバに対応するゲート線との間には、少なくとも１つの他のゲート線の画素列が配置される。
　図５に示す例では、ゲート線ＧＬ（ｎ）に対応するゲートドライバのＴＦＴ－Ｍ１～Ｍ１１のみならず、容量Ｃｂｓｔ、及び蓄積配線ｎｅｔＡ、ｎｅｔＢも、ゲート線ＧＬ（ｎ）より、他のゲート線ＧＬ（ｎ＋１）又はＧＬ（ｎ＋２）に近い位置に配置される。これにより、ゲートドライバから駆動信号が出力されるゲート線を、そのゲートドライバが備えるＴＦＴ、キャパシタ及び配線から少なくとも１画素分、遠ざけることができる。これにより、ゲート線ＧＬ（ｎ）に接続されたＴＦＴ－ＭＰと、スイッチングのタイミングと同じになりやすい対応するゲートドライバのＴＦＴ－Ｍ１～Ｍ１１との距離を大きくすることができる。これにより、ＴＦＴ－ＭＰと同じタイミングで電位が変化するゲートドライバのＴＦＴ、キャパシタ及び配線を、ＴＦＴ－ＭＰに影響が及ばない程度に離れた位置に配置することが可能になる。
　図６は、図５のＴＦＴ－Ｍ５の周辺の回路構成例を示す図である。図６に示す例では、ソース線１５Ｓとゲート線ＧＬとが交差する場所において、ゲート線ＧＬの線幅が太くなり、画素ＴＦＴ－ＭＰのゲート電極２５を形成している。このゲート電極２５に絶縁膜（図示せずを介して）重なる位置に半導体層２３が設けられる。半導体層２３の一部にソース線１５Ｓと一体的に形成されたソース電極と、ドレイン電極２２が重ねて配置される。ドレイン電極２２は、コンタクトホール２２ａを介して画素電極２１と接続される。これにより、ソース線１５Ｓとゲート線ＧＬが交差する箇所に角が位置するように画素ＴＦＴ－ＭＰが設けられる。
　ゲート線ＧＬ（ｎ－１）に対応するゲートドライバを構成するＴＦＴ－Ｍ５（ｎ－１）は、ゲート線ＧＬ（ｎ－１）よりも、ゲート線ＧＬ（ｎ）に近い位置に配置される。すなわち、ＴＦＴ－Ｍ５（ｎ－１）と、ゲート線ＧＬ（ｎ－１）との間に、ゲート線ＧＬ（ｎ－１）に隣接するゲート線ＧＬ（ｎ）と、ゲート線ＧＬ（ｎ）に接続される画素ＴＦＴ－ＭＰ（ｎ）及び画素電極２１（ｎ）が配置される。
　ＴＦＴ－Ｍ５（ｎ－１）は、ゲート電極２８と、ゲート電極２８に絶縁膜を介して重なる位置に設けられた半導体層２８、半導体層２８上に、互いに離間して対向するよう設けられたソース電極２９及びドレイン電極２７を有する。ゲート電極２８は、ゲート線ＧＬ（ｎ）に対向する位置においてゲート線ＧＬ（ｎ）に沿って延びるｎｅｔＡ（ｎ－１）の線幅が太くなった部分に形成されている。ＴＦＴ－Ｍ５（ｎ－１）のソース電極２９とゲート線ＧＬ（ｎ－１）との間を接続する配線２４は、ゲート線ＧＬ（ｎ）及びゲート線ＧＬ（ｎ）に接続される画素電極２１（ｎ）を跨いで、ゲート線ＧＬ（ｎ－１）まで延びている。ＴＦＴ－Ｍ５（ｎ－１）のドレイン電極２７には、クロック信号を供給するクロック信号線ＣＫが接続される。図６に示す例では、ＴＦＴ－Ｍ５（ｎ－１）と画素ＴＦＴ－ＭＰ（ｎ）との間で容量カップリングが生じ得る。
　（動作例）
　図７は、図４及び図５に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。以下の説明では、信号のレベルとしてのローレベル（low level）をＬレベルと称し、ハイレベル（high level）をＨレベルと称する。図４及び図５に示すゲートドライバは、２相クロック（ＣＫ）を用いたゲートドライバの例である。図７には、位相が互いに異なる２つのクロック信号ＣＫＡ、ＣＫＢの波形が示されている。図７に示す例では、クロック信号ＣＫＡ、ＣＫＢのパルス幅は１Ｈである。ＧＳＰが立ち上がる時刻をｔ０とし、以降の１Ｈごとの時刻を、ｔ１、ｔ２、…としている。ここで、１Ｈは、垂直走査周期をゲート線１３Ｇの本数で割った値とすることができる。
　時刻ｔ０の前は、クロック信号ＣＫＡ、ＣＫＢはＬレベルであり、ｎｅｔＡ（１）、ｎｅｔＢ（１）及びＧＬ（１）はいずれもＬレベルとなっている。
　時刻ｔ０において、クロック信号（ＣＫＡ）がＬレベル、クロック信号（ＣＫＢ）がＨレベルとなり、ＧＳＰが第１段目のゲートドライバのＴＦＴ－Ｍ１のゲート及びドレインに入力される。これにより、ＴＦＴ－Ｍ１がオン状態となり、ｎｅｔＡ（１）がＨレベルに充電される。また、ＴＦＴ－Ｍ１１がオン状態となり、ＴＦＴ－Ｍ８がオン状態、ＴＦＴ－Ｍ９がオフ状態となるためｎｅｔＢ（１）がＬレベルに維持された状態となる。ＴＦＴ－Ｍ４とＴＦＴ－Ｍ５はオフ状態となるため、ｎｅｔＡ（１）の電位は下がらずに維持される。この間、ＴＦＴ－Ｍ７はオン状態となっているため、ゲート線ＧＬ（１）の電位はＬレベルとなる。
　時刻ｔ１において、クロック信号（ＣＫＡ）がＨレベルとなり、クロック信号（ＣＫＢ）がＬレベルとなると、ＴＦＴ－Ｍ５がオン状態となり、ＴＦＴ－Ｍ７がオフ状態となる。ｎｅｔＡ（１）とゲート線ＧＬ（ｎ）との間には容量Ｃｂｓｔが設けられているため、ＴＦＴ－Ｍ５のドレインの電位の上昇に伴って、ｎｅｔＡ（１）はクロック信号（ＣＫＡ）のＨレベルより高い電位まで充電される。この間、ＴＦＴ－Ｍ８とＴＦＴ－Ｍ１１がオフ状態、ＴＦＴ－Ｍ９がオン状態となるため、ｎｅｔＢ（１）の電位はＬレベルで維持される。ＴＦＴ－Ｍ４はオフ状態であるためｎｅｔＡ（１）の電位は下がらず、クロック信号（ＣＫＡ）のＨレベルの電位がゲート線ＧＬ（１）に出力される。これにより、ゲート線ＧＬ（１）は、選択された状態となり、次段のゲート線ＧＬ（２）のゲートドライバ１１に、セット信号Ｓが出力される。これにより、次段のゲートドライバのｎｅｔＡ（２）はＨレベルからＴＦＴ－Ｍ１のしきい値分だけ低下した電圧レベルにプリチャージされる。
　時刻ｔ２において、クロック信号（ＣＫＡ）がＬレベルとなり、クロック信号（ＣＫＢ）がＨレベルになると、ＴＦＴ－Ｍ８がオン状態となり、ＴＦＴ－Ｍ９がオフ状態となるためｎｅｔＢはＨレベルに充電される。これによりＴＦＴ－Ｍ４はオン状態となりｎｅｔＡ（１）はＬレベルに充電される。この間、ＴＦＴ－Ｍ７がオン状態、ＴＦＴ－Ｍ５がオフ状態となるため、ゲート線ＧＬ（１）へＬレベルの電位が出力され、ゲート線ＧＬ（１）は、Ｌレベルに充電される。ゲート線ＧＬ（１）は、非選択状態に戻る。
　また、時刻ｔ２では、次段のＴＦＴ－Ｍ５が、ｎｅｔＡ（２）のＨレベル以上の電位によりオン状態となり、クロック信号（ＣＫＢ）のＨレベルの電圧が、ゲート線ＧＬ（２）に出力される。時刻ｔ３では、ゲート線ＧＬ（２）の電位が、ＨレベルからＬベルになって非選択状態となるとともに、ゲート線ＧＬ（３）の電位がＬレベルからＨレベルになり選択状態となる。以下、同様にして、ゲート線ＧＬ（１）～（Ｎ）が、クロック信号の周期に従って、順次、選択される。
　このようにして、液晶表示装置１は、各ゲート線１３Ｇに接続されている複数のゲートドライバ１１によってゲート線１３Ｇを順次走査し、ソースドライバ３によって各ソース線１５Ｓにデータ信号を供給することにより表示パネル２に画像を表示する。本実施形態では、表示領域内において、１本のゲート線１３Ｇを駆動する複数のゲートドライバ１１がゲート線１３Ｇ間に形成されている。そのため、表示パネル２の外形の幅に応じて、ゲート線１３Ｇの長さが決められている場合でも、各々のゲート線１３Ｇは、表示領域内のゲートドライバ１１から出力されるセット信号によって順次選択される。
　また、各ゲートドライバ１１に対して供給されるクロック信号や電源電圧信号等の制御信号は、表示パネル２において、ソースドライバ３が設けられている１辺の側から入力される。そのため、ソースドライバ３が設けられていない他の３辺の額縁領域について狭額縁化を図ることができ、ゲートドライバ１１の配置によって表示パネル２の外形のデザインが制限されず、設計の自由度を向上させることができる。
　（実施形態の効果）
　図８は、図６に示すように配置されたゲート線ＧＬ（ｎ－１）、ＧＬ（ｎ）及び、これらに対応するゲートドライバのｎｅｔＡ、ｎｅｔＢの信号を示すタイミングチャートである。図８は、図７に示すタイミングチャートでゲートドライバが動作した場合の例である。ゲート線ＧＬ（ｎ－１）の電位がＬレベルからＨレベルになる時に、ゲート線ＧＬ（ｎ－１）に接続された画素ＴＦＴ－ＭＰはオフ状態からオン状態になる。画素ＴＦＴ－ＭＰがオン状態の期間に、画素電極２１に対して、ソース線１５Ｓを介して、表示したい輝度に応じた信号電圧が印加される。ゲート線ＧＬ（ｎ－１）の電位がＨレベルからＬレベルになる時に、画素ＴＦＴ－ＭＰは、オン状態からオフ状態になる。画素ＴＦＴ－ＭＰがオフ状態になった後も、画素電極２１に印加された電圧は保持される。
　図８に示す例では、ゲート線ＧＬ（ｎ）の電位がＨレベルからＬレベルに変化する時に、ゲート線ＧＬ（ｎ）の近くに隣接して配置されるゲートドライバのＴＦＴ－Ｍ５（ｎ－１）とｎｅｔＡ（ｎ－１）（図６参照）の電位は、変化していない。そのため、たとえ、ゲート線ＧＬ（ｎ）と、ＴＦＴ－Ｍ５（ｎ－１）又はｎｅｔＡ（ｎ－１）が容量カップリングしていたとしても、画素ＴＦＴ－ＭＰ（ｎ）の動作に対して、ＴＦＴ－Ｍ５（ｎ－１）又は、ｎｅｔＡ（ｎ－１）の電位変化の影響が及びにくい。
　すなわち、ｎ行目の画素ＴＲ（ｎ）における容量カップリングの影響については、ｎ行目のゲート線ＧＬ（ｎ）を駆動するゲートドライバから影響はほとんどないが、ｎ－１行目のゲート線ＧＬ（ｎ－１）を駆動するゲートドライバからの影響はある。ここで、図８に示すように、ｎ行目の画素ＴＲ（ｎ）の画素ＴＦＴ－ＭＰ（ｎ）がオンからオフになるタイミングにおいて、ｎ－１行目のゲート線ＧＬ（ｎ－１）を駆動するゲートドライバのｎｅｔＡ（ゲートドライバ内のノードの中で最も電位変化が大きなノード）の電位は変化しない。そのため、ゲートドライバによる引き込みの影響が画素電極に残ったまま保持するということが起こりにくくなる。
　図９は、比較例として、ゲートドライバを、そのゲートドライバが駆動するゲート線が最も近くなるように配置した場合の回路構成例を示す図である。図９に示す例では、ｎ番目のゲート線ＧＬ（ｎ）を駆動するゲートドライバのＴＦＴの配置領域ＴＲ（ｎ）は、他のゲート線よりもゲート線ＧＬ（ｎ）に最も近い位置に配置される。図１０は、図９のＴＦＴ－Ｍ５の周辺の回路構成例を示す図である。ゲートドライバのＴＦＴ－Ｍ５（ｎ）は、そのゲートドライバが駆動するゲート線ＧＬ（ｎ）が最も近くになるよう配置される。
　図９及び図１０に示す構成のゲートドライバが、上記図７、図８で示したタイミングチャートと同様に動作すると、画素ＴＦＴ－Ｍ５（ｎ）がオン状態からオフ状態になるタイミングで、Ｍ５（ｎ）も同時に、オン状態からオフ状態になる。図１０に示す構成では、画素ＴＦＴ－ＭＰ（ｎ）とＴＦＴ－Ｍ５（ｎ）の間の容量カップリングが生じる。
　そのため、ゲートドライバが近くに配置されている画素ＴＲ（ｎ）では、画素ＴＦＴ－ＭＰ（ｎ）がオンからオフになるタイミングで、画素ＴＦＴ－ＭＰ（ｎ）や画素電極２１（ｎ）の周辺に配置しているゲートドライバの素子（配線ｎｅｔＡ、容量Ｃｂｓｔ、クロック信号（ＣＫ）の制御線等）の電位が変化すると、容量カップリングの影響により、画素電極２１（ｎ）の電位が変化する。その状態で画素ＴＦＴ－ＭＰ（ｎ）がオフになると、画素電極２１（ｎ）は、ソース線１５Ｓの本来の電位とは異なる電位を保持してしまう。図１１は、画素電極が、本来と異なる電位を保持する場合の例を示す図である。そのため、画素ＴＲ（ｎ）は、ゲートドライバが近くに配置されていない画素と比較して輝度が変わるため、パネル内において表示ムラとして見えることになる。
　例えば、ｎ行目のゲート線ＧＬ（ｎ）を駆動するゲートドライバのｎｅｔＡ（ｎ）とｎ行目の画素ＴＲ（ｎ）（特に、画素ＴＦＴ－ＭＰ（ｎ）、コモン電極、画素電極２１（ｎ））が比較的大きな寄生容量をもっている場合、ｎ行目の画素ＴＦＴ－ＭＰ（ｎ）がオンからオフになる直前のタイミングで、ｎｅｔＡ（ｎ）の電位が変化し、ｎｅｔＡ（ｎ）の引き込みの影響を含んだ状態で画素ＴＦＴ－ＭＰ（ｎ）がオフして電荷を保持するため、ｎｅｔＡ（ｎ）が配置されていない画素と比べると、画素ＴＦＴ－ＭＰ（ｎ）オフ後の画素電極の電圧値が異なり、表示ムラとして視認される。
　これに対して、図５及び図６に示す構成では、あるゲート線ＧＬ（ｎ）を駆動するゲートドライバ１１（ｎ）が、ゲート線ＧＬ（ｎ）とは異なる他のゲート線ＧＬ（ｎ＋１）又はＧＬ（ｎ－１）の付近に配置される。すなわち、ゲート線ＧＬ（ｎ＋１）で駆動する（ｎ＋１）行目の画素、又は、ゲート線ＧＬ（ｎ－１）で駆動する（ｎ－１）行目の画素の近くに、ゲート線ＧＬ（ｎ）を駆動するゲートドライバ１１（ｎ）が配置される。
　このように、ゲート線ＧＬ（ｎ）とそのゲート線ＧＬ（ｎ）を駆動するゲートドライバ１１（ｎ）の位置を離すことで、画素ＴＦＴ－ＭＰ（ｎ）がオンからオフになるタイミングにおいて、その画素ＴＦＴ－ＭＰ（ｎ）及び画素電極２１（ｎ）の周辺にあるゲートドライバ素子の電位変化が起こらないようにすることができる。これにより、容量カップリングによる引き込みが起こらなくなり、表示ムラの発生が抑制される。
　なお、画素ＴＦＴ－ＭＰ（ｎ）がオンの状態の時に近くのゲートドライバ素子の電位が変化した場合、画素電極２１（ｎ）の電位は、容量カップリングにより影響を受けても、画素電極２１（ｎ）がソース線１５Ｓとつながっているので、本来の電位に回復する。また、画素ＴＦＴ―ＭＰ（ｎ）がオフの状態の時に近くのゲートドライバ素子の電位が変化し、画素電極２１（ｎ）の電位が影響を受けた場合は、プラスとマイナスの影響を交互に受けるため、電位変化は相殺され、表示品質に与える影響は小さくなる。そのため、画素ＴＦＴ－ＭＰ（ｎ）の状態の変化と同じタイミングで電位が変化するゲートドライバ素子を、画素ＴＦＴ－ＭＰ（ｎ）の近くに配置しない構成とすることで、表示品質の低下を効果的に抑えることができる。
　（変形例）
　上記図５に示す例では、ゲート線ＧＬ（ｎ）に対応するゲートドライバ１１（ｎ）のＴＦＴ－Ｍ１～Ｍ１１すべてが、ゲート線ＧＬ（ｎ）より他のゲート線ＧＬ（ｎ＋１）に近いに位置に配置されている。これに対して、例えば、ゲートドライバ１１（ｎ）のＴＦＴ－Ｍ１～Ｍ１１のうち、画素ＴＦＴ―ＭＰ（ｎ）と同じタイミングで電位が変化するＴＦＴを、対応するゲート線ＧＬ（ｎ）よりも、他のゲート線（例えば、ＧＬ（ｎ＋１））に近い位置に配置する構成とすることができる。
　一例として、出力部Ｕ１（最終バッファ）のＴＦＴ－Ｍ５を、他のゲート線ＧＬ（ｎ＋１）の近くに配置し、その他のＴＦＴ－Ｍ１～Ｍ４、Ｍ６～Ｍ７は、ゲートドライバ１１（ｎ）に対応するゲート線ＧＬ（ｎ）の近くに配置する構成とすることができる。この場合、最終バッファに接続される蓄積配線であるｎｅｔＡも、ゲート線ＧＬ（ｎ）以外のゲート線の近くに配置することができる。さらに、出力部Ｕ１のＴＦＴ－Ｍ５、容量Ｃｂｓｔ及び配線ｎｅｔＡを、対応するゲート線ＧＬ（ｎ）以外の他のゲート線の近くに配置することで、画素電極２１（ｎ）に影響を与える可能性の高い素子を画素電極２１（ｎ）の画素ＴＦＴ―ＭＰ（ｎ）から遠ざけることができる。
　また、図５に示す例では、ゲートドライバ１１（ｎ）のＴＦＴ－Ｍ１～Ｍ１１に加えて、容量Ｃｂｓｔも、駆動するゲート線ＧＬ（ｎ）より、他のゲート線ＧＬ（ｎ＋１）に近い位置に配置している。ゲートドライバ１１（ｎ）のＴＦＴ又は容量のうち少なくとも一方を、ゲートドライバ１１（ｎ）が駆動するゲート線ＧＬ（ｎ）より、他のゲート線ＧＬ（ｎ＋１）に近い位置に配置する構成とすることができる。例えば、容量Ｃｂｓｔのみを、駆動するゲート線ＧＬ（ｎ）より、他のゲート線ＧＬ（ｎ＋１）に近い位置に配置する構成であっても上記効果を得ることができる。また、他のゲート線に近い位置に配置する容量は、最終バッファの容量に限られない。ゲートドライバ１１（ｎ）のＴＦＴに接続される導体が他の導体と対向して配置されることで形成される容量を、上記のように他のゲート線に近い位置に配置することができる。
　図５及び図６に示す例では、ゲートドライバ１１（ｎ）のＴＦＴ又は容量と、ゲートドライバ１１（ｎ）に対応するゲート線ＧＬ（ｎ）との間に、他のゲート線Ｇ（ｎ＋１）が配置される。これに対して、ゲートドライバ１１（ｎ）のＴＦＴ又は容量と、対応するゲート線ＧＬ（ｎ）との間に、他のゲート線が配置されない構成であってもよい。
　図１２は、ゲートドライバ１１（ｎ）のＴＦＴ－Ｍ５（ｎ）の配置の変形例を示す図である。図１２に示す例では、ＴＦＴ－Ｍ５（ｎ）及びｎｅｔＡ（ｎ）と、これらによって駆動される対応するゲート線ＧＬ（ｎ）との間に、他のゲート線は配置されない。ＴＦＴ－Ｍ５（ｎ）及びｎｅｔＡ（ｎ）と対応するゲート線ＧＬ（ｎ）との間に、ゲート線ＧＬ（ｎ）に接続される画素電極２１（ｎ）が配置される。画素電極２１（ｎ）のゲート線ＧＬ（ｎ）に対向する辺に画素ＴＦＴ－ＭＰ（ｎ）が配置される。画素電極２１（ｎ）のゲート線ＧＬ（ｎ）とは反対側の辺に対向する位置にＴＦＴ－Ｍ５（ｎ）が配置される。ゲート線ＧＬ（ｎ）とＴＦＴ－Ｍ５（ｎ）のソース電極２９とを接続する配線２４は、画素電極２１（ｎ）と平面視で重なる位置に設けられる。
　また、ＴＦＴ－Ｍ５（ｎ）のドレイン電極２７に接続されるクロック信号線ＣＫは、隣接する画素電極（ｎ－１）と平面視で重なる位置に、ソース線１５Ｓと同じ方向に延びて形成される。この例では、ＴＦＴ－Ｍ５（ｎ）と画素ＴＦＴ－ＭＰ（ｎ－１）との間で容量カップリングが生じ得る。ここで、画素ＴＦＴ－ＭＰ（ｎ－１）と、ＴＦＴ－Ｍ５（ｎ）は、動作タイミングが異なるので、ＴＦＴ－Ｍ５（ｎ）の電位変化は、画素電極２１（ｎ）の電位に対して重大な影響を及ぼさない。
　＜実施形態２＞
　図１３は、実施形態２におけるゲートドライバ１１の等価回路の一例を示す図である。図１３に示すゲートドライバは、４相クロック（ＣＫ）で動作するゲートドライバの構成である。図４に示す等価回路と同じ部分については、説明を省略する。図１３に示す例では、ｎｅｔＡに接続されたＴＦＴ－Ｍ１のドレイン及びゲートには、前段のゲート線ＧＬ（ｎ－１）に接続される。また、ＴＦＴ－Ｍ３のゲートに３段後のゲート線ＧＬ（ｎ＋３）が接続される。また、ＴＦＴ－Ｍ８のドレイン及びゲートには、クロック信号ＣＫＤの制御配線が、ＴＦＴ－Ｍ９のゲートには、クロック信号ＣＫＣの制御配線がそれぞれ接続される。また、ＴＦＴ－Ｍ１１のゲートには、２段前にゲート線ＧＬ（ｎ－２）が接続される。
　図１４は、図１３に示すゲートドライバを、表示領域に配置した場合の回路構成例を示す図である。図１４に示す例では、ｎ番目のゲート線ＧＬ（ｎ）を駆動するゲートドライバ１１（ｎ）のＴＦＴ－Ｍ１～Ｍ１１及び容量Ｃｂｓｔは、ゲート線ＧＬ（ｎ）よりも、２段後のゲート線ＧＬ（ｎ＋２）に近い位置に配置される。ＴＦＴ－Ｍ１～Ｍ１１及び容量Ｃｂｓｔと、対応するゲート線ＧＬ（ｎ）との間には、２本の他のゲート線ＧＬ（ｎ＋１）、ＧＬ（ｎ＋２）が配置される。ゲートドライバ１１（ｎ）のｎｅｔＡ及びｎｅｔＢの一部は、ゲート線ＧＬ（ｎ＋１）に沿う位置に配置される。この例では、ゲートドライバ１１（ｎ）のＴＦＴの配置領域ＴＲ（ｎ）が、そのゲートドライバ１１（ｎ）が駆動するゲート線ＧＬ（ｎ）の画素ＰＲ（ｎ）から２画素分離れている。
　図１５は、図１３及び図１４に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。図７に示す例では、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤのパルス幅は２Ｈである。ＣＫＡとＣＫＢは逆位相であり、ＣＫＣとＣＫＤも逆位相となっている。ＣＫＡとＣＫＣは、４分の１波長分、位相がずれている。ＣＫＢとＣＫＤも、４分の１波長分、位相がずれている。
　図１５に示す例では、時刻ｔ２において、ＣＫＡが最初にＬレベルからＨレベルへ立ち上がる時に、１番目のゲートドライバ１１（１）のｎｅｔＡ（１）及びゲート線ＧＬ（１）の電位がＬレベルからＨレベル変化する。ゲート線ＧＬ（１）が選択状態となる。時刻ｔ２から１Ｈ経過後の時刻ｔ３において、ＣＫＣの立ち上がりと同時に、２番目のゲートドライバ１１（２）のｎｅｔＡ（２）及びゲート線ＧＬ（２）の電位が立ち上がり、時刻ｔ４において、ＣＫＡがＨレベルからＬレベルへ戻るのに合わせて、ゲート線ＧＬ（１）もＨレベルからＬレベル（非選択状態）に戻る。以下、順次、１Ｈ経過するごとにＧＬ（３）、ＧＬ（４）、…が２Ｈの期間だけ選択状態となる。
　図１６は、図１４に示すように配置されたゲート線ＧＬ（ｎ－１）、ＧＬ（ｎ）及び、これらに対応するゲートドライバのｎｅｔＡ、ｎｅｔＢの信号を示すタイミングチャートである。図１６は、図１５に示すタイミングチャートでゲートドライバが動作した場合の例である。
　図１４のような配置では、例えば、ｎ行目のゲート線ＧＬ（ｎ）で駆動する画素（ｎ行目の画素）に関して、ＧＬ（ｎ）を駆動するゲートドライバ１１（ｎ）より、ＧＬ（ｎ－２）を駆動するゲートドライバ１１（ｎ－２）の方が近い距離に配置されることになる。容量カップリングの影響については、ｎ行目のゲート線ＧＬ（ｎ）を駆動するゲートドライバ１１（ｎ）は、ＧＬ（ｎ）の画素に対してほとんど影響しないが、ｎ－２行目のゲート線ＧＬ（ｎ－２）を駆動するゲートドライバ１１（ｎ－２）は、ＧＬ（ｎ）の画素に影響を与える。ここで、図１６に示す例では、ｎ行目の画素ＴＦＴ－ＭＰ（ｎ）がオンからオフに変化するタイミング、すなわち、ゲート線ＧＬ（ｎ）の電位がＨからＬに変化するタイミングにおいて、ｎ－２行目のゲート線ＧＬ（ｎ－２）を駆動するゲートドライバ１１（ｎ－２）の内部ノードである蓄積配線ｎｅｔＡ及びｎｅｔＢの電位は変化しない。そのため、引き込みの影響が画素電極に残ったまま保持されるということが生じない。
　図８に示す例では、ＧＬ（ｎ）がＨレベルからＬレベルに変化するタイミングにおいて、ｎｅｔＢ（ｎ－１）が変化している。そのため、ｎｅｔＢ（ｎ－１）がゲート線ＧＬ（ｎ）の近くにある場合は、ｎｅｔＢの影響がＧＬ（ｎ）の画素に残ってしまう可能性がある。これに対して、図１６に示す例では、ＧＬ（ｎ）がＨレベルからＬレベルに変化するタイミングにおいて、ｎｅｔＡ（ｎ－２）及びｎｅｔＢ（ｎ－２）のいずれも変化しない。そのため、ＧＬ（ｎ）の画素は、ｎｅｔＡ（ｎ－２）及びｎｅｔＢ（ｎ－２）両方の影響を受けなくなる。このように、４相以上の多相クロックを用いることで、容量カップリングの影響を抑えることができる。
　また、本実施形態では、ゲートドライバ１１（ｎ）の配置領域と、ゲートドライバ１１（ｎ）が駆動するゲート線ＧＬ（ｎ）との間には、２列分の画素列が配置されている。このように、ゲートドライバ１１（ｎ）が配置される画素列とゲート線ＧＬ（ｎ）の画素列とは、１画素分離して配置されているが、２画素以上離してもよい。ただし、離せば離すほど、出力部Ｕ１のＴＦＴ－Ｍ５等とゲート線とを接続する配線を引き回す距離が長くなる。配線が長くなるとゲート線の負荷が大きくなってしまう。そのため、容量カップリングの影響が軽減できる最低限の距離だけ離すことが望ましい。
　図１７は、比較例として、図１３に示すゲートドライバを、そのゲートドライバが駆動するゲート線が最も近くなるように配置した場合の回路構成例を示す図である。図１７に示す例では、ｎ番目のゲート線ＧＬ（ｎ）を駆動するゲートドライバのＴＦＴの配置領域ＴＲ（ｎ）は、他のゲート線よりもゲート線ＧＬ（ｎ）に最も近い位置に配置される。この場合、ゲートドライバのｎｅｔＡとＴＦＴ－Ｍ１～Ｍ４とを接続する配線が、ゲート線ＧＬ（ｎ）の画素に配置されている。ゲート線ＧＬ（ｎ）の画素ＴＦＴ－ＭＰ（ｎ）がオンからオフに変化するタイミングで、同時に変化するｎｅｔＡの電位が、ゲート線ＧＬ（ｎ）の画素電圧に影響を及ぼす。また、最終バッファのＴＦＴ－Ｍ５が、ゲート線ＧＬ（ｎ）の画素ＴＦＴ－ＭＰ（ｎ）と対向する位置に配置されている。そのため、ゲート線ＧＬ（ｎ）の画素ＴＦＴ－ＭＰ（ｎ）が変化するタイミングで、同時に変化するＴＦＴ－Ｍ５の電位が、ゲート線ＧＬ（ｎ）の画素電圧へ影響を与える。その結果、表示ムラが視認される可能性が高くなる。
　＜実施形態３＞
　図１８は、実施形態３におけるゲートドライバ１１の等価回路の一例を示す図である。図１８に示すゲートドライバは、８相クロック（ＣＫ）で動作するゲートドライバの構成である。図４に示す等価回路と同じ部分については、説明を省略する。図１８に示す例では、ｎｅｔＡに接続されたＴＦＴ－Ｍ１のドレイン及びゲートには、４段前のゲート線ＧＬ（ｎ－４）に接続される。また、ＴＦＴ－Ｍ３のゲートに４段後のゲート線ＧＬ（ｎ＋４）が接続される。ＴＦＴ－Ｍ１１のゲートには、４段前にゲート線ＧＬ（ｎ－２）が接続される。
　図１８に示すゲートドライバ１１（ｎ）の次段のゲートドライバ１１（ｎ＋１）は、クロック信号ＣＫＡ、ＣＫＢの制御配線の代わりに、クロック信号ＣＫＣ、ＣＫＤの制御配線が接続される。クロック信号ＣＫＣ、ＣＫＤは、クロック信号ＣＫＡ、ＣＫＢに対して８分の１波長分、位相がずれている信号とすることができる。同様に、ゲートドライバ１１（ｎ＋２）には、クロック信号ＣＫＡ、ＣＫＢに対して８分の２波長位相がずれたクロック信号ＣＫＥ、ＣＫＦの制御配線が接続される。ゲートドライバ１１（ｎ＋３）には、クロック信号ＣＫＡ、ＣＫＢに対して８分の３波長位相がずれたクロック信号ＣＫＧ、ＣＫＨの制御配線が接続される。
　ゲートドライバ１１（ｎ＋５）は、図１８に示す構成において、クロック信号ＣＫＡとクロック信号ＣＫＢを互いに入れ替えた構成とすることができる。ゲートドライバ１１（ｎ＋６）～１１（ｎ＋８）の構成も、同様に、ゲートドライバ１１（ｎ＋２）～１１（ｎ＋４）の２つのクロック周波数を互いに入れ替えた構成となる。
　図１９は、図１８に示すゲートドライバ１１の動作時における信号の波形の一例を示すタイミングチャートである。図１９に示す例では、クロック信号ＣＫＡ、ＣＫＢ、ＣＫＣ、ＣＫＤ、ＣＫＥ、ＣＫＦ、ＣＫＧ、ＣＫＨのパルス幅は４Ｈである。ＣＫＡとＣＫＢは逆位相であり、同様に、ＣＫＣとＣＫＤ、ＣＫＥとＣＫＦ、ＣＫＧとＣＫＨも逆位相となっている。ＣＫＡとＣＫＣは、８分の１波長分、位相がずれている。ＣＫＢとＣＫＤも、８分の１波長分、位相がずれている。同様に、ＣＫＣとＣＫＥ、ＣＫＤとＣＫＦ、ＣＫＥとＣＫＧ、ＣＫＦとＣＫＨも位相が８分の１波長ずれている。
　図１９に示す例では、時刻ｔ４において、ＣＫＡが最初にＬレベルからＨレベルへ立ち上がる時に、１番目のゲートドライバ１１（１）のｎｅｔＡ（１）及びゲート線ＧＬ（１）の電位がＬレベルからＨレベル変化する。ゲート線ＧＬ（１）が選択状態となる。時刻ｔ４から１Ｈ経過後の時刻ｔ５において、ＣＫＣの立ち上がりと同時に、２番目のゲートドライバ１１（２）のｎｅｔＡ（２）及びゲート線ＧＬ（２）の電位が立ち上がる。ゲート線ＧＬ（２）が選択状態となる。同様に、時刻ｔ６、ｔ７、ｔ８において、順に、ゲート線ＧＬ（３）、ＧＬ（４）、ＧＬ（５）が選択状態になる。時刻ｔ８では、ＣＫＡがＨレベルからＬレベルへ戻るのに合わせて、ゲート線ＧＬ（１）もＨレベルからＬレベル（非選択状態）に戻る。以下、順次、１Ｈ経過するごとにＧＬ（６）、ＧＬ（７）、…が４Ｈの期間だけ選択状態となる。
　図２０は、本実施形態における制御配線の配置例を示す図である。図２０では、表示領域ＡＡ内に配置されるゲートドライバに接続される制御配線を示し、その他の配線であるゲート線及びソース線は、省略している。図２０に示す表示パネルは、矩形であるが、図１に示すように非矩形であってもよい。制御配線には、例えば、クロック信号ＣＫ、ゲートスタートパルスＧＳＰ、リセット信号ＣＬＲ、電源電圧信号ＶＳＳ等を伝達する制御配線が含まれる。
　これらの制御配線のうち、クロック信号ＣＫの制御配線（クロック信号線）は、表示領域ＡＡに内側においてゲート線と同じ方向（第１方向）へ延びる第１クロック信号線ＣＫ１と、表示領域ＡＡの外側において、ソース線と同じ方向（第２方向の一例）へ延びる第２クロック信号線ＣＫ２とを含む。第１クロック信号線ＣＫ１と第２クロック信号線は、額縁領域ＮＡにおいて互いに接続される。第１クロック信号線ＣＫ１は、表示領域ＡＡ内に配置されたゲートドライバのＴＦＴの少なくとも１つに接続される。
　第１及び第２クロック信号線ＣＫ１、ＣＫ２は、クロック信号ごとに設けることができる。例えば、本実施形態のように、８つの位相の異なるクロック信号が用いられる場合は、８組の第１及び第２クロック信号線ＣＫ１、ＣＫ２が設けられる。第１クロック信号線ＣＫ１は、対象とするクロック信号で動作するゲートドライバに対応する画素行に設けられる。これにより、クロック信号が、全てのゲート線と交差しない構成とすることができる。そのため、クロック信号と同じタイミングで電位が変化するゲート線の画素に対して、クロック信号が影響を及ぼすことが抑えられる。
　図２１は、図１８に示すゲートドライバを、表示領域ＡＡに配置した場合の回路構成例を示す図である。図２１に示す例では、ｎ番目のゲート線ＧＬ（ｎ）に対応して、ゲート線ＧＬ（ｎ）を駆動するゲートドライバ１１（ｎ）のＴＦＴ－Ｍ１～Ｍ１１、容量Ｃｂｓｔ、及びｎｅｔＡ、ｎｅｔＢが設けられる。この例では、ゲートドライバ１１（ｎ）に最も近いゲート線が、ゲートドライバ１１（ｎ）が駆動するゲート線ＧＬ（ｎ）となっている。これに対して、上記実施形態と同様に、ゲートドライバ１１（ｎ）は、対応するゲート線ＧＬ（ｎ）よりも、他のゲート線に近い配置する配置される構成であってもよい。
　図２１に示す例では、ゲート線ＧＬ（ｎ）に沿って、ゲートドライバ１１（ａ）のＴＦＴ－Ｍ１～Ｍ１１及び容量Ｃｂｓｔが配置される。ｎｅｔＡ、ｎｅｔＢの一部は、ゲート線ＧＬ（ｎ）の他のゲート線ＧＬ（ｎ＋１）に沿って配置される。さらに、ＴＦＴ－Ｍ９、ＴＦＴ－Ｍ５に接続されるクロック信号ＣＫＡの第１クロック信号線ＣＫ１及び、ＴＦＴ－Ｍ７、Ｍ８に接続されるクロック信号ＣＫＢの第１クロック信号線ＣＫ１が、さらに他のゲート線ＧＬ（ｎ＋２）、ＧＬ（ｎ＋３）に沿って配置される。
　第１クロック信号線は、クロック信号の電位変化のタイミングと同じタイミングで電位が変化する頻度が高いゲート線よりも、同じタイミングで電位が変化する頻度が低いゲート線ＧＬに近い位置に配置することができる。これにより、クロック信号が影響を及ぼす可能性の高い画素より、その可能性の低い画素に近い位置に第１クロック信号線を配置することができる。例えば、本実施形態のように、８相クロックとすることで、クロック信号と同じタイミングで電位が変化する頻度が低いゲート線の割合が増える。これにより、第１クロック信号線の設計自由度が高くなる。
　なお、本実施形態は、８相クロック以外の多相クロック又は単相クロックを用いるゲートドライバにも適用することができる。また、本実施形態は、上記実施形態１又２の少なくともいずれかと組み合わせることができる。
　本実施形態におけるアクティブマトリクス基板は、表示領域において第１方向に延びる複数のゲート線と、前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線と、前記表示領域において、前記ゲート線及び前記ソース線で規定される画素ごとに設けられ、前記ゲート線及び前記ソース線に接続される画素スイッチング素子と、前記表示領域内において、前記複数のゲート線の各々に対応して設けられ、前記ゲート線の電位をそれぞれ制御する複数のゲート線駆動回路と、前記複数のゲート線駆動回路へ前記表示領域の外側から制御信号を供給する制御信号線と、を備える。
　前記複数のゲート線駆動回路の各々は、前記制御信号に応じてオン／オフを切り替える複数の駆動用スイッチング素子を含む。制御信号線は、クロック信号線を含む。前記クロック信号線は、前記表示領域内において、前記第１方向へ延びて前記表示領域内の前記ゲート線駆動回路の前記複数のスイッチング素子の少なくとも１つに接続される第１クロック線と、前記第１クロック線に接続され前記表示領域の外側において前記第２方向へ延びる第２クロック線とを含む。
　本実施形態の構成により、クロック信号を、クロック信号と同じタイミングで電位が変化するゲート線と交差しないように構成することが可能になる。そのため、表示品質の劣化を抑えることができる。
　＜その他の変形例＞
　本願発明は、上記の実施形態１～３に限定されない。例えば、実施形態１、２のゲートドライバを矩形パネルに実装することができる。また、上記実施形態のゲートドライバ１１の機能の一部を、表示領域外の素子で実装することができる。
　上記実施形態１～３では、表示パネル２が液晶パネルの例を説明したが、有機ＥＬ（Electro-Luminescence）、ＭＥＭＳシャッター等を用いたアクティブマトリクス基板を駆動する表示方式のパネルにも本願発明を適用することができる。
　上記実施形態及び変形例におけるアクティブマトリクス基板及び表示パネルは、スマートフォン又はタブレット端末のディスプレイ、車両のスピードメータ、パチンコ台やゲーム機等のディスプレイに利用され得る。
１　液晶表示装置
２　表示パネル
１１　ゲートドライバ（ゲート線駆動回路の一例）
１３Ｇ、ＧＬ　ゲート線
１５Ｓ　ソース線
２０ａ　アクティブマトリクス基板
Ｍ１～Ｍ１１　ＴＦＴ（駆動用スイッチング素子の一例）
ＭＰ　画素ＴＦＴ（画素スイッチング素子の一例）
Ｃｂｓｔ　容量

Claims (7)

  1. 　表示領域において第１方向に延びる複数のゲート線と、
    　前記表示領域において前記第１方向とは異なる第２方向に延びる複数のソース線と、
    　前記表示領域において、前記ゲート線及び前記ソース線で規定される画素ごとに設けられ、前記ゲート線及び前記ソース線に接続される画素スイッチング素子と、
    　前記表示領域内において、前記複数のゲート線の各々に対応して設けられ、前記ゲート線の電位をそれぞれ制御する複数のゲート線駆動回路と、
    　前記複数のゲート線駆動回路へ前記表示領域の外側から制御信号を供給する制御信号線と、を備え、
    　前記複数のゲート線駆動回路の各々は、前記制御信号に応じてオン／オフを切り替える複数の駆動用スイッチング素子及び前記複数の駆動用スイッチング素子の少なくとも１つに接続される容量を含み、
    　前記複数の駆動用スイッチング素子又は前記容量の少なくとも一部は、前記複数の駆動用スイッチング素子を含むゲート線駆動回路に対応するゲート線よりも、当該対応するゲート線の他のゲート線に近い位置に配置される、アクティブマトリクス基板。
  2. 　前記複数の駆動用スイッチング素子又は前記容量の前記少なくとも一部と、前記複数の駆動用スイッチング素子を含む前記ゲート線駆動回路に対応するゲート線との間に、前記他のゲート線が配置される、請求項１に記載のアクティブマトリクス基板。
  3. 　前記複数のゲート線駆動回路の各々は、
    　前記ゲート線駆動回路に対応するゲート線へ印加する電圧を蓄積するための蓄積配線を含み、
    　前記容量は、前記蓄積配線と前記対応するゲート線との間に接続される第１容量を含み、
    　前記複数の駆動用スイッチング素子は、前記蓄積配線と前記対応するゲート線との間に接続される第１スイッチング素子とを含み、
    　前記蓄積配線、第１前記容量、及び前記第１スイッチング素子の少なくともいずれかは、前記対応する接続されるゲート線より、前記他のゲート線に近い位置に配置される、請求項１又は２に記載のアクティブマトリクス基板。
  4. 　前記ゲート線駆動回路の前記複数の駆動用スイッチング素子は、前記ゲート線駆動回路に対応するゲート線の他のゲート線に沿って並ぶ画素列内に配置され、
    　前記他のゲート線の画素列と、前記ゲート線駆動回路に対応するゲート線の画素列との間には、少なくとも１つのさらに他の画素列が配置される、請求項１～３のいずれか１項に記載のアクティブマトリクス基板。
  5. 　前記制御信号は、クロック信号を含み、
    　前記クロック信号は４相以上の多相クロックである、請求項１～４のいずれか１項に記載のアクティブマトリクス基板。
  6. 　前記制御信号線は、クロック信号線を含み、
    　前記クロック信号線は、前記表示領域内において、前記第１方向へ延びて前記表示領域内の前記ゲート線駆動回路の前記複数のスイッチング素子の少なくとも１つに接続される第１クロック線と、前記第１クロック線に接続され前記表示領域の外側において前記第２方向へ延びる第２クロック線とを含む、請求項１～５のいずれか１項に記載のアクティブマトリクス基板。
  7. 　請求項１～６のいずれか１項に記載のアクティブマトリクス基板と、
    　前記アクティブマトリクス基板に対向する対向基板と、
    　前記アクティブマトリクス基板と前記対向基板との間に設けられる液晶層とを備える表示パネル。
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